JPH08130258A - 半導体不揮発性メモリ素子 - Google Patents
半導体不揮発性メモリ素子Info
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- JPH08130258A JPH08130258A JP6267733A JP26773394A JPH08130258A JP H08130258 A JPH08130258 A JP H08130258A JP 6267733 A JP6267733 A JP 6267733A JP 26773394 A JP26773394 A JP 26773394A JP H08130258 A JPH08130258 A JP H08130258A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000015654 memory Effects 0.000 title abstract description 34
- 230000005641 tunneling Effects 0.000 claims description 5
- 230000008878 coupling Effects 0.000 abstract description 14
- 238000010168 coupling process Methods 0.000 abstract description 14
- 238000005859 coupling reaction Methods 0.000 abstract description 14
- 241000293849 Cordylanthus Species 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 53
- 239000000758 substrate Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【目的】カップリングレシオの変動を抑止でき、書き込
み、消去特性のばらつきを防止できる半導体不揮発性メ
モリ素子を実現する。 【構成】ゲート絶縁膜の厚さをチャンネル幅方向に対し
てその中央部で薄くなるように第１のゲート絶縁膜４ａ
を形成するとともに、両端部で厚くなるように、第２の
ゲート絶縁膜８，９を形成した構造とする。これによ
り、バーズビークによるカップリングレシオの変動を抑
止でき、安定した書き込み消去特性を確保できる。
み、消去特性のばらつきを防止できる半導体不揮発性メ
モリ素子を実現する。 【構成】ゲート絶縁膜の厚さをチャンネル幅方向に対し
てその中央部で薄くなるように第１のゲート絶縁膜４ａ
を形成するとともに、両端部で厚くなるように、第２の
ゲート絶縁膜８，９を形成した構造とする。これによ
り、バーズビークによるカップリングレシオの変動を抑
止でき、安定した書き込み消去特性を確保できる。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュメモリ等の
半導体不揮発性メモリ素子に係り、特にメモリセルの構
造に関するものである。
半導体不揮発性メモリ素子に係り、特にメモリセルの構
造に関するものである。
【０００２】
【従来の技術】近年、携帯用情報端末機器の普及発展に
伴って、その外部記憶装置として大容量フラッシュメモ
リの必要性が高まっている。
伴って、その外部記憶装置として大容量フラッシュメモ
リの必要性が高まっている。
【０００３】ところで、フラッシュメモリのメモリトラ
ンジスタはチャネル幅方向に図４に示すような断面構造
を有している。図４において、１は半導体基板、２，３
はフィールド酸化膜、４はゲート酸化膜、５は浮遊ゲー
ト、６はワード線（制御ゲート）、７は層間絶縁膜、Ｗ
CHはチャネル幅をそれぞれ示している。このメモリトラ
ンジスタは、基板１上に通常のＬＯＣＯＳ法により、厚
さがたとえば４０００オングストロームのフィールド酸
化膜２，３が形成され、そのチャネル幅ＷCHはこれらフ
ィールド酸化膜２，３によって決定される。
ンジスタはチャネル幅方向に図４に示すような断面構造
を有している。図４において、１は半導体基板、２，３
はフィールド酸化膜、４はゲート酸化膜、５は浮遊ゲー
ト、６はワード線（制御ゲート）、７は層間絶縁膜、Ｗ
CHはチャネル幅をそれぞれ示している。このメモリトラ
ンジスタは、基板１上に通常のＬＯＣＯＳ法により、厚
さがたとえば４０００オングストロームのフィールド酸
化膜２，３が形成され、そのチャネル幅ＷCHはこれらフ
ィールド酸化膜２，３によって決定される。
【０００４】このような構成を有するメモリトランジス
タにおいて、浮遊ゲート５への電荷の注入は、ワード線
６に高電圧を加えることで浮遊ゲート５より下層に対向
するように形成されたゲート絶縁膜４に強い電界をかけ
ることにより行われる。浮遊ゲート５に電荷が未注入の
時、ワード線６に電圧ＶW を印加した場合、ゲート絶縁
膜４にかかる電圧Ｖ1 は、次式で与えられる。 Ｖ1 ＝ＶW ・Ｃ２／（Ｃ１＋Ｃ２） …（１） ここで、Ｃ1 は浮遊ゲート５と基板１間の容量、Ｃ２は
浮遊ゲート５とワード線６間の容量をそれぞれ表してい
る。また、一般に、Ｃ２／（Ｃ１＋Ｃ２）はカップリン
グレシオと呼ばれる。
タにおいて、浮遊ゲート５への電荷の注入は、ワード線
６に高電圧を加えることで浮遊ゲート５より下層に対向
するように形成されたゲート絶縁膜４に強い電界をかけ
ることにより行われる。浮遊ゲート５に電荷が未注入の
時、ワード線６に電圧ＶW を印加した場合、ゲート絶縁
膜４にかかる電圧Ｖ1 は、次式で与えられる。 Ｖ1 ＝ＶW ・Ｃ２／（Ｃ１＋Ｃ２） …（１） ここで、Ｃ1 は浮遊ゲート５と基板１間の容量、Ｃ２は
浮遊ゲート５とワード線６間の容量をそれぞれ表してい
る。また、一般に、Ｃ２／（Ｃ１＋Ｃ２）はカップリン
グレシオと呼ばれる。
【０００５】
【発明が解決しようとする課題】ところで、上述したし
たように、チャネル幅ＷCHがフィールド酸化膜２，３で
決定される場合、ＬＯＣＯＳ法のバーズビークにより設
計寸法と出来上がり寸法との間に変換差が生じるが、こ
の値は通常のレジストパターニングに比べて非常にばら
つきが大きい。すなわち、チャネル幅ＷCHのばらつきに
は、通常のパターニング時のばらつきにバーズビークの
ばらつきが追加される。このチャネル幅ＷCHのばらつき
は、浮遊ゲート５と基板１間の容量Ｃ１のばらつきとな
ってカップリングレシオを変動させる。そのため、上述
したメモリトランジスタでは、ゲート酸化膜４に加わる
電位もばらついてしまい、注入電荷量に大きな変動が生
じてしまう。
たように、チャネル幅ＷCHがフィールド酸化膜２，３で
決定される場合、ＬＯＣＯＳ法のバーズビークにより設
計寸法と出来上がり寸法との間に変換差が生じるが、こ
の値は通常のレジストパターニングに比べて非常にばら
つきが大きい。すなわち、チャネル幅ＷCHのばらつきに
は、通常のパターニング時のばらつきにバーズビークの
ばらつきが追加される。このチャネル幅ＷCHのばらつき
は、浮遊ゲート５と基板１間の容量Ｃ１のばらつきとな
ってカップリングレシオを変動させる。そのため、上述
したメモリトランジスタでは、ゲート酸化膜４に加わる
電位もばらついてしまい、注入電荷量に大きな変動が生
じてしまう。
【０００６】上述の問題は、ＦＮ(Fowler-Nordheim) ト
ンネリングでチャネルと浮遊ゲート５間で電荷のやりと
りを行う場合特に顕著な障害となる。その結果、消去お
よび書き込み時のメモリトランジスタのしきい値が不安
定になるという問題があった。
ンネリングでチャネルと浮遊ゲート５間で電荷のやりと
りを行う場合特に顕著な障害となる。その結果、消去お
よび書き込み時のメモリトランジスタのしきい値が不安
定になるという問題があった。
【０００７】また、不揮発性メモリセルとして、ビット
線ごとに対応するソース線を分離する分離ソース型メモ
リセルが提案されている。このセルによれば、チャネル
全面を用いた電子注入による書き込みが可能になり、ゲ
ート酸化膜の信頼性を向上させ得ることが知られている
（たとえば、1992年 5月号「ＮIKKEI MICRODEVICES」p4
5 〜p50 参照）。
線ごとに対応するソース線を分離する分離ソース型メモ
リセルが提案されている。このセルによれば、チャネル
全面を用いた電子注入による書き込みが可能になり、ゲ
ート酸化膜の信頼性を向上させ得ることが知られている
（たとえば、1992年 5月号「ＮIKKEI MICRODEVICES」p4
5 〜p50 参照）。
【０００８】図５は、従来の分離ソース型メモリセルの
構成例を示すレイアウト図である。図５において、１１
がワード線、１２が拡散層、１３がビット線、１４がソ
ース線、１５がビット線１３へのコンタクト、１６がソ
ース線１４へのコンタクトをそれぞれ示しており、この
メモリセルでは、ビット線１３とソース線１４とがワー
ド線１１と垂直な方向に並設されている。
構成例を示すレイアウト図である。図５において、１１
がワード線、１２が拡散層、１３がビット線、１４がソ
ース線、１５がビット線１３へのコンタクト、１６がソ
ース線１４へのコンタクトをそれぞれ示しており、この
メモリセルでは、ビット線１３とソース線１４とがワー
ド線１１と垂直な方向に並設されている。
【０００９】しかし、この従来のメモリセルでは、ワー
ド線１１と拡散層１２の合わせずれで、メモリトランジ
スタのゲート幅が図６に示すように変動してしまうとい
う問題があった。これにより、カップリングレシオが変
動し、書き込み消去特性が大きくばらついてしまう。
ド線１１と拡散層１２の合わせずれで、メモリトランジ
スタのゲート幅が図６に示すように変動してしまうとい
う問題があった。これにより、カップリングレシオが変
動し、書き込み消去特性が大きくばらついてしまう。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、カップリングレシオの変動を抑
止でき、書き込み、消去特性のばらつきを防止できる半
導体不揮発性メモリ素子を提供することにある。
のであり、その目的は、カップリングレシオの変動を抑
止でき、書き込み、消去特性のばらつきを防止できる半
導体不揮発性メモリ素子を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性メモリ素子は、メモリトラ
ンジスタのゲート絶縁膜の厚さをチャネル幅方向に対し
てその中央部で薄く、両端部で厚くした構造を有する。
め、本発明の半導体不揮発性メモリ素子は、メモリトラ
ンジスタのゲート絶縁膜の厚さをチャネル幅方向に対し
てその中央部で薄く、両端部で厚くした構造を有する。
【００１２】また、本発明に半導体不揮発性メモリ素子
では、中央の薄い絶縁膜を介して浮遊ゲートへの電荷の
引き抜きもしくは注入を行う。また、ソース配線を対応
するビット線ごとに分離した構造を有し、チャネル全面
を用いたＦＮトンネリングによる浮遊ゲートに対する電
荷の注入でデータ書き込みを行う。
では、中央の薄い絶縁膜を介して浮遊ゲートへの電荷の
引き抜きもしくは注入を行う。また、ソース配線を対応
するビット線ごとに分離した構造を有し、チャネル全面
を用いたＦＮトンネリングによる浮遊ゲートに対する電
荷の注入でデータ書き込みを行う。
【００１３】
【作用】本発明の半導体不揮発性メモリ素子によれば、
フィールド絶縁膜近傍のゲート絶縁膜厚を中央部のゲー
ト絶縁膜厚より選択的に厚くすることで、バーズビーク
によるカップリングレシオの変動が大幅に低減される。
また、分離ソース線を用いたメモリセルにおいては、拡
散層のレイアウトが容易となる。
フィールド絶縁膜近傍のゲート絶縁膜厚を中央部のゲー
ト絶縁膜厚より選択的に厚くすることで、バーズビーク
によるカップリングレシオの変動が大幅に低減される。
また、分離ソース線を用いたメモリセルにおいては、拡
散層のレイアウトが容易となる。
【００１４】
【実施例】図１は、本発明に係る半導体不揮発性メモリ
素子の一実施例を示す図で、メモリトランジスタにおけ
るチャネル幅方向の断面図であって、従来例を示す図と
同一構成部分は同一符号をもって表す。すなわち、１は
半導体基板、２ａ，３ａはフィールド酸化膜、４ａは第
１のゲート酸化膜、５は浮遊ゲート、６はワード線（制
御ゲート）、７は層間絶縁膜、８，９は第２のゲート酸
化膜をそれぞれ示している。
素子の一実施例を示す図で、メモリトランジスタにおけ
るチャネル幅方向の断面図であって、従来例を示す図と
同一構成部分は同一符号をもって表す。すなわち、１は
半導体基板、２ａ，３ａはフィールド酸化膜、４ａは第
１のゲート酸化膜、５は浮遊ゲート、６はワード線（制
御ゲート）、７は層間絶縁膜、８，９は第２のゲート酸
化膜をそれぞれ示している。
【００１５】本メモリトランジスタは、ゲート酸化膜の
厚さがチャネル幅方向に対してその中央部で薄くなるよ
うに、膜厚８ｎｍの第１のゲート絶縁膜４ａが形成され
ているとともに、両端部で厚くなるように、膜厚４０ｎ
ｍの第２のゲート絶縁膜８，９が形成された構造を有
し、中央の膜厚の薄い第１の絶縁膜４ａを介して浮遊ゲ
ート５への電荷の引き抜きもしくは注入が行われる。こ
のような構成により、バーズビークによるカップリング
レシオの変動を抑止でき、安定した書き込み消去特性を
確保できる。以下に、その理由について説明する。
厚さがチャネル幅方向に対してその中央部で薄くなるよ
うに、膜厚８ｎｍの第１のゲート絶縁膜４ａが形成され
ているとともに、両端部で厚くなるように、膜厚４０ｎ
ｍの第２のゲート絶縁膜８，９が形成された構造を有
し、中央の膜厚の薄い第１の絶縁膜４ａを介して浮遊ゲ
ート５への電荷の引き抜きもしくは注入が行われる。こ
のような構成により、バーズビークによるカップリング
レシオの変動を抑止でき、安定した書き込み消去特性を
確保できる。以下に、その理由について説明する。
【００１６】本構成において、中央に位置する第１のゲ
ート絶縁膜４ａの幅をＷ１、端部側の第２のゲート絶縁
膜８，９の幅を共にＷ２とすると、浮遊ゲート５と基板
１間の容量Ｃ１は、次式で与えられる。 Ｃ１＝（Ｌ・Ｗ１・εｏｘ／８Ｅ−３）＋（Ｌ・２Ｗ２・εｏｘ／４Ｅ−２） …（２） このときＬはメモリトランジスタのゲート長、εｏｘは
ゲート絶縁膜の誘電率をそれぞれ表している。
ート絶縁膜４ａの幅をＷ１、端部側の第２のゲート絶縁
膜８，９の幅を共にＷ２とすると、浮遊ゲート５と基板
１間の容量Ｃ１は、次式で与えられる。 Ｃ１＝（Ｌ・Ｗ１・εｏｘ／８Ｅ−３）＋（Ｌ・２Ｗ２・εｏｘ／４Ｅ−２） …（２） このときＬはメモリトランジスタのゲート長、εｏｘは
ゲート絶縁膜の誘電率をそれぞれ表している。
【００１７】ここで、バーズビークのばらつきが片側に
ついて△Ｗだけ発生したとすると、浮遊ゲート５と基板
１間の容量Ｃ１の変化量△Ｃ１は、次式で与えられる。 △Ｃ１＝Ｌ・２△Ｗ・εｏｘ／４Ｅ−２ …（３） したがって、その変化率は、次のようになる。 △Ｃ１／Ｃ１＝２△Ｗ／（５Ｗ１＋２Ｗ２） …（４）
ついて△Ｗだけ発生したとすると、浮遊ゲート５と基板
１間の容量Ｃ１の変化量△Ｃ１は、次式で与えられる。 △Ｃ１＝Ｌ・２△Ｗ・εｏｘ／４Ｅ−２ …（３） したがって、その変化率は、次のようになる。 △Ｃ１／Ｃ１＝２△Ｗ／（５Ｗ１＋２Ｗ２） …（４）
【００１８】一方、図４に示す従来のメモリトランジス
タでは、厚さ８ｎｍのゲート酸化膜４のみでチャネルが
形成されるため、上述と同様の見積を行うと、浮遊ゲー
ト５と基板１間の容量Ｃ１’は、次式で与えられる。 Ｃ１’＝Ｌ・Ｗ１・εｏｘ／８Ｅ−３ …（５） そして、その容量Ｃ１’の変化量△Ｃ１’は、次のよう
なる △Ｃ１’＝Ｌ・２△Ｗ・εｏｘ／８Ｅ−３ …（６） したがって、その変化率は、次のようになる。 △Ｃ１’／Ｃ１’＝２△Ｗ／Ｗ１ …（７）
タでは、厚さ８ｎｍのゲート酸化膜４のみでチャネルが
形成されるため、上述と同様の見積を行うと、浮遊ゲー
ト５と基板１間の容量Ｃ１’は、次式で与えられる。 Ｃ１’＝Ｌ・Ｗ１・εｏｘ／８Ｅ−３ …（５） そして、その容量Ｃ１’の変化量△Ｃ１’は、次のよう
なる △Ｃ１’＝Ｌ・２△Ｗ・εｏｘ／８Ｅ−３ …（６） したがって、その変化率は、次のようになる。 △Ｃ１’／Ｃ１’＝２△Ｗ／Ｗ１ …（７）
【００１９】上記（４）および（７）式からわかるよう
に、本発明の採用によりバーズビークによるカップリン
グレシオの変動を抑えることができ、安定した書き込み
消去特性を確保できる。
に、本発明の採用によりバーズビークによるカップリン
グレシオの変動を抑えることができ、安定した書き込み
消去特性を確保できる。
【００２０】次に、図１のメモリトランジスタの製造方
法について、図２を参照しつつ説明する。図２（ａ）に
示すように、まず、ＬＯＣＯＳ法で基板１上にフィール
ド酸化膜２ａ，３ａを形成する。次に、図２（ｂ）に示
すように、全面に熱酸化処理により、シリコン酸化膜８
ａを３６ｎｍ成長させる。次いで、図２（ｃ）に示すよ
うに、チャネル中央部の酸化膜をマスクを用いてフッ酸
で選択的に除去し、シリコン基板表面１ａを露出させ
る。次に、図２（ｄ）に示すように、全面にもう一度熱
酸化膜８ｎｍを成長させる。これにより、チャネル端部
に膜厚４０ｎｍの厚い第２の酸化膜８，９が、チャネル
中央部に膜厚８ｎｍの薄い第１の酸化膜４ａが形成され
る。そして、図２（ｅ）に示すように、たとえばポリシ
リコンからなる浮遊ゲート５、ＳｉＯ2 とＳｉＮの積層
膜よりなる薄い層間絶縁膜７、ポリシリコンからなる制
御ゲート（ワード線）６を順次形成する。このように、
本実施例によるメモリトランジスタは、チャネル幅をＬ
ＯＣＯＳ法に基づくフィールド酸化膜によって決定する
のではなく、パターニングにより決定している。
法について、図２を参照しつつ説明する。図２（ａ）に
示すように、まず、ＬＯＣＯＳ法で基板１上にフィール
ド酸化膜２ａ，３ａを形成する。次に、図２（ｂ）に示
すように、全面に熱酸化処理により、シリコン酸化膜８
ａを３６ｎｍ成長させる。次いで、図２（ｃ）に示すよ
うに、チャネル中央部の酸化膜をマスクを用いてフッ酸
で選択的に除去し、シリコン基板表面１ａを露出させ
る。次に、図２（ｄ）に示すように、全面にもう一度熱
酸化膜８ｎｍを成長させる。これにより、チャネル端部
に膜厚４０ｎｍの厚い第２の酸化膜８，９が、チャネル
中央部に膜厚８ｎｍの薄い第１の酸化膜４ａが形成され
る。そして、図２（ｅ）に示すように、たとえばポリシ
リコンからなる浮遊ゲート５、ＳｉＯ2 とＳｉＮの積層
膜よりなる薄い層間絶縁膜７、ポリシリコンからなる制
御ゲート（ワード線）６を順次形成する。このように、
本実施例によるメモリトランジスタは、チャネル幅をＬ
ＯＣＯＳ法に基づくフィールド酸化膜によって決定する
のではなく、パターニングにより決定している。
【００２１】なお、製造方法については、上述した方法
に限定されるものではなく、たとえばゲート酸化膜のパ
ターニングにおいて、ナイトライド（ＳｉＮ）を用い、
等方性エッチングに伴うセルフアラインによるなど、種
々の態様が可能である。この方法によれば、マスクを１
枚削減でき、あわせずれがなくなる等の利点がある。
に限定されるものではなく、たとえばゲート酸化膜のパ
ターニングにおいて、ナイトライド（ＳｉＮ）を用い、
等方性エッチングに伴うセルフアラインによるなど、種
々の態様が可能である。この方法によれば、マスクを１
枚削減でき、あわせずれがなくなる等の利点がある。
【００２２】以上説明したように、本実施例によれば、
ゲート絶縁膜の厚さをチャネル幅方向に対してその中央
部で薄くなるように、膜厚８ｎｍの第１のゲート絶縁膜
４ａを形成するとともに、両端部で厚くなるように、膜
厚４０ｎｍの第２のゲート絶縁膜８，９を形成した構造
としてので、バーズビークによるカップリングレシオの
変動を抑えることができ、安定した書き込み消去特性を
確保できる利点がある。
ゲート絶縁膜の厚さをチャネル幅方向に対してその中央
部で薄くなるように、膜厚８ｎｍの第１のゲート絶縁膜
４ａを形成するとともに、両端部で厚くなるように、膜
厚４０ｎｍの第２のゲート絶縁膜８，９を形成した構造
としてので、バーズビークによるカップリングレシオの
変動を抑えることができ、安定した書き込み消去特性を
確保できる利点がある。
【００２３】なお、本発明は、電荷の注入方法にホット
エレクトロンを利用するかＦＮトンネリングを利用する
かにかかわらず、浮遊ゲートに電荷を蓄積することでデ
ータを保持する全ての不揮発性メモリに適用可能であ
る。しかし、特にゲート酸化膜を介したＦＮトンネリン
グで電荷をやりとりする場合には有効である。その場
合、電荷はチャネル部中央の薄い膜を通して注入、排出
されることになる。
エレクトロンを利用するかＦＮトンネリングを利用する
かにかかわらず、浮遊ゲートに電荷を蓄積することでデ
ータを保持する全ての不揮発性メモリに適用可能であ
る。しかし、特にゲート酸化膜を介したＦＮトンネリン
グで電荷をやりとりする場合には有効である。その場
合、電荷はチャネル部中央の薄い膜を通して注入、排出
されることになる。
【００２４】また、分離ソース型メモリセルに本発明を
組み合わせれば、そのレイアウトは非常に容易になる。
図３に、本発明を適用した分離ソース型メモリセルのレ
イアウトを示す。図３において、１１はワード線、１２
ａは拡散層、１３はビット線、１４はソース線、１５は
ビット線コンタクト、１６はソース線コンタクト、１７
は薄いゲート酸化膜領域をそれぞれ示している。
組み合わせれば、そのレイアウトは非常に容易になる。
図３に、本発明を適用した分離ソース型メモリセルのレ
イアウトを示す。図３において、１１はワード線、１２
ａは拡散層、１３はビット線、１４はソース線、１５は
ビット線コンタクト、１６はソース線コンタクト、１７
は薄いゲート酸化膜領域をそれぞれ示している。
【００２５】カップリングレシオを決定する主要因とな
る薄いゲート酸化膜領域１７が単純なストライプ状に形
成されているため、あわせずれが起きてもカップリング
レシオはほとんど変化しない。したがって、安定した書
き込み、消去特性を得ることができる。
る薄いゲート酸化膜領域１７が単純なストライプ状に形
成されているため、あわせずれが起きてもカップリング
レシオはほとんど変化しない。したがって、安定した書
き込み、消去特性を得ることができる。
【００２６】
【発明の効果】以上説明したように、本発明の半導体不
揮発性メモリ素子によれば、カップリングレシオのばら
つきを防止でき、書き込み、消去特性のばらつきを防止
できる利点がある。また、あわせずれが起きてもカップ
リングレシオがほとんど変化せず、安定した書き込み、
消去特性を得ることができる。
揮発性メモリ素子によれば、カップリングレシオのばら
つきを防止でき、書き込み、消去特性のばらつきを防止
できる利点がある。また、あわせずれが起きてもカップ
リングレシオがほとんど変化せず、安定した書き込み、
消去特性を得ることができる。
【図１】本発明に係る半導体不揮発性メモリ素子の一実
施例を示す断面図である。
施例を示す断面図である。
【図２】図１のメモリトランジスタの製造方法を説明す
るための図である。
るための図である。
【図３】本発明を適用した分離ソース型メモリセルのレ
イアウトを示す図である。
イアウトを示す図である。
【図４】従来の半導体不揮発性メモリ素子のチャネル幅
方向の断面図である。
方向の断面図である。
【図５】従来の分離ソース型メモリセルのレイアウトを
示す図である。
示す図である。
【図６】従来のメモリセルにおいて合わせずれが発生し
た場合の説明図である。
た場合の説明図である。
１…半導体基板 ２ａ，３ａ…フィールド酸化膜 ４ａ…第１のゲート酸化膜 ５…浮遊ゲート ６…ワード線（制御ゲート） ７…層間絶縁膜 ８，９…第２のゲート酸化膜 １１…ワード線 １２ａ…拡散層 １３…ビット線 １４…ソース線 １５…ビット線コンタクト １６…ソース線コンタクト １７…薄いゲート酸化膜領域
Claims (3)
- 【請求項１】 ゲート絶縁膜を介してチャネルと浮遊ゲ
ート間の電荷の授受を行う半導体不揮発性メモリ素子で
あって、 上記ゲート絶縁膜の厚さをチャネル幅方向に対してその
中央部で薄く、両端部で厚くした構造を有する半導体不
揮発性メモリ素子。 - 【請求項２】 中央の薄い絶縁膜を介して浮遊ゲートへ
の電荷の引き抜きもしくは注入を行う請求項１記載の半
導体不揮発性メモリ素子。 - 【請求項３】 ソース配線を対応するビット線ごとに分
離した構造を有し、チャネル全面を用いたＦＮトンネリ
ングによる浮遊ゲートに対する電荷の注入でデータ書き
込みを行う請求項２記載の半導体不揮発性メモリ素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267733A JPH08130258A (ja) | 1994-10-31 | 1994-10-31 | 半導体不揮発性メモリ素子 |
| KR1019950034514A KR960015965A (ko) | 1994-10-31 | 1995-10-09 | 부유게이트 전극을 가지는 반도체 불휘발성 메모리셀 |
| US08/897,528 US5854502A (en) | 1994-10-31 | 1997-07-21 | Non-volatile memory cell having floating gate electrode and reduced bird's beak portions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267733A JPH08130258A (ja) | 1994-10-31 | 1994-10-31 | 半導体不揮発性メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130258A true JPH08130258A (ja) | 1996-05-21 |
Family
ID=17448822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6267733A Pending JPH08130258A (ja) | 1994-10-31 | 1994-10-31 | 半導体不揮発性メモリ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5854502A (ja) |
| JP (1) | JPH08130258A (ja) |
| KR (1) | KR960015965A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100736A (ja) * | 2000-09-25 | 2002-04-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7081386B2 (en) | 2003-05-27 | 2006-07-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufactuing the same |
| KR100697755B1 (ko) * | 1999-09-17 | 2007-03-21 | 소니 가부시끼 가이샤 | 불 휘발성 반도체 메모리 장치의 소거 방법 및 불 휘발성반도체 메모리 장치 |
| KR20100095397A (ko) | 2009-02-20 | 2010-08-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 불휘발성 반도체 기억장치 및 그 제작 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201732B1 (en) * | 1997-01-02 | 2001-03-13 | John M. Caywood | Low voltage single CMOS electrically erasable read-only memory |
| US5986931A (en) | 1997-01-02 | 1999-11-16 | Caywood; John M. | Low voltage single CMOS electrically erasable read-only memory |
| US6225162B1 (en) * | 1999-07-06 | 2001-05-01 | Taiwan Semiconductor Manufacturing Company | Step-shaped floating poly-si gate to improve gate coupling ratio for flash memory application |
| JP2004221234A (ja) * | 2003-01-14 | 2004-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198381A (en) * | 1991-09-12 | 1993-03-30 | Vlsi Technology, Inc. | Method of making an E2 PROM cell with improved tunneling properties having two implant stages |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| US5293331A (en) * | 1992-06-01 | 1994-03-08 | National Semiconductor Corporation | High density EEPROM cell with tunnel oxide stripe |
-
1994
- 1994-10-31 JP JP6267733A patent/JPH08130258A/ja active Pending
-
1995
- 1995-10-09 KR KR1019950034514A patent/KR960015965A/ko not_active Application Discontinuation
-
1997
- 1997-07-21 US US08/897,528 patent/US5854502A/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100697755B1 (ko) * | 1999-09-17 | 2007-03-21 | 소니 가부시끼 가이샤 | 불 휘발성 반도체 메모리 장치의 소거 방법 및 불 휘발성반도체 메모리 장치 |
| JP2002100736A (ja) * | 2000-09-25 | 2002-04-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4605878B2 (ja) * | 2000-09-25 | 2011-01-05 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US7081386B2 (en) | 2003-05-27 | 2006-07-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufactuing the same |
| US7541233B2 (en) | 2003-05-27 | 2009-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7612401B2 (en) | 2003-05-27 | 2009-11-03 | Kabushiki Kaisha Toshiba | Non-volatile memory cell |
| KR20100095397A (ko) | 2009-02-20 | 2010-08-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 불휘발성 반도체 기억장치 및 그 제작 방법 |
| US8198666B2 (en) | 2009-02-20 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a nonvolatile memory element having first, second and third insulating films |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960015965A (ko) | 1996-05-22 |
| US5854502A (en) | 1998-12-29 |
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