JPH11317464A

JPH11317464A - 電気的書き換えが可能なメモリ素子及びその製造方法

Info

Publication number: JPH11317464A
Application number: JP10325431A
Authority: JP
Inventors: Hiroshi Aozasa; 浩青笹; Toshio Terano; 登志夫寺野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-03-02
Filing date: 1998-11-16
Publication date: 1999-11-16

Abstract

(57)【要約】【課題】コントロールゲートとフローティングゲートの
容量結合比を大きくとることが可能な半導体不揮発性記
憶装置の製造方法を提供する。【解決手段】チャネル形成領域を有する半導体基板１０
と、チャネル形成領域を素子分離するように半導体基板
１０に形成された溝に埋め込まれた素子分離絶縁膜２１
ａと、少なくともチャネル形成領域の上層に形成された
電荷蓄積層３０ｂと、電荷蓄積層３０ｂの上層に形成さ
れた第１コントロールゲート３１ａと、少なくとも第１
コントロールゲート３１ａの配線方向と直交する方向の
電荷蓄積層３０ｂの側壁面と対向するように形成され、
第１コントロールゲート３１ａと同電位に保持された第
２コントロールゲート３２ａと、チャネル形成領域に接
続して形成されたソース・ドレイン領域１１とを有する
メモリトランジスタを有する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書き換えが
可能なメモリ素子及びその製造方法に関し、特に、制御
電極とチャネル形成領域との間に電荷蓄積部を有する電
気的書き換えが可能なメモリ素子及びその製造方法に関
する。

【０００２】

【従来の技術】電気的書き換えが可能なメモリ素子（Ｅ
ＥＰＲＯＭ：Electrically Erasableand Programmable
ROM）はＤＲＡＭ（Dynamic Random Access Memory）な
どの他のメモリ素子と比較して１ビット当たりの記憶素
子の面積を理論上最も小さくできることから、メモリ素
子の大容量化が期待されており、特に、フロッピーディ
スク等の磁気記憶装置の代替手段として検討が活発に行
われている。ＥＥＰＲＯＭとしては、浮遊電極（フロー
ティングゲート）型、ＭＮＯＳ型あるいはＭＯＮＯＳ
型、ＴＥＸＴＵＲＥＤＰＯＬＹ型など、様々な特徴を有
する構造のＥＥＰＲＯＭが開発されている。

【０００３】ＥＥＰＲＯＭの一種である浮遊電極型メモ
リ素子の製造方法の一例を、半導体基板等の模式的な一
部断面図である図１８〜図２０を参照して、以下、説明
する。

【０００４】［工程−１０Ａ］先ず、シリコン半導体基
板から成る半導体基板１１０に対して、ＬＯＣＯＳ法に
基づき酸化シリコンから成る素子分離領域１１３を形成
する。次に、素子分離領域１１３で分離された半導体基
板１１０の領域にウエル１１０Ｂを形成するためにイオ
ン注入を行い、更には、半導体基板１１０のかかる領域
における閾値電圧調整のためのイオン注入を行う。その
後、例えば熱酸化法に基づき、半導体基板１１０の表面
にＳｉＯ₂から成る第１の絶縁膜（トンネル絶縁膜）１
１１を形成する。この状態を図１８の（Ａ）に示す。

【０００５】［工程−２０Ａ］次に、例えばＣＶＤ（Ch
emical Vapor Deposition）法に基づき、不純物を含有
したポリシリコンから成る第１の材料層１１２Ａを全面
に堆積させる（図１８の（Ｂ）参照）。そして、リソグ
ラフィ技術及びＲＩＥ（反応性イオンエッチング）等の
ドライエッチング技術に基づき、第１の材料層１１２Ａ
をパターニングする。パターニングされた第１の材料層
１１２Ａは帯状の形状である。

【０００６】［工程−３０Ａ］その後、図１９の（Ａ）
に示すように、例えばＣＶＤ法に基づき、全面（より具
体的には、素子分離領域１１３上及びパターニングされ
た第１の材料層１１２Ａ上）に第２の絶縁膜１１５を堆
積させ、更に、第２の絶縁膜１１５上に、例えば不純物
を含有するポリシリコンから成る第２の材料層１１６Ａ
を堆積させる。第２の絶縁膜１１５は、例えば、ＯＮＯ
膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の積層絶縁膜）から構成することができる。

【０００７】次に、リソグラフィ技術及びドライエッチ
ング技術に基づき、第２の材料層１１６Ａ、第２の絶縁
膜１１５及び第１の材料層１１２Ａをパターニングする
ことによって、第２の材料層１１６Ａから成る制御電極
１１６及びワード線、並びに、第１の材料層１１２Ａか
ら成る電荷蓄積部１１２を形成する（図１９の（Ｂ）参
照）。ここで、第２の材料層１１６Ａのエッチングに引
き続き、第２の絶縁膜１１５及び第１の材料層１１２Ａ
のエッチングを行うことによって、自己整合的に第２の
絶縁膜１１５及び第１の材料層１１２Ａのエッチングを
行うことができる。尚、ワード線は、図１９の（Ｂ）の
紙面垂直方向に、制御電極１１６から延在して延びてい
る。

【０００８】［工程−４０Ａ］その後、制御電極１１６
をマスクとして用いたイオン注入を行い、ソース／ドレ
イン領域１１８を制御電極１１６と自己整合的に形成す
る（図２０の（Ａ）参照）。尚、電荷蓄積部１１２の下
方の半導体基板１１０の領域がチャネル形成領域１１９
に相当する。

【０００９】［工程−５０Ａ］次に、層間絶縁層１２０
の形成、及び、ソース／ドレイン領域１１８に達する配
線１２１の形成を行い、図２０の（Ｂ）に示す構造を有
するメモリ素子を得ることができる。

【００１０】このような構造を有するメモリ素子は、制
御電極１１６とチャネル形成領域１１９との間に絶縁膜
１１１，１１５を介して浮遊電極（フローティングゲー
ト）から成る電荷蓄積部１１２が設けられた電界効果型
トランジスタから構成されている。電荷蓄積部１１２で
ある浮遊電極は電荷を保持する機能を有し、第１の絶縁
膜（トンネル絶縁膜）１１１及び第２の絶縁膜１１５
は、電荷を電荷蓄積部１１２に閉じ込める役割を有す
る。

【００１１】電荷蓄積部１１２に電荷が蓄積されると、
この蓄積電荷により電界が発生する結果、メモリ素子の
閾値電圧Ｖ_thが変化する。例えば、メモリ素子がｎチャ
ネル型の場合、電荷蓄積部１１２に電荷を蓄積すること
で閾値電圧Ｖ_thが正の方向にシフトする。メモリ素子に
記憶されたデータを読み出す際には、所定の読み出し電
圧を制御電極１１６に印加する。閾値電圧Ｖ_thが正の方
向にシフトしている場合、読み出し電圧を制御電極１１
６に印加してもメモリ素子のソース／ドレイン領域１１
８の間にチャネル電流は流れない。一方、電荷蓄積部１
１２に電荷が蓄積されてない場合には、制御電極１１６
に読み出し電圧を印加したとき、メモリ素子のソース／
ドレイン領域１１８の間にチャネル電流が流れる。この
チャネル電流が「流れる」あるいは「流れない」こと
を”１”あるいは”０”に対応させて、メモリ素子にデ
ータを記憶することができる。

【００１２】上記の構造を有するメモリ素子を集積化す
ると、図３の（Ｂ）に等価回路図に示すＮＯＲ型メモリ
セルを構成することができる。図３の（Ｂ）において
は、４つのメモリ素子Ｍ₁₁，Ｍ₁₂，Ｍ₂₁，Ｍ₂₂が示され
ており、ワード線ＷＬ₁にメモリ素子Ｍ₁₁，Ｍ₂₁の制御
電極が接続されており、ワード線ＷＬ₂にメモリ素子Ｍ₁
₂，Ｍ₂₂の制御電極が接続されている。メモリ素子
Ｍ₁₁，メモリ素子Ｍ₁₂の一方のソース／ドレイン領域は
ビット線ＢＬ₁に接続され、他方のソース／ドレイン領
域はソース線ＳＬ₁に接続されている。また、メモリ素
子Ｍ₂₁，メモリ素子Ｍ₂ ₂の一方のソース／ドレイン領域
はビット線ＢＬ₂に接続され、他方のソース／ドレイン
領域はソース線ＳＬ₂に接続されている。

【００１３】このＮＯＲ型メモリセルにおいて、メモリ
素子にデータを書き込む場合、例えば、制御電極１１６
に高電位（Ｖ_pp）を印加し、ビット線に例えば０ボルト
を印加する。これによって、制御電極１１６とチャネル
形成領域１１９との間の電位差に基づき、ファウラー・
ノルドハイム（Fowler-Nordheim）・トンネル現象によ
って、チャネル形成領域１１９から電荷蓄積部１１２へ
の電子の注入が生じる。以上の結果、メモリ素子の閾値
電圧Ｖ_thが正の方向にシフトし、データ”０”がメモリ
素子に記憶される。

【００１４】例えばメモリ素子Ｍ₁₁のデータを読み出す
場合には、ワード線ＷＬ₁にアクセス（メモリ素子がｎ
チャネル型である場合には正の読み出し電圧を印加）
し、ビット線ＢＬ₁とソース線ＳＬ₁との間を流れる電流
の有無を検知して、”０”あるいは”１”のデータを判
定する。データの消去においては、ファウラー・ノルド
ハイム・トンネル現象に基づき、電荷蓄積部から半導体
基板へと電子を引き抜く。

【００１５】一方、上記の構造を有するメモリ素子を直
列接続すると、図３の（Ａ）に等価回路図に示すＮＡＮ
Ｄストリング型メモリセルを構成することができる。浮
遊電極を有する従来のＮＡＮＤストリング型メモリセル
の模式的な一部断面図を図２１に示す。ＮＡＮＤストリ
ング型メモリセルを構成する各メモリ素子Ｍ₀〜Ｍ₇のそ
れぞれは、例えばｐ型ウエル１１０Ｂ内に形成されたソ
ース／ドレイン領域１１８及びチャネル形成領域１１
９、チャネル形成領域１１９の上方に第１の絶縁膜（ト
ンネル絶縁膜）１１１を介して形成された電荷蓄積部
（浮遊電極、フローティングゲートあるいは電荷蓄積電
極とも呼ばれる）１１２、並びに、電荷蓄積部１１２の
上方に第２の絶縁膜１１５を介して形成された制御電極
１１６（コントロールゲートあるいは制御ゲートとも呼
ばれる）から構成されている。そして、ＮＡＮＤストリ
ング型メモリセルにおいては、メモリ素子の一方のソー
ス／ドレイン領域１１８を、隣接するメモリ素子の他方
のソース／ドレイン領域１１８と共有化させることによ
って、複数のメモリ素子が直列接続されている。尚、複
数のメモリ素子がこのように直列接続されている形態を
メモリ・ストリングと呼ぶ。また、メモリ・ストリング
の一端のメモリ素子Ｍ₀は、第１の選択トランジスタＤ
ＳＧ及びコンタクトホールを介してビット線ＢＬに接続
されており、メモリ・ストリングの他端のメモリ素子Ｍ
₇は、第２の選択トランジスタＳＳＧを介して共通ソー
ス線に接続されている。尚、図３の（Ａ）に示すよう
に、複数のＮＡＮＤストリング型メモリセルが列方向に
配設され、制御電極１１６は、行方向に配設されたワー
ド線と一体に形成されている。ここで、参照番号１１０
はｐ型シリコン半導体基板を示し、参照番号１１０Ａは
ｎ型ウエルを示す。尚、１つのＮＡＮＤストリング型メ
モリセルを構成するメモリ素子の個数は８個に限定され
ない。

【００１６】従来のＮＡＮＤストリング型メモリセルに
おけるメモリ素子へのデータ書き込み動作の概要を、以
下、説明する。

【００１７】ＮＡＮＤストリング型メモリセルにおい
て、データは、ビット線ＢＬから最も離れた位置に位置
するメモリ素子Ｍ₇から順に書き込まれる。データ書き
込み動作においては、データを書き込むべきメモリ素子
（以下、便宜上、選択メモリ素子と呼ぶ）の制御電極１
１６に高電位Ｖ_PP（例えば約２０ボルト）を印加する。
かかるメモリ素子以外のメモリ素子（以下、便宜上、非
選択メモリ素子と呼ぶ）の制御電極１１６にはプログラ
ム禁止電位（パス電圧とも呼ばれる）である中間電位Ｖ
_PPm（例えば約１０ボルト）を印加する。一方、ビット
線ＢＬに、例えば０ボルトを印加する。そして、第１の
選択トランジスタＤＳＧを導通させ、第２の選択トラン
ジスタＳＳＧを非導通状態にすると、ビット線ＢＬの電
位はメモリ素子のソース／ドレイン領域１１８へと転送
される。そして、選択メモリ素子においては、制御電極
１１６とチャネル形成領域１１９との間の電位差に基づ
き、ファウラー・ノルドハイム・トンネル現象によっ
て、チャネル形成領域１１９から電荷蓄積部１１２への
電子の注入が生じる。その結果、選択メモリ素子の閾値
電圧Ｖ_thが当初の負から正方向にシフトし、データが選
択メモリ素子に書き込まれる。一方、非選択メモリ素子
においては、制御電極１１６とチャネル形成領域１１９
との間には大きな電位差が生ぜず、チャネル形成領域１
１９から電荷蓄積部１１２への電子の注入は生じない。
その結果、非選択メモリ素子の閾値電圧は当初の値から
変化せず、当初のデータが非選択メモリ素子に保持され
る。各メモリ素子の閾値電圧Ｖ_thの分布を図２２に模式
的に示す。

【００１８】ワード線は他のＮＡＮＤストリング型メモ
リセルと共通化されている。従って、選択メモリ素子の
制御電極１１６に接続されたワード線に接続された他の
ＮＡＮＤストリング型メモリセルを構成するメモリ・ス
トリング（以下、このようなメモリ・ストリングを他の
メモリ・ストリングと呼ぶ）におけるメモリ素子（以
下、このようなメモリ素子を、他の選択メモリ素子と呼
ぶ）の制御電極１１６にも、高電位Ｖ_PPが印加される。
かかる他の選択メモリ素子にデータを書き込んではなら
ない場合には、即ち、かかる他の選択メモリ素子へのデ
ータの書き込みが禁止されている場合には、他のメモリ
・ストリングに接続されているビット線ＢＬに中間電位
Ｖ_m（例えば約１０ボルト）を印加する。これによっ
て、他の選択メモリ素子においては、制御電極１１６と
チャネル形成領域１１９との間には大きな電位差が生ぜ
ず、チャネル形成領域１１９から電荷蓄積部１１２への
電子の注入が生じない。従って、他の選択メモリ素子に
データが書き込まれず、当初のデータが保持される。

【００１９】データ読み出し動作においては、ビット線
ＢＬに例えば１．５ボルトを印加し、第１の選択トラン
ジスタＤＳＧ及び第２の選択トランジスタＳＳＧのゲー
ト電極に、例えばＶ_ccを印加し、第１の選択トランジス
タＤＳＧ及び第２の選択トランジスタＳＳＧを導通状態
とする。また、非選択メモリ素子の制御電極１１６には
Ｖ_ccを印加する。これによって、非選択メモリ素子は導
通状態となる。一方、選択メモリ素子の制御電極１１６
には０ボルトを印加する。選択メモリ素子の閾値電圧Ｖ
_thに依存して、選択メモリ素子は導通状態あるいは非導
通状態となる。即ち、選択メモリ素子にデータ「０」が
保持されている場合には、選択メモリ素子は非導通状態
となり、ビット線ＢＬの電位は１．５ボルトを保持す
る。また、選択メモリ素子にデータ「１」が保持されて
いる場合には、選択メモリ素子は導通状態となり、ビッ
ト線ＢＬの電位は１．５ボルトよりも低下する。このビ
ット線の電位をビット線制御回路によって検出すること
により、選択メモリ素子にデータ「０」あるいは「１」
が保持されていることを読み出すことができる。

【００２０】ＮＡＮＤ型ストリング型メモリセルにおい
ては、データの消去はブロック単位一括で行われる。デ
ータ消去動作においては、ビット線ＢＬ、第１の選択ト
ランジスタＤＳＧ及び第２の選択トランジスタＳＳＧの
ゲート電極、共通ソース線の全てをフローティング状態
とし、半導体基板１０にＶ_erase（例えば２０ボルト）
を印加し、選択ブロックのワード線電位を０ボルトとす
る。また、非選択ブロックのワード線をフローティング
状態とする。これによって、選択ブロックにおいては、
電荷蓄積部１１２からの電子の引き抜きによりデータが
消去される。

【００２１】このようなメモリ素子において、ＬＯＣＯ
Ｓ構造を有する素子分離領域を形成すると、バーズビー
クの存在によって素子分離幅が広くなり、また、分離耐
圧が低下するという問題が生じる場合がある。このよう
な場合には、電荷蓄積部と素子分離領域の合わせを自己
整合的に行うＳＡ−ＳＴＩ（Self-Align Shallow Trenc
h Isolation）法によって形成された素子分離領域を採
用することが好ましく、これによって、セル面積を一層
縮小することが可能となる。このようなＳＡ−ＳＴＩ法
が、例えば、特開平８−１７９４８号公報に開示されて
いる。

【００２２】ＳＡ−ＳＴＩ法に基づくメモリ素子（ＳＡ
−ＳＴＩ構造を有するメモリ素子と呼ぶ）の模式的な一
部断面図を図２３の（Ａ）及び（Ｂ）に示し、模式的な
配置図を図２４に示す。尚、図２３の（Ａ）は図２４の
矢印Ａ−Ａに沿った模式的な一部断面図であり、図２３
の（Ｂ）は図２４の矢印Ｂ−Ｂに沿った模式的な一部断
面図である。トレンチ型の素子分離領域１３で分離され
た半導体基板１０の活性領域（半導体基板１０の突起部
１０Ａ）と、制御電極１６とが重複する領域には、不純
物を含有するポリシリコンから成る電荷蓄積部１２が形
成されている。電荷蓄積部１２と半導体基板１０との間
には、例えばＳｉＯ₂から成る第１の絶縁膜（トンネル
絶縁膜）１１が形成されている。一方、電荷蓄積部１２
と制御電極１６との間には、ＯＮＯ膜から成る第２の絶
縁膜１５が形成されている。また、制御電極１６の両側
の半導体基板１０の領域にはソース／ドレイン領域１８
が形成されており、電荷蓄積部１２の下方の半導体基板
１０はチャネル形成領域１９に相当する。制御電極１６
からワード線１７が延在する。制御電極１６及びワード
線１７は、例えば不純物を含有するポリシリコンから構
成され、一体的に形成されている。尚、制御電極１６の
上方には、層間絶縁層３０を介してビット線（図示せ
ず）が、ワード線１７と例えば直交する方向に配線され
ており、ビットコンタクト部（図示せず）において一方
のソース／ドレイン領域１８と接続されている。メモリ
素子の一方のソース／ドレイン領域１８を、隣接するメ
モリ素子の他方のソース／ドレイン領域１８と共有化さ
せることによって、複数のメモリ素子が直列接続され、
ＮＡＮＤストリング型メモリセルが構成される。トレン
チ型の素子分離領域１３は、半導体基板１０に形成され
た溝部１３Ａと、溝部１３Ａを埋める絶縁材料１４から
構成されている。

【００２３】このようなＳＡ−ＳＴＩ構造を有するメモ
リ素子においても、電荷蓄積部１２における電荷蓄積の
有無によってメモリ素子の閾値電圧Ｖ_thが変化し、この
閾値電圧Ｖ_thの変化により記憶されたデータの判別を行
うことができる。また、理論的には、最小のセル面積を
４Ｆ²（ここでＦは minimum feature size）とすること
ができるので、セル面積を縮小し、メモリセルの大容量
化、チップコスト、ビットコストの低減を図ることが可
能である。

【００２４】以下、ＳＡ−ＳＴＩ構造を有するメモリ素
子の製造方法の概要を、半導体基板等の模式的な一部断
面図である図４〜図１０及び図２５を参照して説明す
る。尚、従来のＳＡ−ＳＴＩ構造を有するメモリ素子の
製造方法は、本発明のメモリ素子の製造方法と相当の工
程で一致している。それ故、本発明のメモリ素子の製造
方法を説明する半導体基板等の模式的な一部断面図等
（図４〜図１０）を参照して、従来のＳＡ−ＳＴＩ構造
を有するメモリ素子の製造方法を説明し、本発明のメモ
リ素子の製造方法と異なる工程に関してのみ、図２５を
参照して説明する。尚、特に断りの無い限り、図２４の
矢印Ａ−Ａに沿ったと同様の半導体基板等の模式的な一
部断面図に基づき、従来のＳＡ−ＳＴＩ構造を有するメ
モリ素子の製造方法を説明する。

【００２５】［工程−１０Ｂ］先ず、シリコン半導体基
板から成る半導体基板１０に、周辺素子を形成すべき領
域とメモリ素子を形成すべき領域とを分離をするために
ＬＯＣＯＳ構造を有する素子分離ゾーン（図示せず）を
形成する。そして、メモリ素子を形成すべき半導体基板
１０の領域にウエル（図示せず）を形成するためのイオ
ン注入を行い、更には、メモリ素子を形成すべき半導体
基板１０の領域における閾値電圧調整のためのイオン注
入を行う。その後、例えば熱酸化法により、厚さ７〜８
ｎｍ程度のＳｉＯ₂から成る第１の絶縁膜（トンネル絶
縁膜）１１を半導体基板１０の表面に形成する。次い
で、第１の絶縁膜１１の上に、例えばＣＶＤ法に基づ
き、不純物を含有するポリシリコンから成る厚さ０．２
５μｍ乃至０．３０μｍの第１の材料層１２Ａを堆積さ
せる。この状態を図４の（Ａ）に示す。

【００２６】次に、第１の材料層１２Ａ上にレジスト材
料から成るエッチング用マスク４０をリソグラフィ技術
に基づき形成し、かかるエッチング用マスク４０を用い
て、例えばＲＩＥ法により第１の材料層１２Ａをパター
ニングする。この状態を図４の（Ｂ）に示すが、パター
ニングされた第１の材料層１２Ａは、図４の（Ｂ）の紙
面垂直方向に延びている。

【００２７】［工程−２０Ｂ］次に、図５の（Ａ）に示
すように、エッチング用マスク４０を用いて、例えばＲ
ＩＥ法に基づきエッチングを引き続き行い、半導体基板
１０に溝部１３Ａを自己整合的に形成する。これによっ
て、パターニングされた第１の材料層１２Ａの下方に
は、半導体基板１０の突起部１０Ａが残される。

【００２８】次いで、エッチング用マスク４０を除去
し、例えばＣＶＤ法あるいはバイアスＥＣＲ（バイアス
印加型 Electron Cyclotron Resonance プラズマＣＶ
Ｄ）法に基づき、トレンチ状の溝部１３Ａ内を含む全面
にＳｉＯ₂から成る厚さ０．７〜１μｍの絶縁材料１４
を堆積させる（図５の（Ｂ）参照）。

【００２９】その後、例えばＲＩＥ法に基づき絶縁材料
１４をエッチバックする。こうして、トレンチ状の溝部
１３Ａに絶縁材料１４が埋め込まれたトレンチ型の素子
分離領域１３を、パターニングされた第１の材料層１２
Ａの間の半導体基板１０の領域に自己整合的に形成する
ことができる（図６の（Ａ）及び（Ｂ）参照）。また、
この状態における模式的な配置図を図７に示す。尚、図
６の（Ａ）は、図７の矢印Ａ−Ａに沿った半導体基板等
の模式的な一部断面図であり、図６の（Ｂ）は、図７の
矢印Ｂ−Ｂに沿った半導体基板等の模式的な一部断面図
である。尚、図８の（Ａ）、図９の（Ａ）及び図１０の
（Ａ）は、図７の矢印Ａ−Ａに沿ったと同様の半導体基
板等の模式的な一部断面図であり、図８の（Ｂ）、図９
の（Ｂ）及び図１０の（Ｂ）は、図７の矢印Ｂ−Ｂに沿
ったと同様の半導体基板等の模式的な一部断面図であ
る。

【００３０】［工程−３０Ｂ］次に、図８に示すよう
に、例えばＣＶＤ法あるいは熱酸化法により、例えばＯ
ＮＯ膜（酸化膜／窒化膜／酸化膜の積層絶縁膜）から成
る第２の絶縁膜１５を全面に堆積させる。

【００３１】［工程−４０Ｂ］その後、全面に、例えば
ＣＶＤ法に基づき、不純物を含有するポリシリコンから
成る厚さ０．３〜０．４μｍの第２の材料層１６Ａを堆
積させる。この状態を図９の（Ａ）及び（Ｂ）に示す。
次に、リソグラフィ技術及びドライエッチング技術に基
づき、第２の材料層１６Ａ、第２の絶縁膜１５及び第１
の材料層１２Ａをパターニングする。こうして、第２の
材料層１６Ａから成る制御電極１６及びワード線１７、
並びに、第１の材料層１２Ａから成る電荷蓄積部１２を
形成することができる。この状態を図１０の（Ａ）及び
（Ｂ）に示す。尚、電荷蓄積部１２が、制御電極１６と
半導体基板１０の突起部１０Ａとの重複領域に残され、
個々のメモリ素子毎に分離された形状となる。

【００３２】［工程−５０Ｂ］次に、制御電極１６をマ
スクとして用いて、不純物を例えば５×１０¹³ｃｍ^-2の
ドーズ量で半導体基板１０の露出した突起部１０Ａにイ
オン注入する。これによって、制御電極１６の両側の半
導体基板１０の突起部１０Ａの一部分にソース／ドレイ
ン領域１８を自己整合的に形成することができる（図２
５参照）。その後、例えばＣＶＤ法によりＰＳＧあるい
はＢＰＳＧ等から成る層間絶縁層３０を形成し、図２３
及び図２４に示したメモリ素子を得ることができる。以
降の工程としては、例えば、ソース／ドレイン領域１８
の上方の層間絶縁層３０に開口部を形成し、かかる開口
部内を含む層間絶縁層３０上に配線材料層を堆積させ、
配線材料層をパターニングすることによってビット線を
設ける。更に、周辺回路の形成等により所望のメモリセ
ルを完成させる。

【００３３】

【発明が解決しようとする課題】ところで、浮遊電極型
のメモリ素子にあっては、電荷蓄積部とチャネル形成領
域との間に、例えばファウラー・ノルドハイム・トンネ
ル電流を発生させることによって、メモリ素子へのデー
タの書き込み、あるいはデータの消去を行う。それ故、
制御電極に電位を印加し、電荷蓄積部とチャネル形成領
域間との間に大きな電位差を生成させる必要がある。と
ころで、電荷蓄積部とチャネル形成領域との間の電位差
は、制御電極と電荷蓄積部との間の容量結合と、電荷蓄
積部とチャネル形成領域との間の容量結合の比によって
決まる。然るに、浮遊電極型のメモリ素子においては、
セル面積の縮小化に伴い、十分な値の容量結合比を確保
することが困難となってきている。

【００３４】容量結合比が小さい場合、メモリ素子への
データの書き込みの際に、制御電極に印加すべき電位を
一層高くする必要がある。従って、電源電圧から動作電
圧（制御電極に印加すべき電位）にまで昇圧させるため
の昇圧回路の面積が増大する結果、メモリ素子の製造コ
ストの上昇を招くばかりか、昇圧時間が延長し、メモリ
素子の動作速度の低下の原因となる。メモリ素子の微細
化が進むほど、容量結合比を大きくする必要が益々高く
なり、如何に容量結合比を大きくするかが、重要な技術
的課題となっている。

【００３５】殊に、従来のＳＡ−ＳＴＩ構造を有するメ
モリ素子においては、十分な容量結合比を得るために電
荷蓄積部１２の厚さを厚くし、電荷蓄積部１２と対向す
る制御電極１６の面積を増大させる、即ち、電荷蓄積部
１２の側壁にまで制御電極１６が延びる構造とする必要
がある（図２３の（Ａ）参照）。しかしながら、電荷蓄
積部１２の厚膜化（即ち、第１の材料層１２Ａの厚膜
化）は、［工程−４０Ｂ］における第１の材料層１２Ａ
のパターニングを困難なものにさせる。

【００３６】更に、第１の材料層１２Ａの厚膜化は、
［工程−２０Ｂ］において、トレンチ状の溝部１３Ａ内
を含む全面にＳｉＯ₂から成る絶縁材料１４を堆積させ
る際の溝部１３Ａのアスペクト比の増加を招き、トレン
チ型の素子分離領域の形成を一層困難なものにさせる。

【００３７】また、電荷蓄積部１２の厚膜化は、電荷蓄
積部１２とソース／ドレイン領域１８の容量結合に起因
した容量結合比の低下を引き起こし、電荷蓄積部１２と
チャネル形成領域１９との間に実効的に生成する電位差
が減少するため、データ書き込み時に制御電極１６に印
加すべき電位の低電位化を妨げる要因となる。

【００３８】従って、本発明は、容量結合比を増大さ
せ、しかも、ソース／ドレイン領域と電荷蓄積部との間
の容量結合による容量結合比の低下を防止し、これによ
り、データ書き込み時に制御電極に印加すべき電位の低
下、昇圧時間の短縮化、製造コストの低減、メモリ素子
の高集積化、微細化を可能とする電気的書き換えが可能
なメモリ素子及びその製造方法を提供することを目的と
する。

【００３９】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の電気的書き換えが可能なメモリ素子は、
（イ）半導体基板に形成された、チャネル形成領域及び
ソース／ドレイン領域と、（ロ）半導体基板に形成さ
れ、チャネル形成領域及びソース／ドレイン領域に沿っ
て設けられた素子分離領域と、（ハ）チャネル形成領域
の上方に、第１の絶縁膜を介して形成された電荷蓄積部
と、（ニ）電荷蓄積部の上方に、第２の絶縁膜を介して
形成された制御電極と、（ホ）制御電極から延在し、素
子分離領域上に位置するワード線と、（ヘ）制御電極及
びワード線の延びる方向と平行な電荷蓄積部の側壁面上
に第３の絶縁膜を介して形成され、制御電極と同電位に
保持されたシールド用導電層、から成ることを特徴とす
る。

【００４０】制御電極とシールド用導電層とを同電位に
保持するために、制御電極の電位を制御するための制御
回路とシールド用導電層の電位を制御するための制御回
路とを個別に設けてもよいが、回路構成の簡素化の観点
からは、制御電極とシールド用導電層とを電気的に接続
することが望ましい。この場合、第３の絶縁膜が電荷蓄
積部の側壁面及び制御電極の側壁面の一部を被覆し、シ
ールド用導電層が第３の絶縁膜で被覆されていない制御
電極の側壁面まで延在し、以て、制御電極とシールド用
導電層とが接続されている構成とすることが望ましい。
更には、第３の絶縁膜はソース／ドレイン領域の上方ま
で延在していることが望ましい。

【００４１】素子分離領域は、ＬＯＣＯＳ構造あるいは
トレンチ構造を有していてもよいが、セル面積を一層縮
小するといった観点からは、トレンチ型の素子分離領
域、即ち、半導体基板に形成された溝部、及び該溝部を
埋める絶縁材料から構成されていることが好ましく、更
には、ＳＡ−ＳＴＩ法に基づくトレンチ型の素子分離領
域とすることが一層好ましい。

【００４２】本発明の電気的書き換えが可能なメモリ素
子においては、制御電極及びシールド用導電層に電位Ｖ
_cgを印加したとき、電荷蓄積部とチャネル形成領域との
間に式（１）で表される電位Ｖ_tnが発生する。尚、
Ｃ₁、Ｃ₂及びＣ_tunは、それぞれ、制御電極と電荷蓄積
部との間の容量値、シールド用導電層と電荷蓄積部との
間の容量値、及び電荷蓄積部とチャネル形成領域との間
の容量値である。

【００４３】

【数２】Ｖ_tn＝｛（Ｃ₁＋Ｃ₂）／（Ｃ₁＋Ｃ₂＋Ｃ_tun）｝×Ｖ_cg （１）

【００４４】上記の目的を達成するための本発明の電気
的書き換えが可能なメモリ素子の製造方法は、（イ）半
導体基板に形成された、チャネル形成領域及びソース／
ドレイン領域と、（ロ）半導体基板に形成され、チャネ
ル形成領域及びソース／ドレイン領域に沿って設けられ
た素子分離領域と、（ハ）少なくともチャネル形成領域
の上方に、第１の絶縁膜を介して形成された電荷蓄積部
と、（ニ）電荷蓄積部の上方に、第２の絶縁膜を介して
形成された制御電極と、（ホ）制御電極から延在し、素
子分離領域上に位置するワード線と、（ヘ）制御電極及
びワード線の延びる方向と平行な電荷蓄積部の側壁面上
に第３の絶縁膜を介して形成され、制御電極と同電位に
保持されたシールド用導電層、から構成された電気的書
き換えが可能なメモリ素子の製造方法であって、（Ａ）
半導体基板表面に第１の絶縁膜を形成した後、該第１の
絶縁膜上に第１の材料層を堆積させ、次いで、該第１の
材料層をパターニングする工程と、（Ｂ）パターニング
された第１の材料層によって被覆されていない半導体基
板の領域に、素子分離領域を形成する工程と、（Ｃ）全
面に第２の絶縁膜を堆積させた後、第２の材料層を該第
２の絶縁膜上に堆積させ、次いで、第２の材料層、第２
の絶縁膜及び第１の材料層をパターニングし、以て、第
２の材料層から成る制御電極及びワード線、並びに、第
１の材料層から成る電荷蓄積部を形成する工程と、
（Ｄ）制御電極及びワード線の延びる方向と平行な電荷
蓄積部の側壁面上に第３の絶縁膜を介してシールド用導
電層を形成する工程と、（Ｅ）電荷蓄積部の下方の半導
体基板にチャネル形成領域を形成し、併せて、チャネル
形成領域から延在する半導体基板の領域にソース／ドレ
イン領域を形成する工程、から成ることを特徴とする。

【００４５】本発明の電気的書き換えが可能なメモリ素
子の製造方法においては、前記工程（Ｂ）は、ＬＯＣＯ
Ｓ法に基づき形成することもできるが、ＳＡ−ＳＴＩ法
に基くことが、セル面積を一層縮小するといった観点か
ら好ましい。即ち、（Ｂ−１）パターニングされた第１
の材料層によって被覆されていない半導体基板の領域に
溝部を形成する工程と、（Ｂ−２）全面に絶縁材料を堆
積させた後、該絶縁材料をエッチバックし、以て、半導
体基板に形成された溝部、及び、該溝部を埋める絶縁材
料から構成された素子分離領域を形成し、併せて、第１
の材料層が絶縁材料から突出した構造を得る工程から成
ることが好ましい。この場合、工程（Ｂ−１）は、第１
の材料層をパターニングするためのエッチング用マスク
を用いて半導体基板をエッチングする工程、即ち、パタ
ーニングされた第１の材料層に対して半導体基板を自己
整合的にエッチングする工程から成ることが望ましい。

【００４６】一方、前記工程（Ｄ）は、（Ｄ−１）全面
に第３の絶縁膜を堆積させた後、第３の絶縁膜を部分的
に除去することによって、電荷蓄積部の側壁面、及び制
御電極の側壁面の一部を被覆する第３の絶縁膜を得る工
程と、（Ｄ−２）導電体から成る第３の材料層を全面に
堆積させた後、第３の材料層をエッチバックし、以て、
第３の絶縁膜で被覆されていない制御電極の側壁面まで
延在し、第３の材料層から成り、制御電極と接続された
シールド用導電層を得る工程から成ることが好ましい。
この場合、工程（Ｄ−１）は、全面に第３の絶縁膜を堆
積させた後、制御電極の頂面上の第３の絶縁膜を除去
し、次いで、第３の絶縁膜をエッチバックする工程から
成ることが望ましい。制御電極の頂面上の第３の絶縁膜
を除去する方法として、化学的機械的研磨法（ＣＭＰ）
法を挙げることができる。

【００４７】あるいは又、前記工程（Ｄ）は、（Ｄ−
１）全面に第３の絶縁膜を堆積させた後、第３の絶縁膜
上に第４の材料層を堆積させる工程と、（Ｄ−２）第４
の材料層及び第３の絶縁膜を部分的に除去し、以て、少
なくとも制御電極の頂面を露出させる工程と、（Ｄ−
３）第４の材料層を除去する工程と、（Ｄ−４）導電体
から成る第３の材料層を全面に堆積させた後、第３の材
料層をエッチバックし、以て、第３の絶縁膜で被覆され
ていない制御電極の部分まで延在し、第３の材料層から
成り、制御電極と接続されたシールド用導電層を得る工
程から成ることが好ましい。この場合、工程（Ｄ−２）
において、第４の材料層及び第３の絶縁膜をエッチバッ
クし、以て、電荷蓄積部の側壁面及び制御電極の側壁面
の一部を被覆し、且つ、半導体基板の上方まで延在する
第３の絶縁膜を得ることが望ましい。また、工程（Ｄ−
２）と工程（Ｄ−３）との間で、露出した制御電極の表
面に存在する自然酸化膜を除去するために、露出した制
御電極の表面洗浄を行うことが望ましい。尚、工程（Ｄ
−３）において第４の材料層を除去するとき第３の絶縁
膜が除去されないように、第４の材料層を構成する材料
を選択する必要があり、例えば、第４の材料層を構成す
る材料としてレジスト材料を挙げることができる。第３
の絶縁膜／第４の材料層を構成する材料の組合せとし
て、ＳｉＯ₂／レジスト材料、ＳｉＮ／レジスト材料、
ＳｉＯ₂／ＳｉＮ、ＳｉＮ／ＳｉＯ₂を例示することがで
きる。

【００４８】本発明の電気的書き換えが可能なメモリ素
子及びその製造方法においては、半導体基板として、シ
リコン半導体基板、ウエルが形成されたシリコン半導体
基板を挙げることができる。メモリ素子をｎチャネル型
とする場合、ｐ型シリコン半導体基板半導体基板、ｐ型
ウエルが形成されたｎ型シリコン半導体基板、ｎ型ウエ
ルが形成され、且つｐ型ウエルがかかるｎ型ウエル内に
形成されたｐ型シリコン半導体基板を用いることが好ま
しい。メモリ素子の全てが１つのｐ型ウエル内に形成さ
れていてもよいし、複数のｐ型ウエル内に複数のメモリ
素子を形成してもよい。

【００４９】第１の絶縁膜（トンネル絶縁膜）は、半導
体基板の表面を例えば熱酸化処理、あるいは熱酸化処理
及び窒化処理することによって形成することができ、Ｓ
ｉＯ ₂、ＳｉＯ₂／ＳｉＮ、ＳｉＯＮ、ＳｉＯ₂／ＳｉＯ
Ｎ等から構成することができる。第２の絶縁膜は、ＯＮ
Ｏ膜、ＯＮ膜、ＳｉＯ₂膜、ＳｉＮ膜、ＳｉＯＮ膜等か
ら構成することができる。第３の絶縁膜も、ＯＮＯ膜、
ＯＮ膜、ＳｉＯ₂膜、ＳｉＮ膜、ＳｉＯＮ膜等から構成
することができる。溝部を埋める絶縁材料として、Ｓｉ
Ｏ₂、ＳｉＮ、ＳｉＯＮを例示することができる。

【００５０】制御電極及びワード線（あるいは第２の材
料層）は、例えば、不純物を含有するポリシリコン層、
不純物を含有するポリシリコン層とタングステンシリサ
イド等のシリサイド層の積層構造（ポリサイド構造）、
タングステン等の高融点金属材料層や、シリサイド層か
ら構成することができる。シールド用導電層（あるいは
第３の材料層）も、例えば、不純物を含有するポリシリ
コン層、タングステン等の高融点金属材料層や、シリサ
イド層から構成することができる。

【００５１】メモリ素子を浮遊電極型メモリ素子とする
場合、即ち、電荷蓄積部を、導電材料から構成された浮
遊電極から構成する場合、導電材料（あるいは第１の材
料層を構成する導電材料）として、不純物を含有するポ
リシリコンを挙げることができる。

【００５２】メモリ素子をナノクリスタル型メモリ素子
とする場合、即ち、電荷蓄積部（あるいは第１の材料
層）を、絶縁層及び該絶縁層中に形成された導電性微小
結晶粒子から構成する場合、導電性微小結晶粒子をシリ
コンやゲルマニウムから構成することができ、絶縁層を
ＯＮＯ膜、ＯＮ膜、ＳｉＯ₂膜、ＳｉＮ膜、ＳｉＯＮ膜
等から構成することができる。導電性微小結晶粒子は第
１の絶縁膜上に形成されていてもよいし、絶縁層中に点
在していてもよい。

【００５３】本発明のメモリ素子が複数集積された不揮
発性半導体メモリセルの構造として、ＥＥＰＲＯＭの一
種であるＮＯＲ型、ＮＡＮＤストリング型メモリセル、
ＤＩＮＯＲ型やＡＮＤ型を挙げることができる。

【００５４】ＮＡＮＤストリング型メモリセルの場合、
不揮発性半導体メモリセルは、複数のメモリ素子が直列
接続されたＮＡＮＤストリング、ＮＡＮＤストリングの
一端のメモリ素子に接続された第１の選択トランジス
タ、及びＮＡＮＤストリングの他端のメモリ素子に接続
された第２の選択トランジスタから構成され、ＮＡＮＤ
ストリングの一端のメモリ素子の一方のソース／ドレイ
ン領域は、第１の選択トランジスタを介してビット線に
接続されており、ＮＡＮＤストリングの他端のメモリ素
子の他方のソース／ドレイン領域は、第２の選択トラン
ジスタを介して共通ソース線に接続されている。尚、第
１の選択トランジスタ及び第２の選択トランジスタは、
例えば、通常のｎチャネル型ＭＯＳＦＥＴから構成す
ることができる。

【００５５】本発明においては、制御電極及びワード線
の延びる方向と平行な電荷蓄積部の側壁面上に第３の絶
縁膜を介して形成され、制御電極と同電位に保持された
シールド用導電層が形成されている。それ故、制御電極
と電荷蓄積部との間の容量結合のみならず、シールド用
導電層と電荷蓄積部との間の容量結合が得られるので、
容量結合比を従来より大きくすることができる。しか
も、シールド用導電層が存在するので、電荷蓄積部とソ
ース／ドレイン領域の容量結合に起因した容量結合比の
低下を防止することができる。その結果、動作電圧及び
電源電圧を低下させることが可能となり、昇圧回路の面
積増加や昇圧時間の延長を抑制することができるばかり
か、メモリ素子の高集積化、微細化が可能となる。しか
も、従来の技術と異なり、十分な容量結合比を得るため
に電荷蓄積部１２の厚さを厚くする必要が無くなり、従
来のメモリ素子の製造プロセスにおける問題点を確実に
解決することが可能となる。

【００５６】本発明の電気的書き換えが可能なメモリ素
子においては、制御電極とチャネル形成領域との間に電
荷蓄積部を有する電界効果型トランジスタが構成され
る。制御電極、半導体基板あるいはソース／ドレイン領
域等に適切な電位を印加すると、ファウラー・ノルドハ
イム・トンネル電流が生じ、電荷蓄積部へ電荷が注入さ
れ、あるいは電荷蓄積部から半導体基板へ電荷が放出さ
れる。このように電荷蓄積部に電荷が蓄積されると、こ
の蓄積電荷による電界が発生するため、メモリ素子の閾
値電圧Ｖ_thが変化する。この閾値電圧Ｖ_thの変化により
記憶されたデータの判別が可能となる。

【００５７】本発明において、ＳＡ−ＳＴＩ法に基づき
素子分離領域を形成すれば、ＬＯＣＯＳ法にて素子分離
領域を形成した場合と比較して、セル面積を縮小するこ
とが可能となる。

【００５８】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００５９】（実施の形態１）実施の形態１のメモリ素
子は、ＳＡ−ＳＴＩ法に基づくメモリ素子（ＳＡ−ＳＴ
Ｉ構造を有するメモリ素子）であり、所謂、浮遊電極型
メモリ素子である。実施の形態１のメモリ素子の模式的
な一部断面図を図１の（Ａ）及び（Ｂ）に示し、模式的
な配置図を図２に示す。尚、図１の（Ａ）は図２の矢印
Ａ−Ａに沿った模式的な一部断面図であり、図１の
（Ｂ）は図２の矢印Ｂ−Ｂに沿った模式的な一部断面図
である。

【００６０】実施の形態１のメモリ素子は、従来のＳＡ
−ＳＴＩ構造を有するメモリ素子と同様に、チャネル形
成領域１９及びソース／ドレイン領域１８と、素子分離
領域１３と、電荷蓄積部１２と、制御電極１６と、制御
電極１６から延在し、そして素子分離領域１３上に位置
するワード線１７から構成されている。

【００６１】チャネル形成領域１９及びソース／ドレイ
ン領域１８は、半導体基板１０（より具体的には、半導
体基板１０に設けられた突起部１０Ａ）に形成されてい
る。尚、ソース／ドレイン領域１８は、制御電極１６の
両側の半導体基板１０の領域に形成されており、電荷蓄
積部１２の下方の半導体基板１０がチャネル形成領域１
９に相当する。また、素子分離領域１３は、半導体基板
１０に形成され、チャネル形成領域１９及びソース／ド
レイン領域１８に沿って設けられている。トレンチ型の
素子分離領域１３は、半導体基板１０に形成された溝部
１３Ａと、溝部１３Ａを埋める絶縁材料１４から構成さ
れている。絶縁材料１４はＳｉＯ₂から成る。

【００６２】更には、不純物を含有するポリシリコンか
ら成り、そして浮遊電極から構成された電荷蓄積部１２
が、チャネル形成領域１９の上方に、ＳｉＯ₂から成る
第１の絶縁膜１１（トンネル絶縁膜）を介して形成され
ている。また、制御電極１６は、電荷蓄積部１２の上方
に、ＯＮＯ膜から成る第２の絶縁膜１５を介して形成さ
れている。より具体的には、トレンチ型の素子分離領域
１３で分離された半導体基板１０の活性領域（半導体基
板１０の突起部１０Ａ）と、制御電極１６とが重複する
領域に、不純物を含有するポリシリコンから成る電荷蓄
積部１２が形成されている。

【００６３】制御電極１６及びワード線１７は、不純物
を含有するポリシリコンから構成され、一体的に形成さ
れている。また、制御電極１６は、制御電極１６及びワ
ード線１７の延びる方向と直交する電荷蓄積部１２の側
壁面１２Ｃの一部を、第２の絶縁膜１５を介して被覆し
ている。これによって、制御電極１６と電荷蓄積部１２
との間の容量結合の増加を図ることができる。

【００６４】制御電極１６の上方には、アルミニウム等
の金属配線材料から成るビット線（図示せず）が、層間
絶縁層３０を介してワード線１７と例えば直交する方向
に配線されており、ビットコンタクト部（図示せず）に
おいて一方のソース／ドレイン領域１８と接続されてい
る。メモリ素子の一方のソース／ドレイン領域１８を、
隣接するメモリ素子の他方のソース／ドレイン領域１８
と共有化させることによって、複数のメモリ素子が直列
接続され、ＮＡＮＤストリング型メモリセルが構成され
る。尚、層間絶縁層を構成する材料として、ＢＰＳＧ、
ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳ
Ｇ、ＳＯＧ、ＬＴＯ（Low TemperatureOxide、低温ＣＶ
Ｄ−ＳｉＯ₂）、ＨＴＯ（High Temperature Oxide、高
温ＣＶＤ−ＳｉＯ₂）、ＳｉＮ、ＳｉＯＮ、あるいは、
これらの材料の積層構造［例えばＯＮＯ膜（ＳｉＯ₂膜
／ＳｉＮ膜／ＳｉＯ₂膜）、ＯＮ膜（ＳｉＯ₂膜／ＳｉＮ
膜）］を挙げることができる。

【００６５】実施の形態１のメモリ素子においては、従
来のメモリ素子と異なり、制御電極１６及びワード線１
７の延びる方向（図２において、矢印「Ｘ」で示す）と
平行な電荷蓄積部１２の側壁面１２Ｂ上に、ＯＮＯ膜か
ら成る第３の絶縁膜２０を介して、シールド用導電層２
１が形成されている。制御電極１６とシールド用導電層
２１とは電気的に接続されている。より具体的には、第
３の絶縁膜２０が、電荷蓄積部１２の側壁面１２Ｂ及び
制御電極１６の側壁面１６Ｂの一部を被覆しており、シ
ールド用導電層２１が、第３の絶縁膜２０で被覆されて
いない制御電極１６の側壁面１６Ｂまで延在している。
これによって、シールド用導電層２１は制御電極１６と
同電位に保持される。シールド用導電層２１を設けるこ
とによって、制御電極１６と電荷蓄積部１２との間の容
量結合のみならず、シールド用導電層２１と電荷蓄積部
１２との間の容量結合が得られるので、容量結合比を従
来より大きくとることができる。しかも、シールド用導
電層２１が存在するので、電荷蓄積部１２とソース／ド
レイン領域１８の容量結合に起因した容量結合比の低下
を防止することができる。

【００６６】実施の形態１の浮遊電極型のメモリ素子に
おいては、電荷蓄積部１２は電荷を保持する機能を有
し、第１の絶縁膜（トンネル絶縁膜）１１、第２の絶縁
膜１５及び第３の絶縁膜２０は電荷を電荷蓄積部１２に
閉じ込める役割を有する。制御電極１６及びシールド用
導電層２１、半導体基板１０あるいはソース／ドレイン
領域１８等に適切な電位を印加すると、ファウラー・ノ
ルドハイム・トンネル電流が生じ、第１の絶縁膜１１を
通して半導体基板１０から電荷蓄積部１２へ電荷が注入
され、あるいは、電荷蓄積部１２から半導体基板１０へ
電荷が放出される。このように電荷蓄積部１２に電荷が
蓄積されると、この蓄積電荷による電界が発生するた
め、メモリ素子の閾値電圧Ｖ_thが変化する。この閾値電
圧Ｖ_th変化により、記憶されたデータの判別が可能とな
る。例えば、電荷蓄積部１２に電子を蓄積することでデ
ータ”０”の記憶を行い、また、電荷蓄積部１２に蓄積
した電子を半導体基板１０に放出することでデータの消
去を行うことができる。これとは逆に、電荷蓄積部１２
に電子を蓄積することでデータの消去を行い、また、電
荷蓄積部１２に蓄積した電子を半導体基板１０に放出す
ることでデータの書き込みを行う形式としてもよい。

【００６７】実施の形態１の浮遊電極型メモリ素子か
ら、例えば、図３の（Ａ）の等価回路図に示すようなＮ
ＡＮＤ型ストリング型メモリセルを構成することができ
るし、あるいは又、図３の（Ｂ）に等価回路を示すよう
に、ＮＯＲ型メモリセルを構成することもできる。尚、
ＮＯＲ型メモリセルを構成する場合、図１の（Ｂ）にお
いて図面上、右側と左側にそれぞれ形成された隣接する
２つのメモリ素子の間に形成され、隣接するメモリ素子
でソース／ドレイン領域１８が共有された形態とはせず
に、隣接するメモリ素子でソース／ドレイン領域１８を
共有しない形態とすればよい。

【００６８】以下、図１及び図２に示した実施の形態１
のメモリ素子の製造方法を、半導体基板等の模式的な一
部断面図、図４〜図６、図８〜図１３、及び配置図であ
る図７を参照して、以下、説明する。

【００６９】［工程−１００］先ず、半導体基板１０の
表面に第１の絶縁膜１１を形成した後、第１の絶縁膜１
１上に第１の材料層１２Ａを堆積させ、次いで、第１の
材料層１２Ａをパターニングする。具体的には、従来の
製造方法の［工程−１０Ｂ］と同様に、シリコン半導体
基板から成る半導体基板１０に、周辺素子を形成すべき
領域とメモリ素子を形成すべき領域とを分離をするため
にＬＯＣＯＳ構造を有する素子分離ゾーン（図示せず）
を形成する。そして、メモリ素子を形成すべき半導体基
板１０の領域にウエル（図示せず）を形成するためのイ
オン注入を行い、更には、メモリ素子を形成すべき半導
体基板１０の領域における閾値電圧調整のためのイオン
注入を行う。その後、例えば熱酸化法により、厚さ７〜
８ｎｍ程度のＳｉＯ₂から成る第１の絶縁膜（トンネル
絶縁膜）１１を半導体基板１０の表面に形成する。次い
で、第１の絶縁膜１１の上に、例えばＣＶＤ法に基づ
き、不純物を含有するポリシリコンから成る厚さ０．１
０μｍ乃至０．１５μｍの第１の材料層１２Ａを堆積さ
せる。この状態を図４の（Ａ）に示す。尚、従来のメモ
リ素子においては、電荷蓄積部１２と対向する制御電極
１６の面積を増大させるために、０．２５μｍ乃至０．
３０μｍの第１の材料層１２Ａを堆積させる必要があ
る。一方、実施の形態１においては、後にシールド用導
電層２１を形成する結果、容量結合比の増加を図ること
ができるので、厚さ０．１０μｍ乃至０．１５μｍの第
１の材料層１２Ａを堆積させればよい。それ故、後述す
る［工程−１２０］における第１の材料層１２Ａのパタ
ーニングが困難となることが無いし、［工程−１１０］
において、トレンチ状の溝部１３Ａ内を含む全面にＳｉ
Ｏ₂から成る絶縁材料１４を堆積させる際に溝部１３Ａ
のアスペクト比の増加を招き、トレンチ型の素子分離領
域の形成を一層困難なものにさせるといった問題の発生
を回避することができる。

【００７０】次に、第１の材料層１２Ａ上にレジスト材
料から成るエッチング用マスク４０をリソグラフィ技術
に基づき形成し、かかるエッチング用マスク４０を用い
て、例えばＲＩＥ法により第１の材料層１２Ａをパター
ニングする。この状態を図４の（Ｂ）に示すが、パター
ニングされた第１の材料層１２Ａは、図４の（Ｂ）の紙
面垂直方向に延びている。

【００７１】［工程−１１０］次に、パターニングされ
た第１の材料層１２Ａによって被覆されていない半導体
基板１０の領域に、素子分離領域１３を形成する。具体
的には、図５の（Ａ）に示すように、エッチング用マス
ク４０及びパターニングされた第１の材料層１２Ａをエ
ッチング用マスクとして用いて、例えばＲＩＥ法に基づ
きエッチングを引き続き行い、半導体基板１０に溝部１
３Ａを自己整合的に形成する。これによって、パターニ
ングされた第１の材料層１２Ａの下方には、半導体基板
１０の突起部１０Ａが残される。次いで、エッチング用
マスク４０を除去し、例えばＣＶＤ法あるいはバイアス
ＥＣＲ法に基づき、トレンチ状の溝部１３Ａ内を含む全
面にＳｉＯ₂から成る厚さ０．７〜１μｍの絶縁材料１
４を堆積させる（図５の（Ｂ）参照）。その後、例えば
ＲＩＥ法に基づき絶縁材料１４をエッチバックする。こ
うして、トレンチ状の溝部１３Ａに絶縁材料１４が埋め
込まれたトレンチ型の素子分離領域１３を、パターニン
グされた第１の材料層１２Ａの間の半導体基板１０の領
域に自己整合的に形成することができる（図６の（Ａ）
及び（Ｂ）参照）。また、この状態における模式的な配
置図を図７に示す。

【００７２】［工程−１２０］次に、全面に第２の絶縁
膜１５を堆積させた後、第２の材料層１６Ａを第２の絶
縁膜１５上に堆積させ、次いで、第２の材料層１６Ａ、
第２の絶縁膜１５及び第１の材料層１２Ａをパターニン
グし、以て、第２の材料層１６Ａから成る制御電極１６
及びワード線１７、並びに、第１の材料層１２Ａから成
る電荷蓄積部１２を形成する。具体的には、図８に示す
ように、例えばＣＶＤ法あるいは熱酸化法により、ＯＮ
Ｏ膜（酸化膜／窒化膜／酸化膜の積層絶縁膜）から成る
第２の絶縁膜１５を全面に堆積させる。第２の絶縁膜１
５の膜厚は、例えば１４〜１８ｎｍとすればよい。尚、
図においては、第２の絶縁膜１５を１層で表した。

【００７３】その後、全面に、例えばＣＶＤ法に基づ
き、不純物を含有するポリシリコン（厚さ約０．１μ
ｍ）及びタングステンシリサイド（厚さ約０．１μｍ）
の２層構成のポリサイドから成る第２の材料層１６Ａを
堆積させる。この状態を図９の（Ａ）及び（Ｂ）に示す
が、図においては第２の材料層１６Ａを１層で表した。
次に、リソグラフィ技術及びドライエッチング技術に基
づき、第２の材料層１６Ａ、第２の絶縁膜１５及び第１
の材料層１２Ａをパターニングする。こうして、第２の
材料層１６Ａから成る制御電極１６及びワード線１７、
並びに、第１の材料層１２Ａから成る電荷蓄積部１２を
形成することができる。この状態を図１０の（Ａ）及び
（Ｂ）に示す。尚、図１０の（Ａ）に示すように、電荷
蓄積部１２が、制御電極１６と半導体基板１０の突起部
１０Ａとの重複領域に残され、個々のメモリ素子毎に分
離された形状となる。

【００７４】以上の工程は、従来のＳＡ−ＳＴＩ構造を
有するメモリ素子の製造方法と同様の工程である。

【００７５】［工程−１３０］次に、制御電極１６及び
ワード線１７の延びる方向と平行な電荷蓄積部１２の側
壁面１２Ｂ上に第３の絶縁膜２０を介してシールド用導
電層２１を形成する。具体的には、先ず、全面に、ＯＮ
Ｏ膜から成る第３の絶縁膜２０をＣＶＤ法にて堆積させ
る（図１１の（Ａ）参照）。尚、第３の絶縁膜２０の厚
さは、第２の絶縁膜１５の厚さと同程度とすることが望
ましいが、第２の絶縁膜１５の厚さよりも厚くともよ
い。その後、例えばＣＭＰ法に基づき、第３の絶縁膜２
０を研磨することによって、制御電極１６の頂面上の第
３の絶縁膜２０を除去する（図１１の（Ｂ）参照）。こ
のとき、制御電極１６の頂面が研磨のストッパとして機
能する。次に、第３の絶縁膜２０をＲＩＥ法に基づきエ
ッチバックする。これによって、図１２の（Ａ）に示す
ように、制御電極１６及びワード線１７の延びる方向と
平行な電荷蓄積部１２の側壁面１２Ｂ、及び制御電極１
６の側壁面１６Ｂの一部（例えば制御電極１６の厚さの
約９０％）を被覆するサイドウオール形状の第３の絶縁
膜２０を得ることができる。尚、制御電極１６の頂面上
の第３の絶縁膜２０を除去してあるので、電荷蓄積部１
２の側壁面１２Ｂ及び制御電極１６の側壁面１６Ｂの一
部を被覆する第３の絶縁膜２０を、確実に自己整合的に
得ることができる。

【００７６】その後、導電体である、不純物を含有した
厚さ０．１〜０．３μｍの第３の材料層２１ＡをＣＶＤ
法にて全面に堆積させた後（図１２の（Ｂ）参照）、第
３の材料層２１Ａをエッチバックする（図１３の（Ａ）
参照）。これによって、第３の絶縁膜２０で被覆されて
いない制御電極１６の側壁面１６Ｂまで延在し、第３の
材料層２１Ａから成り、制御電極１６と接続されたシー
ルド用導電層２１を得ることができる。断面形状がサイ
ドウオール形状のシールド用導電層２１の底部の厚さは
特に制限が無く、隣接するシールド用導電層２１と接し
ない（電気的に接続していない）厚さであればよい。
尚、シールド用導電層２１の底面と半導体基板１０との
間には第１の絶縁膜１１が存在するので、シールド用導
電層２１と半導体基板１０とが短絡することはない。

【００７７】［工程−１４０］次に、電荷蓄積部１２の
下方の半導体基板１０に形成されたチャネル形成領域１
９から延在する半導体基板１０の領域にソース／ドレイ
ン領域１８を形成する。具体的には、制御電極１６をマ
スクとして用いて、不純物を例えば５×１０¹³ｃｍ^-2の
ドーズ量で半導体基板１０の露出した突起部１０Ａにイ
オン注入する。これによって、制御電極１６の両側の半
導体基板１０の突起部１０Ａの一部分にソース／ドレイ
ン領域１８を自己整合的に形成することができる（図１
３の（Ｂ）参照）。その後、例えばＣＶＤ法によりＰＳ
ＧあるいはＢＰＳＧ等から成る層間絶縁層３０を形成
し、図１及び図２に示したメモリ素子を得ることができ
る。以降の工程としては、例えば、ソース／ドレイン領
域１８の上方の層間絶縁層３０に開口部を形成し、かか
る開口部内を含む層間絶縁層３０上に配線材料層を堆積
させ、配線材料層をパターニングすることによってビッ
ト線を設ける。更に、周辺回路の形成等により所望のメ
モリセルを完成させる。

【００７８】尚、［工程−１２０］と［工程−１３０］
との間において、制御電極１６をマスクとして用いて、
低濃度（例えば、ドーズ量５×１０¹³ｃｍ^-2）の不純物
を半導体基板１０の露出した突起部１０Ａにイオン注入
し（図１４の（Ａ）参照）、［工程−１４０］におい
て、高濃度（例えば、ドーズ量１×１０¹⁵ｃｍ^-2）の不
純物を半導体基板１０の露出した突起部１０Ａにイオン
注入することもできる（図１４の（Ｂ）参照）。これに
よって、ＬＤＤ（Lightly Doped Drain ）構造を有する
ソース／ドレイン領域１８を形成することができる。

【００７９】あるいは又、［工程−１２０］と［工程−
１３０］との間において、制御電極１６をマスクとして
用いて、不純物を半導体基板１０の露出した突起部１０
Ａにイオン注入し、半導体基板１０の露出した突起部１
０Ａにソース／ドレイン領域１８を形成し、［工程−１
４０］におけるソース／ドレイン領域形成のためのイオ
ン注入を省略することもでき、かかる製造方法も本発明
の電気的書き換えが可能なメモリ素子の製造方法に包含
される。

【００８０】実施の形態１における電気的書き換えが可
能なメモリ素子の製造方法においては、制御電極１６と
半導体基板１０に形成されたチャネル形成領域１９との
間に、絶縁膜１１，１２，２０によって被覆された浮遊
電極である電荷蓄積部１２を有する電界効果型トランジ
スタタイプのメモリ素子を形成することができる。しか
も、制御電極１６及びワード線１７の延びる方向と平行
な電荷蓄積部１２の側壁面１２Ｂ上に第３の絶縁膜２０
を介して形成され、制御電極１６と同電位に保持された
シールド用導電層２１が形成されるので、容量結合比を
従来のメモリ素子よりも大きくすることが可能となり、
動作電圧及び電源電圧を低下させることができるばかり
か、昇圧回路の面積増加や昇圧時間の増大の抑制が可能
であり、メモリ素子の高集積化、微細化をすることが可
能となる。また、ＳＡ−ＳＴＩ法によって素子分離領域
１３を形成するので、ＬＯＣＯＳ構造を有する素子分離
領域よりもセル面積を縮小することが可能となる。

【００８１】（実施の形態２）実施の形態２は、実施の
形態１において説明した電気的書き換えが可能なメモリ
素子の製造方法の変形である。実施の形態２にて製造さ
れるメモリ素子の構造は、実質的に、実施の形態１にて
説明したメモリ素子の構造と同じである。但し、実施の
形態２のメモリ素子においては、第３の絶縁膜２０がソ
ース／ドレイン領域１８の上方まで延在している点が、
実施の形態１のメモリ素子と相違する。

【００８２】以下、半導体基板等の模式的な一部断面図
である図１５〜図１７を参照して、実施の形態２におけ
る電気的書き換えが可能なメモリ素子の製造方法を説明
する。尚、図１５〜図１７は、図２の矢印Ａ−Ａに沿っ
たと同様の半導体基板等の模式的な一部断面図である。

【００８３】［工程−２００］実施の形態１の［工程−
１００］〜［工程−１２０］を実行する。即ち、半導体
基板１０の表面に第１の絶縁膜１１を形成した後、第１
の絶縁膜１１上に第１の材料層１２Ａを堆積させ、次い
で、第１の材料層１２Ａをパターニングする。次いで、
パターニングされた第１の材料層１２Ａによって被覆さ
れていない半導体基板１０の領域に、ＳＡ−ＳＴＩ構造
を有する素子分離領域１３を形成する。次に、全面に第
２の絶縁膜１５を堆積させた後、第２の材料層１６Ａを
第２の絶縁膜１５上に堆積させ、次いで、第２の材料層
１６Ａ、第２の絶縁膜１５及び第１の材料層１２Ａをパ
ターニングする。これによって、第２の材料層１６Ａか
ら成る制御電極１６及びワード線１７、並びに、第１の
材料層１２Ａから成る電荷蓄積部１２を形成することが
できる（図１０の（Ａ）及び（Ｂ）参照）。

【００８４】［工程−２１０］次に、制御電極１６及び
ワード線１７の延びる方向と平行な電荷蓄積部１２の側
壁面１２Ｂ上に第３の絶縁膜２０を介してシールド用導
電層２１を形成する。実施の形態２においては、先ず、
全面にＳｉＯ₂から成る第３の絶縁膜２０をＣＶＤ法に
て堆積させる（図１５の（Ａ）参照）。次いで、第３の
絶縁膜２０上に、スピンコート法にてレジスト材料から
成る第４の材料層５０を堆積させる（図１５の（Ｂ）参
照）。第４の材料層４０の厚さは、制御電極１６の頂面
に形成された第３の絶縁膜２０を十分に被覆する厚さと
する。

【００８５】その後、第４の材料層５０及び第３の絶縁
膜２０を部分的に除去した後、第３の絶縁膜２０をエッ
チバックすることによって、少なくとも制御電極１６の
頂面を露出させる（図１６の（Ａ）参照）。第４の材料
層５０及び第３の絶縁膜２０の部分的な除去は、ＲＩＥ
法に基づき第４の材料層５０及び第３の絶縁膜２０を同
時にエッチバックしてもよいし、第４の材料層５０をエ
ッチバックした後、第３の絶縁膜２０をエッチバックし
てもよい。更には、第４の材料層５０をエッチバックし
た後、第３の絶縁膜２０をＣＭＰ法に基づき部分的に研
磨することで第３の絶縁膜２０を部分的に除去してもよ
く、これによって、制御電極１６の頂面上の第３の絶縁
膜２０が除去される。実施の形態２においては、電荷蓄
積部１２の側壁面１２Ｂの全て、及び制御電極１６の側
壁面１６Ｂの一部を被覆し、且つ、半導体基板１０（よ
り具体的には、突起部１０Ａ）の上方まで延在する第３
の絶縁膜が得られるように、第３の絶縁膜をエッチバッ
クする。次いで、アッシング処理を行うことによって、
レジスト材料から成る第４の材料層５０を除去する（図
１６の（Ｂ）参照）。尚、使用する第４の材料層の材料
によっては、ドライエッチングやウエットエッチングに
よって第４の材料層を除去する。

【００８６】［工程−２２０］次に、露出した制御電極
１６の表面に存在する自然酸化膜を除去するために、希
フッ酸を用いて、露出した制御電極１６の表面洗浄を行
う。その後、実施の形態１の［工程−１３０］と同様
に、導電体から成る第３の材料層２１Ａを全面に堆積さ
せた後、第３の材料層２１Ａをエッチバックする。即
ち、導電体である、不純物を含有した厚さ０．１〜０．
３μｍの第３の材料層２１ＡをＣＶＤ法にて全面に堆積
させた後（図１７の（Ａ）参照）、第３の材料層２１Ａ
をエッチバックする（図１７の（Ｂ）参照）。これによ
って、第３の絶縁膜２０で被覆されていない制御電極１
６の側壁面１６Ｂまで延在し、第３の材料層２１Ａから
成り、制御電極１６と接続されたシールド用導電層２１
を得ることができる。

【００８７】［工程−２３０］以降、実施の形態１の
［工程−１４０］を実行することによって、所望のメモ
リセルを完成させる。

【００８８】尚、［工程−２１０］の前に、制御電極１
６をマスクとして用いて、低濃度（例えば、ドーズ量５
×１０¹³ｃｍ^-2）の不純物を半導体基板１０の露出した
突起部１０Ａにイオン注入し、［工程−２３０］におい
て、高濃度（例えば、ドーズ量１×１０¹⁵ｃｍ^-2）の不
純物を半導体基板１０の露出した突起部１０Ａにイオン
注入することもできる。これによって、ＬＤＤ構造を有
するソース／ドレイン領域１８を形成することができ
る。

【００８９】あるいは又、［工程−２１０］の前に、制
御電極１６をマスクとして用いて、不純物を半導体基板
１０の露出した突起部１０Ａにイオン注入し、半導体基
板１０の露出した突起部１０Ａにソース／ドレイン領域
１８を形成し、［工程−２３０］におけるソース／ドレ
イン領域形成のためのイオン注入を省略することもで
き、かかる製造方法も本発明の電気的書き換えが可能な
メモリ素子の製造方法に包含される。

【００９０】実施の形態１の電気的書き換えが可能なメ
モリ素子の製造方法においては、［工程−１３０］にお
いて、第３の絶縁膜２０をＲＩＥ法に基づきエッチバッ
クしたとき、第１の絶縁膜１１が同時にエッチングされ
る虞が皆無とは云えない。また、第３の材料層２１Ａを
ＣＶＤ法にて全面に堆積させる前に、制御電極１６上の
自然酸化膜の除去のためにフッ酸洗浄を行うことが好ま
しいが、このフッ酸洗浄によっても、第１の絶縁膜１１
が同時にエッチングされる虞が皆無とは云えない。第１
の絶縁膜１１がエッチングされて消失した場合、第３の
材料層２１Ａとソース／ドレイン領域１８とが短絡す
る。従って、このような問題が発生することを防止する
ために、第１の絶縁膜１１の膜厚を或る程度厚くする必
要がある場合がある。然るに、第１の絶縁膜１１の膜厚
を厚くした場合、シールド用導電層２１と電荷蓄積部１
２との間の結合容量の低下を招く。一方、実施の形態２
の電気的書き換えが可能なメモリ素子の製造方法におい
ては、ソース／ドレイン領域１８の上方に第３の絶縁膜
２０が残されるので、第３の材料層２１Ａとソース／ド
レイン領域１８とが短絡するといった問題の発生を確実
に防止することができ、しかも、第３の絶縁膜２０の膜
厚を薄くすることができる。

【００９１】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態においては、専ら、浮遊電極型メ
モリ素子を例にとり説明を行ったが、電荷蓄積部の形態
は浮遊電極型に限定されず、図２６に模式的な一部断面
図を示すように、ナノクリスタル型メモリ素子とするこ
ともできる。ナノクリスタル型の電荷蓄積部は、チャネ
ル形成領域１９上に形成された第１の絶縁膜（トンネル
絶縁膜）１１の上に形成された絶縁層６１、及び、絶縁
層６１中に形成された導電性微小結晶粒子６０から構成
されている。導電性微小結晶粒子６０はＳｉから構成さ
れており、半球状である。ナノクリスタル型メモリ素子
の詳細に関しては、例えば、文献 "Volatile and Non-V
olatileMemories in Silicon with Nano-Crystal Stora
ge", Sandip Tiwari, et al., IEDM 95, pp521-524 (2
0.4.1-20.4.4)、あるいは、文献 ""Fast and Long Ret
ention-Time Nano-Crystal Memory", H.I. Hanafi, et
al., IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 4
3, No. 9, September 1996, pp1554-1558 を参照された
い。

【００９２】また、素子分離領域の構造は、ＳＡ−ＳＴ
Ｉ構造に限定されず、通常のトレンチ構造、ＬＯＣＯＳ
構造とすることができる。また、半導体基板表面に第１
の絶縁膜を形成する前に素子分離領域の形成を行っても
よく、かかる製造方法も本発明の電気的書き換えが可能
なメモリ素子の製造方法に包含される。発明の実施の形
態にて説明した各種の材料や膜厚等も例示であり、適宜
変更することができる。図２７に模式的な一部断面図を
示すように、電荷蓄積部１２は、チャネル形成領域１９
の上方のみならず、素子分離領域１３上に形成された構
造とすることもできる。尚、図２７は図２の矢印Ａ−Ａ
に沿ったと同様の模式的な一部断面図である。図２７に
示した電荷蓄積部１２の構造は、例えば、［工程−１１
０］に引き続き、不純物を含有するポリシリコン層１２
ＤをＣＶＤ法にて全面に堆積させた後、かかるポリシリ
コン層１２Ｄをエッチバックすることによって得ること
ができる。

【００９３】

【発明の効果】本発明においては、シールド用導電層を
設けることによって、容量結合比の増加を図り、しか
も、電荷蓄積部とソース／ドレイン領域との間の容量結
合による容量結合比の減少を防止することができる。そ
の結果、動作電圧の低下及び昇圧時間の短縮、製造コス
トの低減、メモリ素子の高集積化、微細化をすることが
できる。しかも、従来の技術と異なり、十分な容量結合
比を得るために電荷蓄積部の厚さを厚くする必要が無く
なり、従来のメモリ素子の製造プロセスにおける問題点
を確実に解決することが可能となる。また、メモリ素子
を微細化したとき、電荷蓄積部とソース／ドレイン領域
との間の結合容量等の寄生容量が大きいと、メモリ素子
へのデータの書き込み速度が低下する虞があるが、シー
ルド用導電層を設けることによって寄生容量の低減を図
ることができる結果、メモリ素子へのデータの書き込み
速度が低下することを抑制することができる。

【図面の簡単な説明】

【図１】本発明のメモリ素子の模式的な一部断面図であ
る。

【図２】本発明のメモリ素子の模式的な配置図である。

【図３】ＮＡＮＤ型メモリセル及びＮＯＲ型メモリセル
の等価回路を示す図である。

【図４】発明の実施の形態１におけるメモリ素子の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図５】図４に引き続き、発明の実施の形態１における
メモリ素子の製造方法を説明するための半導体基板等の
模式的な一部断面図である。

【図６】図５に引き続き、発明の実施の形態１における
メモリ素子の製造方法を説明するための半導体基板等の
模式的な一部断面図である。

【図７】図６に示した状態における模式的な配置図であ
る。

【図８】図６に引き続き、発明の実施の形態１における
メモリ素子の製造方法を説明するための半導体基板等の
模式的な一部断面図である。

【図９】図８に引き続き、発明の実施の形態１における
メモリ素子の製造方法を説明するための半導体基板等の
模式的な一部断面図である。

【図１０】図９に引き続き、発明の実施の形態１におけ
るメモリ素子の製造方法を説明するための半導体基板等
の模式的な一部断面図である。

【図１１】図１０に引き続き、発明の実施の形態１にお
けるメモリ素子の製造方法を説明するための半導体基板
等の模式的な一部断面図である。

【図１２】図１１に引き続き、発明の実施の形態１にお
けるメモリ素子の製造方法を説明するための半導体基板
等の模式的な一部断面図である。

【図１３】図１２に引き続き、発明の実施の形態１にお
けるメモリ素子の製造方法を説明するための半導体基板
等の模式的な一部断面図である。

【図１４】発明の実施の形態１におけるメモリ素子の製
造方法の変形例を説明するための半導体基板等の模式的
な一部断面図である。

【図１５】発明の実施の形態２におけるメモリ素子の製
造方法を説明するための半導体基板等の模式的な一部断
面図である。

【図１６】図１５に引き続き、発明の実施の形態２にお
けるメモリ素子の製造方法を説明するための半導体基板
等の模式的な一部断面図である。

【図１７】図１６に引き続き、発明の実施の形態２にお
けるメモリ素子の製造方法を説明するための半導体基板
等の模式的な一部断面図である。

【図１８】従来のメモリ素子の製造方法を説明するため
の半導体基板等の模式的な一部断面図である。

【図１９】図１８に引き続き、従来のメモリ素子の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図２０】図１９に引き続き、従来のメモリ素子の製造
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図２１】従来のＮＡＮＤストリング型メモリセルの模
式的な一部断面図である。

【図２２】メモリ素子の閾値電圧Ｖ_thの分布を模式的に
示す図である。

【図２３】従来のＳＡ−ＳＴＩ法に基づくメモリ素子の
模式的な一部断面図である。

【図２４】図２３に示した従来のＳＡ−ＳＴＩ法に基づ
くメモリ素子の模式的な配置図である。

【図２５】従来のＳＡ−ＳＴＩ法に基づくメモリ素子の
製造方法を説明するための半導体基板等の模式的な一部
断面図である。

【図２６】ナノクリスタル型メモリ素子の模式的な一部
断面図である。

【図２７】電荷蓄積部が素子分離領域上まで延びる構造
を有する本発明のメモリ素子の模式的な一部断面図であ
る。

【符号の説明】

１０・・・半導体基板、１０Ａ・・・半導体基板の突起
部、１１・・・第１の絶縁膜、１２・・・電荷蓄積部、
１２Ａ・・・第１の材料層、１２Ｂ，１２Ｃ・・・電荷
蓄積部の側壁面、１３・・・素子分離領域、１３Ａ・・
・溝部、１４・・・絶縁材料、１５・・・第２の絶縁
膜、１６・・・制御電極、１６Ａ・・・第２の材料層、
１６Ｂ・・・制御電極の側壁面、１７・・・ワード線、
１８・・・ソース／ドレイン領域、１９・・・チャネル
形成領域、２０・・・第３の絶縁膜、２１・・・シール
ド用導電層、２１Ａ・・・第３の材料層、３０・・・層
間絶縁層、４０・・・エッチング用マスク、５０・・・
第４の材料層、６０・・・導電性微小結晶粒子、６１・
・・絶縁層６１

Claims

【特許請求の範囲】

【請求項１】（イ）半導体基板に形成された、チャネル
形成領域及びソース／ドレイン領域と、（ロ）半導体基板に形成され、チャネル形成領域及びソ
ース／ドレイン領域に沿って設けられた素子分離領域
と、（ハ）チャネル形成領域の上方に、第１の絶縁膜を介し
て形成された電荷蓄積部と、（ニ）電荷蓄積部の上方に、第２の絶縁膜を介して形成
された制御電極と、（ホ）制御電極から延在し、素子分離領域上に位置する
ワード線と、（ヘ）制御電極及びワード線の延びる方向と平行な電荷
蓄積部の側壁面上に第３の絶縁膜を介して形成され、制
御電極と同電位に保持されたシールド用導電層、から成
ることを特徴とする電気的書き換えが可能なメモリ素
子。
【請求項２】制御電極とシールド用導電層とは電気的に
接続されていることを特徴とする請求項１に記載の電気
的書き換えが可能なメモリ素子。
【請求項３】第３の絶縁膜は電荷蓄積部の側壁面及び制
御電極の側壁面の一部を被覆し、シールド用導電層は第
３の絶縁膜で被覆されていない制御電極の側壁面まで延
在し、以て、制御電極とシールド用導電層とが接続され
ていることを特徴とする請求項２に記載の電気的書き換
えが可能なメモリ素子。
【請求項４】第３の絶縁膜は、ソース／ドレイン領域の
上方まで延在していることを特徴とする請求項３に記載
の電気的書き換えが可能なメモリ素子。
【請求項５】素子分離領域は、半導体基板に形成された
溝部、及び、該溝部を埋める絶縁材料から構成されてい
ることを特徴とする請求項１に記載の電気的書き換えが
可能なメモリ素子。
【請求項６】電荷蓄積部は、導電材料から構成された浮
遊電極から成ることを特徴とする電気的書き換えが可能
なメモリ素子。
【請求項７】電荷蓄積部は、絶縁層、及び、該絶縁層中
に形成された導電性微小結晶粒子から成ることを特徴と
する請求項１に記載の電気的書き換えが可能なメモリ素
子。
【請求項８】制御電極と電荷蓄積部との間の容量値をＣ
₁、シールド用導電層と電荷蓄積部との間の容量値を
Ｃ₂、電荷蓄積部とチャネル形成領域との間の容量値を
Ｃ_tunとし、制御電極及びシールド用導電層に電位Ｖ_cg
を印加したとき、電荷蓄積部とチャネル形成領域との間
に式（１）で表される電位Ｖ_tnが発生することを特徴と
する請求項１に記載の電気的書き換えが可能なメモリ素
子。【数１】Ｖ_tn＝｛（Ｃ₁＋Ｃ₂）／（Ｃ₁＋Ｃ₂＋Ｃ_tun）｝×Ｖ_cg （１）
【請求項９】（イ）半導体基板に形成された、チャネル
形成領域及びソース／ドレイン領域と、（ロ）半導体基板に形成され、チャネル形成領域及びソ
ース／ドレイン領域に沿って設けられた素子分離領域
と、（ハ）少なくともチャネル形成領域の上方に、第１の絶
縁膜を介して形成された電荷蓄積部と、（ニ）電荷蓄積部の上方に、第２の絶縁膜を介して形成
された制御電極と、（ホ）制御電極から延在し、素子分離領域上に位置する
ワード線と、（ヘ）制御電極及びワード線の延びる方向と平行な電荷
蓄積部の側壁面上に第３の絶縁膜を介して形成され、制
御電極と同電位に保持されたシールド用導電層、から構
成された電気的書き換えが可能なメモリ素子の製造方法
であって、（Ａ）半導体基板表面に第１の絶縁膜を形成した後、該
第１の絶縁膜上に第１の材料層を堆積させ、次いで、該
第１の材料層をパターニングする工程と、（Ｂ）パターニングされた第１の材料層によって被覆さ
れていない半導体基板の領域に、素子分離領域を形成す
る工程と、（Ｃ）全面に第２の絶縁膜を堆積させた後、第２の材料
層を該第２の絶縁膜上に堆積させ、次いで、第２の材料
層、第２の絶縁膜及び第１の材料層をパターニングし、
以て、第２の材料層から成る制御電極及びワード線、並
びに、第１の材料層から成る電荷蓄積部を形成する工程
と、（Ｄ）制御電極及びワード線の延びる方向と平行な電荷
蓄積部の側壁面上に第３の絶縁膜を介してシールド用導
電層を形成する工程と、（Ｅ）電荷蓄積部の下方の半導体基板にチャネル形成領
域を形成し、併せて、チャネル形成領域から延在する半
導体基板の領域にソース／ドレイン領域を形成する工
程、から成ることを特徴とする電気的書き換えが可能な
メモリ素子の製造方法。
【請求項１０】前記工程（Ｂ）は、（Ｂ−１）パターニングされた第１の材料層によって被
覆されていない半導体基板の領域に溝部を形成する工程
と、（Ｂ−２）全面に絶縁材料を堆積させた後、該絶縁材料
をエッチバックし、以て、半導体基板に形成された溝
部、及び、該溝部を埋める絶縁材料から構成された素子
分離領域を形成し、併せて、第１の材料層が絶縁材料か
ら突出した構造を得る工程、から成ることを特徴とする
請求項９に記載の電気的書き換えが可能なメモリ素子の
製造方法。
【請求項１１】前記工程（Ｂ−１）は、第１の材料層を
パターニングするためのエッチング用マスクを用いて半
導体基板をエッチングする工程から成ることを特徴とす
る請求項１０に記載の電気的書き換えが可能なメモリ素
子の製造方法。
【請求項１２】前記工程（Ｄ）は、（Ｄ−１）全面に第３の絶縁膜を堆積させた後、第３の
絶縁膜を部分的に除去することによって、電荷蓄積部の
側壁面、及び制御電極の側壁面の一部を被覆する第３の
絶縁膜を得る工程と、（Ｄ−２）導電体から成る第３の材料層を全面に堆積さ
せた後、第３の材料層をエッチバックし、以て、第３の
絶縁膜で被覆されていない制御電極の側壁面まで延在
し、第３の材料層から成り、制御電極と接続されたシー
ルド用導電層を得る工程、から成ることを特徴とする請
求項９に記載の電気的書き換えが可能なメモリ素子の製
造方法。
【請求項１３】前記工程（Ｄ−１）は、全面に第３の絶
縁膜を堆積させた後、制御電極の頂面上の第３の絶縁膜
を除去し、次いで、第３の絶縁膜をエッチバックする工
程から成ることを特徴とする請求項１２に記載の電気的
書き換えが可能なメモリ素子の製造方法。
【請求項１４】前記工程（Ｄ）は、（Ｄ−１）全面に第３の絶縁膜を堆積させた後、第３の
絶縁膜上に第４の材料層を堆積させる工程と、（Ｄ−２）第４の材料層及び第３の絶縁膜を部分的に除
去し、以て、少なくとも制御電極の頂面を露出させる工
程と、（Ｄ−３）第４の材料層を除去する工程と、（Ｄ−４）導電体から成る第３の材料層を全面に堆積さ
せた後、第３の材料層をエッチバックし、以て、第３の
絶縁膜で被覆されていない制御電極の部分まで延在し、
第３の材料層から成り、制御電極と接続されたシールド
用導電層を得る工程、から成ることを特徴とする請求項
９に記載の電気的書き換えが可能なメモリ素子の製造方
法。
【請求項１５】前記工程（Ｄ−２）において、第４の材
料層及び第３の絶縁膜をエッチバックし、以て、電荷蓄
積部の側壁面及び制御電極の側壁面の一部を被覆し、且
つ、半導体基板の上方まで延在する第３の絶縁膜を得る
ことを特徴とする請求項１４に記載の電気的書き換えが
可能なメモリ素子の製造方法。
【請求項１６】前記工程（Ｄ−２）と工程（Ｄ−３）と
の間で、露出した制御電極の表面洗浄を行うことを特徴
とする請求項１４に記載の電気的書き換えが可能なメモ
リ素子の製造方法。
【請求項１７】第４の材料層はレジスト材料から成るこ
とを特徴とする請求項１４に記載の電気的書き換えが可
能なメモリ素子の製造方法。
【請求項１８】第１の材料層は導電材料から成り、電荷
蓄積部は浮遊電極から構成されることを特徴とする請求
項９に記載の電気的書き換えが可能なメモリ素子の製造
方法。
【請求項１９】第１の材料層は、絶縁層、及び、該絶縁
層中に形成された導電性微小結晶粒子から成ることを特
徴とする請求項９に記載の電気的書き換えが可能なメモ
リ素子の製造方法。