JPH1174380A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】コントロールゲートとフローティングゲートの
容量結合比を大きくとることが可能で、動作電圧および
電源電圧の低下が可能で、昇圧回路の面積や昇圧時間の
増大の抑制が可能であり、装置の高集積化、微細化をす
ることができる、半導体不揮発性記憶装置の製造方法を
提供する。 【解決手段】チャネル形成領域を有する半導体基板１０
と、少なくともチャネル形成領域の上層に形成された電
荷蓄積層３０ａと、電荷蓄積層の上層に形成された第１
コントロールゲート３１ａと、第１コントロールゲート
の配線方向と直交する方向の電荷蓄積層の側壁面と対向
するように形成され、第１コントロールゲートと同電位
に保持された第２コントロールゲート３４と、チャネル
形成領域に接続して形成されたソース・ドレイン領域１
１とを有する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置およびその製造方法に関し、特にトランジスタの
ゲート電極とチャネル形成領域の間に電荷蓄積層を有す
る半導体不揮発性記憶装置およびその製造方法に関す
る。

【０００２】

【従来の技術】フロッピーディスクなどの磁気記憶装置
に代わり、電気的に書き換え可能な半導体不揮発性記憶
装置（ＥＥＰＲＯＭ：Electrically Erasable and Prog
rammable ROM）が使われ始めている。ＥＥＰＲＯＭとし
ては、フローティングゲート型、ＭＮＯＳ型あるいはＭ
ＯＮＯＳ型、ＴＥＸＴＵＲＥＤ ＰＯＬＹ型など、様々
な特徴を有する構造のものが開発されている。

【０００３】ＥＥＰＲＯＭの１つであるフローティング
ゲート型の半導体不揮発性記憶装置の一例の平面図を図
１２（ａ）に示す。例えばＬＯＣＯＳ膜などの素子分離
絶縁膜Ｉ（２４）で分離されたシリコン半導体基板の活
性領域と、ワード線となるコントロールゲートＣＧ（３
１ａ）とが交差する領域（図１２（ａ）中の網かけ部
分）において、コントロールゲートＣＧ（３１ａ）とシ
リコン半導体基板のチャネル形成領域の間に電荷蓄積層
として例えば絶縁膜に被覆されたフローティングゲート
ＦＧ（３０ａ）が形成されている。コントロールゲート
ＣＧ（３１ａ）の両側部の基板中にはソース・ドレイン
拡散層ＳＤ（１１）が形成されている。

【０００４】上記の図１２（ａ）の平面図のＡ−Ａ’に
おける断面図を図１２（ｂ）に、Ｂ−Ｂ’における断面
図を図１２（ｃ）に示す。図１２（ｂ）に示すように、
例えばＬＯＣＯＳ法などにより形成した素子分離絶縁膜
２４により分離された半導体基板１０の活性領域上に、
例えば薄膜の酸化シリコンからなるゲート絶縁膜２１が
形成されており、その上層に例えばポリシリコンからな
るフローティングゲート３０ａが形成されており、さら
にその上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜
の積層絶縁膜）からなる中間絶縁膜２２ａが形成されて
いる。中間絶縁膜２２ａの上層には、例えばポリシリコ
ンからなるコントロールゲート（ワード線）３１ａが形
成されている。また、図１２（ｃ）に示すように、コン
トロールゲート３１ａの両側部の半導体基板１０中には
ソース・ドレイン拡散層１１が形成されている。これに
よりコントロールゲート３１ａと半導体基板１０中のチ
ャネル形成領域の間に、絶縁膜に被覆されたフローティ
ングゲート３０ａを有する電界効果トランジスタを構成
する。

【０００５】上記の構造を有するフローティングゲート
型の半導体不揮発性記憶装置においては、フローティン
グゲート３０ａは膜中に電荷を保持する機能を持ち、ゲ
ート絶縁膜２１および中間絶縁膜２２ａは電荷をフロー
ティングゲート３０ａ中に閉じ込める役割を持つ。コン
トロールゲート３１ａ、半導体基板１０あるいはソース
・ドレイン拡散層１１などに適当な電圧を印加すると、
ファウラー・ノルドハイム型トンネル電流が生じ、ゲー
ト絶縁膜２１を通して半導体基板１０からフローティン
グゲート３０ａへ電荷が注入され、あるいはフローティ
ングゲート３０ａから半導体基板１０へ電荷が放出され
る。

【０００６】上記のようにフローティングゲート３０ａ
中に電荷が蓄積されると、この蓄積電荷による電界が発
生するため、トランジスタの閾値電圧が変化する。この
変化によりデータの記憶が可能となる。例えば、フロー
ティングゲート３０ａ中に電子を蓄積することでデータ
の消去を行い、また、フローティングゲート３０ａ中に
蓄積した電子を放出することでデータを書き込みするこ
とができる。

【０００７】上記のフローティングゲート型の半導体不
揮発性記憶装置の製造方法について、図面を参照して以
下に説明する。まず、図１３（ａ）に示すように、シリ
コン半導体基板１０に、ＬＯＣＯＳ法などにより図示し
ない素子分離絶縁膜を形成し、素子分離絶縁膜により分
離された半導体基板１０のチャネル形成領域となる活性
領域上に、例えば熱酸化法によりイオン注入のための犠
牲酸化膜２０を形成する。

【０００８】次に、図１３（ｂ）に示すように、ウェル
の形成や、トランジスタの閾値の調整のための導電性不
純物Ｄ１のイオン注入を行う。

【０００９】次に、図１３（ｃ）に示すように、ＲＩＥ
（反応性イオンエッチング）などのエッチングにより犠
牲酸化膜２０を除去した後、例えば熱酸化法により薄膜
の酸化シリコン層を形成し、ゲート絶縁膜２１とする。

【００１０】次に、図１３（ｄ）に示すように、例えば
ＣＶＤ（Chemical Vapor Deposition ）法によりポリシ
リコンを堆積させてフローティングゲート用層３０を形
成する。

【００１１】次に、図１４（ｅ）に示すように、素子分
離絶縁膜の上層部分のフローティングゲート用層を除去
するようにパターニングしてコントロールゲートの配線
方向にフローティングゲート用層３０を分離した後、フ
ローティングゲート用層３０の上層に、例えばＣＶＤ法
によりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁
膜）を形成し、中間絶縁膜２２を形成する。

【００１２】次に、図１４（ｆ）に示すように、中間絶
縁膜２２の上層に、例えばＣＶＤ法によりポリシリコン
を堆積させ、コントロールゲート用層３１を形成する。

【００１３】次に、図１４（ｇ）に示すように、コント
ロールゲート用層３１の上層にフォトリソグラフィー工
程によりコントロールゲートパターンのレジスト膜を形
成し、ＲＩＥなどのエッチングを施して、コントロール
ゲートパターンに加工したコントロールゲート３１ａ、
中間絶縁膜２２ａ、およびフローティングゲート３０ａ
を自己整合的に形成する。

【００１４】次に、コントロールゲート３１ａをマスク
として導電性不純物をイオン注入し、コントロールゲー
トの両側部の半導体基板１０中にソース・ドレイン拡散
層を自己整合的に形成し、図１２（ｃ）に示す断面図を
有する半導体不揮発性記憶装置を製造することができ
る。

【００１５】

【発明が解決しようとする課題】しかしながら、近年の
半導体素子の微細化にともなって、半導体装置の電源電
圧の低下が求められている。上記のような従来の半導体
不揮発性記憶装置においては、データの書き込み、消去
の動作時に２０Ｖ程度の高電圧をコントロールゲートあ
るいは基板などに印加する必要があるが、電源電圧から
この高電圧にまで昇圧させるためには昇圧回路が必要と
なり、その回路分の面積の増大を招き、さらに、昇圧時
間がかかることから処理速度の低下の原因となってしま
う。このため、半導体装置の動作電圧の低下が求められ
ていた。

【００１６】図１２（ｂ）の断面図からわかるように、
従来の半導体不揮発性記憶装置は、コントロールゲート
（ワード線）の配線方向にはフローティングゲートの側
壁をコントロールゲートが被覆している。従って、コン
トロールゲートとフローティングゲートの容量結合は、
フローティングゲートの上面と、コントロールゲートの
配線方向のフローティングゲートの側壁面とでとられて
いる。一方、図１２（ｃ）の断面図からわかるように、
コントロールゲートの配線方向と直交する方向について
は、コントロールゲートとフローティングゲートは自己
整合的にパターニング形成されていることから、コント
ロールゲートの配線方向と直交する方向のフローティン
グゲートの側壁はコントロールゲートに被覆されておら
ず、ここでの容量結合は得られない。そのため、コント
ロールゲートとフローティングゲートの容量結合比を大
きくすることが困難であり、ゲート絶縁膜にファウラー
・ノルドハイム型トンネル電流を発生させてメモリセル
データの書き込みや消去を行う際に、大きな動作電圧が
必要となり、電源電圧の低下が困難であるという問題が
あった。半導体装置の微細化が進むと容量結合比を大き
くする必要がますます高くなってくるので、半導体装置
の高集積化、微細化につれて上記の問題は顕在化し、そ
の解決が必要となっていた。

【００１７】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明は、コントロールゲートとフ
ローティングゲートの容量結合比を大きくとることが可
能で、動作電圧および電源電圧の低下が可能で、昇圧回
路の面積や昇圧時間の増大の抑制が可能であり、装置の
高集積化、微細化をすることができる、半導体不揮発性
記憶装置およびその製造方法を提供することを目的とす
る。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体不揮発性記憶装置は、チャネル形成
領域を有する半導体基板と、少なくとも前記チャネル形
成領域の上層に形成された電荷蓄積層と、前記電荷蓄積
層の上層に形成された第１コントロールゲートと、少な
くとも前記第１コントロールゲートの配線方向と直交す
る方向の前記電荷蓄積層の側壁面と対向するように形成
され、前記第１コントロールゲートと同電位に保持され
た第２コントロールゲートと、前記チャネル形成領域に
接続して形成されたソース・ドレイン領域とを有する。

【００１９】上記の本発明の半導体不揮発性記憶装置
は、コントロールゲートと半導体基板中のチャネル形成
領域の間に、電荷蓄積層を有する電界効果トランジスタ
を構成する。コントロールゲート、半導体基板あるいは
ソース・ドレイン領域などに適当な電圧を印加すると、
ファウラー・ノルドハイム型トンネル電流が生じ、電荷
蓄積層へ電荷が注入され、あるいは電荷蓄積層から半導
体基板へ電荷が放出される。このように電荷蓄積層中に
電荷が蓄積されると、この蓄積電荷による電界が発生す
るため、トランジスタの閾値電圧が変化する。この変化
によりデータの記憶が可能となる。

【００２０】上記の半導体不揮発性記憶装置によれば、
電荷蓄積層の上層に第１コントロールゲートが形成さ
れ、さらに少なくとも第１コントロールゲートの配線方
向と直交する方向の電荷蓄積層の側壁面と対向するよう
に、第１コントロールゲートと同電位に保持された第２
コントロールゲートが形成されている。従って、コント
ロールゲートとフローティングゲートの容量結合比を従
来より大きくとることが可能で、動作電圧および電源電
圧の低下が可能となり、昇圧回路の面積や昇圧時間の増
大の抑制が可能であり、また、装置の高集積化、微細化
をすることが可能となる。

【００２１】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記第２コントロールゲートが、前記第
１コントロールゲートの配線方向と直交する方向の前記
電荷蓄積層の側壁面を被覆して形成されている。これに
より、コントロールゲートとフローティングゲートの容
量結合比をより大きくとることが可能となる。

【００２２】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記第１コントロールゲートと、前記第
２コントロールゲートとが電気的に接続している。これ
により、第１コントロールゲートと第２コントロールゲ
ートを同電位の保持することができ、同電位にするため
の回路などを別途設けることが不要となる。

【００２３】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記電荷蓄積層が、絶縁膜に被覆された
導電層により形成されているフローティングゲートであ
る。これにより、フローティングゲートが膜中に電荷を
保持する機能を持ち、フローティングゲートを被覆する
絶縁膜が電荷をフローティングゲート中に閉じ込める役
割を持つ、フローティングゲート型の半導体不揮発性記
憶装置とすることができる。

【００２４】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記電荷蓄積層が、電荷トラップ準位を
有する積層絶縁膜により形成されており、さらに好適に
は、前記積層絶縁膜が、酸化膜−窒化膜−酸化膜の積層
絶縁膜である、あるいは、前記積層絶縁膜が、窒化膜−
酸化膜の積層絶縁膜である。これにより、積層絶縁膜中
に電荷を蓄積する、ＭＯＮＯＳ型、あるいはＭＮＯＳ型
などの半導体不揮発性記憶装置とすることができる。

【００２５】さらに、上記の目的を達成するため、本発
明の半導体不揮発性記憶装置の製造方法は、同電位に保
持される第１コントロールゲートと第２コントロールゲ
ートを有する半導体不揮発性記憶装置の製造方法であっ
て、チャネル形成領域を有する半導体基板上に電荷蓄積
層を形成する工程と、前記電荷蓄積層の上層に第１コン
トロールゲートを形成する工程と、少なくとも前記第１
コントロールゲートの配線方向と直交する方向の前記電
荷蓄積層の側壁面と対向するように第２コントロールゲ
ートを形成する工程と、前記チャネル形成領域に接続す
るソース・ドレイン領域を形成する工程とを有する。

【００２６】上記の本発明の半導体不揮発性記憶装置の
製造方法は、同電位に保持される第１コントロールゲー
トと第２コントロールゲートを有する半導体不揮発性記
憶装置の製造方法であって、チャネル形成領域を有する
半導体基板上に電荷蓄積層を形成した後、電荷蓄積層の
上層に第１コントロールゲートを形成し、少なくとも第
１コントロールゲートの配線方向と直交する方向の電荷
蓄積層の側壁面と対向するように第２コントロールゲー
トを形成し、チャネル形成領域に接続するソース・ドレ
イン領域を形成する。

【００２７】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、コントロールゲートと半導体基板中
のチャネル形成領域の間に、電荷蓄積層を有する電界効
果トランジスタを形成することができる。電荷蓄積層中
に電荷が蓄積されると、この蓄積電荷による電界が発生
するため、トランジスタの閾値電圧が変化し、この変化
によりデータの記憶ができる。電荷蓄積層の上層に第１
コントロールゲートを形成し、さらに第１コントロール
ゲートの配線方向と直交する方向の電荷蓄積層の側壁面
と対向するように、第１コントロールゲートと同電位に
保持される第２コントロールゲートを形成するので、コ
ントロールゲートとフローティングゲートの容量結合比
を従来より大きくとることが可能であり、動作電圧およ
び電源電圧の低下が可能で、昇圧回路の面積や昇圧時間
の増大の抑制が可能であり、装置の高集積化、微細化を
することが可能となる半導体不揮発性記憶装置を製造す
ることができる。

【００２８】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第２コントロールゲートを
形成する工程が、前記第１コントロールゲートの配線方
向と直交する方向の前記電荷蓄積層の側壁面を被覆して
前記第２コントロールゲートを形成する工程である。こ
れにより、コントロールゲートとフローティングゲート
の容量結合比をより大きくとることができるように形成
することができる。

【００２９】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第２コントロールゲートを
形成する工程が、前記第１コントロールゲートに対して
電気的に接続するように前記第２コントロールゲートを
形成する工程である。あるいは、前記ソース・ドレイン
領域を形成する工程の後、前記第１コントロールゲート
と前記第２コントロールゲートを電気的に接続する工程
をさらに有する。これにより、第１コントロールゲート
と電気的に接続して同電位を保持する第２コントロール
ゲートを形成することができ、両コントロールゲートを
同電位にするための回路などを別途設けることが不要と
することができる。

【００３０】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記電荷蓄積層を形成する工程
が、前記半導体層の上層にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上層にフローティングゲートを
形成する工程と、前記フローティングゲートを被覆する
中間絶縁膜を形成する工程とを含む。これにより、フロ
ーティングゲートが膜中に電荷を保持する機能を持ち、
フローティングゲートを被覆する絶縁膜が電荷をフロー
ティングゲート中に閉じ込める役割を持つ、フローティ
ングゲート型の半導体不揮発性記憶装置を製造すること
ができる。

【００３１】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記電荷蓄積層を形成する工程
が、電荷トラップ準位を有する積層絶縁膜を形成する工
程であり、さらに好適には、前記積層絶縁膜を形成する
工程が、前記半導体層の上層に第１酸化膜を形成する工
程と、前記第１酸化膜の上層に窒化膜を形成する工程
と、前記窒化膜の上層に第２酸化膜を形成する工程とを
含む、あるいは、前記積層絶縁膜を形成する工程が、前
記半導体層の上層に酸化膜を形成する工程と、前記酸化
膜の上層に窒化膜を形成する工程とを含む。これによ
り、積層絶縁膜中に電荷を蓄積する、ＭＯＮＯＳ型、あ
るいはＭＮＯＳ型などの半導体不揮発性記憶装置を製造
することができる。

【００３２】

【発明の実施の形態】以下に、本発明の半導体不揮発性
記憶装置およびその製造方法の実施の形態について、図
面を参照して下記に説明する。

【００３３】第１実施形態 本実施形態のフローティングゲート型の半導体不揮発性
記憶装置のメモリセル平面図を図１（ａ）に示す。例え
ばＬＯＣＯＳ膜などの素子分離絶縁膜Ｉ（２４）で分離
されたシリコン半導体基板の活性領域と、ワード線とな
る第１コントロールゲートＣＧ（３１ａ）とが交差する
領域（図１（ａ）中の網かけ部分）において、第１コン
トロールゲートＣＧ（３１ａ）とシリコン半導体基板の
チャネル形成領域の間に電荷蓄積層として例えば絶縁膜
に被覆されたフローティングゲートＦＧ（３０ａ）が形
成されている。また、第１コントロールゲートＣＧ（３
１ａ）の両側にそれぞれ第２コントロールゲートＳＣＧ
（３４）が形成されている。第１コントロールゲートＣ
Ｇ（３１ａ）の両側部の基板中にはソース・ドレイン拡
散層ＳＤ（１１）が形成されている。

【００３４】上記の図１（ａ）の平面図のＡ−Ａ’にお
ける断面図を図１（ｂ）に、Ｂ−Ｂ’における断面図を
図１（ｃ）に示す。図１（ｂ）に示すように、例えばＬ
ＯＣＯＳ法などにより形成した素子分離絶縁膜２４によ
り分離された半導体基板１０の活性領域上に、例えば薄
膜の酸化シリコンからなるゲート絶縁膜２１が形成され
ており、その上層に例えばポリシリコンからなるフロー
ティングゲート３０ａが形成されており、さらにその上
層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶
縁膜）からなる第１中間絶縁膜２２ａが形成されてい
る。第１中間絶縁膜２２ａの上面を被覆して、例えばポ
リシリコンからなる第１コントロールゲート（ワード
線）３１ａが形成されている。また、図１（ｃ）に示す
ように、第１コントロールゲートの配線方向と直交する
方向のフローティングゲート３０ａの側壁面を被覆して
例えば窒化シリコンからなる第２中間絶縁膜２３ａが形
成されており、その両側部に例えばポリシリコンの内側
第２コントロールゲート３２ａ、外側第２コントロール
ゲート３３ａがそれぞれ形成されて、第２コントロール
ゲート３４を構成している。第１コントロールゲート３
１ａと外側第２コントロールゲート３３ａは接してお
り、両コントロールゲートは同電位に保たれている。ま
た、第１コントロールゲート３１ａの両側部の半導体基
板１０中にはソース・ドレイン拡散層１１が形成されて
いる。これにより第１コントロールゲート３１ａおよび
第２コントロールゲート３４と、半導体基板１０中のチ
ャネル形成領域との間に、絶縁膜に被覆されたフローテ
ィングゲート３０ａを有する電界効果トランジスタを構
成する。

【００３５】上記の構造を有するフローティングゲート
型の半導体不揮発性記憶装置においては、フローティン
グゲート３０ａは膜中に電荷を保持する機能を持ち、ゲ
ート絶縁膜２１、第１中間絶縁膜２２ａ、および第２中
間絶縁膜２３ａは電荷をフローティングゲート３０ａ中
に閉じ込める役割を持つ。第１コントロールゲート３１
ａおよび第２コントロールゲート３４、半導体基板１０
あるいはソース・ドレイン拡散層１１などに適当な電圧
を印加すると、ファウラー・ノルドハイム型トンネル電
流が生じ、ゲート絶縁膜２１を通して半導体基板１０か
らフローティングゲート３０ａへ電荷が注入され、ある
いはフローティングゲート３０ａから半導体基板１０へ
電荷が放出される。このようにフローティングゲート３
０ａ中に電荷が蓄積されると、この蓄積電荷による電界
が発生するため、トランジスタの閾値電圧が変化する。
この変化によりデータの記憶が可能となる。例えば、フ
ローティングゲート３０ａ中に電子を蓄積することでデ
ータの消去を行い、また、フローティングゲート３０ａ
中に蓄積した電子を放出することでデータを書き込みす
ることができる。

【００３６】本実施形態のフローティングゲート型の半
導体不揮発性記憶装置は、絶縁膜に被覆されたフローテ
ィングゲート３０ａである電荷蓄積層の上面を第１コン
トロールゲートが被覆し、さらに第１コントロールゲー
トの配線方向と直交する方向の電荷蓄積層の側壁を第１
コントロールゲートと電気的に接続することで同電位を
保持している第２コントロールゲートが被覆している。
従って、コントロールゲートとフローティングゲートの
容量結合比を従来より大きくとることが可能で、動作電
圧および電源電圧の低下が可能となり、昇圧回路の面積
や昇圧時間の増大の抑制が可能であり、また、装置の高
集積化、微細化をすることが可能となる。

【００３７】上記の本実施形態のフローティングゲート
型の半導体不揮発性記憶装置の製造方法について、図面
を参照して以下に説明する。まず、図２（ａ）に示すよ
うに、シリコン半導体基板１０に、ＬＯＣＯＳ法などに
より図示しない素子分離絶縁膜を例えば４００ｎｍの膜
厚で形成する。次に、素子分離絶縁膜形成のための窒化
シリコン膜、あるいは酸化シリコン膜をＲＩＥ（反応性
イオンエッチング）などのエッチングで除去した後、素
子分離絶縁膜により分離された半導体基板１０のチャネ
ル形成領域となる活性領域上に、例えば熱酸化法により
イオン注入のための犠牲酸化膜２０を例えば３０ｎｍ程
度の膜厚で形成する。

【００３８】次に、図２（ｂ）に示すように、ウェルの
形成や、トランジスタの閾値の調整のための導電性不純
物Ｄ１のイオン注入を行う。

【００３９】次に、図２（ｃ）に示すように、ＲＩＥな
どのエッチングにより犠牲酸化膜２０を除去した後、例
えば熱酸化法により１０ｎｍ程度の薄膜の酸化シリコン
層を形成し、ゲート絶縁膜２１とする。

【００４０】次に、図２（ｄ）に示すように、例えばＣ
ＶＤ（Chemical Vapor Deposition）法によりリンをド
ーピングしたポリシリコンを例えば１００ｎｍ程度の膜
厚で堆積させて、フローティングゲート用層３０を形成
する。

【００４１】次に、図３（ｅ）に示すように、素子分離
絶縁膜の上層部分のフローティングゲート用層を除去す
るようにパターニングしてコントロールゲートの配線方
向にフローティングゲート用層３０を分離した後、フロ
ーティングゲート用層３０の上層に、例えば熱酸化法に
より酸化シリコン層を１０ｎｍ程度以下の膜厚で形成
し、その上層に例えばＣＶＤ法により窒化シリコン層を
１０ｎｍ程度の膜厚で堆積させ、その上層に例えば８０
０℃程度の高温ＣＶＤ法により酸化シリコン層を５ｎｍ
程度の膜厚で堆積させ、ＯＮＯ膜（酸化膜−窒化膜−酸
化膜の積層絶縁膜）からなる第１中間絶縁膜２２を形成
する。

【００４２】次に、図３（ｆ）に示すように、第１中間
絶縁膜２２の上層に、例えばＣＶＤ法によりリンをドー
ピングしたポリシリコンを例えば２００ｎｍ程度の膜厚
で堆積させ、第１コントロールゲート用層３１を形成す
る。

【００４３】次に、図３（ｇ）に示すように、第１コン
トロールゲート用層３１の上層にフォトリソグラフィー
工程によりコントロールゲートパターンのレジスト膜を
形成し、ＲＩＥなどのエッチングを第１コントロールゲ
ート用層３１、第１中間絶縁膜２２、およびフローティ
ングゲート用層３０に対して順に施し、コントロールゲ
ートパターンに加工した第１コントロールゲート３１
ａ、第１中間絶縁膜２２ａ、およびフローティングゲー
ト３０ａを自己整合的に形成する。このとき、ゲート絶
縁膜２１は全て除去することなく、ある程度残膜として
残るようにエッチングを制御する。

【００４４】次に、図４（ｈ）に示すように、第１コン
トロールゲート３１ａをマスクとして、砒素あるいはリ
ンなどの導電性不純物Ｄ２を例えば１×１０¹³atoms/cm
² 程度のドーズ量でイオン注入し、コントロールゲート
の両側部の半導体基板１０中にソース・ドレイン拡散層
を自己整合的に形成する。

【００４５】次に、図４（ｉ）に示すように、例えばＣ
ＶＤ法により窒化シリコンを例えば３０ｎｍ程度の膜厚
で全面に堆積させ、第２中間絶縁膜２３を形成する。こ
の第２中間絶縁膜は、後に形成する第２コントロールゲ
ートと、フローティングゲートの間の誘電膜となる。

【００４６】次に、図４（ｊ）に示すように、例えばＣ
ＶＤ法によりリンをドーピングしたポリシリコンを例え
ば１００〜２００ｎｍ程度の膜厚で堆積させ、内側第２
コントロールゲート用層３２を形成する。

【００４７】次に、図５（ｋ）に示すように、例えばＲ
ＩＥなどのエッチングにより、第２中間絶縁膜２３の側
壁部に内側第２コントロールゲート３２ａを残すよう
に、内側第２コントロールゲート用層３２のエッチバッ
クを全面的に行う。

【００４８】次に、図５（ｌ）に示すように、ホットリ
ン酸系のウェットエッチングなどにより、内側第２コン
トロールゲート３２ａの影になっている部分の第２中間
絶縁膜２３ａを残して、表面に露出している第２中間絶
縁膜２３を除去する。このとき、第１コントロールゲー
ト３１ａの上面および側面の一部は露出するが、シリコ
ン半導体基板１０表面はゲート絶縁膜２１の残膜がある
ため、露出しない。

【００４９】次に、図５（ｍ）に示すように、例えばＣ
ＶＤ法によりリンをドーピングしたポリシリコンを例え
ば１００〜２００ｎｍ程度の膜厚で堆積させ、外側第２
コントロールゲート用層３３を形成する。

【００５０】次に、ＲＩＥなどのエッチングにより全面
的にエッチバックを行い、外側第２コントロールゲート
３３ａを形成する。以上で、第１コントロールゲート３
１ａに接続している、内側第２コントロールゲート３２
ａおよび外側第２コントロールゲート３３ａからなる第
２コントロールゲート３４を形成することができ、図１
（ｃ）に示す半導体不揮発性記憶装置に至る。この後の
工程としては、層間絶縁膜の形成、コンタクトホールの
開口、上層配線の形成などにより、所望の半導体不揮発
性記憶装置とすることができる。

【００５１】上記の本実施形態のフローティングゲート
型の半導体不揮発性記憶装置の製造方法によれば、コン
トロールゲートと半導体基板中のチャネル形成領域の間
に、絶縁膜に被覆されたフローティングゲートである電
荷蓄積層を有する電界効果トランジスタを形成すること
ができる。電荷蓄積層の上面を第１コントロールゲート
が被覆し、さらに第１コントロールゲートの配線方向と
直交する方向の電荷蓄積層の側壁面を第１コントロール
ゲートと接続して同電位を保持する第２コントロールゲ
ートを被覆して形成するので、コントロールゲートとフ
ローティングゲートの容量結合比を従来より大きくとる
ことが可能であり、動作電圧および電源電圧の低下が可
能で、昇圧回路の面積や昇圧時間の増大の抑制が可能で
あり、装置の高集積化、微細化をすることが可能となる
半導体不揮発性記憶装置を製造することができる。

【００５２】第１実施例 図６（ａ）は、上記の本実施形態のメモリトランジスタ
を直列にｎ個接続したＮＡＮＤ型の半導体不揮発性記憶
装置の平面図であり、図６（ｃ）は図６（ａ）中のＢ−
Ｂ’における断面図である。第１コントロールゲートＣ
Ｇ１〜ＣＧｎと、半導体基板の活性領域との交差する領
域（図６（ａ）中の網かけで示した部分）に各メモリト
ランジスタのフローティングゲートＦＧ１〜ＦＧｎが形
成されており、その両側部の半導体基板中にはソース・
ドレイン拡散層ＳＤが各メモリトランジスタを直列に接
続して形成されている。第１コントロールゲートＣＧ１
〜ＣＧｎの両側部には、各第１コントロールゲートＣＧ
１〜ＣＧｎと接し、フローティングゲートＦＧ１〜ＦＧ
ｎを被覆して第２コントロールゲートＳＣＧ１〜ＳＣＧ
ｎが形成されており、第１および第２コントロールゲー
トは同電位に保持され、コントロールゲートとフローテ
ィングゲートの容量結合比を大きくとることを可能とし
ている。ｎ個のメモリトランジスタからなるＮＡＮＤ列
の両端には、当該ＮＡＮＤ列を選択するための選択トラ
ンジスタを構成する選択ゲートＳＧ１、ＳＧ２が形成さ
れている。選択ゲートＳＧ２側の選択トランジスタのソ
ース拡散層はソース線ＳＬに接続しており、選択ゲート
ＳＧ１側の選択トランジスタのドレイン拡散層はビット
コンタクトＢＣを通して、第１コントロールゲートＣＧ
１〜ＣＧｎの配線方向と直交する方向に形成されている
ビット線ＢＬ１、ＢＬ２に接続している。

【００５３】図６（ｂ）は、図６（ａ）に示すＮＡＮＤ
型の半導体不揮発性記憶装置の等価回路図である。この
図からわかるように、個々のメモリセル間にはビットコ
ンタクトが形成されていない。従って、ワード線となる
第１コントロールゲートＣＧ１〜ＣＧｎの配線方向と直
交する方向において、各第１コントロールゲートＣＧ１
〜ＣＧｎ間に第２コントロールゲートＳＣＧ１〜ＳＣＧ
ｎを設けやすいメモリセル構造となっている。

【００５４】第２実施形態 本実施形態のフローティングゲート型の半導体不揮発性
記憶装置のメモリセルのコントロールゲートの配線方向
と直交する方向の断面図を図７に示す。メモリセルの平
面図、およびコントロールゲートの配線方向の断面図は
実質的に第１実施形態と同様である。例えばＬＯＣＯＳ
法などにより形成した図示しない素子分離絶縁膜により
分離された半導体基板１０の活性領域上に、例えば薄膜
の酸化シリコンからなるゲート絶縁膜２１が形成されて
おり、その上層に例えばポリシリコンからなるフローテ
ィングゲート３０ａが形成されており、さらにその上層
に例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁
膜）からなる第１中間絶縁膜２２ａが形成されている。
第１中間絶縁膜２２ａの上層には、例えばポリシリコン
からなる第１コントロールゲート（ワード線）３１ａが
形成されている。また、第１コントロールゲート３１ａ
の配線方向と直交する方向のフローティングゲート３０
ａの側壁面を被覆して例えば窒化シリコンからなる第２
中間絶縁膜２３ａが形成されており、その両側部に例え
ばポリシリコンからなる第２コントロールゲート３５ａ
が形成されている。第１コントロールゲート３１ａと第
２コントロールゲート３５ａは同電位となるように制御
回路などにより制御されているか、あるいはコンタクト
などにより電気的に接続されて、同電位を保持するよう
になっている。また、第１コントロールゲート３１ａの
両側部の半導体基板１０中にはソース・ドレイン拡散層
１１が形成されている。これにより第１コントロールゲ
ート３１ａおよび第２コントロールゲート３５ａと、半
導体基板１０中のチャネル形成領域との間に、絶縁膜に
被覆されたフローティングゲート３０ａを有する電界効
果トランジスタを構成する。

【００５５】本実施形態のフローティングゲート型の半
導体不揮発性記憶装置は、第１実施形態の半導体不揮発
性記憶装置と同様の動作を行うことができる。絶縁膜に
被覆されたフローティングゲート３０ａである電荷蓄積
層の上面を第１コントロールゲートが被覆し、さらに第
１コントロールゲートの配線方向と直交する方向の電荷
蓄積層の側壁面を第１コントロールゲートと同電位を保
持している第２コントロールゲートが被覆している。従
って、コントロールゲートとフローティングゲートの容
量結合比を従来より大きくとることが可能で、動作電圧
および電源電圧の低下が可能となり、昇圧回路の面積や
昇圧時間の増大の抑制が可能であり、また、装置の高集
積化、微細化をすることが可能となる。

【００５６】上記の本実施形態のフローティングゲート
型の半導体不揮発性記憶装置の製造方法について、図面
を参照して以下に説明する。まず、図８（ａ）に示すよ
うに、シリコン半導体基板１０に、ＬＯＣＯＳ法などに
より図示しない素子分離絶縁膜を例えば４００ｎｍの膜
厚で形成する。次に、素子分離絶縁膜形成のための窒化
シリコン膜、あるいは酸化シリコン膜をＲＩＥ（反応性
イオンエッチング）などのエッチングで除去した後、素
子分離絶縁膜により分離された半導体基板１０のチャネ
ル形成領域となる活性領域上に、例えば熱酸化法により
イオン注入のための犠牲酸化膜２０を例えば３０ｎｍ程
度の膜厚で形成する。

【００５７】次に、図８（ｂ）に示すように、ウェルの
形成や、トランジスタの閾値の調整のための導電性不純
物Ｄ１のイオン注入を行う。

【００５８】次に、図８（ｃ）に示すように、ＲＩＥな
どのエッチングにより犠牲酸化膜２０を除去した後、例
えば熱酸化法により１０ｎｍ程度の薄膜の酸化シリコン
層を形成し、ゲート絶縁膜２１とする。

【００５９】次に、図８（ｄ）に示すように、例えばＣ
ＶＤ（Chemical Vapor Deposition）法によりリンをド
ーピングしたポリシリコンを例えば１００ｎｍ程度の膜
厚で堆積させて、フローティングゲート用層３０を形成
する。

【００６０】次に、図９（ｅ）に示すように、素子分離
絶縁膜の上層部分のフローティングゲート用層を除去す
るようにパターニングしてコントロールゲートの配線方
向にフローティングゲート用層３０を分離した後、フロ
ーティングゲート用層３０の上層に、例えば熱酸化法に
より酸化シリコン層を１０ｎｍ程度以下の膜厚で形成
し、その上層に例えばＣＶＤ法により窒化シリコン層を
１０ｎｍ程度の膜厚で堆積させ、その上層に例えば８０
０℃程度の高温ＣＶＤ法により酸化シリコン層を５ｎｍ
程度の膜厚で堆積させ、ＯＮＯ膜（酸化膜−窒化膜−酸
化膜の積層絶縁膜）からなる第１中間絶縁膜２２を形成
する。

【００６１】次に、図９（ｆ）に示すように、第１中間
絶縁膜２２の上層に、例えばＣＶＤ法によりリンをドー
ピングしたポリシリコンを例えば２００ｎｍ程度の膜厚
で堆積させ、第１コントロールゲート用層３１を形成す
る。

【００６２】次に、図９（ｇ）に示すように、第１コン
トロールゲート用層３１の上層にフォトリソグラフィー
工程によりコントロールゲートパターンのレジスト膜を
形成し、ＲＩＥなどのエッチングを第１コントロールゲ
ート用層３１、第１中間絶縁膜２２、およびフローティ
ングゲート用層３０に対して順に施し、コントロールゲ
ートパターンに加工した第１コントロールゲート３１
ａ、第１中間絶縁膜２２ａ、およびフローティングゲー
ト３０ａを自己整合的に形成する。

【００６３】次に、図１０（ｈ）に示すように、第１コ
ントロールゲート３１ａをマスクとして、砒素あるいは
リンなどの導電性不純物Ｄ２を例えば１×１０¹³atoms/
cm²程度のドーズ量でイオン注入し、コントロールゲー
トの両側部の半導体基板１０中にソース・ドレイン拡散
層を自己整合的に形成する。

【００６４】次に、図１０（ｉ）に示すように、例えば
ＣＶＤ法により酸化シリコンを例えば３０ｎｍ程度の膜
厚で全面に堆積させ、第２中間絶縁膜２３を形成する。
この第２中間絶縁膜は、後に形成する第２コントロール
ゲートと、フローティングゲートの間の誘電膜となる。

【００６５】次に、図１０（ｊ）に示すように、例えば
ＣＶＤ法によりリンをドーピングしたポリシリコンを例
えば１００〜２００ｎｍ程度の膜厚で堆積させ、第２コ
ントロールゲート用層３５を形成する。

【００６６】次に、例えばＲＩＥなどのエッチングによ
り、第２中間絶縁膜２３の側壁部に第２コントロールゲ
ート３５ａを残すように、第２コントロールゲート用層
３５のエッチバックを全面的に行う。以上で、絶縁膜に
被覆されたフローティングゲート３０ａの上面に第１コ
ントロールゲート３１ａを有し、側壁に第２コントロー
ルゲート３５ａを有する図７に示す半導体不揮発性記憶
装置に至る。この後の工程としては、層間絶縁膜の形
成、コンタクトホールの開口、上層配線の形成などによ
り、所望の半導体不揮発性記憶装置とすることができ
る。また、コンタクトを形成して、第１コントロールゲ
ート３１ａと第２コントロールゲート３５ａを電気的に
接続することもできる。

【００６７】第２実施例 図１１は、上記の本実施形態のメモリトランジスタを直
列に接続したＮＡＮＤ型の半導体不揮発性記憶装置の平
面図である。第１コントロールゲートＣＧ１〜ＣＧ４
と、半導体基板の活性領域とが交差する領域（図１１中
の網かけで示した部分）に各メモリトランジスタのフロ
ーティングゲートが形成されており、その両側部の半導
体基板中にはソース・ドレイン拡散層ＳＤが各メモリト
ランジスタを直列に接続して形成されている。第１コン
トロールゲートＣＧ１〜ＣＧ４の両側部には、各第１コ
ントロールゲートＣＧ１〜ＣＧ４と接し、フローティン
グゲートを覆うようにして第２コントロールゲートＳＣ
Ｇ１〜ＳＣＧ４が形成されており、第１および第２コン
トロールゲートは制御回路などにより同電位に保持さ
れ、コントロールゲートとフローティングゲートの容量
結合比を大きくとることを可能としている。ＮＡＮＤ列
の両端には、当該ＮＡＮＤ列を選択するための選択トラ
ンジスタを構成する選択ゲートＳＧ１が形成されてい
る。図面上は、別なＮＡＮＤ列を選択するための選択ゲ
ートＳＧ３も形成されている。ＮＡＮＤ列の一端のソー
ス拡散層はソース線に接続しており、選択ゲートＳＧ１
側の選択トランジスタのドレイン拡散層はビットコンタ
クトＢＣを通して、ＮＡＮＤ列方向に形成されている図
示しないビット線に接続している。また、第１および第
２コントロールゲートを同電位に保持する手段として、
コントロールゲートコンタクトＣＧＣ１〜ＣＧＣ４など
により電気的に接続させることもできる。選択ゲートコ
ンタクトＳＧＣ１、ＳＧＣ３は、選択ゲートＳＧ１、Ｓ
Ｇ３と、第２コントロールゲートを形成する際にその両
側に形成されたポリシリコン層を電気的に接続するとと
もに、選択ゲートＳＧ１、ＳＧ３の下層にもフローティ
ングゲートを有する場合には、このフローティングゲー
トと選択ゲートを電気的に接続することができる。

【００６８】本実施例のＮＡＮＤ型の半導体不揮発性記
憶装置も、第１実施例と同様ＮＡＮ型であることから、
個々のメモリセル間にはビットコンタクトが形成されて
いない。従って、ワード線となる第１コントロールゲー
トＣＧ１〜ＣＧ４の配線方向と直交する方向（ＮＡＮＤ
列方向）において、各第１コントロールゲートＣＧ１〜
ＣＧ４間に第２コントロールゲートＳＣＧ１〜ＳＣＧ４
を設けやすいメモリセル構造となっている。

【００６９】本発明の半導体不揮発性記憶装置およびそ
の製造方法は、上記の実施の形態に限定されない。例え
ば、コントロールゲートはポリシリコンの１層構成とし
ているが、ポリサイドなどの２層以上の構成としてもよ
い。フローティングゲートも多層構成とすることができ
る。実施形態においては、フローティングゲート型の半
導体不揮発性記憶装置について説明しているが、ＯＮＯ
膜、あるいはＯＮ膜などの積層絶縁膜中の電荷トラップ
準位に電荷を蓄積するＭＯＮＯＳ型、あるいはＭＮＯＳ
型などとすることもできる。また、ソース・ドレイン拡
散層は、ＬＤＤ構造などの種々の構造を採用することが
できる。半導体記憶装置としてはＮＯＲ型、ＮＡＮＤ
型、どちらでもよく、電荷の電荷蓄積層への注入は、デ
ータの書き込み、消去のどちらに相当する場合でも構わ
ない。その他、本発明の要旨を逸脱しない範囲で、種々
の変更が可能である。

【００７０】

【発明の効果】本発明の半導体不揮発性記憶装置によれ
ば、電荷蓄積層の上面を第１コントロールゲートが被覆
し、さらに第１コントロールゲートの配線方向と直交す
る方向の電荷蓄積層の側壁面を第１コントロールゲート
と同電位に保持された第２コントロールゲートが被覆し
ており、コントロールゲートとフローティングゲートの
容量結合比を大きくとることが可能で、動作電圧および
電源電圧の低下が可能となり、昇圧回路の面積や昇圧時
間の増大の抑制が可能であり、また、装置の高集積化、
微細化をすることが可能となる、半導体不揮発性記憶装
置を提供することができる。

【００７１】本発明の半導体不揮発性記憶装置の製造方
法によれば、上記の本発明の半導体不揮発性記憶装置を
容易に製造することができ、電荷蓄積層の上面を第１コ
ントロールゲートが被覆し、さらに第１コントロールゲ
ートの配線方向と直交する方向の電荷蓄積層の側壁面を
第１コントロールゲートと同電位に保持された第２コン
トロールゲートを被覆するようにして形成するので、コ
ントロールゲートとフローティングゲートの容量結合比
を大きくとることが可能であり、動作電圧および電源電
圧の低下が可能で、昇圧回路の面積や昇圧時間の増大の
抑制が可能であり、装置の高集積化、微細化をすること
が可能となる半導体不揮発性記憶装置を製造することが
できる。

【図面の簡単な説明】

【図１】図１（ａ）は第１実施形態にかかる半導体不揮
発性記憶装置のメモリセル平面図であり、図１（ｂ）は
図１（ａ）中のＡ−Ａ’における断面図であり、図１
（ｃ）は図１（ａ）中のＢ−Ｂ’における断面図であ
る。

【図２】図２は本発明の第１実施形態にかかる半導体不
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、（ａ）は犠牲酸化膜の形成工程まで、（ｂ）は閾値
調整などのイオン注入工程まで、（ｃ）はゲート絶縁膜
の形成工程まで、（ｄ）はフローティングゲート用層の
形成工程までを示す。

【図３】図３は図２の続きの工程を示す断面図であり、
（ｅ）は第１中間絶縁膜の形成工程まで、（ｆ）は第１
コントロールゲート用層の形成工程まで、（ｇ）は第１
コントロールゲートのパターン加工工程までを示す。

【図４】図４は図３の続きの工程を示す断面図であり、
（ｈ）はソース・ドレイン拡散層の形成工程まで、
（ｉ）は第２中間絶縁膜の形成工程まで、（ｊ）は内側
第２コントロールゲート用層の形成工程までを示す。

【図５】図５は図４の続きの工程を示す断面図であり、
（ｋ）は内側第２コントロールゲートの形成工程まで、
（ｌ）は第２中間絶縁膜の露出部分の除去工程まで、
（ｍ）は外側第２コントロールゲート用層の形成工程ま
でを示す。

【図６】図６は第１実施例にかかる半導体不揮発性記憶
装置の（ａ）平面図、（ｂ）等価回路図、（ｃ）断面図
である。

【図７】図７は第２実施形態にかかる半導体不揮発性記
憶装置のメモリセル断面図である。

【図８】図８は本発明の第２実施形態にかかる半導体不
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、（ａ）は犠牲酸化膜の形成工程まで、（ｂ）は閾値
調整などのイオン注入工程まで、（ｃ）はゲート絶縁膜
の形成工程まで、（ｄ）はフローティングゲート用層の
形成工程までを示す。

【図９】図９は図８の続きの工程を示す断面図であり、
（ｅ）は第１中間絶縁膜の形成工程まで、（ｆ）は第１
コントロールゲート用層の形成工程まで、（ｇ）は第１
コントロールゲートのパターン加工工程までを示す。

【図１０】図１０は図９の続きの工程を示す断面図であ
り、（ｈ）はソース・ドレイン拡散層の形成工程まで、
（ｉ）は第２中間絶縁膜の形成工程まで、（ｊ）は第２
コントロールゲート用層の形成工程までを示す。

【図１１】図１１は第１２施例にかかる半導体不揮発性
記憶装置の平面図である。

【図１２】図１２（ａ）は従来例にかかる半導体不揮発
性記憶装置のメモリセル平面図であり、図１２（ｂ）は
図１２（ａ）中のＡ−Ａ’における断面図であり、図１
２（ｃ）は図１２（ａ）中のＢ−Ｂ’における断面図で
ある。

【図１３】図１３は従来例にかかる半導体不揮発性記憶
装置の製造方法の製造工程を示す断面図であり、（ａ）
は犠牲酸化膜の形成工程まで、（ｂ）は閾値調整などの
イオン注入工程まで、（ｃ）はゲート絶縁膜の形成工程
まで、（ｄ）はフローティングゲート用層の形成工程ま
でを示す。

【図１４】図１４は図１３の続きの工程を示す断面図で
あり、（ｅ）は中間絶縁膜の形成工程まで、（ｆ）はコ
ントロールゲート用層の形成工程まで、（ｇ）はコント
ロールゲートのパターン加工工程までを示す。

【符号の説明】

１０…半導体基板、１１…ソース・ドレイン拡散層、２
０…犠牲酸化膜、２１…ゲート絶縁膜、２２、２２ａ…
第１中間絶縁膜、２３、２３ａ…第２中間絶縁膜、２４
…素子分離絶縁膜、３０…フローティングゲート用層、
３０ａ…フローティングゲート、３１…第１コントロー
ルゲート用層、３１ａ…第１コントロールゲート、３２
…内側第２コントロールゲート用層、３２ａ…内側第２
コントロールゲート、３３…外側第２コントロールゲー
ト用層、３３ａ…外側第２コントロールゲート、３４…
第２コントロールゲート、３５…第２コントロールゲー
ト用層、３５ａ…第２コントロールゲート、ＣＧ…コン
トロールゲート、ＳＣＧ…第２コントロールゲート、Ｆ
Ｇ…フローティングゲート、ＳＤ…ソース・ドレイン拡
散層、Ｉ…素子分離絶縁膜、ＢＬ…ビット線、ＢＣ…ビ
ットコンタクト、ＳＬ…ソース線、ＣＧＣ…コントロー
ルゲートコンタクト、ＳＧＣ…選択ゲートコンタクト、
Ｄ１、Ｄ２…導電性不純物。

Claims (15)

【特許請求の範囲】
1. 【請求項１】チャネル形成領域を有する半導体基板と、 少なくとも前記チャネル形成領域の上層に形成された電
   荷蓄積層と、 前記電荷蓄積層の上層に形成された第１コントロールゲ
   ートと、 少なくとも前記第１コントロールゲートの配線方向と直
   交する方向の前記電荷蓄積層の側壁面と対向するように
   形成され、前記第１コントロールゲートと同電位に保持
   された第２コントロールゲートと、 前記チャネル形成領域に接続して形成されたソース・ド
   レイン領域とを有する半導体不揮発性記憶装置。
2. 【請求項２】前記第２コントロールゲートが、前記第１
   コントロールゲートの配線方向と直交する方向の前記電
   荷蓄積層の側壁面を被覆して形成されている請求項１記
   載の半導体不揮発性記憶装置。
3. 【請求項３】前記第１コントロールゲートと、前記第２
   コントロールゲートとが電気的に接続している請求項１
   記載の半導体不揮発性記憶装置。
4. 【請求項４】前記電荷蓄積層が、絶縁膜に被覆された導
   電層により形成されているフローティングゲートである
   請求項１記載の半導体不揮発性記憶装置。
5. 【請求項５】前記電荷蓄積層が、電荷トラップ準位を有
   する積層絶縁膜により形成されている請求項１記載の半
   導体不揮発性記憶装置。
6. 【請求項６】前記積層絶縁膜が、酸化膜−窒化膜−酸化
   膜の積層絶縁膜である請求項５記載の半導体不揮発性記
   憶装置。
7. 【請求項７】前記積層絶縁膜が、窒化膜−酸化膜の積層
   絶縁膜である請求項５記載の半導体不揮発性記憶装置。
8. 【請求項８】同電位に保持される第１コントロールゲー
   トと第２コントロールゲートを有する半導体不揮発性記
   憶装置の製造方法であって、 チャネル形成領域を有する半導体基板上に電荷蓄積層を
   形成する工程と、 前記電荷蓄積層の上層に第１コントロールゲートを形成
   する工程と、 少なくとも前記第１コントロールゲートの配線方向と直
   交する方向の前記電荷蓄積層の側壁面と対向するように
   第２コントロールゲートを形成する工程と、 前記チャネル形成領域に接続するソース・ドレイン領域
   を形成する工程とを有する半導体不揮発性記憶装置の製
   造方法。
9. 【請求項９】前記第２コントロールゲートを形成する工
   程が、前記第１コントロールゲートの配線方向と直交す
   る方向の前記電荷蓄積層の側壁面を被覆して前記第２コ
   ントロールゲートを形成する工程である請求項８記載の
   半導体不揮発性記憶装置の製造方法。
10. 【請求項１０】前記第２コントロールゲートを形成する
    工程が、前記第１コントロールゲートに対して電気的に
    接続するように前記第２コントロールゲートを形成する
    工程である請求項８記載の半導体不揮発性記憶装置の製
    造方法。
11. 【請求項１１】前記ソース・ドレイン領域を形成する工
    程の後、前記第１コントロールゲートと前記第２コント
    ロールゲートを電気的に接続する工程をさらに有する請
    求項８記載の半導体不揮発性記憶装置。
12. 【請求項１２】前記電荷蓄積層を形成する工程が、前記
    半導体層の上層にゲート絶縁膜を形成する工程と、前記
    ゲート絶縁膜の上層にフローティングゲートを形成する
    工程と、前記フローティングゲートを被覆する中間絶縁
    膜を形成する工程とを含む請求項８記載の半導体不揮発
    性記憶装置の製造方法。
13. 【請求項１３】前記電荷蓄積層を形成する工程が、電荷
    トラップ準位を有する積層絶縁膜を形成する工程である
    請求項８記載の半導体不揮発性記憶装置の製造方法。
14. 【請求項１４】前記積層絶縁膜を形成する工程が、前記
    半導体層の上層に第１酸化膜を形成する工程と、前記第
    １酸化膜の上層に窒化膜を形成する工程と、前記窒化膜
    の上層に第２酸化膜を形成する工程とを含む請求項１３
    記載の半導体不揮発性記憶装置の製造方法。
15. 【請求項１５】前記積層絶縁膜を形成する工程が、前記
    半導体層の上層に酸化膜を形成する工程と、前記酸化膜
    の上層に窒化膜を形成する工程とを含む請求項１３記載
    の半導体不揮発性記憶装置の製造方法。