JPH11261038A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
半導体不揮発性記憶装置およびその製造方法Info
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- JPH11261038A JPH11261038A JP5957198A JP5957198A JPH11261038A JP H11261038 A JPH11261038 A JP H11261038A JP 5957198 A JP5957198 A JP 5957198A JP 5957198 A JP5957198 A JP 5957198A JP H11261038 A JPH11261038 A JP H11261038A
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Abstract
(57)【要約】
【課題】品質を向上して、高集積化に適したＳＡ−ＳＴ
Ｉセルを用いた半導体不揮発性記憶装置およびその製造
方法を提供する。 【解決手段】チャネル形成領域を有 する半導体基板１０
と、チ ャネル形成領域を素子分離するように半導体基板
に形成された溝に埋め込まれた素子分離絶縁膜２４ａ
と、チャネル形成領域の上層に形成されたトンネル絶縁
膜２０ａと、トンネル絶縁膜の上層に形成され、少なく
とも対向する２つの端部が、当該端部間よりも高く形成
されたフローティングゲート３３ａと、フローティング
ゲートを全面に被覆して形成された中間絶縁膜２５ａ
と、中間絶縁膜の上層に形成されたコントロールゲート
３１と、チャネル形成領域に接続して形成されたソース
・ドレイン領域１３，１３’とを有するメモリトランジ
スタを有する構成とする。
Ｉセルを用いた半導体不揮発性記憶装置およびその製造
方法を提供する。 【解決手段】チャネル形成領域を有 する半導体基板１０
と、チ ャネル形成領域を素子分離するように半導体基板
に形成された溝に埋め込まれた素子分離絶縁膜２４ａ
と、チャネル形成領域の上層に形成されたトンネル絶縁
膜２０ａと、トンネル絶縁膜の上層に形成され、少なく
とも対向する２つの端部が、当該端部間よりも高く形成
されたフローティングゲート３３ａと、フローティング
ゲートを全面に被覆して形成された中間絶縁膜２５ａ
と、中間絶縁膜の上層に形成されたコントロールゲート
３１と、チャネル形成領域に接続して形成されたソース
・ドレイン領域１３，１３’とを有するメモリトランジ
スタを有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体不揮発性記憶
装置およびその製造方法に関し、さらに詳しくは、フロ
ーティングゲート型ＭＯＳトランジスタの不揮発性メモ
リセルを有する半導体不揮発性記憶装置およびその製造
方法に関する。
装置およびその製造方法に関し、さらに詳しくは、フロ
ーティングゲート型ＭＯＳトランジスタの不揮発性メモ
リセルを有する半導体不揮発性記憶装置およびその製造
方法に関する。
【０００２】
【従来の技術】近年、半導体不揮発性記憶装置として、
フローティングゲート型ＭＯＳトランジスタの不揮発性
メモリセルを用いたＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａ
ｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭの一つで
一括消去法を採る、フラッシュメモリ（Ｆｌａｓｈ Ｍ
ｅｍｏｒｙ）等が盛んに開発され、実用化もなされてい
る。
フローティングゲート型ＭＯＳトランジスタの不揮発性
メモリセルを用いたＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａ
ｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭの一つで
一括消去法を採る、フラッシュメモリ（Ｆｌａｓｈ Ｍ
ｅｍｏｒｙ）等が盛んに開発され、実用化もなされてい
る。
【０００３】上述したフラッシュメモリには、ＮＯＲ型
フラッシュメモリとＮＡＮＤ型フラッシュメモリがあ
り、前者は一個のフローティングゲート型ＭＯＳトラン
ジスタをフラッシュメモリの一つのメモリセルとするも
ので、後者は複数個、例えばＮ個のフローティングゲー
ト型ＭＯＳトランジスタによるメモリセルを隣接させて
配置したＮＡＮＤセルが一つの単位セルとなっているも
のである。この様なＮＡＮＤ型フラッシュメモリは、Ｎ
ＯＲ型フラッシュメモリに比べて、ランダムアクセス速
度は遅いが、高集積化の面で優れた構成となっているの
で、高集積化を目指したフラッシュメモリとして、近年
盛んに開発され、実用化もなされているものである。
フラッシュメモリとＮＡＮＤ型フラッシュメモリがあ
り、前者は一個のフローティングゲート型ＭＯＳトラン
ジスタをフラッシュメモリの一つのメモリセルとするも
ので、後者は複数個、例えばＮ個のフローティングゲー
ト型ＭＯＳトランジスタによるメモリセルを隣接させて
配置したＮＡＮＤセルが一つの単位セルとなっているも
のである。この様なＮＡＮＤ型フラッシュメモリは、Ｎ
ＯＲ型フラッシュメモリに比べて、ランダムアクセス速
度は遅いが、高集積化の面で優れた構成となっているの
で、高集積化を目指したフラッシュメモリとして、近年
盛んに開発され、実用化もなされているものである。
【０００４】上記のフローティングゲート型の半導体不
揮発性記憶装置の一例の断面図を図１４に示す。例えば
ＬＯＣＯＳ法などにより形成した素子分離絶縁膜２４ａ
により分離された半導体基板１０の活性領域上に、例え
ば薄膜の酸化シリコンからなるゲート絶縁膜（トンネル
絶縁膜）２０ａが形成されており、その上層に例えばポ
リシリコンからなるフローティングゲート３０ｂが形成
されており、さらにその上層に例えばＯＮＯ膜（酸化膜
−窒化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜２
５ａが形成されている。中間絶縁膜２５ａの上層には、
例えばポリシリコンの下側コントロールゲート３１ａと
タングステンシリサイドの上側コントロールゲート３１
ｂからなるポリサイド構造のコントロールゲート３１が
形成されている。また、コントロールゲート３１の両側
部の半導体基板１０中には図示しないソース・ドレイン
拡散層が形成されている。これによりコントロールゲー
ト３１と半導体基板１０中のチャネル形成領域の間に、
絶縁膜に被覆されたフローティングゲート３０ｂを有す
る電界効果トランジスタを構成する。
揮発性記憶装置の一例の断面図を図１４に示す。例えば
ＬＯＣＯＳ法などにより形成した素子分離絶縁膜２４ａ
により分離された半導体基板１０の活性領域上に、例え
ば薄膜の酸化シリコンからなるゲート絶縁膜（トンネル
絶縁膜）２０ａが形成されており、その上層に例えばポ
リシリコンからなるフローティングゲート３０ｂが形成
されており、さらにその上層に例えばＯＮＯ膜（酸化膜
−窒化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜２
５ａが形成されている。中間絶縁膜２５ａの上層には、
例えばポリシリコンの下側コントロールゲート３１ａと
タングステンシリサイドの上側コントロールゲート３１
ｂからなるポリサイド構造のコントロールゲート３１が
形成されている。また、コントロールゲート３１の両側
部の半導体基板１０中には図示しないソース・ドレイン
拡散層が形成されている。これによりコントロールゲー
ト３１と半導体基板１０中のチャネル形成領域の間に、
絶縁膜に被覆されたフローティングゲート３０ｂを有す
る電界効果トランジスタを構成する。
【０００５】上記の構造を有するフローティングゲート
型の半導体不揮発性記憶装置においては、フローティン
グゲート３０ｂは膜中に電荷を保持する機能を持ち、ゲ
ート絶縁膜２０ａおよび中間絶縁膜２５ａは電荷をフロ
ーティングゲート３０ｂ中に閉じ込める役割を持つ。コ
ントロールゲート３１、半導体基板１０あるいはソース
・ドレイン拡散層などに適当な電圧を印加すると、ファ
ウラー・ノルドハイム型トンネル電流（ＦＮ電流）が生
じ、ゲート絶縁膜２０ａを通して半導体基板１０からフ
ローティングゲート３０ｂへ電荷が注入され、あるいは
フローティングゲート３０ｂから半導体基板１０へ電荷
が放出される。
型の半導体不揮発性記憶装置においては、フローティン
グゲート３０ｂは膜中に電荷を保持する機能を持ち、ゲ
ート絶縁膜２０ａおよび中間絶縁膜２５ａは電荷をフロ
ーティングゲート３０ｂ中に閉じ込める役割を持つ。コ
ントロールゲート３１、半導体基板１０あるいはソース
・ドレイン拡散層などに適当な電圧を印加すると、ファ
ウラー・ノルドハイム型トンネル電流（ＦＮ電流）が生
じ、ゲート絶縁膜２０ａを通して半導体基板１０からフ
ローティングゲート３０ｂへ電荷が注入され、あるいは
フローティングゲート３０ｂから半導体基板１０へ電荷
が放出される。
【０００６】上記のようにフローティングゲート３０ｂ
中に電荷が蓄積されると、この蓄積電荷による電界が発
生するため、トランジスタの閾値電圧が変化する。この
変化によりデータの記憶が可能となる。例えば、フロー
ティングゲート３０ｂ中に電子を蓄積することでデータ
の消去を行い、また、フローティングゲート３０ｂ中に
蓄積した電子を放出することでデータを書き込みするこ
とができる。
中に電荷が蓄積されると、この蓄積電荷による電界が発
生するため、トランジスタの閾値電圧が変化する。この
変化によりデータの記憶が可能となる。例えば、フロー
ティングゲート３０ｂ中に電子を蓄積することでデータ
の消去を行い、また、フローティングゲート３０ｂ中に
蓄積した電子を放出することでデータを書き込みするこ
とができる。
【０００７】しかしながら、上記の従来のフローティン
グゲート型の半導体不揮発性記憶装置は、フローティン
グゲート３０ｂと素子分離絶縁膜２４ａとの合わせ余裕
としてオーバーラップ部分Ｉを有し、特にＬＯＣＯＳ法
による素子分離絶縁膜はバーズビークを有することから
素子分離幅が広くなり、分離耐圧が低下するという問題
が発生し、セル面積を縮小することが困難となってい
た。
グゲート型の半導体不揮発性記憶装置は、フローティン
グゲート３０ｂと素子分離絶縁膜２４ａとの合わせ余裕
としてオーバーラップ部分Ｉを有し、特にＬＯＣＯＳ法
による素子分離絶縁膜はバーズビークを有することから
素子分離幅が広くなり、分離耐圧が低下するという問題
が発生し、セル面積を縮小することが困難となってい
た。
【０００８】上記の問題点を解決するために、素子分離
領域をフローティングゲートの幅方向の端部に自己整合
的に形成するＳＡ−ＳＴＩ（Self-Aligned Shallow Tre
nchIsolation ）セル構造を有するフローティングゲー
ト型の半導体不揮発性記憶装置が開発された（ＩＥＤＭ
Ｔｅｃｈ．Ｄｉｇ．１９９４，ｐｐ６１〜６４参
照）。以下に、例としてＳＡ−ＳＴＩセル構造を有する
ＮＡＮＤ型の半導体不揮発性記憶装置について説明す
る。図１５（ａ）はその平面図である。トレンチ型の素
子分離絶縁膜ＴＩで分離されたシリコン半導体基板の活
性領域と、ワード線となるコントロールゲートＣＧとが
交差する領域において、コントロールゲートＣＧとシリ
コン半導体基板のチャネル形成領域の間に絶縁膜に被覆
されたフローティングゲートＦＧが形成されている。ま
た、コントロールゲートＣＧの両側部の基板中にはソー
ス・ドレイン拡散層ＳＤが形成されている。コントロー
ルゲートＣＧと半導体基板１０中のチャネル形成領域の
間に絶縁膜に被覆されたフローティングゲートＦＧを有
する電界効果トランジスタであるメモリトランジスタＭ
Ｔが複数個直列に接続され、ＮＡＮＤ列を構成してい
る。ＮＡＮＤ列の一方の端部には、当該ＮＡＮＤ列を選
択するための選択ＭＯＳトランジスタＳＴが形成されて
おり、そのドレイン拡散層はビットコンタクトＢＣを介
して図示しないビット線に接続している。ＮＡＮＤ列の
一方の端部にも図示しない選択ＭＯＳトランジスタが形
成されており、そのソース拡散層はソース線Ｓに接続し
ている。
領域をフローティングゲートの幅方向の端部に自己整合
的に形成するＳＡ−ＳＴＩ（Self-Aligned Shallow Tre
nchIsolation ）セル構造を有するフローティングゲー
ト型の半導体不揮発性記憶装置が開発された（ＩＥＤＭ
Ｔｅｃｈ．Ｄｉｇ．１９９４，ｐｐ６１〜６４参
照）。以下に、例としてＳＡ−ＳＴＩセル構造を有する
ＮＡＮＤ型の半導体不揮発性記憶装置について説明す
る。図１５（ａ）はその平面図である。トレンチ型の素
子分離絶縁膜ＴＩで分離されたシリコン半導体基板の活
性領域と、ワード線となるコントロールゲートＣＧとが
交差する領域において、コントロールゲートＣＧとシリ
コン半導体基板のチャネル形成領域の間に絶縁膜に被覆
されたフローティングゲートＦＧが形成されている。ま
た、コントロールゲートＣＧの両側部の基板中にはソー
ス・ドレイン拡散層ＳＤが形成されている。コントロー
ルゲートＣＧと半導体基板１０中のチャネル形成領域の
間に絶縁膜に被覆されたフローティングゲートＦＧを有
する電界効果トランジスタであるメモリトランジスタＭ
Ｔが複数個直列に接続され、ＮＡＮＤ列を構成してい
る。ＮＡＮＤ列の一方の端部には、当該ＮＡＮＤ列を選
択するための選択ＭＯＳトランジスタＳＴが形成されて
おり、そのドレイン拡散層はビットコンタクトＢＣを介
して図示しないビット線に接続している。ＮＡＮＤ列の
一方の端部にも図示しない選択ＭＯＳトランジスタが形
成されており、そのソース拡散層はソース線Ｓに接続し
ている。
【０００９】図１５（ａ）の平面図に示す半導体不揮発
性記憶装置の等価回路図を図１５（ｂ）に示す。メモリ
トランジスタ（ＭＴ１ａ，ＭＴ２ａ，ＭＴ３ａ，・・
・）が直列に接続されてＮＡＮＤ列を構成し、本ＮＡＮ
Ｄ列の一方の端部には、当該ＮＡＮＤ列を選択するため
の選択ＭＯＳトランジスタＳＴａが形成されており、そ
のドレイン拡散層はビットコンタクトＢＣａを介してビ
ット線ＢＬａに接続している。ＮＡＮＤ列の他方の端部
にも図示しない選択ＭＯＳトランジスタが形成されてお
り、そのソース拡散層は副ソース線Ｓａを介して主ソー
ス線Ｓに接続している。ビット線ＢＬａには選択ＭＯＳ
トランジスタＳＴａ’により選択可能なメモリトランジ
スタＭＴ１ａ’などから構成される別のＮＡＮＤ列も接
続している。一方、メモリトランジスタ（ＭＴ１ｂ，Ｍ
Ｔ２ｂ，ＭＴ３ｂ，・・・）もまた直列に接続されてＮ
ＡＮＤ列を構成し、本ＮＡＮＤ列の一方の端部には、当
該ＮＡＮＤ列を選択するための選択ＭＯＳトランジスタ
ＳＴｂが形成されており、そのドレイン拡散層はビット
コンタクトＢＣｂを介してビット線ＢＬｂに接続され、
ＮＡＮＤ列の他方の端部に形成されて図示しない選択Ｍ
ＯＳトランジスタのソース拡散層は副ソース線Ｓｂを介
して主ソース線Ｓに接続している。
性記憶装置の等価回路図を図１５（ｂ）に示す。メモリ
トランジスタ（ＭＴ１ａ，ＭＴ２ａ，ＭＴ３ａ，・・
・）が直列に接続されてＮＡＮＤ列を構成し、本ＮＡＮ
Ｄ列の一方の端部には、当該ＮＡＮＤ列を選択するため
の選択ＭＯＳトランジスタＳＴａが形成されており、そ
のドレイン拡散層はビットコンタクトＢＣａを介してビ
ット線ＢＬａに接続している。ＮＡＮＤ列の他方の端部
にも図示しない選択ＭＯＳトランジスタが形成されてお
り、そのソース拡散層は副ソース線Ｓａを介して主ソー
ス線Ｓに接続している。ビット線ＢＬａには選択ＭＯＳ
トランジスタＳＴａ’により選択可能なメモリトランジ
スタＭＴ１ａ’などから構成される別のＮＡＮＤ列も接
続している。一方、メモリトランジスタ（ＭＴ１ｂ，Ｍ
Ｔ２ｂ，ＭＴ３ｂ，・・・）もまた直列に接続されてＮ
ＡＮＤ列を構成し、本ＮＡＮＤ列の一方の端部には、当
該ＮＡＮＤ列を選択するための選択ＭＯＳトランジスタ
ＳＴｂが形成されており、そのドレイン拡散層はビット
コンタクトＢＣｂを介してビット線ＢＬｂに接続され、
ＮＡＮＤ列の他方の端部に形成されて図示しない選択Ｍ
ＯＳトランジスタのソース拡散層は副ソース線Ｓｂを介
して主ソース線Ｓに接続している。
【００１０】上記の半導体不揮発性記憶装置の図１５
（ａ）中のＡ−Ａ’における断面図を図１６（ａ）に、
Ｂ−Ｂ’における断面図を図１６（ｂ）に示す。図１６
（ａ）に示すように、トレンチ型の素子分離絶縁膜２４
ａにより分離された半導体基板１０の活性領域上に、例
えば薄膜の酸化シリコンからなるゲート絶縁膜（トンネ
ル絶縁膜）２０ａが形成されており、その上層に例えば
ポリシリコンからなるフローティングゲート３０ｂが形
成されており、さらにその上層に例えばＯＮＯ膜（酸化
膜−窒化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜
２５ａが形成されている。中間絶縁膜２５ａの上面を被
覆して、例えばポリシリコンからなるコントロールゲー
ト（ワード線）３１が形成されている。また、図１６
（ｂ）に示すように、コントロールゲート３１の両側部
の半導体基板１０中にはソース・ドレイン拡散層１３が
形成されている。これによりコントロールゲート３１
と、半導体基板１０中のチャネル形成領域との間に絶縁
膜に被覆されたフローティングゲート３０ｂを有する電
界効果トランジスタを構成する。各トランジスタはＮＡ
ＮＤ型に直列接続され、ＮＡＮＤストリングを構成す
る。
（ａ）中のＡ−Ａ’における断面図を図１６（ａ）に、
Ｂ−Ｂ’における断面図を図１６（ｂ）に示す。図１６
（ａ）に示すように、トレンチ型の素子分離絶縁膜２４
ａにより分離された半導体基板１０の活性領域上に、例
えば薄膜の酸化シリコンからなるゲート絶縁膜（トンネ
ル絶縁膜）２０ａが形成されており、その上層に例えば
ポリシリコンからなるフローティングゲート３０ｂが形
成されており、さらにその上層に例えばＯＮＯ膜（酸化
膜−窒化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜
２５ａが形成されている。中間絶縁膜２５ａの上面を被
覆して、例えばポリシリコンからなるコントロールゲー
ト（ワード線）３１が形成されている。また、図１６
（ｂ）に示すように、コントロールゲート３１の両側部
の半導体基板１０中にはソース・ドレイン拡散層１３が
形成されている。これによりコントロールゲート３１
と、半導体基板１０中のチャネル形成領域との間に絶縁
膜に被覆されたフローティングゲート３０ｂを有する電
界効果トランジスタを構成する。各トランジスタはＮＡ
ＮＤ型に直列接続され、ＮＡＮＤストリングを構成す
る。
【００１１】上記のＮＡＮＤストリングの一方の端部に
は、例えばメモリセルにおけるコントロールゲート３１
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびＮＡＮＤストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜２８に被覆されている。層間絶縁膜
２８には選択トランジスタのドレイン拡散層１３’に達
するビットコンタクトホールＢＣが開口されており、埋
め込み電極３４を介して例えばアルミニウムからなるビ
ット線３５に接続している。また、上記のＮＡＮＤスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板１
０中に拡散層として形成されているソース線に接続して
いる。
は、例えばメモリセルにおけるコントロールゲート３１
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびＮＡＮＤストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜２８に被覆されている。層間絶縁膜
２８には選択トランジスタのドレイン拡散層１３’に達
するビットコンタクトホールＢＣが開口されており、埋
め込み電極３４を介して例えばアルミニウムからなるビ
ット線３５に接続している。また、上記のＮＡＮＤスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板１
０中に拡散層として形成されているソース線に接続して
いる。
【００１２】上記の半導体不揮発性記憶装置において、
図１６（ａ）に示すように、素子分離領域はチャネル幅
方向のフローティングゲートの端部に自己整合的に形成
した素子分離用溝（トレンチ）を用いる素子分離法、い
わゆるトレンチ素子分離（ＳＡ−ＳＴＩ）法で形成され
たものである。また、図１６（ａ）に示すように、素子
分離絶縁膜２４ａの表面がフローティングゲート３０ｂ
の膜厚の半分より下方の位置となっているので、フロー
ティングゲート３０ｂに対向するコントロールゲート３
１の面積が、フローティングゲート３０ｂの側壁部の寄
与分で大きくなっている。
図１６（ａ）に示すように、素子分離領域はチャネル幅
方向のフローティングゲートの端部に自己整合的に形成
した素子分離用溝（トレンチ）を用いる素子分離法、い
わゆるトレンチ素子分離（ＳＡ−ＳＴＩ）法で形成され
たものである。また、図１６（ａ）に示すように、素子
分離絶縁膜２４ａの表面がフローティングゲート３０ｂ
の膜厚の半分より下方の位置となっているので、フロー
ティングゲート３０ｂに対向するコントロールゲート３
１の面積が、フローティングゲート３０ｂの側壁部の寄
与分で大きくなっている。
【００１３】上述したＳＡ−ＳＴＩセルを設計デザイン
ルールの最小加工寸法（Minimum Feature Size）Ｆで設
計すると、上述したＳＡ−ＳＴＩセルのメモリセルの面
積Ｚは、図１５（ａ）に示すように、理論的な最小面積
である、Ｚ＝４Ｆ2 で設計できる。従って、ＳＡ−ＳＴ
Ｉセル構造を用い、さらに高集積化に有利なＮＡＮＤ型
の半導体不揮発性記憶装置とすることで、メモリセルの
個数を増加させて、このメモリセル部分の面積を増加さ
せれば、ビット線とのコンタクト部と、選択ＭＯＳトラ
ンジスタ部と、ソースライン部とを加えた面積がメモリ
セル部分の面積に比較して無視できる程度にすることが
でき、最小加工寸法の制限内で最も高集積化したフラッ
シュメモリが作製できる。
ルールの最小加工寸法（Minimum Feature Size）Ｆで設
計すると、上述したＳＡ−ＳＴＩセルのメモリセルの面
積Ｚは、図１５（ａ）に示すように、理論的な最小面積
である、Ｚ＝４Ｆ2 で設計できる。従って、ＳＡ−ＳＴ
Ｉセル構造を用い、さらに高集積化に有利なＮＡＮＤ型
の半導体不揮発性記憶装置とすることで、メモリセルの
個数を増加させて、このメモリセル部分の面積を増加さ
せれば、ビット線とのコンタクト部と、選択ＭＯＳトラ
ンジスタ部と、ソースライン部とを加えた面積がメモリ
セル部分の面積に比較して無視できる程度にすることが
でき、最小加工寸法の制限内で最も高集積化したフラッ
シュメモリが作製できる。
【００１４】一方、クォータミクロン程度の最小加工寸
法でフローティングゲートを形成して、フローティング
ゲートの厚みもクォータミクロン程度となると、フロー
ティングゲートのチャネル幅方向の側壁面積が増加し、
フローティングゲートとコントロールゲート間の容量結
合比の増加に寄与する電極面積を増加させることができ
る。従って従来のようなフローティングゲートの素子分
離領域への張り出し部分を設けなくとも、フローティン
グゲートに所望の電位を与えるためのコントロールゲー
トの電圧に関係する、フローティングゲートとコントロ
ールゲートとの容量結合比を所望の値に確保することが
できる。
法でフローティングゲートを形成して、フローティング
ゲートの厚みもクォータミクロン程度となると、フロー
ティングゲートのチャネル幅方向の側壁面積が増加し、
フローティングゲートとコントロールゲート間の容量結
合比の増加に寄与する電極面積を増加させることができ
る。従って従来のようなフローティングゲートの素子分
離領域への張り出し部分を設けなくとも、フローティン
グゲートに所望の電位を与えるためのコントロールゲー
トの電圧に関係する、フローティングゲートとコントロ
ールゲートとの容量結合比を所望の値に確保することが
できる。
【００１５】ここで、上述した構成の、ＳＡ−ＳＴＩセ
ルを用いたＮＡＮＤ型フラッシュメモリである、半導体
不揮発性記憶装置の製造方法を、図１７および図１８を
参照して説明する。まず、図１７（ａ）に示すように、
ＮＡＮＤ型フラッシュメモリのメモリセル部と周辺回路
部等とを分離するためのＰ型のウェル等が形成されてい
る半導体基板１０表面に、例えば熱酸化法を用いて、フ
ローティングゲート型ＭＯＳトランジスタのトンネル絶
縁膜であるゲート絶縁膜２０を形成する。その後、例え
ば減圧ＣＶＤ（Chemical Vapor Deposition ）法等によ
り、不純物をドープしたポリシリコンを堆積させてフロ
ーティングゲート用層３０を形成し、さらにその上層に
例えば常圧ＣＶＤ法等により、酸化シリコンを堆積させ
て第１の絶縁膜２１を形成する。
ルを用いたＮＡＮＤ型フラッシュメモリである、半導体
不揮発性記憶装置の製造方法を、図１７および図１８を
参照して説明する。まず、図１７（ａ）に示すように、
ＮＡＮＤ型フラッシュメモリのメモリセル部と周辺回路
部等とを分離するためのＰ型のウェル等が形成されてい
る半導体基板１０表面に、例えば熱酸化法を用いて、フ
ローティングゲート型ＭＯＳトランジスタのトンネル絶
縁膜であるゲート絶縁膜２０を形成する。その後、例え
ば減圧ＣＶＤ（Chemical Vapor Deposition ）法等によ
り、不純物をドープしたポリシリコンを堆積させてフロ
ーティングゲート用層３０を形成し、さらにその上層に
例えば常圧ＣＶＤ法等により、酸化シリコンを堆積させ
て第１の絶縁膜２１を形成する。
【００１６】次に、図１７（ｂ）に示すように、フォト
リソグラフィ技術を用いて、第１の絶縁膜２１／フロー
ティングゲート用層３０／ゲート絶縁膜２０をパターニ
ングして、素子分離領域の第１の絶縁膜２１／フローテ
ィングゲート用層３０／ゲート絶縁膜２０を除去し、続
いてパターニングされた第１の絶縁膜２１ａ／フローテ
ィングゲート用層３０ａ／ゲート絶縁膜２０ａをマスク
として、半導体基板１０表面をエッチングし、トレンチ
型の素子分離用溝Ｔを形成する。その後、素子分離用溝
Ｔ形成時のダメージを除去するために、窒素雰囲気中で
の熱処理を行い、続いてゲート絶縁膜２０ａのエッジを
保護する意味も含めた熱酸化を行い、素子分離用溝Ｔの
内壁に酸化シリコンからなる素子分離用溝被覆膜１２を
形成する。なお、この熱酸化時に、フローティングゲー
ト用層３０ａの側壁も酸化され、酸化シリコンのフロー
ティングゲート被覆膜２６が形成される。次に、イオン
注入法を用い、例えばボロン（Ｂ）イオンをイオン注入
して、素子分離用溝Ｔの底部にチャネル阻止層１１を形
成する。
リソグラフィ技術を用いて、第１の絶縁膜２１／フロー
ティングゲート用層３０／ゲート絶縁膜２０をパターニ
ングして、素子分離領域の第１の絶縁膜２１／フローテ
ィングゲート用層３０／ゲート絶縁膜２０を除去し、続
いてパターニングされた第１の絶縁膜２１ａ／フローテ
ィングゲート用層３０ａ／ゲート絶縁膜２０ａをマスク
として、半導体基板１０表面をエッチングし、トレンチ
型の素子分離用溝Ｔを形成する。その後、素子分離用溝
Ｔ形成時のダメージを除去するために、窒素雰囲気中で
の熱処理を行い、続いてゲート絶縁膜２０ａのエッジを
保護する意味も含めた熱酸化を行い、素子分離用溝Ｔの
内壁に酸化シリコンからなる素子分離用溝被覆膜１２を
形成する。なお、この熱酸化時に、フローティングゲー
ト用層３０ａの側壁も酸化され、酸化シリコンのフロー
ティングゲート被覆膜２６が形成される。次に、イオン
注入法を用い、例えばボロン（Ｂ）イオンをイオン注入
して、素子分離用溝Ｔの底部にチャネル阻止層１１を形
成する。
【００１７】次に、図１７（ｃ）に示すように、例えば
減圧ＣＶＤ法等により、第１の絶縁膜２１ａ、フローテ
ィングゲート用層３０ａを被覆して素子分離用溝Ｔを埋
め込んで全面に酸化シリコンを堆積させて、素子分離用
層２４を形成する。
減圧ＣＶＤ法等により、第１の絶縁膜２１ａ、フローテ
ィングゲート用層３０ａを被覆して素子分離用溝Ｔを埋
め込んで全面に酸化シリコンを堆積させて、素子分離用
層２４を形成する。
【００１８】次に、図１８（ｄ）に示すように、例えば
ＲＩＥ（反応性イオンエッチング）などのエッチングに
より、素子分離用層２４の表面位置が、フローティング
ゲート用層３０ａの膜厚の半分程度の位置となるまで、
素子分離用層２４、第１の絶縁膜２１ａおよびフローテ
ィングゲート被覆膜２６をエッチバックし、素子分離絶
縁膜２４ａを形成する。このエッチングにおいて、フロ
ーティングゲート用層３０ａの側面の一部および上面の
表面が露出する。次に、図１８（ｅ）に示すように、フ
ローティングゲート用層３０ａの露出した表面を被覆し
てＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）か
らなる中間絶縁膜を形成する。次に、図面は省略する
が、フォトリソグラフィ技術を用いて、ＳＡ−ＳＴＩセ
ルのメモリセル部以外の中間絶縁膜を除去する。次に、
中間絶縁膜の上面を被覆して、例えばポリシリコンから
なる下側コントロールゲート３１ａおよびタングステン
シリサイドの上側コントロールゲート３１ｂからなるポ
リサイド構造のコントロールゲート（ワード線）３１を
形成し、コントロールゲートをマスク３１としてフロー
ティングゲート用層３０ａおよび中間絶縁膜をエッチン
グし、パターン加工されたフローティングゲート３０ｂ
および中間絶縁膜２５ａとする。
ＲＩＥ（反応性イオンエッチング）などのエッチングに
より、素子分離用層２４の表面位置が、フローティング
ゲート用層３０ａの膜厚の半分程度の位置となるまで、
素子分離用層２４、第１の絶縁膜２１ａおよびフローテ
ィングゲート被覆膜２６をエッチバックし、素子分離絶
縁膜２４ａを形成する。このエッチングにおいて、フロ
ーティングゲート用層３０ａの側面の一部および上面の
表面が露出する。次に、図１８（ｅ）に示すように、フ
ローティングゲート用層３０ａの露出した表面を被覆し
てＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）か
らなる中間絶縁膜を形成する。次に、図面は省略する
が、フォトリソグラフィ技術を用いて、ＳＡ−ＳＴＩセ
ルのメモリセル部以外の中間絶縁膜を除去する。次に、
中間絶縁膜の上面を被覆して、例えばポリシリコンから
なる下側コントロールゲート３１ａおよびタングステン
シリサイドの上側コントロールゲート３１ｂからなるポ
リサイド構造のコントロールゲート（ワード線）３１を
形成し、コントロールゲートをマスク３１としてフロー
ティングゲート用層３０ａおよび中間絶縁膜をエッチン
グし、パターン加工されたフローティングゲート３０ｂ
および中間絶縁膜２５ａとする。
【００１９】その後は、選択ＭＯＳトランジスタ部のゲ
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりＮＡＮＤ型フラッシュメモリの周辺回路部のＭ
ＯＳトランジスタを形成し、さらに例えばＣＶＤ法によ
り酸化シリコンの層間絶縁膜２８を形成し、例えば選択
トランジスタのドレイン拡散層１３’に達するコンタク
トホールＢＣの開口、埋め込み電極３４およびビット線
３５などの配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、図１６（ａ）に示すような
ＳＡ−ＳＴＩセルを用いたＮＡＮＤ型フラッシュメモリ
とする。図１６（ａ）中、図１８（ｅ）に示してある素
子分離用溝Ｔの内壁に形成された酸化シリコンからなる
素子分離用溝被覆膜１２の図示は省略している。
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりＮＡＮＤ型フラッシュメモリの周辺回路部のＭ
ＯＳトランジスタを形成し、さらに例えばＣＶＤ法によ
り酸化シリコンの層間絶縁膜２８を形成し、例えば選択
トランジスタのドレイン拡散層１３’に達するコンタク
トホールＢＣの開口、埋め込み電極３４およびビット線
３５などの配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、図１６（ａ）に示すような
ＳＡ−ＳＴＩセルを用いたＮＡＮＤ型フラッシュメモリ
とする。図１６（ａ）中、図１８（ｅ）に示してある素
子分離用溝Ｔの内壁に形成された酸化シリコンからなる
素子分離用溝被覆膜１２の図示は省略している。
【００２０】
【発明が解決しようとする課題】しかしながら、上記の
ＳＡ−ＳＴＩセル構造を有するフローティングゲート型
の半導体不揮発性記憶装置は、下記の問題から、品質が
低下する、あるいは高集積化が困難となるという不都合
が生じることがある。
ＳＡ−ＳＴＩセル構造を有するフローティングゲート型
の半導体不揮発性記憶装置は、下記の問題から、品質が
低下する、あるいは高集積化が困難となるという不都合
が生じることがある。
【００２１】例えば、図１８（ｅ）に示すＮＡＮＤ型フ
ラッシュメモリにおいては、その製造工程中の素子分離
用層Ｔ形成時のダメージを除去するための熱酸化工程
で、素子分離用溝Ｔ内壁部の結晶シリコンの熱酸化膜成
長速度と、ポリシリコンからなるフローティングゲート
用層３０ａの側壁部の熱酸化膜成長速度との違いによ
り、素子分離用溝Ｔの内壁の形成される素子分離用溝被
覆膜１２とフローティングゲート用層３０ａの側壁部に
形成されるフローティングゲート被覆膜２６の膜厚が大
きく異なり、図１８（ｅ）のＲ部の拡大図である図１９
（ａ）に示すように、素子分離用溝被覆膜１２と半導体
基板１０の界面位置がフローティングゲート３０ｂの端
部の外側に位置するというオフセットが生じ、フローテ
ィングゲート３０ｂの幅が、メモリセルの素子分離領域
間の幅、即ちメモリセルのチャネル幅より狭くなるとい
う現象が起こる。図面中、Ｘは素子分離用溝被覆膜１２
を形成する前の素子分離用溝Ｔ側壁面の位置を示す。
ラッシュメモリにおいては、その製造工程中の素子分離
用層Ｔ形成時のダメージを除去するための熱酸化工程
で、素子分離用溝Ｔ内壁部の結晶シリコンの熱酸化膜成
長速度と、ポリシリコンからなるフローティングゲート
用層３０ａの側壁部の熱酸化膜成長速度との違いによ
り、素子分離用溝Ｔの内壁の形成される素子分離用溝被
覆膜１２とフローティングゲート用層３０ａの側壁部に
形成されるフローティングゲート被覆膜２６の膜厚が大
きく異なり、図１８（ｅ）のＲ部の拡大図である図１９
（ａ）に示すように、素子分離用溝被覆膜１２と半導体
基板１０の界面位置がフローティングゲート３０ｂの端
部の外側に位置するというオフセットが生じ、フローテ
ィングゲート３０ｂの幅が、メモリセルの素子分離領域
間の幅、即ちメモリセルのチャネル幅より狭くなるとい
う現象が起こる。図面中、Ｘは素子分離用溝被覆膜１２
を形成する前の素子分離用溝Ｔ側壁面の位置を示す。
【００２２】図１９（ａ）に示すような素子分離用溝被
覆膜１２と半導体基板１０の界面位置がフローティング
ゲート３０ｂの端部の外側に位置するというオフセット
が生じると、ＦＮ電流を利用して半導体基板１０からフ
ローティングゲート３０ｂへの電子注入して、しきい値
電圧増加を行ったメモリセルの、記憶データ読み出し時
におけるメモリセルのチャネル表面電位分布が、図１９
（ｂ）に示すようなものとなる。このような表面電位分
布になると、本来ＯＦＦ状態であるべきメモリセルが、
フローティングゲート３０ｂの端部において、ソースと
ドレイン間に電流が流れてＯＮ状態として読み出されて
しまうこととなり、記憶データを正しく読み出せないメ
モリセル、いわゆる不良メモリセルが発生し、半導体不
揮発性記憶装置の品質が低下してしまう。
覆膜１２と半導体基板１０の界面位置がフローティング
ゲート３０ｂの端部の外側に位置するというオフセット
が生じると、ＦＮ電流を利用して半導体基板１０からフ
ローティングゲート３０ｂへの電子注入して、しきい値
電圧増加を行ったメモリセルの、記憶データ読み出し時
におけるメモリセルのチャネル表面電位分布が、図１９
（ｂ）に示すようなものとなる。このような表面電位分
布になると、本来ＯＦＦ状態であるべきメモリセルが、
フローティングゲート３０ｂの端部において、ソースと
ドレイン間に電流が流れてＯＮ状態として読み出されて
しまうこととなり、記憶データを正しく読み出せないメ
モリセル、いわゆる不良メモリセルが発生し、半導体不
揮発性記憶装置の品質が低下してしまう。
【００２３】また、例えば、上記の半導体不揮発性記憶
装置のセル構造においては、コントロールゲートとフロ
ーティングゲートの容量結合は、フローティングゲート
の上面および一部の側壁部でとられている。このため、
メモリセル面積をさらに縮小化していくと、コントロー
ルゲートとフローティングゲートの容量結合比を必要量
確保することが困難となってしまう。
装置のセル構造においては、コントロールゲートとフロ
ーティングゲートの容量結合は、フローティングゲート
の上面および一部の側壁部でとられている。このため、
メモリセル面積をさらに縮小化していくと、コントロー
ルゲートとフローティングゲートの容量結合比を必要量
確保することが困難となってしまう。
【００２４】容量結合比が必要量に達していない場合、
メモリセルの正常な書き込み動作などを行うことが困難
となって、半導体不揮発性記憶装置の品質が低下してし
まう。正常な動作を行うためには、ゲート絶縁膜（トン
ネル絶縁膜）にＦＮ電流を発生させてメモリセルデータ
の書き込みや消去を行う際に、大きな動作電圧が必要と
なる。電源電圧から動作電圧にまで昇圧させるための昇
圧回路の面積の増大を招くので装置の高集積化が困難と
なり、さらにチップコストの上昇の要因となり、また、
昇圧時間がかかることから処理速度の低下の原因となっ
てしまう。
メモリセルの正常な書き込み動作などを行うことが困難
となって、半導体不揮発性記憶装置の品質が低下してし
まう。正常な動作を行うためには、ゲート絶縁膜（トン
ネル絶縁膜）にＦＮ電流を発生させてメモリセルデータ
の書き込みや消去を行う際に、大きな動作電圧が必要と
なる。電源電圧から動作電圧にまで昇圧させるための昇
圧回路の面積の増大を招くので装置の高集積化が困難と
なり、さらにチップコストの上昇の要因となり、また、
昇圧時間がかかることから処理速度の低下の原因となっ
てしまう。
【００２５】本発明は、上記事情を考慮してなされたも
のであり、従って本発明の目的は、品質を向上して、高
集積化に適したＳＡ−ＳＴＩセルを用いた半導体不揮発
性記憶装置およびその製造方法を提供することである。
のであり、従って本発明の目的は、品質を向上して、高
集積化に適したＳＡ−ＳＴＩセルを用いた半導体不揮発
性記憶装置およびその製造方法を提供することである。
【００２６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体不揮発性記憶装置の製造方法は、
素子分離領域をフローティングゲートの幅方向の端部に
自己整合的に形成する工程を有する半導体不揮発性記憶
装置の製造方法において、半導体基板上にトンネル絶縁
膜とするゲート酸化膜を形成する工程と、フローティン
グゲートとする、不純物を含む多結晶シリコン膜を形成
する工程と、多結晶シリコン膜上に第１の絶縁膜を形成
する工程と、少なくとも第１の絶縁膜および多結晶シリ
コン膜をパターニングして、フローティングゲート用パ
ッド部を形成する工程と、少なくともフローティングゲ
ート用パッド部の多結晶シリコン膜側壁に第２の絶縁膜
を形成する工程と、第２の絶縁膜が形成されたフローテ
ィングゲート用パッド部をマスクとして、異方性プラズ
マエッチング法により、半導体基板表面部に素子分離用
溝を形成する工程と、熱酸化法により、素子分離用溝表
面を酸化し、素子分離用溝側壁の上部に形成された酸化
膜と半導体基板との界面位置が、フローティングゲート
用パッド部側壁と第２の絶縁膜との界面位置よりメモリ
セルのチャネル中央部側になるような膜厚の熱酸化膜を
形成する工程とを有することを特徴とする。
めに、本発明の半導体不揮発性記憶装置の製造方法は、
素子分離領域をフローティングゲートの幅方向の端部に
自己整合的に形成する工程を有する半導体不揮発性記憶
装置の製造方法において、半導体基板上にトンネル絶縁
膜とするゲート酸化膜を形成する工程と、フローティン
グゲートとする、不純物を含む多結晶シリコン膜を形成
する工程と、多結晶シリコン膜上に第１の絶縁膜を形成
する工程と、少なくとも第１の絶縁膜および多結晶シリ
コン膜をパターニングして、フローティングゲート用パ
ッド部を形成する工程と、少なくともフローティングゲ
ート用パッド部の多結晶シリコン膜側壁に第２の絶縁膜
を形成する工程と、第２の絶縁膜が形成されたフローテ
ィングゲート用パッド部をマスクとして、異方性プラズ
マエッチング法により、半導体基板表面部に素子分離用
溝を形成する工程と、熱酸化法により、素子分離用溝表
面を酸化し、素子分離用溝側壁の上部に形成された酸化
膜と半導体基板との界面位置が、フローティングゲート
用パッド部側壁と第２の絶縁膜との界面位置よりメモリ
セルのチャネル中央部側になるような膜厚の熱酸化膜を
形成する工程とを有することを特徴とする。
【００２７】また、本発明の半導体不揮発性記憶装置の
製造方法は、素子分離領域をフローティングゲートの幅
方向の端部に自己整合的に形成する工程を有する半導体
不揮発性記憶装置の製造方法において、半導体基板上に
トンネル絶縁膜とするゲート酸化膜を形成する工程と、
フローティングゲートとする、不純物を含む多結晶シリ
コン膜を形成する工程と、多結晶シリコン膜上に第１の
絶縁膜を形成する工程と、少なくとも第１の絶縁膜およ
び多結晶シリコン膜をパターニングして、フローティン
グゲート用パッド部を形成する工程と、少なくともフロ
ーティングゲート用パッド部の多結晶シリコン膜側壁に
第２の絶縁膜を形成する工程と、第２の絶縁膜が形成さ
れたフローティングゲート用パッド部をマスクとして、
等方性プラズマエッチング法、および等方性プラズマエ
ッチングと異方性プラズマエッチングを組み合わせたプ
ラズマエッチング法のうち、何れか一方の方法を用いて
半導体基板をエッチングし、エッチングにより形成され
る溝側壁の上部位置が、フローティングゲート用パッド
部側壁と第２の絶縁膜との界面位置よりメモリセルのチ
ャネル中央部側の位置となるまでエッチングすることで
素子分離用溝を形成する工程と、熱酸化法により、素子
分離用溝表面に熱酸化膜を形成する工程とを有すること
を特徴とする。
製造方法は、素子分離領域をフローティングゲートの幅
方向の端部に自己整合的に形成する工程を有する半導体
不揮発性記憶装置の製造方法において、半導体基板上に
トンネル絶縁膜とするゲート酸化膜を形成する工程と、
フローティングゲートとする、不純物を含む多結晶シリ
コン膜を形成する工程と、多結晶シリコン膜上に第１の
絶縁膜を形成する工程と、少なくとも第１の絶縁膜およ
び多結晶シリコン膜をパターニングして、フローティン
グゲート用パッド部を形成する工程と、少なくともフロ
ーティングゲート用パッド部の多結晶シリコン膜側壁に
第２の絶縁膜を形成する工程と、第２の絶縁膜が形成さ
れたフローティングゲート用パッド部をマスクとして、
等方性プラズマエッチング法、および等方性プラズマエ
ッチングと異方性プラズマエッチングを組み合わせたプ
ラズマエッチング法のうち、何れか一方の方法を用いて
半導体基板をエッチングし、エッチングにより形成され
る溝側壁の上部位置が、フローティングゲート用パッド
部側壁と第２の絶縁膜との界面位置よりメモリセルのチ
ャネル中央部側の位置となるまでエッチングすることで
素子分離用溝を形成する工程と、熱酸化法により、素子
分離用溝表面に熱酸化膜を形成する工程とを有すること
を特徴とする。
【００２８】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、素子分離領域をフローティングゲー
トの幅方向の端部に自己整合的に形成する工程を有する
半導体不揮発性記憶装置を、上述の如き製造方法で作製
することで、フローティングゲート用パッド部より形成
されるメモリセルのフローティングゲート幅方向のフロ
ーティングゲート端部が、素子分離用溝の絶縁膜上方に
位置させることができ、従来のような書き込んだ状態
（しきい値電圧が大きい状態）にあるメモリセルを読み
出す際に、メモリセルのチャネルのフローティングゲー
ト端部付近における表面電位低下でソースとドレイン間
に電流が流れるという、メモリセルの誤動作現象が起こ
る虞がない。また、上述の如き製造方法を用いると、メ
モリセルのチャネル幅をフローティングゲート幅より小
さくすることが可能で、半導体不揮発性記憶装置の低電
圧駆動に寄与するフローティングゲートの容量結合比を
大きくでき、書き込み時間の短縮、および／または、低
電圧での書き込みが可能となる。従って、品質の高い、
高集積化した半導体不揮発性記憶装置の製造が可能とな
る。
製造方法によれば、素子分離領域をフローティングゲー
トの幅方向の端部に自己整合的に形成する工程を有する
半導体不揮発性記憶装置を、上述の如き製造方法で作製
することで、フローティングゲート用パッド部より形成
されるメモリセルのフローティングゲート幅方向のフロ
ーティングゲート端部が、素子分離用溝の絶縁膜上方に
位置させることができ、従来のような書き込んだ状態
（しきい値電圧が大きい状態）にあるメモリセルを読み
出す際に、メモリセルのチャネルのフローティングゲー
ト端部付近における表面電位低下でソースとドレイン間
に電流が流れるという、メモリセルの誤動作現象が起こ
る虞がない。また、上述の如き製造方法を用いると、メ
モリセルのチャネル幅をフローティングゲート幅より小
さくすることが可能で、半導体不揮発性記憶装置の低電
圧駆動に寄与するフローティングゲートの容量結合比を
大きくでき、書き込み時間の短縮、および／または、低
電圧での書き込みが可能となる。従って、品質の高い、
高集積化した半導体不揮発性記憶装置の製造が可能とな
る。
【００２９】また、上記の目的を達成するために、本発
明の半導体不揮発性記憶装置は、チャネル形成領域を有
する半導体基板と、前記チャネル形成領域を素子分離す
るように前記半導体基板に形成された溝に埋め込まれた
素子分離絶縁膜と、前記チャネル形成領域の上層に形成
されたトンネル絶縁膜と、前記トンネル絶縁膜の上層に
形成され、少なくとも対向する２つの端部が、当該端部
間よりも高く形成されたフローティングゲートと、前記
フローティングゲートを全面に被覆して形成された中間
絶縁膜と、前記中間絶縁膜の上層に形成されたコントロ
ールゲートと、前記チャネル形成領域に接続して形成さ
れたソース・ドレイン領域とを有するメモリトランジス
タを有する。
明の半導体不揮発性記憶装置は、チャネル形成領域を有
する半導体基板と、前記チャネル形成領域を素子分離す
るように前記半導体基板に形成された溝に埋め込まれた
素子分離絶縁膜と、前記チャネル形成領域の上層に形成
されたトンネル絶縁膜と、前記トンネル絶縁膜の上層に
形成され、少なくとも対向する２つの端部が、当該端部
間よりも高く形成されたフローティングゲートと、前記
フローティングゲートを全面に被覆して形成された中間
絶縁膜と、前記中間絶縁膜の上層に形成されたコントロ
ールゲートと、前記チャネル形成領域に接続して形成さ
れたソース・ドレイン領域とを有するメモリトランジス
タを有する。
【００３０】上記の本発明の半導体不揮発性記憶装置
は、コントロールゲートと半導体基板中のチャネル形成
領域の間に、絶縁膜に被覆されたフローティングゲート
を有する電界効果トランジスタ（メモリトランジスタ）
を構成する。コントロールゲート、半導体基板あるいは
ソース・ドレイン領域などに適当な電圧を印加すると、
ファウラー・ノルドハイム型トンネル電流が生じ、フロ
ーティングゲートへ電荷が注入され、あるいはフローテ
ィングゲートから半導体基板へ電荷が放出される。この
ようにフローティングゲートに電荷が蓄積されると、こ
の蓄積電荷による電界が発生するため、トランジスタの
閾値電圧が変化する。この変化によりデータの記憶が可
能となる。
は、コントロールゲートと半導体基板中のチャネル形成
領域の間に、絶縁膜に被覆されたフローティングゲート
を有する電界効果トランジスタ（メモリトランジスタ）
を構成する。コントロールゲート、半導体基板あるいは
ソース・ドレイン領域などに適当な電圧を印加すると、
ファウラー・ノルドハイム型トンネル電流が生じ、フロ
ーティングゲートへ電荷が注入され、あるいはフローテ
ィングゲートから半導体基板へ電荷が放出される。この
ようにフローティングゲートに電荷が蓄積されると、こ
の蓄積電荷による電界が発生するため、トランジスタの
閾値電圧が変化する。この変化によりデータの記憶が可
能となる。
【００３１】上記の半導体不揮発性記憶装置は、ＳＡ−
ＳＴＩ法によって素子分離絶縁膜が形成されており、Ｌ
ＯＣＯＳ素子分離絶縁膜による素子分離よりもセル面積
を縮小することが可能であり、高集積化に適している。
さらにフローティングゲートが、少なくとも対向する２
つの端部が、当該端部間よりも高く形成された形状であ
ることから、従来の形状のフローティングゲートよりも
コントロールゲートとの容量結合比に寄与する表面積を
増加させ、コントロールゲートとフローティングゲート
の容量結合比を増加させることが可能となる。これによ
り、メモリセル面積を縮小化してもコントロールゲート
とフローティングゲートの容量結合比を必要量確保する
ことが可能で、メモリセルの書き込み動作などにおいて
誤動作を起こして品質を低下させることがなく、また、
動作電圧および電源電圧の低下が可能となり、昇圧回路
の面積や昇圧時間の増大の抑制が可能となる。従って、
品質の高い、高集積化した半導体不揮発性記憶装置を提
供することが可能となる。
ＳＴＩ法によって素子分離絶縁膜が形成されており、Ｌ
ＯＣＯＳ素子分離絶縁膜による素子分離よりもセル面積
を縮小することが可能であり、高集積化に適している。
さらにフローティングゲートが、少なくとも対向する２
つの端部が、当該端部間よりも高く形成された形状であ
ることから、従来の形状のフローティングゲートよりも
コントロールゲートとの容量結合比に寄与する表面積を
増加させ、コントロールゲートとフローティングゲート
の容量結合比を増加させることが可能となる。これによ
り、メモリセル面積を縮小化してもコントロールゲート
とフローティングゲートの容量結合比を必要量確保する
ことが可能で、メモリセルの書き込み動作などにおいて
誤動作を起こして品質を低下させることがなく、また、
動作電圧および電源電圧の低下が可能となり、昇圧回路
の面積や昇圧時間の増大の抑制が可能となる。従って、
品質の高い、高集積化した半導体不揮発性記憶装置を提
供することが可能となる。
【００３２】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記メモリトランジスタが複数個直列に
接続されて形成されている。ＮＡＮＤ型などのメモリト
ランジスタが複数個直列に接続された半導体不揮発性記
憶装置は高集積化に有利であり、メモリセルの個数を増
加させて、このメモリセル部分の面積を増加させれば、
ビット線とのコンタクト部と、選択ＭＯＳトランジスタ
部と、ソースライン部とを加えた面積がメモリセル部分
の面積に比較して無視できる程度にすることができ、最
小加工寸法の制限内で最も高集積化した半導体不揮発性
記憶装置とすることができる。
は、好適には、前記メモリトランジスタが複数個直列に
接続されて形成されている。ＮＡＮＤ型などのメモリト
ランジスタが複数個直列に接続された半導体不揮発性記
憶装置は高集積化に有利であり、メモリセルの個数を増
加させて、このメモリセル部分の面積を増加させれば、
ビット線とのコンタクト部と、選択ＭＯＳトランジスタ
部と、ソースライン部とを加えた面積がメモリセル部分
の面積に比較して無視できる程度にすることができ、最
小加工寸法の制限内で最も高集積化した半導体不揮発性
記憶装置とすることができる。
【００３３】また、上記の目的を達成するために、本発
明の半導体不揮発性記憶装置の製造方法は、チャネル形
成領域を有する半導体基板上にトンネル絶縁膜を形成す
る工程と、前記トンネル絶縁膜の上層に第１フローティ
ングゲートを形成する工程と、前記第１フローティング
ゲートで挟まれた領域において前記半導体基板に素子分
離用溝を形成する工程と、前記素子分離用溝を絶縁体で
埋め込んで素子分離絶縁膜を形成する工程と、前記第１
フローティングゲートの対向する端部上において前記第
１フローティングゲートと接続する１対の第２フローテ
ィングゲートを形成する工程と、前記第１フローティン
グゲートおよび第２フローティングゲートの上層に中間
絶縁膜を形成する工程と、前記中間絶縁膜の上層にコン
トロールゲートを形成する工程と、前記チャネル形成領
域に接続するソース・ドレイン領域を形成する工程とを
有する。
明の半導体不揮発性記憶装置の製造方法は、チャネル形
成領域を有する半導体基板上にトンネル絶縁膜を形成す
る工程と、前記トンネル絶縁膜の上層に第１フローティ
ングゲートを形成する工程と、前記第１フローティング
ゲートで挟まれた領域において前記半導体基板に素子分
離用溝を形成する工程と、前記素子分離用溝を絶縁体で
埋め込んで素子分離絶縁膜を形成する工程と、前記第１
フローティングゲートの対向する端部上において前記第
１フローティングゲートと接続する１対の第２フローテ
ィングゲートを形成する工程と、前記第１フローティン
グゲートおよび第２フローティングゲートの上層に中間
絶縁膜を形成する工程と、前記中間絶縁膜の上層にコン
トロールゲートを形成する工程と、前記チャネル形成領
域に接続するソース・ドレイン領域を形成する工程とを
有する。
【００３４】上記の本発明の半導体不揮発性記憶装置の
製造方法は、チャネル形成領域を有する半導体基板上に
トンネル絶縁膜を形成し、トンネル絶縁膜の上層に第１
フローティングゲートを形成し、第１フローティングゲ
ートで挟まれた領域において半導体基板に素子分離用溝
を形成し、素子分離用溝を絶縁体で埋め込んで素子分離
絶縁膜を形成する。次に、第１フローティングゲートの
対向する端部上において前記第１フローティングゲート
と接続する１対の第２フローティングゲートを形成す
る。次に、第１フローティングゲートおよび第２フロー
ティングゲートの上層に中間絶縁膜を形成し、中間絶縁
膜の上層にコントロールゲートを形成し、チャネル形成
領域に接続するソース・ドレイン領域を形成する。
製造方法は、チャネル形成領域を有する半導体基板上に
トンネル絶縁膜を形成し、トンネル絶縁膜の上層に第１
フローティングゲートを形成し、第１フローティングゲ
ートで挟まれた領域において半導体基板に素子分離用溝
を形成し、素子分離用溝を絶縁体で埋め込んで素子分離
絶縁膜を形成する。次に、第１フローティングゲートの
対向する端部上において前記第１フローティングゲート
と接続する１対の第２フローティングゲートを形成す
る。次に、第１フローティングゲートおよび第２フロー
ティングゲートの上層に中間絶縁膜を形成し、中間絶縁
膜の上層にコントロールゲートを形成し、チャネル形成
領域に接続するソース・ドレイン領域を形成する。
【００３５】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、第１フローティングゲートと、第１
フローティングゲートの対向する端部上において第１フ
ローティングゲートと接続する１対の第２フローティン
グゲートとからフローティングゲートを形成するので、
従来の形状のフローティングゲートよりもコントロール
ゲートとの容量結合比に寄与する表面積を増加させ、コ
ントロールゲートとフローティングゲートの容量結合比
を増加させることが可能となる。これにより、メモリセ
ル面積を縮小化してもコントロールゲートとフローティ
ングゲートの容量結合比を必要量確保することが可能
で、メモリセルの書き込み動作などにおいて誤動作を起
こして品質を低下させることがなく、また、動作電圧お
よび電源電圧の低下が可能となり、昇圧回路の面積や昇
圧時間の増大の抑制が可能な、品質の高い、高集積化し
た半導体不揮発性記憶装置を製造することが可能とな
る。
製造方法によれば、第１フローティングゲートと、第１
フローティングゲートの対向する端部上において第１フ
ローティングゲートと接続する１対の第２フローティン
グゲートとからフローティングゲートを形成するので、
従来の形状のフローティングゲートよりもコントロール
ゲートとの容量結合比に寄与する表面積を増加させ、コ
ントロールゲートとフローティングゲートの容量結合比
を増加させることが可能となる。これにより、メモリセ
ル面積を縮小化してもコントロールゲートとフローティ
ングゲートの容量結合比を必要量確保することが可能
で、メモリセルの書き込み動作などにおいて誤動作を起
こして品質を低下させることがなく、また、動作電圧お
よび電源電圧の低下が可能となり、昇圧回路の面積や昇
圧時間の増大の抑制が可能な、品質の高い、高集積化し
た半導体不揮発性記憶装置を製造することが可能とな
る。
【００３６】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記素子分離用溝を埋め込んで全面に絶縁体を
形成する工程と、少なくとも前記素子分離用溝の内部に
埋め込まれた部分を残して前記絶縁体を除去する工程と
を含む。これにより、ＳＡ−ＳＴＩ法によるトレンチ型
素子分離絶縁膜を形成することができ、セル面積を縮小
することが可能である。
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記素子分離用溝を埋め込んで全面に絶縁体を
形成する工程と、少なくとも前記素子分離用溝の内部に
埋め込まれた部分を残して前記絶縁体を除去する工程と
を含む。これにより、ＳＡ−ＳＴＩ法によるトレンチ型
素子分離絶縁膜を形成することができ、セル面積を縮小
することが可能である。
【００３７】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第１フローティングゲート
を形成する工程の後、前記素子分離絶縁膜を形成する工
程の前に、前記第１フローティングゲートの上層にマス
ク層を形成する工程をさらに有し、前記素子分離絶縁膜
を形成する工程においては、前記マスク層および前記第
１フローティングゲートで挟まれた領域と前記素子分離
用溝を絶縁体で埋め込んで、前記マスク層と略同一の高
さの表面を有する素子分離絶縁膜を形成し、前記素子分
離絶縁膜を形成する工程の後、前記第２フローティング
ゲートを形成する工程の前に、前記第１フローティング
ゲートおよび前記素子分離絶縁膜に対してエッチング選
択比を有するエッチングにより前記マスク層を除去する
工程をさらに有し、前記第２フローティングゲートを形
成する工程においては、前記素子分離絶縁膜の側壁面と
前記第１フローティングゲートの上面で形成される凹部
を型として、前記凹部の側壁部に第２フローティングゲ
ートを形成する。これにより、第１フローティングゲー
トと、第１フローティングゲートの対向する端部上にお
いて第１フローティングゲートと接続する１対の第２フ
ローティングゲートとからなるフローティングゲートを
容易に形成することが可能となる。
製造方法は、好適には、前記第１フローティングゲート
を形成する工程の後、前記素子分離絶縁膜を形成する工
程の前に、前記第１フローティングゲートの上層にマス
ク層を形成する工程をさらに有し、前記素子分離絶縁膜
を形成する工程においては、前記マスク層および前記第
１フローティングゲートで挟まれた領域と前記素子分離
用溝を絶縁体で埋め込んで、前記マスク層と略同一の高
さの表面を有する素子分離絶縁膜を形成し、前記素子分
離絶縁膜を形成する工程の後、前記第２フローティング
ゲートを形成する工程の前に、前記第１フローティング
ゲートおよび前記素子分離絶縁膜に対してエッチング選
択比を有するエッチングにより前記マスク層を除去する
工程をさらに有し、前記第２フローティングゲートを形
成する工程においては、前記素子分離絶縁膜の側壁面と
前記第１フローティングゲートの上面で形成される凹部
を型として、前記凹部の側壁部に第２フローティングゲ
ートを形成する。これにより、第１フローティングゲー
トと、第１フローティングゲートの対向する端部上にお
いて第１フローティングゲートと接続する１対の第２フ
ローティングゲートとからなるフローティングゲートを
容易に形成することが可能となる。
【００３８】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第２フローティングゲート
を形成する工程が、前記素子分離絶縁膜の側壁面と前記
第１フローティングゲートの上面で形成される凹部内面
を被覆して全面に第２フローティングゲート用層を形成
する工程と、前記凹部の側壁面を被覆する部分を残して
前記第２フローティングゲート用層を除去する工程とを
含む。これにより、素子分離絶縁膜の側壁面と第１フロ
ーティングゲートの上面で形成される凹部を型として、
この凹部の側壁部に、第１フローティングゲートの対向
する端部上において第１フローティングゲートと接続す
る１対の第２フローティングゲートを形成することがで
きる。
製造方法は、好適には、前記第２フローティングゲート
を形成する工程が、前記素子分離絶縁膜の側壁面と前記
第１フローティングゲートの上面で形成される凹部内面
を被覆して全面に第２フローティングゲート用層を形成
する工程と、前記凹部の側壁面を被覆する部分を残して
前記第２フローティングゲート用層を除去する工程とを
含む。これにより、素子分離絶縁膜の側壁面と第１フロ
ーティングゲートの上面で形成される凹部を型として、
この凹部の側壁部に、第１フローティングゲートの対向
する端部上において第１フローティングゲートと接続す
る１対の第２フローティングゲートを形成することがで
きる。
【００３９】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第２フローティングゲート
を形成する工程の後、前記中間絶縁膜を形成する工程の
前に、前記第１および第２フローティングゲートに対し
てエッチング選択比を有するエッチングにより、前記第
２フローティングゲートの形成の際の型とした前記素子
分離絶縁膜を上面からエッチングして前記第２フローテ
ィングゲートの外壁面の一部を露出させる工程をさらに
有する。これにより、第２フローティングゲートの露出
させた外壁面の一部もフローティングゲートとコントロ
ールゲートの容量結合比に寄与する表面積とすることが
でき、容量結合比を増加させることが可能となる。
製造方法は、好適には、前記第２フローティングゲート
を形成する工程の後、前記中間絶縁膜を形成する工程の
前に、前記第１および第２フローティングゲートに対し
てエッチング選択比を有するエッチングにより、前記第
２フローティングゲートの形成の際の型とした前記素子
分離絶縁膜を上面からエッチングして前記第２フローテ
ィングゲートの外壁面の一部を露出させる工程をさらに
有する。これにより、第２フローティングゲートの露出
させた外壁面の一部もフローティングゲートとコントロ
ールゲートの容量結合比に寄与する表面積とすることが
でき、容量結合比を増加させることが可能となる。
【００４０】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記マスク層および前記第１フローティングゲ
ートで挟まれた領域と前記素子分離用溝を埋め込んで全
面に絶縁体を形成する工程と、前記マスク層および前記
第１フローティングゲートで挟まれた領域と前記素子分
離用溝の内部に埋め込まれた部分を残して前記絶縁体を
除去する工程とを含む。これにより、これにより、マス
ク層と略同一の高さの表面を有するようにＳＡ−ＳＴＩ
法によるトレンチ型の素子分離絶縁膜を形成することが
でき、その側壁面を第２フローティングゲートを形成す
る際の型となる凹部を構成するように形成することがで
きる。
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記マスク層および前記第１フローティングゲ
ートで挟まれた領域と前記素子分離用溝を埋め込んで全
面に絶縁体を形成する工程と、前記マスク層および前記
第１フローティングゲートで挟まれた領域と前記素子分
離用溝の内部に埋め込まれた部分を残して前記絶縁体を
除去する工程とを含む。これにより、これにより、マス
ク層と略同一の高さの表面を有するようにＳＡ−ＳＴＩ
法によるトレンチ型の素子分離絶縁膜を形成することが
でき、その側壁面を第２フローティングゲートを形成す
る際の型となる凹部を構成するように形成することがで
きる。
【００４１】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記素子分離用溝を形成する工
程の後、前記素子分離絶縁膜を形成する工程の前に、前
記素子分離用溝表面に被覆膜を形成する工程をさらに有
する。これにより、素子分離用溝形成時のダメージを除
去し、また、ゲート絶縁膜のエッジを保護することがで
きる。
製造方法は、好適には、前記素子分離用溝を形成する工
程の後、前記素子分離絶縁膜を形成する工程の前に、前
記素子分離用溝表面に被覆膜を形成する工程をさらに有
する。これにより、素子分離用溝形成時のダメージを除
去し、また、ゲート絶縁膜のエッジを保護することがで
きる。
【００４２】
【発明の実施の形態】以下、本発明の具体的実施形態に
つき、添付図面を参照して説明する。なお従来技術の説
明で参照した図１４〜図１９中の構成部分と同様の構成
部分には、同一の参照符号を付すものとする。
つき、添付図面を参照して説明する。なお従来技術の説
明で参照した図１４〜図１９中の構成部分と同様の構成
部分には、同一の参照符号を付すものとする。
【００４３】第１実施形態 本実施形態は、ＳＡ−ＳＴＩセルを用いたＮＡＮＤ型フ
ラッシュメモリである半導体不揮発性記憶装置の製造方
法に本発明を適用した形態である。図１（ａ）はその平
面図である。トレンチ型の素子分離絶縁膜ＴＩで分離さ
れたシリコン半導体基板の活性領域と、ワード線となる
コントロールゲートＣＧとが交差する領域において、コ
ントロールゲートＣＧとシリコン半導体基板のチャネル
形成領域の間に絶縁膜に被覆されたフローティングゲー
トＦＧが形成されている。また、コントロールゲートＣ
Ｇの両側部の基板中にはソース・ドレイン拡散層ＳＤが
形成されている。コントロールゲートＣＧと半導体基板
１０中のチャネル形成領域の間に絶縁膜に被覆されたフ
ローティングゲートＦＧを有する電界効果トランジスタ
であるメモリトランジスタＭＴが複数個直列に接続さ
れ、ＮＡＮＤ列を構成している。ＮＡＮＤ列の一方の端
部には、当該ＮＡＮＤ列を選択するための選択ＭＯＳト
ランジスタＳＴが形成されており、そのドレイン拡散層
はビットコンタクトＢＣを介して図示しないビット線に
接続している。ＮＡＮＤ列の一方の端部にも図示しない
選択ＭＯＳトランジスタが形成されており、そのソース
拡散層はソース線Ｓに接続している。
ラッシュメモリである半導体不揮発性記憶装置の製造方
法に本発明を適用した形態である。図１（ａ）はその平
面図である。トレンチ型の素子分離絶縁膜ＴＩで分離さ
れたシリコン半導体基板の活性領域と、ワード線となる
コントロールゲートＣＧとが交差する領域において、コ
ントロールゲートＣＧとシリコン半導体基板のチャネル
形成領域の間に絶縁膜に被覆されたフローティングゲー
トＦＧが形成されている。また、コントロールゲートＣ
Ｇの両側部の基板中にはソース・ドレイン拡散層ＳＤが
形成されている。コントロールゲートＣＧと半導体基板
１０中のチャネル形成領域の間に絶縁膜に被覆されたフ
ローティングゲートＦＧを有する電界効果トランジスタ
であるメモリトランジスタＭＴが複数個直列に接続さ
れ、ＮＡＮＤ列を構成している。ＮＡＮＤ列の一方の端
部には、当該ＮＡＮＤ列を選択するための選択ＭＯＳト
ランジスタＳＴが形成されており、そのドレイン拡散層
はビットコンタクトＢＣを介して図示しないビット線に
接続している。ＮＡＮＤ列の一方の端部にも図示しない
選択ＭＯＳトランジスタが形成されており、そのソース
拡散層はソース線Ｓに接続している。
【００４４】図１（ａ）の平面図に示す半導体不揮発性
記憶装置の等価回路図を図１（ｂ）に示す。メモリトラ
ンジスタ（ＭＴ１ａ，ＭＴ２ａ，ＭＴ３ａ，・・・）が
直列に接続されてＮＡＮＤ列を構成し、本ＮＡＮＤ列の
一方の端部には、当該ＮＡＮＤ列を選択するための選択
ＭＯＳトランジスタＳＴａが形成されており、そのドレ
イン拡散層はビットコンタクトＢＣａを介してビット線
ＢＬａに接続している。ＮＡＮＤ列の他方の端部にも図
示しない選択ＭＯＳトランジスタが形成されており、そ
のソース拡散層は副ソース線Ｓａを介して主ソース線Ｓ
に接続している。ビット線ＢＬａには選択ＭＯＳトラン
ジスタＳＴａ’により選択可能なメモリトランジスタＭ
Ｔ１ａ’などから構成される別のＮＡＮＤ列も接続して
いる。一方、メモリトランジスタ（ＭＴ１ｂ，ＭＴ２
ｂ，ＭＴ３ｂ，・・・）もまた直列に接続されてＮＡＮ
Ｄ列を構成し、本ＮＡＮＤ列の一方の端部には、当該Ｎ
ＡＮＤ列を選択するための選択ＭＯＳトランジスタＳＴ
ｂが形成されており、そのドレイン拡散層はビットコン
タクトＢＣｂを介してビット線ＢＬｂに接続され、ＮＡ
ＮＤ列の他方の端部に形成されて図示しない選択ＭＯＳ
トランジスタのソース拡散層は副ソース線Ｓｂを介して
主ソース線Ｓに接続している。
記憶装置の等価回路図を図１（ｂ）に示す。メモリトラ
ンジスタ（ＭＴ１ａ，ＭＴ２ａ，ＭＴ３ａ，・・・）が
直列に接続されてＮＡＮＤ列を構成し、本ＮＡＮＤ列の
一方の端部には、当該ＮＡＮＤ列を選択するための選択
ＭＯＳトランジスタＳＴａが形成されており、そのドレ
イン拡散層はビットコンタクトＢＣａを介してビット線
ＢＬａに接続している。ＮＡＮＤ列の他方の端部にも図
示しない選択ＭＯＳトランジスタが形成されており、そ
のソース拡散層は副ソース線Ｓａを介して主ソース線Ｓ
に接続している。ビット線ＢＬａには選択ＭＯＳトラン
ジスタＳＴａ’により選択可能なメモリトランジスタＭ
Ｔ１ａ’などから構成される別のＮＡＮＤ列も接続して
いる。一方、メモリトランジスタ（ＭＴ１ｂ，ＭＴ２
ｂ，ＭＴ３ｂ，・・・）もまた直列に接続されてＮＡＮ
Ｄ列を構成し、本ＮＡＮＤ列の一方の端部には、当該Ｎ
ＡＮＤ列を選択するための選択ＭＯＳトランジスタＳＴ
ｂが形成されており、そのドレイン拡散層はビットコン
タクトＢＣｂを介してビット線ＢＬｂに接続され、ＮＡ
ＮＤ列の他方の端部に形成されて図示しない選択ＭＯＳ
トランジスタのソース拡散層は副ソース線Ｓｂを介して
主ソース線Ｓに接続している。
【００４５】上記の半導体不揮発性記憶装置の製造方法
について、図１（ａ）中のＡ−Ａ’における断面図によ
り説明する。まず、図２（ａ）に示すように、ＮＡＮＤ
型フラッシュメモリのメモリセル部と周辺回路部等とを
分離するためのＰ型のウェル等が形成されている半導体
基板１０表面に、熱酸化法を用いて、フローティングゲ
ート型ＭＯＳトランジスタのトンネル絶縁膜とするゲー
ト絶縁膜２０を膜厚約１０ｎｍ程度形成する。その後、
例えば減圧ＣＶＤ（Chemical Vapor Deposition ）法等
により、膜厚約４００ｎｍ程度の不純物をドープしたポ
リシリコン膜を堆積させ、フローティングゲート用層３
０を形成し、次に例えば常圧ＣＶＤ法等によって酸化シ
リコンを膜を膜厚約１００ｎｍ程度に堆積させて、第１
の絶縁膜２１を形成する。
について、図１（ａ）中のＡ−Ａ’における断面図によ
り説明する。まず、図２（ａ）に示すように、ＮＡＮＤ
型フラッシュメモリのメモリセル部と周辺回路部等とを
分離するためのＰ型のウェル等が形成されている半導体
基板１０表面に、熱酸化法を用いて、フローティングゲ
ート型ＭＯＳトランジスタのトンネル絶縁膜とするゲー
ト絶縁膜２０を膜厚約１０ｎｍ程度形成する。その後、
例えば減圧ＣＶＤ（Chemical Vapor Deposition ）法等
により、膜厚約４００ｎｍ程度の不純物をドープしたポ
リシリコン膜を堆積させ、フローティングゲート用層３
０を形成し、次に例えば常圧ＣＶＤ法等によって酸化シ
リコンを膜を膜厚約１００ｎｍ程度に堆積させて、第１
の絶縁膜２１を形成する。
【００４６】次に、図２（ｂ）に示すように、フォトリ
ソグラフィ技術を用いて、第１の絶縁膜２１／フローテ
ィングゲート用層３０をパターニングして素子分離領域
の第１の絶縁膜２１／フローティングゲート用層３０を
除去し、ＳＡ−ＳＴＩセルの素子領域を覆う第１の絶縁
膜２１ａとフローティングゲート用層３０ａによるフロ
ーティングゲート用パッド部を形成する。なお、第１の
絶縁膜２１／フローティングゲート用層３０のパターニ
ング時に、素子分離領域のフローティングゲート用層３
０下の薄いゲート絶縁膜２０がエッチングされた状態と
なってもよい。
ソグラフィ技術を用いて、第１の絶縁膜２１／フローテ
ィングゲート用層３０をパターニングして素子分離領域
の第１の絶縁膜２１／フローティングゲート用層３０を
除去し、ＳＡ−ＳＴＩセルの素子領域を覆う第１の絶縁
膜２１ａとフローティングゲート用層３０ａによるフロ
ーティングゲート用パッド部を形成する。なお、第１の
絶縁膜２１／フローティングゲート用層３０のパターニ
ング時に、素子分離領域のフローティングゲート用層３
０下の薄いゲート絶縁膜２０がエッチングされた状態と
なってもよい。
【００４７】次に、例えば高温ＣＶＤ法（ＨＴＯ法）に
よる膜厚約１０ｎｍ程度のＨＴＯ膜２２と、このＨＴＯ
膜３１上の減圧ＣＶＤ法による膜厚約１０ｎｍ程度のＳ
ｉ3N4 などの組成の窒化シリコン膜２３とで構成される
第２の絶縁膜を形成する。ここで、第２の絶縁膜を構成
するＨＴＯ膜２２は、フラッシュメモリの動作時にフロ
ーティングゲートより電子が窒化シリコン膜２３に流れ
て、窒化シリコン膜２３中にトラップされて、メモリセ
ルが誤動作する現象を起こさないための、電子流阻止膜
となるものであり、メモリセルのデータ保持特性を向上
させることができる。一方、第２の絶縁膜を構成する窒
化シリコン膜２３は、後述する素子分離用溝Ｔ表面部の
酸化時に、フローティングゲート用パッド部のフローテ
ィングゲート用層３０の側壁の酸化を防止するための、
酸化防止膜となるものである。なお、第２の絶縁膜を構
成するＨＴＯ膜２２の代わりに、フローティングゲート
用パッド部のフローティングゲート用層３０を熱酸化し
て形成する熱酸化膜を用いてもよい。
よる膜厚約１０ｎｍ程度のＨＴＯ膜２２と、このＨＴＯ
膜３１上の減圧ＣＶＤ法による膜厚約１０ｎｍ程度のＳ
ｉ3N4 などの組成の窒化シリコン膜２３とで構成される
第２の絶縁膜を形成する。ここで、第２の絶縁膜を構成
するＨＴＯ膜２２は、フラッシュメモリの動作時にフロ
ーティングゲートより電子が窒化シリコン膜２３に流れ
て、窒化シリコン膜２３中にトラップされて、メモリセ
ルが誤動作する現象を起こさないための、電子流阻止膜
となるものであり、メモリセルのデータ保持特性を向上
させることができる。一方、第２の絶縁膜を構成する窒
化シリコン膜２３は、後述する素子分離用溝Ｔ表面部の
酸化時に、フローティングゲート用パッド部のフローテ
ィングゲート用層３０の側壁の酸化を防止するための、
酸化防止膜となるものである。なお、第２の絶縁膜を構
成するＨＴＯ膜２２の代わりに、フローティングゲート
用パッド部のフローティングゲート用層３０を熱酸化し
て形成する熱酸化膜を用いてもよい。
【００４８】次に、図２（ｃ）に示すように、フローテ
ィングゲート用パッド部（第１の絶縁膜２１ａおよびフ
ローティングゲート用層３０ａ）をマスクとして、異方
性プラズマエッチング、例えばＥＣＲ（Electron Cyclo
tron Resonance）プラズマエッチング装置を用い、窒化
シリコン膜２３、ＨＴＯ膜２２、ゲート絶縁膜２０をエ
ッチングする第１段階の異方性プラズマエッチングと、
その後半導体基板１０をエッチングして素子分離用溝
（トレンチ）Ｔを形成するための、第２段階の異方性プ
ラズマエッチングとの２段階の異方性プラズマエッチン
グにより、深さ約５００ｎｍ程度の浅いトレンチ３３を
形成する。なお、上述したＥＣＲエッチング装置による
２段階の異方性プラズマエッチングの条件としては、例
えば下記のようなものである。 〔第１段階の異方性プラズマエッチング条件〕 Ｃｌ2 ガス流量 ： ７５ ｓｃｃｍ 圧力 ： ０．４ Ｐａ マイクロ波パワー ： １２００ Ｗ ＲＦパワー ： ７０ Ｗ（２ＭＨｚ） 〔第２段階の異方性プラズマエッチング条件〕 ＨＢｒガス流量 ： １２０ ｓｃｃｍ Ｏ2 ガス流量 ： ４ ｓｃｃｍ 圧力 ： ０．５ Ｐａ マイクロ波パワー ： １２００ Ｗ ＲＦパワー ： ７０ Ｗ（２ＭＨｚ） なお、上述した素子分離用溝Ｔの形成は、異方性プラズ
マエッチングにより行われるので、第２の絶縁膜である
ＨＴＯ膜２２と窒化シリコン膜２３とが、フローティン
グゲート用パッド部（第１の絶縁膜２１ａおよびフロー
ティングゲート用層３０ａ）の側壁に残存した状態とな
る。
ィングゲート用パッド部（第１の絶縁膜２１ａおよびフ
ローティングゲート用層３０ａ）をマスクとして、異方
性プラズマエッチング、例えばＥＣＲ（Electron Cyclo
tron Resonance）プラズマエッチング装置を用い、窒化
シリコン膜２３、ＨＴＯ膜２２、ゲート絶縁膜２０をエ
ッチングする第１段階の異方性プラズマエッチングと、
その後半導体基板１０をエッチングして素子分離用溝
（トレンチ）Ｔを形成するための、第２段階の異方性プ
ラズマエッチングとの２段階の異方性プラズマエッチン
グにより、深さ約５００ｎｍ程度の浅いトレンチ３３を
形成する。なお、上述したＥＣＲエッチング装置による
２段階の異方性プラズマエッチングの条件としては、例
えば下記のようなものである。 〔第１段階の異方性プラズマエッチング条件〕 Ｃｌ2 ガス流量 ： ７５ ｓｃｃｍ 圧力 ： ０．４ Ｐａ マイクロ波パワー ： １２００ Ｗ ＲＦパワー ： ７０ Ｗ（２ＭＨｚ） 〔第２段階の異方性プラズマエッチング条件〕 ＨＢｒガス流量 ： １２０ ｓｃｃｍ Ｏ2 ガス流量 ： ４ ｓｃｃｍ 圧力 ： ０．５ Ｐａ マイクロ波パワー ： １２００ Ｗ ＲＦパワー ： ７０ Ｗ（２ＭＨｚ） なお、上述した素子分離用溝Ｔの形成は、異方性プラズ
マエッチングにより行われるので、第２の絶縁膜である
ＨＴＯ膜２２と窒化シリコン膜２３とが、フローティン
グゲート用パッド部（第１の絶縁膜２１ａおよびフロー
ティングゲート用層３０ａ）の側壁に残存した状態とな
る。
【００４９】次に、異方性プラズマエッチングによる素
子分離用溝Ｔ形成時のゲート絶縁膜や素子分離用溝Ｔ表
面部のダメージを除去するために、まず窒素雰囲気中で
の熱処理を行い、続いて熱酸化を行い、素子分離用溝Ｔ
表面に熱酸化膜である素子分離用溝被覆膜１２を形成す
る。この素子分離用溝被覆膜１２の膜厚は、素子分離用
溝Ｔ表面部における半導体基板１０と素子分離用溝被覆
膜１２との界面位置をフローティングゲート用層３０ａ
の側壁位置よりチャネル中央部側にする酸化膜厚、例え
ば約５０ｎｍとする。次に、イオン注入法を用い、例え
ばボロン（Ｂ）イオンをイオン注入して、素子分離領域
の素子分離用溝Ｔ底部にチャネル阻止層１１を形成す
る。
子分離用溝Ｔ形成時のゲート絶縁膜や素子分離用溝Ｔ表
面部のダメージを除去するために、まず窒素雰囲気中で
の熱処理を行い、続いて熱酸化を行い、素子分離用溝Ｔ
表面に熱酸化膜である素子分離用溝被覆膜１２を形成す
る。この素子分離用溝被覆膜１２の膜厚は、素子分離用
溝Ｔ表面部における半導体基板１０と素子分離用溝被覆
膜１２との界面位置をフローティングゲート用層３０ａ
の側壁位置よりチャネル中央部側にする酸化膜厚、例え
ば約５０ｎｍとする。次に、イオン注入法を用い、例え
ばボロン（Ｂ）イオンをイオン注入して、素子分離領域
の素子分離用溝Ｔ底部にチャネル阻止層１１を形成す
る。
【００５０】次に、図３（ｄ）に示すように、例えば、
ＴＥＯＳ（Tetraethylorthosilicate ）ガス等を用いた
減圧ＣＶＤ法により、膜厚約４００ｎｍ程度の酸化シリ
コン膜（ＴＥＯＳ膜）を堆積し、素子分離用溝Ｔ部やフ
ローティングゲート用層３０間を素子分離用層２４で埋
め込む。
ＴＥＯＳ（Tetraethylorthosilicate ）ガス等を用いた
減圧ＣＶＤ法により、膜厚約４００ｎｍ程度の酸化シリ
コン膜（ＴＥＯＳ膜）を堆積し、素子分離用溝Ｔ部やフ
ローティングゲート用層３０間を素子分離用層２４で埋
め込む。
【００５１】次に、図３（ｅ）に示すように、素子分離
用層２４と、フローティングゲート用パッド部の第１の
絶縁膜２１ａおよびフローティングゲート用パッド部側
壁のＨＴＯ膜２２と窒化シリコン膜２３を、例えばマグ
ネトロン型ＲＩＥ（反応性イオンエッチング）装置を用
いてエッチバックし、素子分離用層２４の表面位置がフ
ローティングゲート用層３０ａの膜厚の中央より下方
で、ゲート絶縁膜２０ａよりは上方の位置にくる状態と
する。なお、上述したマグネトロン型ＲＩＥ装置による
エッチバック条件としては、例えば下記のようなもので
ある。 〔素子分離用層２４等のエッチバック条件〕 ＣＨＦ3 ガス流量 ： ３０ ｓｃｃｍ ＣＦ4 ガス流量 ： ５０ ｓｃｃｍ Ａｒガス流量 ： １００ ｓｃｃｍ 圧力 ： ２４０ Ｐａ ＲＦパワー ： ５００ Ｗ（１３．５６ＭＨｚ）
用層２４と、フローティングゲート用パッド部の第１の
絶縁膜２１ａおよびフローティングゲート用パッド部側
壁のＨＴＯ膜２２と窒化シリコン膜２３を、例えばマグ
ネトロン型ＲＩＥ（反応性イオンエッチング）装置を用
いてエッチバックし、素子分離用層２４の表面位置がフ
ローティングゲート用層３０ａの膜厚の中央より下方
で、ゲート絶縁膜２０ａよりは上方の位置にくる状態と
する。なお、上述したマグネトロン型ＲＩＥ装置による
エッチバック条件としては、例えば下記のようなもので
ある。 〔素子分離用層２４等のエッチバック条件〕 ＣＨＦ3 ガス流量 ： ３０ ｓｃｃｍ ＣＦ4 ガス流量 ： ５０ ｓｃｃｍ Ａｒガス流量 ： １００ ｓｃｃｍ 圧力 ： ２４０ Ｐａ ＲＦパワー ： ５００ Ｗ（１３．５６ＭＨｚ）
【００５２】次に、図３（ｆ）に示すように、例えば高
温ＣＶＤ法により形成する、膜厚約６ｎｍ程度のＨＴＯ
膜と、減圧ＣＶＤ法で形成する、膜厚約８ｎｍ程度の窒
化シリコン膜と、熱酸化法により、上記窒化シリコン膜
を酸化して形成する、膜厚約６ｎｍ程度の酸化シリコン
膜とで構成するＯＮＯ膜（酸化膜−窒化膜−酸化膜の積
層絶縁膜）により中間絶縁膜を形成する。次に、図面は
省略するが、フォトリソグラフィ技術を用いて、フロー
ティングゲート用パッド部のメモリセル部以外の中間絶
縁膜を除去する。次に、中間絶縁膜の上面を被覆して、
例えばポリシリコンからなる下側コントロールゲート３
１ａおよびタングステンシリサイドの上側コントロール
ゲート３１ｂからなるポリサイド構造のコントロールゲ
ート（ワード線）３１を形成し、コントロールゲートを
マスク３１としてフローティングゲート用層３０ａおよ
び中間絶縁膜をエッチングし、パターン加工されたフロ
ーティングゲート３０ｂおよび中間絶縁膜２５ａとす
る。
温ＣＶＤ法により形成する、膜厚約６ｎｍ程度のＨＴＯ
膜と、減圧ＣＶＤ法で形成する、膜厚約８ｎｍ程度の窒
化シリコン膜と、熱酸化法により、上記窒化シリコン膜
を酸化して形成する、膜厚約６ｎｍ程度の酸化シリコン
膜とで構成するＯＮＯ膜（酸化膜−窒化膜−酸化膜の積
層絶縁膜）により中間絶縁膜を形成する。次に、図面は
省略するが、フォトリソグラフィ技術を用いて、フロー
ティングゲート用パッド部のメモリセル部以外の中間絶
縁膜を除去する。次に、中間絶縁膜の上面を被覆して、
例えばポリシリコンからなる下側コントロールゲート３
１ａおよびタングステンシリサイドの上側コントロール
ゲート３１ｂからなるポリサイド構造のコントロールゲ
ート（ワード線）３１を形成し、コントロールゲートを
マスク３１としてフローティングゲート用層３０ａおよ
び中間絶縁膜をエッチングし、パターン加工されたフロ
ーティングゲート３０ｂおよび中間絶縁膜２５ａとす
る。
【００５３】その後は、選択ＭＯＳトランジスタ部のゲ
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりＮＡＮＤ型フラッシュメモリの周辺回路部のＭ
ＯＳトランジスタを形成し、さらに例えばＣＶＤ法によ
り酸化シリコンの層間絶縁膜を形成し、コンタクトホー
ルの開口、配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、ＳＡ−ＳＴＩセルを用いた
ＮＡＮＤ型フラッシュメモリとする。
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりＮＡＮＤ型フラッシュメモリの周辺回路部のＭ
ＯＳトランジスタを形成し、さらに例えばＣＶＤ法によ
り酸化シリコンの層間絶縁膜を形成し、コンタクトホー
ルの開口、配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、ＳＡ−ＳＴＩセルを用いた
ＮＡＮＤ型フラッシュメモリとする。
【００５４】上述したＮＡＮＤ型フラッシュメモリの製
造方法においては、図３（ｆ）のＰ部の拡大図である図
４に示すように、素子分離用溝Ｔ上部における素子分離
用溝被覆膜１２と半導体基板１０との界面の位置が、フ
ローティングゲート３０ｂの端部の位置よりチャネルの
中央部側となっているために、従来例の説明で使用した
図１９（ｂ）のような書き込みが行われたメモリセルの
読み出し時にチャネル幅の周辺における表面電位が低下
がなく、従ってソースとドレイン間には電流が流れず、
正常なメモリセル動作をする。これにより、品質の高
い、高集積化した半導体不揮発性記憶装置を製造するこ
とが可能となる。図面中、Ｘは素子分離用溝被覆膜１２
を形成する前の素子分離用溝Ｔ側壁面の位置を示す。
造方法においては、図３（ｆ）のＰ部の拡大図である図
４に示すように、素子分離用溝Ｔ上部における素子分離
用溝被覆膜１２と半導体基板１０との界面の位置が、フ
ローティングゲート３０ｂの端部の位置よりチャネルの
中央部側となっているために、従来例の説明で使用した
図１９（ｂ）のような書き込みが行われたメモリセルの
読み出し時にチャネル幅の周辺における表面電位が低下
がなく、従ってソースとドレイン間には電流が流れず、
正常なメモリセル動作をする。これにより、品質の高
い、高集積化した半導体不揮発性記憶装置を製造するこ
とが可能となる。図面中、Ｘは素子分離用溝被覆膜１２
を形成する前の素子分離用溝Ｔ側壁面の位置を示す。
【００５５】また、このメモリセルにおけるフローティ
ングゲートの容量結合比Ｒは、Ｒ＝Ｃ2 ／（Ｃ1 ＋Ｃ2
）≒（１＋（Ｗ1 ／（Ｗ1 ＋２（ΔＷ1 ＋Ｈ1 ）））
ｄ2 ／ｄ1 ）-1となるので、素子分離用溝被覆膜１２を
厚くすることで容量結合比Ｒの向上が可能となる。ここ
で、Ｃ1 はフローティングゲート３０ｂと半導体基板１
０間の容量、Ｃ2 はフローティングゲート３０ｂとコン
トロールゲート３１間の容量、ｄ1 はゲート絶縁膜２０
ａの膜厚、ｄ2 は中間絶縁膜２５ａの等価酸化膜厚、Ｗ
1 は図３（ｆ）に示すメモリセルのチャネル幅、Ｈ1 は
図３（ｆ）に示す下側コントロールゲート３１ａと対向
するフローティングゲート３０ｂの側壁の長さ、ΔＷ1
は図４に示すオフセット幅である。
ングゲートの容量結合比Ｒは、Ｒ＝Ｃ2 ／（Ｃ1 ＋Ｃ2
）≒（１＋（Ｗ1 ／（Ｗ1 ＋２（ΔＷ1 ＋Ｈ1 ）））
ｄ2 ／ｄ1 ）-1となるので、素子分離用溝被覆膜１２を
厚くすることで容量結合比Ｒの向上が可能となる。ここ
で、Ｃ1 はフローティングゲート３０ｂと半導体基板１
０間の容量、Ｃ2 はフローティングゲート３０ｂとコン
トロールゲート３１間の容量、ｄ1 はゲート絶縁膜２０
ａの膜厚、ｄ2 は中間絶縁膜２５ａの等価酸化膜厚、Ｗ
1 は図３（ｆ）に示すメモリセルのチャネル幅、Ｈ1 は
図３（ｆ）に示す下側コントロールゲート３１ａと対向
するフローティングゲート３０ｂの側壁の長さ、ΔＷ1
は図４に示すオフセット幅である。
【００５６】第２実施形態 本実施形態は、第１実施形態と同様、ＳＡ−ＳＴＩセル
を用いたＮＡＮＤ型フラッシュメモリである半導体不揮
発性記憶装置の製造方法に本発明を適用した形態であ
る。本実施形態にかかる半導体不揮発性記憶装置の平面
図および等価回路図は、図１（ａ）および（ｂ）に示す
第１実施形態の平面図および等価回路図と同様である。
を用いたＮＡＮＤ型フラッシュメモリである半導体不揮
発性記憶装置の製造方法に本発明を適用した形態であ
る。本実施形態にかかる半導体不揮発性記憶装置の平面
図および等価回路図は、図１（ａ）および（ｂ）に示す
第１実施形態の平面図および等価回路図と同様である。
【００５７】本実施形態にかかる半導体不揮発性記憶装
置の製造方法について説明する。まず、図５（ａ）に示
すように、ＮＡＮＤ型フラッシュメモリのメモリセル部
と周辺回路部等とを分離するためのＰ型のウェル等が形
成されている半導体基板１０表面に、熱酸化法を用い
て、フローティングゲート型ＭＯＳトランジスタのトン
ネル絶縁膜とするゲート絶縁膜２０を膜厚約１０ｎｍ程
度形成する。その後、例えば減圧ＣＶＤ法等により、膜
厚約４００ｎｍ程度の不純物をドープしたポリシリコン
膜を堆積させ、フローティングゲート用層３０を形成
し、次に例えば常圧ＣＶＤ法等によって酸化シリコンを
膜を膜厚約２００ｎｍ程度に堆積させて、第１の絶縁膜
２１を形成する。
置の製造方法について説明する。まず、図５（ａ）に示
すように、ＮＡＮＤ型フラッシュメモリのメモリセル部
と周辺回路部等とを分離するためのＰ型のウェル等が形
成されている半導体基板１０表面に、熱酸化法を用い
て、フローティングゲート型ＭＯＳトランジスタのトン
ネル絶縁膜とするゲート絶縁膜２０を膜厚約１０ｎｍ程
度形成する。その後、例えば減圧ＣＶＤ法等により、膜
厚約４００ｎｍ程度の不純物をドープしたポリシリコン
膜を堆積させ、フローティングゲート用層３０を形成
し、次に例えば常圧ＣＶＤ法等によって酸化シリコンを
膜を膜厚約２００ｎｍ程度に堆積させて、第１の絶縁膜
２１を形成する。
【００５８】次に、図５（ｂ）に示すように、フォトリ
ソグラフィ技術を用いて、第１の絶縁膜２１／フローテ
ィングゲート用層３０をパターニングして素子分離領域
の第１の絶縁膜２１／フローティングゲート用層３０を
除去し、ＳＡ−ＳＴＩセルの素子領域を覆う第１の絶縁
膜２１ａとフローティングゲート用層３０ａによるフロ
ーティングゲート用パッド部を形成する。なお、第１の
絶縁膜２１／フローティングゲート用層３０のパターニ
ング時に、素子分離領域のフローティングゲート用層３
０下の薄いゲート絶縁膜２０がエッチングされた状態と
なってもよい。
ソグラフィ技術を用いて、第１の絶縁膜２１／フローテ
ィングゲート用層３０をパターニングして素子分離領域
の第１の絶縁膜２１／フローティングゲート用層３０を
除去し、ＳＡ−ＳＴＩセルの素子領域を覆う第１の絶縁
膜２１ａとフローティングゲート用層３０ａによるフロ
ーティングゲート用パッド部を形成する。なお、第１の
絶縁膜２１／フローティングゲート用層３０のパターニ
ング時に、素子分離領域のフローティングゲート用層３
０下の薄いゲート絶縁膜２０がエッチングされた状態と
なってもよい。
【００５９】次に、フローティングゲート用パッド部の
フローティングゲート用層３０ａの側壁に、例えば熱酸
化法による膜厚約５０ｎｍ程度の熱酸化膜を形成し、第
２の絶縁膜２６とする。上述した熱酸化で、フローティ
ングゲート用層３０ａの上面も酸化が進むが、フローテ
ィングゲート用層３０ａ表面には、約２００ｎｍ程度の
第１の絶縁膜２１ａが形成されているため、フローティ
ングゲート用層３０ａの膜厚の減少は無視できる。な
お、このフローティングゲート用パッド部のフローティ
ングゲート用層３０ａの側壁に形成する第２の絶縁膜２
６は、ＨＴＯ法によって堆積するＨＴＯ膜であってもよ
い。
フローティングゲート用層３０ａの側壁に、例えば熱酸
化法による膜厚約５０ｎｍ程度の熱酸化膜を形成し、第
２の絶縁膜２６とする。上述した熱酸化で、フローティ
ングゲート用層３０ａの上面も酸化が進むが、フローテ
ィングゲート用層３０ａ表面には、約２００ｎｍ程度の
第１の絶縁膜２１ａが形成されているため、フローティ
ングゲート用層３０ａの膜厚の減少は無視できる。な
お、このフローティングゲート用パッド部のフローティ
ングゲート用層３０ａの側壁に形成する第２の絶縁膜２
６は、ＨＴＯ法によって堆積するＨＴＯ膜であってもよ
い。
【００６０】次に、図５（ｃ）に示すように、フローテ
ィングゲート用層３０ａの側壁に第２の絶縁膜２６が形
成されたフローティングゲート用パッド部をマスクとし
て、半導体基板１０の表面部に素子分離用溝Ｔを形成す
る。この素子分離用溝Ｔの形成は、例えばシリコンと酸
化膜のエッチング選択比の比較的大きい平行平板型プラ
ズマエッチング装置により、まず始めにエッチングガス
圧力を大きくする等による等方性エッチング条件での等
方性プラズマエッチングを行い、素子分離用溝Ｔ上部の
側壁位置を、フローティングゲート用層３０ａの側壁の
第２の絶縁膜２６表面位置より約５０ｎｍほどメモリセ
ルのチャネル中央部側にくるようにし、その後エッチン
グガス圧力を低くする等による異方性エッチング条件で
の異方性プラズマエッチングにより半導体基板１０のエ
ッチングを継続し、約５００ｎｍ程度の浅い素子分離用
溝Ｔを形成する。なお、上述の横方向へもエッチングを
行う素子分離用溝Ｔの形成は、異方性プラズマエッチン
グ後に等方性プラズマエッチングを行って形成しても、
又等方性プラズマエッチングのみで形成してもよい。
ィングゲート用層３０ａの側壁に第２の絶縁膜２６が形
成されたフローティングゲート用パッド部をマスクとし
て、半導体基板１０の表面部に素子分離用溝Ｔを形成す
る。この素子分離用溝Ｔの形成は、例えばシリコンと酸
化膜のエッチング選択比の比較的大きい平行平板型プラ
ズマエッチング装置により、まず始めにエッチングガス
圧力を大きくする等による等方性エッチング条件での等
方性プラズマエッチングを行い、素子分離用溝Ｔ上部の
側壁位置を、フローティングゲート用層３０ａの側壁の
第２の絶縁膜２６表面位置より約５０ｎｍほどメモリセ
ルのチャネル中央部側にくるようにし、その後エッチン
グガス圧力を低くする等による異方性エッチング条件で
の異方性プラズマエッチングにより半導体基板１０のエ
ッチングを継続し、約５００ｎｍ程度の浅い素子分離用
溝Ｔを形成する。なお、上述の横方向へもエッチングを
行う素子分離用溝Ｔの形成は、異方性プラズマエッチン
グ後に等方性プラズマエッチングを行って形成しても、
又等方性プラズマエッチングのみで形成してもよい。
【００６１】次に、熱酸化法により素子分離用溝Ｔ表面
を酸化し、素子分離用溝Ｔ表面に膜厚約２０ｎｍ程度の
熱酸化膜である素子分離用溝被覆膜１２を形成する。そ
の後、イオン注入法を用い、例えばボロン（Ｂ）イオン
をイオン注入して、素子分離領域の素子分離用溝Ｔ底部
にチャネル阻止層１１を形成する。
を酸化し、素子分離用溝Ｔ表面に膜厚約２０ｎｍ程度の
熱酸化膜である素子分離用溝被覆膜１２を形成する。そ
の後、イオン注入法を用い、例えばボロン（Ｂ）イオン
をイオン注入して、素子分離領域の素子分離用溝Ｔ底部
にチャネル阻止層１１を形成する。
【００６２】次に、図６（ｄ）に示すように、例えば、
ＴＥＯＳガス等を用いた減圧ＣＶＤ法により、膜厚約４
００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）を堆積
し、素子分離用溝Ｔ部やフローティングゲート用層３０
間を素子分離用層２４で埋め込む。
ＴＥＯＳガス等を用いた減圧ＣＶＤ法により、膜厚約４
００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）を堆積
し、素子分離用溝Ｔ部やフローティングゲート用層３０
間を素子分離用層２４で埋め込む。
【００６３】次に、図６（ｅ）に示すように、素子分離
用層２４と、フローティングゲート用パッド部の第１の
絶縁膜２１ａおよびフローティングゲート用パッド部側
壁の第２の絶縁膜２６を、例えばマグネトロン型ＲＩＥ
装置を用いた、第１実施形態と同様なエッチバック条件
でエッチバックし、素子分離用層２４の表面位置がフロ
ーティングゲート用層３０ａの膜厚の中央より下方で、
ゲート絶縁膜２０ａよりは上方の位置にくる状態とす
る。
用層２４と、フローティングゲート用パッド部の第１の
絶縁膜２１ａおよびフローティングゲート用パッド部側
壁の第２の絶縁膜２６を、例えばマグネトロン型ＲＩＥ
装置を用いた、第１実施形態と同様なエッチバック条件
でエッチバックし、素子分離用層２４の表面位置がフロ
ーティングゲート用層３０ａの膜厚の中央より下方で、
ゲート絶縁膜２０ａよりは上方の位置にくる状態とす
る。
【００６４】次に、図６（ｆ）に示すように、例えば高
温ＣＶＤ法により形成する、膜厚約６ｎｍ程度のＨＴＯ
膜と、減圧ＣＶＤ法で形成する、膜厚約８ｎｍ程度の窒
化シリコン膜と、熱酸化法により、上記窒化シリコン膜
を酸化して形成する、膜厚約６ｎｍ程度の酸化シリコン
膜とで構成するＯＮＯ膜（酸化膜−窒化膜−酸化膜の積
層絶縁膜）により中間絶縁膜を形成する。次に、図面は
省略するが、フォトリソグラフィ技術を用いて、フロー
ティングゲート用パッド部のメモリセル部以外の中間絶
縁膜を除去する。次に、中間絶縁膜の上面を被覆して、
例えばポリシリコンからなる下側コントロールゲート３
１ａおよびタングステンシリサイドの上側コントロール
ゲート３１ｂからなるポリサイド構造のコントロールゲ
ート（ワード線）３１を形成し、コントロールゲートを
マスク３１としてフローティングゲート用層３０ａおよ
び中間絶縁膜をエッチングして、パターン加工されたフ
ローティングゲート３０ｂおよび中間絶縁膜２５ａとす
る。
温ＣＶＤ法により形成する、膜厚約６ｎｍ程度のＨＴＯ
膜と、減圧ＣＶＤ法で形成する、膜厚約８ｎｍ程度の窒
化シリコン膜と、熱酸化法により、上記窒化シリコン膜
を酸化して形成する、膜厚約６ｎｍ程度の酸化シリコン
膜とで構成するＯＮＯ膜（酸化膜−窒化膜−酸化膜の積
層絶縁膜）により中間絶縁膜を形成する。次に、図面は
省略するが、フォトリソグラフィ技術を用いて、フロー
ティングゲート用パッド部のメモリセル部以外の中間絶
縁膜を除去する。次に、中間絶縁膜の上面を被覆して、
例えばポリシリコンからなる下側コントロールゲート３
１ａおよびタングステンシリサイドの上側コントロール
ゲート３１ｂからなるポリサイド構造のコントロールゲ
ート（ワード線）３１を形成し、コントロールゲートを
マスク３１としてフローティングゲート用層３０ａおよ
び中間絶縁膜をエッチングして、パターン加工されたフ
ローティングゲート３０ｂおよび中間絶縁膜２５ａとす
る。
【００６５】その後は、選択ＭＯＳトランジスタ部のゲ
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりＮＡＮＤ型フラッシュメモリの周辺回路部のＭ
ＯＳトランジスタを形成し、さらに例えばＣＶＤ法によ
り酸化シリコンの層間絶縁膜を形成し、コンタクトホー
ルの開口、配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、ＳＡ−ＳＴＩセルを用いた
ＮＡＮＤ型フラッシュメモリとする。
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりＮＡＮＤ型フラッシュメモリの周辺回路部のＭ
ＯＳトランジスタを形成し、さらに例えばＣＶＤ法によ
り酸化シリコンの層間絶縁膜を形成し、コンタクトホー
ルの開口、配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、ＳＡ−ＳＴＩセルを用いた
ＮＡＮＤ型フラッシュメモリとする。
【００６６】上述したＮＡＮＤ型フラッシュメモリの製
造方法においては、図６（ｆ）のＱ部の拡大図である図
７に示すように、素子分離用溝Ｔ上部における素子分離
用溝被覆膜１２と半導体基板１０との界面の位置が、フ
ローティングゲート３０ｂの端部の位置よりチャネルの
中央部側となっているために、従来例の説明で使用した
図１９（ｂ）のような書き込みが行われたメモリセルの
読み出し時にチャネル幅の周辺における表面電位が低下
がなく、従ってソースとドレイン間には電流が流れず、
正常なメモリセル動作をする。これにより、品質の高
い、高集積化した半導体不揮発性記憶装置を製造するこ
とが可能となる。図面中、Ｘは素子分離用溝被覆膜１２
を形成する前の素子分離用溝Ｔ側壁面の位置を示す。
造方法においては、図６（ｆ）のＱ部の拡大図である図
７に示すように、素子分離用溝Ｔ上部における素子分離
用溝被覆膜１２と半導体基板１０との界面の位置が、フ
ローティングゲート３０ｂの端部の位置よりチャネルの
中央部側となっているために、従来例の説明で使用した
図１９（ｂ）のような書き込みが行われたメモリセルの
読み出し時にチャネル幅の周辺における表面電位が低下
がなく、従ってソースとドレイン間には電流が流れず、
正常なメモリセル動作をする。これにより、品質の高
い、高集積化した半導体不揮発性記憶装置を製造するこ
とが可能となる。図面中、Ｘは素子分離用溝被覆膜１２
を形成する前の素子分離用溝Ｔ側壁面の位置を示す。
【００６７】また、このメモリセルにおけるフローティ
ングゲートの容量結合比Ｒは、Ｒ＝Ｃ2 ／（Ｃ1 ＋Ｃ2
）≒（１＋（Ｗ1 ／（Ｗ1 ＋２（ΔＷ1 ＋Ｈ1 ）））
ｄ2 ／ｄ1 ）-1となるので、素子分離用溝Ｔの横方向へ
のエッチングを増加させることで容量結合比Ｒの向上が
可能となる。ここで、Ｃ1 はフローティングゲート３０
ｂと半導体基板１０間の容量、Ｃ2 はフローティングゲ
ート３０ｂとコントロールゲート３１間の容量、ｄ1 は
ゲート絶縁膜２０ａの膜厚、ｄ2 は中間絶縁膜２５ａの
等価酸化膜厚、Ｗ2 は図６（ｆ）に示すメモリセルのチ
ャネル幅、Ｈ2 は図６（ｆ）に示す下側コントロールゲ
ート３１ａと対向するフローティングゲート３０ｂの側
壁の長さ、ΔＷ2 は図７に示すオフセット幅である。
ングゲートの容量結合比Ｒは、Ｒ＝Ｃ2 ／（Ｃ1 ＋Ｃ2
）≒（１＋（Ｗ1 ／（Ｗ1 ＋２（ΔＷ1 ＋Ｈ1 ）））
ｄ2 ／ｄ1 ）-1となるので、素子分離用溝Ｔの横方向へ
のエッチングを増加させることで容量結合比Ｒの向上が
可能となる。ここで、Ｃ1 はフローティングゲート３０
ｂと半導体基板１０間の容量、Ｃ2 はフローティングゲ
ート３０ｂとコントロールゲート３１間の容量、ｄ1 は
ゲート絶縁膜２０ａの膜厚、ｄ2 は中間絶縁膜２５ａの
等価酸化膜厚、Ｗ2 は図６（ｆ）に示すメモリセルのチ
ャネル幅、Ｈ2 は図６（ｆ）に示す下側コントロールゲ
ート３１ａと対向するフローティングゲート３０ｂの側
壁の長さ、ΔＷ2 は図７に示すオフセット幅である。
【００６８】第３実施形態 本実施形態は、第１実施形態と同様、ＳＡ−ＳＴＩセル
を用いたＮＡＮＤ型フラッシュメモリである半導体不揮
発性記憶装置の製造方法に本発明を適用した形態であ
る。図８（ａ）はその平面図である。トレンチ型の素子
分離絶縁膜ＴＩで分離されたシリコン半導体基板の活性
領域と、ワード線となるコントロールゲートＣＧとが交
差する領域において、コントロールゲートＣＧとシリコ
ン半導体基板のチャネル形成領域の間に絶縁膜に被覆さ
れたフローティングゲートＦＧが形成されている。ま
た、コントロールゲートＣＧの両側部の基板中にはソー
ス・ドレイン拡散層ＳＤが形成されている。コントロー
ルゲートＣＧと半導体基板１０中のチャネル形成領域の
間に絶縁膜に被覆されたフローティングゲートＦＧを有
する電界効果トランジスタであるメモリトランジスタＭ
Ｔが複数個直列に接続され、ＮＡＮＤ列を構成してい
る。ＮＡＮＤ列の一方の端部には、当該ＮＡＮＤ列を選
択するための選択ＭＯＳトランジスタＳＴが形成されて
おり、そのドレイン拡散層はビットコンタクトＢＣを介
して図示しないビット線に接続している。ＮＡＮＤ列の
一方の端部にも図示しない選択ＭＯＳトランジスタが形
成されており、そのソース拡散層はソース線Ｓに接続し
ている。
を用いたＮＡＮＤ型フラッシュメモリである半導体不揮
発性記憶装置の製造方法に本発明を適用した形態であ
る。図８（ａ）はその平面図である。トレンチ型の素子
分離絶縁膜ＴＩで分離されたシリコン半導体基板の活性
領域と、ワード線となるコントロールゲートＣＧとが交
差する領域において、コントロールゲートＣＧとシリコ
ン半導体基板のチャネル形成領域の間に絶縁膜に被覆さ
れたフローティングゲートＦＧが形成されている。ま
た、コントロールゲートＣＧの両側部の基板中にはソー
ス・ドレイン拡散層ＳＤが形成されている。コントロー
ルゲートＣＧと半導体基板１０中のチャネル形成領域の
間に絶縁膜に被覆されたフローティングゲートＦＧを有
する電界効果トランジスタであるメモリトランジスタＭ
Ｔが複数個直列に接続され、ＮＡＮＤ列を構成してい
る。ＮＡＮＤ列の一方の端部には、当該ＮＡＮＤ列を選
択するための選択ＭＯＳトランジスタＳＴが形成されて
おり、そのドレイン拡散層はビットコンタクトＢＣを介
して図示しないビット線に接続している。ＮＡＮＤ列の
一方の端部にも図示しない選択ＭＯＳトランジスタが形
成されており、そのソース拡散層はソース線Ｓに接続し
ている。
【００６９】図８（ａ）の平面図に示す半導体不揮発性
記憶装置の等価回路図を図８（ｂ）に示す。メモリトラ
ンジスタ（ＭＴ１ａ，ＭＴ２ａ，ＭＴ３ａ，・・・）が
直列に接続されてＮＡＮＤ列を構成し、本ＮＡＮＤ列の
一方の端部には、当該ＮＡＮＤ列を選択するための選択
ＭＯＳトランジスタＳＴａが形成されており、そのドレ
イン拡散層はビットコンタクトＢＣａを介してビット線
ＢＬａに接続している。ＮＡＮＤ列の他方の端部にも図
示しない選択ＭＯＳトランジスタが形成されており、そ
のソース拡散層は副ソース線Ｓａを介して主ソース線Ｓ
に接続している。ビット線ＢＬａには選択ＭＯＳトラン
ジスタＳＴａ’により選択可能なメモリトランジスタＭ
Ｔ１ａ’などから構成される別のＮＡＮＤ列も接続して
いる。一方、メモリトランジスタ（ＭＴ１ｂ，ＭＴ２
ｂ，ＭＴ３ｂ，・・・）もまた直列に接続されてＮＡＮ
Ｄ列を構成し、本ＮＡＮＤ列の一方の端部には、当該Ｎ
ＡＮＤ列を選択するための選択ＭＯＳトランジスタＳＴ
ｂが形成されており、そのドレイン拡散層はビットコン
タクトＢＣｂを介してビット線ＢＬｂに接続され、ＮＡ
ＮＤ列の他方の端部に形成されて図示しない選択ＭＯＳ
トランジスタのソース拡散層は副ソース線Ｓｂを介して
主ソース線Ｓに接続している。
記憶装置の等価回路図を図８（ｂ）に示す。メモリトラ
ンジスタ（ＭＴ１ａ，ＭＴ２ａ，ＭＴ３ａ，・・・）が
直列に接続されてＮＡＮＤ列を構成し、本ＮＡＮＤ列の
一方の端部には、当該ＮＡＮＤ列を選択するための選択
ＭＯＳトランジスタＳＴａが形成されており、そのドレ
イン拡散層はビットコンタクトＢＣａを介してビット線
ＢＬａに接続している。ＮＡＮＤ列の他方の端部にも図
示しない選択ＭＯＳトランジスタが形成されており、そ
のソース拡散層は副ソース線Ｓａを介して主ソース線Ｓ
に接続している。ビット線ＢＬａには選択ＭＯＳトラン
ジスタＳＴａ’により選択可能なメモリトランジスタＭ
Ｔ１ａ’などから構成される別のＮＡＮＤ列も接続して
いる。一方、メモリトランジスタ（ＭＴ１ｂ，ＭＴ２
ｂ，ＭＴ３ｂ，・・・）もまた直列に接続されてＮＡＮ
Ｄ列を構成し、本ＮＡＮＤ列の一方の端部には、当該Ｎ
ＡＮＤ列を選択するための選択ＭＯＳトランジスタＳＴ
ｂが形成されており、そのドレイン拡散層はビットコン
タクトＢＣｂを介してビット線ＢＬｂに接続され、ＮＡ
ＮＤ列の他方の端部に形成されて図示しない選択ＭＯＳ
トランジスタのソース拡散層は副ソース線Ｓｂを介して
主ソース線Ｓに接続している。
【００７０】上記の半導体不揮発性記憶装置の図８
（ａ）中のＡ−Ａ’における断面図を図９（ａ）に、Ｂ
−Ｂ’における断面図を図９（ｂ）に示す。図９（ａ）
に示すように、トレンチ型の素子分離絶縁膜２４ａによ
り分離された半導体基板１０の活性領域上に、例えば薄
膜の酸化シリコンからなるゲート絶縁膜（トンネル絶縁
膜）２０ａが形成されており、その上層に例えばポリシ
リコンからなるフローティングゲート３３ａが形成され
ている。ここで、フローティングゲート３３ａは、少な
くとも対向する２つの端部が、当該端部間よりも高く形
成された形状となっている。さらにフローティングゲー
ト３３ａの上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸
化膜の積層絶縁膜）からなる中間絶縁膜２５ａが形成さ
れている。中間絶縁膜２５ａの上面を被覆して、例えば
ポリシリコンからなるコントロールゲート（ワード線）
３１が形成されている。また、図９（ｂ）に示すよう
に、コントロールゲート３１の両側部の半導体基板１０
中にはソース・ドレイン拡散層１３が形成されている。
これによりコントロールゲート３１と、半導体基板１０
中のチャネル形成領域との間に絶縁膜に被覆されたフロ
ーティングゲート３０ｂを有する電界効果トランジスタ
を構成する。各トランジスタはＮＡＮＤ型に直列接続さ
れ、ＮＡＮＤストリングを構成する。
（ａ）中のＡ−Ａ’における断面図を図９（ａ）に、Ｂ
−Ｂ’における断面図を図９（ｂ）に示す。図９（ａ）
に示すように、トレンチ型の素子分離絶縁膜２４ａによ
り分離された半導体基板１０の活性領域上に、例えば薄
膜の酸化シリコンからなるゲート絶縁膜（トンネル絶縁
膜）２０ａが形成されており、その上層に例えばポリシ
リコンからなるフローティングゲート３３ａが形成され
ている。ここで、フローティングゲート３３ａは、少な
くとも対向する２つの端部が、当該端部間よりも高く形
成された形状となっている。さらにフローティングゲー
ト３３ａの上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸
化膜の積層絶縁膜）からなる中間絶縁膜２５ａが形成さ
れている。中間絶縁膜２５ａの上面を被覆して、例えば
ポリシリコンからなるコントロールゲート（ワード線）
３１が形成されている。また、図９（ｂ）に示すよう
に、コントロールゲート３１の両側部の半導体基板１０
中にはソース・ドレイン拡散層１３が形成されている。
これによりコントロールゲート３１と、半導体基板１０
中のチャネル形成領域との間に絶縁膜に被覆されたフロ
ーティングゲート３０ｂを有する電界効果トランジスタ
を構成する。各トランジスタはＮＡＮＤ型に直列接続さ
れ、ＮＡＮＤストリングを構成する。
【００７１】上記のＮＡＮＤストリングの一方の端部に
は、例えばメモリセルにおけるコントロールゲート３１
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびＮＡＮＤストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜２８に被覆されている。層間絶縁膜
２８には選択トランジスタのドレイン拡散層１３’に達
するビットコンタクトホールＢＣが開口されており、埋
め込み電極３４を介して例えばアルミニウムからなるビ
ット線３５に接続している。また、上記のＮＡＮＤスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板１
０中に拡散層として形成されているソース線に接続して
いる。
は、例えばメモリセルにおけるコントロールゲート３１
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびＮＡＮＤストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜２８に被覆されている。層間絶縁膜
２８には選択トランジスタのドレイン拡散層１３’に達
するビットコンタクトホールＢＣが開口されており、埋
め込み電極３４を介して例えばアルミニウムからなるビ
ット線３５に接続している。また、上記のＮＡＮＤスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板１
０中に拡散層として形成されているソース線に接続して
いる。
【００７２】上記の半導体不揮発性記憶装置において、
図９（ａ）に示すように、素子分離領域はチャネル幅方
向のフローティングゲートの端部に自己整合的に形成し
た素子分離用溝（トレンチ）を用いる素子分離法、いわ
ゆるトレンチ素子分離（ＳＡ−ＳＴＩ）法で形成された
ものであり、高集積化に適した構造となっている。ま
た、フローティングゲート３３ａが、少なくとも対向す
る２つの端部が、当該端部間よりも高く形成された形状
となっており、従来の形状のフローティングゲートより
もコントロールゲートとの容量結合比に寄与する表面積
を増加させ、コントロールゲートとフローティングゲー
トの容量結合比を増加させることが可能となる。これに
より、メモリセル面積を縮小化してもコントロールゲー
トとフローティングゲートの容量結合比を必要量確保す
ることが可能で、メモリセルの書き込み動作などにおい
て誤動作を起こして品質を低下させることがなく、ま
た、動作電圧および電源電圧の低下が可能となり、昇圧
回路の面積や昇圧時間の増大の抑制が可能となり、品質
の高い、高集積化した半導体不揮発性記憶装置である。
図９（ａ）に示すように、素子分離領域はチャネル幅方
向のフローティングゲートの端部に自己整合的に形成し
た素子分離用溝（トレンチ）を用いる素子分離法、いわ
ゆるトレンチ素子分離（ＳＡ−ＳＴＩ）法で形成された
ものであり、高集積化に適した構造となっている。ま
た、フローティングゲート３３ａが、少なくとも対向す
る２つの端部が、当該端部間よりも高く形成された形状
となっており、従来の形状のフローティングゲートより
もコントロールゲートとの容量結合比に寄与する表面積
を増加させ、コントロールゲートとフローティングゲー
トの容量結合比を増加させることが可能となる。これに
より、メモリセル面積を縮小化してもコントロールゲー
トとフローティングゲートの容量結合比を必要量確保す
ることが可能で、メモリセルの書き込み動作などにおい
て誤動作を起こして品質を低下させることがなく、ま
た、動作電圧および電源電圧の低下が可能となり、昇圧
回路の面積や昇圧時間の増大の抑制が可能となり、品質
の高い、高集積化した半導体不揮発性記憶装置である。
【００７３】また、各メモリトランジスタが複数個直列
に接続された半導体不揮発性記憶装置であるので高集積
化に有利であり、メモリセルの個数を増加させて、この
メモリセル部分の面積を増加させれば、ビット線とのコ
ンタクト部と、選択ＭＯＳトランジスタ部と、ソースラ
イン部とを加えた面積がメモリセル部分の面積に比較し
て無視できる程度にすることができ、最小加工寸法の制
限内で最も高集積化した半導体不揮発性記憶装置とする
ことができる。
に接続された半導体不揮発性記憶装置であるので高集積
化に有利であり、メモリセルの個数を増加させて、この
メモリセル部分の面積を増加させれば、ビット線とのコ
ンタクト部と、選択ＭＯＳトランジスタ部と、ソースラ
イン部とを加えた面積がメモリセル部分の面積に比較し
て無視できる程度にすることができ、最小加工寸法の制
限内で最も高集積化した半導体不揮発性記憶装置とする
ことができる。
【００７４】上記の半導体不揮発性記憶装置の製造方法
について、図８（ａ）中のＡ−Ａ’における断面にそっ
て説明する。まず、図１０（ａ）に示すように、ＮＡＮ
Ｄ型フラッシュメモリのメモリセル部と周辺回路部等と
を分離するためのＰ型のウェル等が形成されている半導
体基板１０表面に、熱酸化法を用いて、フローティング
ゲート型ＭＯＳトランジスタのトンネル絶縁膜とするゲ
ート絶縁膜２０を膜厚約１０ｎｍ程度形成する。その
後、例えばＣＶＤ法等により、膜厚約３０〜１００ｎｍ
程度の不純物をドープしたポリシリコン膜あるいはアモ
ルファスシリコン膜を堆積させ、第１フローティングゲ
ート用層３０を形成し、次に例えばＣＶＤ法等によって
窒化シリコンを膜を膜厚約１００〜３００ｎｍ程度に堆
積させて、マスク層２７を形成する。ここで、マスク層
２７としては、フローティングゲート材料のポリシリコ
ンあるいはアモルファスシリコンおよび後述する素子分
離絶縁膜材料の酸化シリコンとエッチング選択比をとる
ことが可能な材料であればよく、窒化シリコンに限定さ
れない。
について、図８（ａ）中のＡ−Ａ’における断面にそっ
て説明する。まず、図１０（ａ）に示すように、ＮＡＮ
Ｄ型フラッシュメモリのメモリセル部と周辺回路部等と
を分離するためのＰ型のウェル等が形成されている半導
体基板１０表面に、熱酸化法を用いて、フローティング
ゲート型ＭＯＳトランジスタのトンネル絶縁膜とするゲ
ート絶縁膜２０を膜厚約１０ｎｍ程度形成する。その
後、例えばＣＶＤ法等により、膜厚約３０〜１００ｎｍ
程度の不純物をドープしたポリシリコン膜あるいはアモ
ルファスシリコン膜を堆積させ、第１フローティングゲ
ート用層３０を形成し、次に例えばＣＶＤ法等によって
窒化シリコンを膜を膜厚約１００〜３００ｎｍ程度に堆
積させて、マスク層２７を形成する。ここで、マスク層
２７としては、フローティングゲート材料のポリシリコ
ンあるいはアモルファスシリコンおよび後述する素子分
離絶縁膜材料の酸化シリコンとエッチング選択比をとる
ことが可能な材料であればよく、窒化シリコンに限定さ
れない。
【００７５】次に、図１０（ｂ）に示すように、フォト
リソグラフィ技術を用いて、マスク層２７の上層にフロ
ーティングゲートのパターンのレジスト膜Ｒを形成し、
例えばＲＩＥなどのドライエッチングを施し、マスク層
２７／第１フローティングゲート用層３０をパターニン
グして素子分離領域のマスク層２７／第１フローティン
グゲート用層３０を除去し、ＳＡ−ＳＴＩセルの素子領
域を覆うマスク層２７ａと第１フローティングゲート用
層３０ａを形成する。ここで、窒化シリコンのマスク層
２７はポリシリコン膜と比較して厚膜でも垂直加工が容
易である。また、ポリシリコンあるいはアモルファスシ
リコンの第１フローティングゲート用層３０は従来例よ
りも薄膜であるので、垂直加工が容易である。なお、マ
スク層２７／第１フローティングゲート用層３０のパタ
ーニング時に、素子分離領域の第１フローティングゲー
ト用層３０下の薄いゲート絶縁膜２０がエッチングされ
た状態となってもよい。
リソグラフィ技術を用いて、マスク層２７の上層にフロ
ーティングゲートのパターンのレジスト膜Ｒを形成し、
例えばＲＩＥなどのドライエッチングを施し、マスク層
２７／第１フローティングゲート用層３０をパターニン
グして素子分離領域のマスク層２７／第１フローティン
グゲート用層３０を除去し、ＳＡ−ＳＴＩセルの素子領
域を覆うマスク層２７ａと第１フローティングゲート用
層３０ａを形成する。ここで、窒化シリコンのマスク層
２７はポリシリコン膜と比較して厚膜でも垂直加工が容
易である。また、ポリシリコンあるいはアモルファスシ
リコンの第１フローティングゲート用層３０は従来例よ
りも薄膜であるので、垂直加工が容易である。なお、マ
スク層２７／第１フローティングゲート用層３０のパタ
ーニング時に、素子分離領域の第１フローティングゲー
ト用層３０下の薄いゲート絶縁膜２０がエッチングされ
た状態となってもよい。
【００７６】次に、図１０（ｃ）に示すように、上記の
レジスト膜Ｒマスクとして、例えばＥＣＲプラズマエッ
チングなどにより、素子分離領域のゲート絶縁膜２０お
よび半導体基板１０のエッチングを行い、素子分離用溝
Ｔを形成する。このとき、後工程で素子分離用溝Ｔを絶
縁体で埋め込みやすくするために、素子分離用溝Ｔは多
少順テーパ形状に形成することが好ましい。
レジスト膜Ｒマスクとして、例えばＥＣＲプラズマエッ
チングなどにより、素子分離領域のゲート絶縁膜２０お
よび半導体基板１０のエッチングを行い、素子分離用溝
Ｔを形成する。このとき、後工程で素子分離用溝Ｔを絶
縁体で埋め込みやすくするために、素子分離用溝Ｔは多
少順テーパ形状に形成することが好ましい。
【００７７】次に、図１１（ｄ）に示すように、レジス
ト膜Ｒを剥離し、図１１（ｅ）に示すように、ドライエ
ッチングによる素子分離用溝Ｔ形成時のゲート絶縁膜や
素子分離用溝Ｔ表面部のダメージを除去するために、ま
ず窒素雰囲気中での熱処理を行い、続いて熱酸化を行
い、素子分離用溝Ｔ表面に熱酸化膜である素子分離用溝
被覆膜１２を形成する。この素子分離用溝被覆膜１２の
膜厚は、例えば１０〜３０ｎｍ程度とすることができる
が、その後に形成されるソース・ドレインの接合におけ
るリーク電流を少なくするためには、できるだけ厚膜に
形成することが好ましい。また、この熱酸化処理におい
て第１フローティングゲート用層３０ａの側壁部も酸化
されることとなる。次に、イオン注入法を用い、例えば
ボロン（Ｂ）イオンをイオン注入して、素子分離領域の
素子分離用溝Ｔ底部に図示しないチャネル阻止層を形成
してもよい。
ト膜Ｒを剥離し、図１１（ｅ）に示すように、ドライエ
ッチングによる素子分離用溝Ｔ形成時のゲート絶縁膜や
素子分離用溝Ｔ表面部のダメージを除去するために、ま
ず窒素雰囲気中での熱処理を行い、続いて熱酸化を行
い、素子分離用溝Ｔ表面に熱酸化膜である素子分離用溝
被覆膜１２を形成する。この素子分離用溝被覆膜１２の
膜厚は、例えば１０〜３０ｎｍ程度とすることができる
が、その後に形成されるソース・ドレインの接合におけ
るリーク電流を少なくするためには、できるだけ厚膜に
形成することが好ましい。また、この熱酸化処理におい
て第１フローティングゲート用層３０ａの側壁部も酸化
されることとなる。次に、イオン注入法を用い、例えば
ボロン（Ｂ）イオンをイオン注入して、素子分離領域の
素子分離用溝Ｔ底部に図示しないチャネル阻止層を形成
してもよい。
【００７８】次に、図１１（ｆ）に示すように、例え
ば、ＴＥＯＳガス等を用いた減圧ＣＶＤ法により、膜厚
約４００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）を堆
積し、素子分離用溝Ｔ部や第１フローティングゲート用
層３０ａ間を素子分離用層２４で埋め込む。堆積する素
子分離用層２４の膜厚は素子分離用溝Ｔの幅に依存し、
素子分離用溝Ｔの両側の壁面から成長した膜が素子分離
用溝Ｔ内を埋められるだけの十分な膜厚が必要である。
ば、ＴＥＯＳガス等を用いた減圧ＣＶＤ法により、膜厚
約４００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）を堆
積し、素子分離用溝Ｔ部や第１フローティングゲート用
層３０ａ間を素子分離用層２４で埋め込む。堆積する素
子分離用層２４の膜厚は素子分離用溝Ｔの幅に依存し、
素子分離用溝Ｔの両側の壁面から成長した膜が素子分離
用溝Ｔ内を埋められるだけの十分な膜厚が必要である。
【００７９】次に、図１２（ｇ）に示すように、例えば
マスク層２７ａをストッパとするＣＭＰ（Chemical Mec
hanical Polishing ）法により素子分離用層２４を上面
から研磨し、マスク層２７ａと略同一の高さの表面を有
する素子分離絶縁膜２４ｂを形成する。エッチバックに
より加工することも可能であるが、その場合は素子分離
絶縁膜２４ｂの表面がマスク層２７ａと略同一の高さの
表面となった時点でエッチングを停止するように調整す
る必要がある。
マスク層２７ａをストッパとするＣＭＰ（Chemical Mec
hanical Polishing ）法により素子分離用層２４を上面
から研磨し、マスク層２７ａと略同一の高さの表面を有
する素子分離絶縁膜２４ｂを形成する。エッチバックに
より加工することも可能であるが、その場合は素子分離
絶縁膜２４ｂの表面がマスク層２７ａと略同一の高さの
表面となった時点でエッチングを停止するように調整す
る必要がある。
【００８０】次に、図１２（ｈ）に示すように、素子分
離絶縁膜２４ｂおよび第１フローティングゲート用層３
０ａに対するマスク層２７ａのエッチング選択比をとる
ことができるドライエッチングあるいはウェットエッチ
ングなどのエッチングにより、マスク層２７ａを除去す
る。これにより、後工程で第２フローティングゲートを
形成するための型となる、素子分離絶縁膜２４ｂの側壁
面と第１フローティングゲート用層３０ａの上面で形成
される凹部を形成することができる。
離絶縁膜２４ｂおよび第１フローティングゲート用層３
０ａに対するマスク層２７ａのエッチング選択比をとる
ことができるドライエッチングあるいはウェットエッチ
ングなどのエッチングにより、マスク層２７ａを除去す
る。これにより、後工程で第２フローティングゲートを
形成するための型となる、素子分離絶縁膜２４ｂの側壁
面と第１フローティングゲート用層３０ａの上面で形成
される凹部を形成することができる。
【００８１】次に、図１２（ｉ）に示すように、例えば
ＣＶＤ法によりポリシリコンあるいはアモルファスシリ
コンを素子分離絶縁膜２４ｂの側壁面と第１フローティ
ングゲート用層３０ａの上面で形成される凹部を被覆し
て全面に堆積させ、第２フローティングゲート用層３２
を形成する。
ＣＶＤ法によりポリシリコンあるいはアモルファスシリ
コンを素子分離絶縁膜２４ｂの側壁面と第１フローティ
ングゲート用層３０ａの上面で形成される凹部を被覆し
て全面に堆積させ、第２フローティングゲート用層３２
を形成する。
【００８２】次に、図１３（ｊ）に示すように、ＲＩＥ
などのエッチングにより素子分離絶縁膜２４ｂの側壁面
と第１フローティングゲート用層３０ａの上面で形成さ
れる凹部の側壁面を被覆する部分の第２フローティング
ゲート用層３２を残して全面にエッチバック除去するこ
とで、第１フローティングゲート用層３０ｃの対向する
端部上において第１フローティングゲート用層３０ｃと
接続する１対の第２フローティングゲート用層３２ａを
形成することができる。第１フローティングゲート用層
３０ａと第２フローティングゲート用層３２ａとから、
フローティングゲート用層３３とする。上記のエッチン
グにおいては、１対の第２フローティングゲート用層３
２ａの間の部分において第１フローティングゲート用層
３０ｃを完全にエッチングしてゲート絶縁膜２０ａを露
出させないようにエッチング条件を調整する必要があ
る。
などのエッチングにより素子分離絶縁膜２４ｂの側壁面
と第１フローティングゲート用層３０ａの上面で形成さ
れる凹部の側壁面を被覆する部分の第２フローティング
ゲート用層３２を残して全面にエッチバック除去するこ
とで、第１フローティングゲート用層３０ｃの対向する
端部上において第１フローティングゲート用層３０ｃと
接続する１対の第２フローティングゲート用層３２ａを
形成することができる。第１フローティングゲート用層
３０ａと第２フローティングゲート用層３２ａとから、
フローティングゲート用層３３とする。上記のエッチン
グにおいては、１対の第２フローティングゲート用層３
２ａの間の部分において第１フローティングゲート用層
３０ｃを完全にエッチングしてゲート絶縁膜２０ａを露
出させないようにエッチング条件を調整する必要があ
る。
【００８３】次に、図１３（ｋ）に示すように、例えば
ウェットエッチングにより、第２フローティングゲート
３２ａの形成の際の型とした素子分離絶縁膜２４ｂを上
面からエッチングして表面が下げられた素子分離絶縁膜
２４ａとし、第２フローティングゲート３２ａの外壁面
部分を露出させる。これにより、露出させた第２フロー
ティングゲート３２ａの外壁面部分もフローティングゲ
ートとコントロールゲートの容量結合比に寄与する表面
積とすることができ、容量結合比を増加させることが可
能となる。
ウェットエッチングにより、第２フローティングゲート
３２ａの形成の際の型とした素子分離絶縁膜２４ｂを上
面からエッチングして表面が下げられた素子分離絶縁膜
２４ａとし、第２フローティングゲート３２ａの外壁面
部分を露出させる。これにより、露出させた第２フロー
ティングゲート３２ａの外壁面部分もフローティングゲ
ートとコントロールゲートの容量結合比に寄与する表面
積とすることができ、容量結合比を増加させることが可
能となる。
【００８４】次に、図１３（ｌ）に示すように、フロー
ティングゲート用層３３のを被覆してＯＮＯ膜（酸化膜
−窒化膜−酸化膜の積層絶縁膜）を形成し、中間絶縁膜
２５とする。次に、中間絶縁膜２５の上面を被覆して、
例えばポリシリコンからなるコントロールゲート（ワー
ド線）３１を形成する。コントロールゲート３１として
は、低抵抗化にためにポリシリコンとタングステンシリ
サイドの積層構造などのポリサイド構造とすることもで
きる。ここで、コントロールゲート３１の膜厚として
は、後工程のでリソグラフィー工程を容易に行うことが
可能となるようにフローティングゲートにより形成され
た段差を埋めるのに十分な厚さとすることが好ましい。
ティングゲート用層３３のを被覆してＯＮＯ膜（酸化膜
−窒化膜−酸化膜の積層絶縁膜）を形成し、中間絶縁膜
２５とする。次に、中間絶縁膜２５の上面を被覆して、
例えばポリシリコンからなるコントロールゲート（ワー
ド線）３１を形成する。コントロールゲート３１として
は、低抵抗化にためにポリシリコンとタングステンシリ
サイドの積層構造などのポリサイド構造とすることもで
きる。ここで、コントロールゲート３１の膜厚として
は、後工程のでリソグラフィー工程を容易に行うことが
可能となるようにフローティングゲートにより形成され
た段差を埋めるのに十分な厚さとすることが好ましい。
【００８５】次に、コントロールゲート３１をマスク３
１としてフローティングゲート用層３３および中間絶縁
膜２５をエッチングして、パターン加工されたフローテ
ィングゲート３３ａおよび中間絶縁膜２５ａとする。そ
の後は、選択ＭＯＳトランジスタ部のゲート電極の形
成、およびソース・ドレイン拡散層を形成するためのイ
オン注入工程などを行い、常法に準ずる製法によりＮＡ
ＮＤ型フラッシュメモリの周辺回路部のＭＯＳトランジ
スタを形成し、さらに例えばＣＶＤ法により酸化シリコ
ンの層間絶縁膜２８を形成し、例えば選択トランジスタ
のドレイン拡散層１３’に達するコンタクトホールＢＣ
の開口、埋め込み電極３４およびビット線３５などの配
線形成、パッシベーション膜の堆積、パッド開口部の形
成等を行って、図９に示すようなＳＡ−ＳＴＩセルを用
いたＮＡＮＤ型フラッシュメモリとする。
１としてフローティングゲート用層３３および中間絶縁
膜２５をエッチングして、パターン加工されたフローテ
ィングゲート３３ａおよび中間絶縁膜２５ａとする。そ
の後は、選択ＭＯＳトランジスタ部のゲート電極の形
成、およびソース・ドレイン拡散層を形成するためのイ
オン注入工程などを行い、常法に準ずる製法によりＮＡ
ＮＤ型フラッシュメモリの周辺回路部のＭＯＳトランジ
スタを形成し、さらに例えばＣＶＤ法により酸化シリコ
ンの層間絶縁膜２８を形成し、例えば選択トランジスタ
のドレイン拡散層１３’に達するコンタクトホールＢＣ
の開口、埋め込み電極３４およびビット線３５などの配
線形成、パッシベーション膜の堆積、パッド開口部の形
成等を行って、図９に示すようなＳＡ−ＳＴＩセルを用
いたＮＡＮＤ型フラッシュメモリとする。
【００８６】上記の本実施形態の半導体不揮発性記憶装
置の製造方法によれば、第１フローティングゲートと、
第１フローティングゲートの対向する端部上において第
１フローティングゲートと接続する１対の第２フローテ
ィングゲートとからフローティングゲートを形成するの
で、従来の形状のフローティングゲートよりもコントロ
ールゲートとの容量結合比に寄与する表面積を増加さ
せ、コントロールゲートとフローティングゲートの容量
結合比を増加させることが可能となる。これにより、メ
モリセル面積を縮小化してもコントロールゲートとフロ
ーティングゲートの容量結合比を必要量確保することが
可能で、メモリセルの書き込み動作などにおいて誤動作
を起こして品質を低下させることがなく、また、動作電
圧および電源電圧の低下が可能となり、昇圧回路の面積
や昇圧時間の増大の抑制が可能な、品質の高い、高集積
化した半導体不揮発性記憶装置を製造することが可能と
なる。
置の製造方法によれば、第１フローティングゲートと、
第１フローティングゲートの対向する端部上において第
１フローティングゲートと接続する１対の第２フローテ
ィングゲートとからフローティングゲートを形成するの
で、従来の形状のフローティングゲートよりもコントロ
ールゲートとの容量結合比に寄与する表面積を増加さ
せ、コントロールゲートとフローティングゲートの容量
結合比を増加させることが可能となる。これにより、メ
モリセル面積を縮小化してもコントロールゲートとフロ
ーティングゲートの容量結合比を必要量確保することが
可能で、メモリセルの書き込み動作などにおいて誤動作
を起こして品質を低下させることがなく、また、動作電
圧および電源電圧の低下が可能となり、昇圧回路の面積
や昇圧時間の増大の抑制が可能な、品質の高い、高集積
化した半導体不揮発性記憶装置を製造することが可能と
なる。
【００８７】以上、本発明を３形態の実施形態により説
明したが、本発明はこれらの実施形態に何ら限定される
ものではない。例えば、本発明の第１および第２実施形
態では、第１の絶縁膜をＣＶＤ法により形成する酸化シ
リコン膜として説明したが、ＣＶＤ法等による窒化シリ
コン膜やＳｉＯＮ膜等でもよい。また、本発明の第１実
施形態では、第２の絶縁膜を構成する酸化防止膜として
の窒化シリコン膜としては、Ｓｉ3 Ｎ4 膜の他、化学量
論からずれたＳｉx Ｎy膜であってもよい。
明したが、本発明はこれらの実施形態に何ら限定される
ものではない。例えば、本発明の第１および第２実施形
態では、第１の絶縁膜をＣＶＤ法により形成する酸化シ
リコン膜として説明したが、ＣＶＤ法等による窒化シリ
コン膜やＳｉＯＮ膜等でもよい。また、本発明の第１実
施形態では、第２の絶縁膜を構成する酸化防止膜として
の窒化シリコン膜としては、Ｓｉ3 Ｎ4 膜の他、化学量
論からずれたＳｉx Ｎy膜であってもよい。
【００８８】さらに、本発明の第２実施形態では、第２
の絶縁膜として熱酸化膜やＨＴＯ膜等の酸化膜とした
が、第１実施形態と同様に電子の流れを阻止する熱酸化
膜やＨＴＯ膜と酸化防止膜としての窒化シリコン膜とで
構成する第２の絶縁膜であってもよい。更にまた、本発
明の実施形態では、コントロールゲートなどのポリサイ
ド構造の配線をポリシリコンとタングステンシリサイド
（ＷＳｉ2 ）膜とによるポリサイド膜として説明した
が、ポリシリコン膜のみでも、又ポリシリコン膜と、Ｍ
ｏＳｉ2 膜、ＣｏＳｉ2 膜、ＴｉＳｉ2 膜等の高融点金
属シリサイド膜とによるポリサイド膜であってもよい。
また、実施形態においてはＮＡＮＤ型の半導体不揮発性
記憶装置について説明しているが、ＮＡＮＤ型に限ら
ず、ＮＯＲ型あるいはＤＩＮＯＲ型の半導体不揮発性記
憶装置に適用することも可能である。その他、本発明の
技術的思想の範囲内で、プロセス装置やプロセス条件は
適宜変更が可能である。
の絶縁膜として熱酸化膜やＨＴＯ膜等の酸化膜とした
が、第１実施形態と同様に電子の流れを阻止する熱酸化
膜やＨＴＯ膜と酸化防止膜としての窒化シリコン膜とで
構成する第２の絶縁膜であってもよい。更にまた、本発
明の実施形態では、コントロールゲートなどのポリサイ
ド構造の配線をポリシリコンとタングステンシリサイド
（ＷＳｉ2 ）膜とによるポリサイド膜として説明した
が、ポリシリコン膜のみでも、又ポリシリコン膜と、Ｍ
ｏＳｉ2 膜、ＣｏＳｉ2 膜、ＴｉＳｉ2 膜等の高融点金
属シリサイド膜とによるポリサイド膜であってもよい。
また、実施形態においてはＮＡＮＤ型の半導体不揮発性
記憶装置について説明しているが、ＮＡＮＤ型に限ら
ず、ＮＯＲ型あるいはＤＩＮＯＲ型の半導体不揮発性記
憶装置に適用することも可能である。その他、本発明の
技術的思想の範囲内で、プロセス装置やプロセス条件は
適宜変更が可能である。
【００８９】
【発明の効果】以上の説明から明らかなように、本発明
の半導体不揮発性記憶装置は、品質を向上して、高集積
化に適したＳＡ−ＳＴＩセルを用いた半導体不揮発性記
憶装置である。
の半導体不揮発性記憶装置は、品質を向上して、高集積
化に適したＳＡ−ＳＴＩセルを用いた半導体不揮発性記
憶装置である。
【００９０】また、本発明のＳＡ−ＳＴＩセルを用いた
半導体不揮発性記憶装置の製造方法によれば、品質を向
上して、高集積化に適したＳＡ−ＳＴＩセルを用いた半
導体不揮発性記憶装置容易に製造することが可能であ
る。
半導体不揮発性記憶装置の製造方法によれば、品質を向
上して、高集積化に適したＳＡ−ＳＴＩセルを用いた半
導体不揮発性記憶装置容易に製造することが可能であ
る。
【図１】図１（ａ）は本発明の第１実施形態にかかる半
導体不揮発性記憶装置の平面図であり、図１（ｂ）はそ
の等価回路図である。
導体不揮発性記憶装置の平面図であり、図１（ｂ）はそ
の等価回路図である。
【図２】図２は本発明の第１実施形態にかかる半導体不
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、（ａ）は第１の絶縁膜を形成する工程まで、（ｂ）
は第２の絶縁膜を形成する工程まで、（ｃ）はチャネル
阻止層を形成する工程までを示す。
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、（ａ）は第１の絶縁膜を形成する工程まで、（ｂ）
は第２の絶縁膜を形成する工程まで、（ｃ）はチャネル
阻止層を形成する工程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、
（ｄ）は素子分離用層を形成する工程まで、（ｅ）は素
子分離絶縁膜を形成する工程まで、（ｆ）はコントロー
ルゲートを形成する工程までを示す。
（ｄ）は素子分離用層を形成する工程まで、（ｅ）は素
子分離絶縁膜を形成する工程まで、（ｆ）はコントロー
ルゲートを形成する工程までを示す。
【図４】図４は図３（ｆ）のＰ部の拡大図である。
【図５】図５は本発明の第２実施形態にかかる半導体不
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、（ａ）は第１の絶縁膜を形成する工程まで、（ｂ）
は第２の絶縁膜を形成する工程まで、（ｃ）はチャネル
阻止層を形成する工程までを示す。
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、（ａ）は第１の絶縁膜を形成する工程まで、（ｂ）
は第２の絶縁膜を形成する工程まで、（ｃ）はチャネル
阻止層を形成する工程までを示す。
【図６】図６は図５の続きの工程を示す断面図であり、
（ｄ）は素子分離用層を形成する工程まで、（ｅ）は素
子分離絶縁膜を形成する工程まで、（ｆ）はコントロー
ルゲートを形成する工程までを示す。
（ｄ）は素子分離用層を形成する工程まで、（ｅ）は素
子分離絶縁膜を形成する工程まで、（ｆ）はコントロー
ルゲートを形成する工程までを示す。
【図７】図７は図６（ｆ）のＱ部の拡大図である。
【図８】図８（ａ）は本発明の第３実施形態にかかる半
導体不揮発性記憶装置の平面図であり、図８（ｂ）はそ
の等価回路図である。
導体不揮発性記憶装置の平面図であり、図８（ｂ）はそ
の等価回路図である。
【図９】図９（ａ）は図８（ａ）のＡ−Ａ’における断
面図であり、図９（ｂ）の図８（ａ）にＢ−Ｂ’におけ
る断面図である。
面図であり、図９（ｂ）の図８（ａ）にＢ−Ｂ’におけ
る断面図である。
【図１０】図１０は本発明の第３実施形態にかかる半導
体不揮発性記憶装置の製造方法の製造工程を示す断面図
であり、（ａ）はマスク層を形成する工程まで、（ｂ）
は第１フローティングゲートをパターン加工する工程ま
で、（ｃ）は素子分離用溝を形成する工程までを示す。
体不揮発性記憶装置の製造方法の製造工程を示す断面図
であり、（ａ）はマスク層を形成する工程まで、（ｂ）
は第１フローティングゲートをパターン加工する工程ま
で、（ｃ）は素子分離用溝を形成する工程までを示す。
【図１１】図１１は図１０の続きの工程を示す断面図で
あり、（ｄ）はレジスト膜を除去する工程まで、（ｅ）
は素子分離用溝被覆膜を形成する工程まで、（ｆ）は素
子分離用層を形成する工程までを示す。
あり、（ｄ）はレジスト膜を除去する工程まで、（ｅ）
は素子分離用溝被覆膜を形成する工程まで、（ｆ）は素
子分離用層を形成する工程までを示す。
【図１２】図１２は図１１の続きの工程を示す断面図で
あり、（ｇ）は素子分離絶縁膜を形成する工程まで、
（ｈ）はマスク層を除去する工程まで、（ｉ）は第２フ
ローティングゲート用層を形成する工程までを示す。
あり、（ｇ）は素子分離絶縁膜を形成する工程まで、
（ｈ）はマスク層を除去する工程まで、（ｉ）は第２フ
ローティングゲート用層を形成する工程までを示す。
【図１３】図１３は図１２の続きの工程を示す断面図で
あり、（ｊ）は第２フローティングゲート用層を加工す
る工程まで、（ｋ）は素子分離絶縁膜の表面を低面化さ
せる工程まで、（ｌ）はコントロールゲートを形成する
工程までを示す。
あり、（ｊ）は第２フローティングゲート用層を加工す
る工程まで、（ｋ）は素子分離絶縁膜の表面を低面化さ
せる工程まで、（ｌ）はコントロールゲートを形成する
工程までを示す。
【図１４】図１４は第１従来例にかかる半導体不揮発性
記憶装置の断面図である。
記憶装置の断面図である。
【図１５】図１５は第２従来例にかかる半導体不揮発性
記憶装置の平面図であり、図１５（ｂ）はその等価回路
図である。
記憶装置の平面図であり、図１５（ｂ）はその等価回路
図である。
【図１６】図１６（ａ）は図１５（ａ）のＡ−Ａ’にお
ける断面図であり、図１６（ｂ）は図１５（ａ）のＢ−
Ｂ’における断面図である。
ける断面図であり、図１６（ｂ）は図１５（ａ）のＢ−
Ｂ’における断面図である。
【図１７】図１７は第２従来例にかかる半導体不揮発性
記憶装置の製造方法の製造工程を示す断面図であり、
（ａ）は第１の絶縁膜を形成する工程まで、（ｂ）はチ
ャネル阻止層を形成する工程まで、（ｃ）は素子分離用
層を形成する工程までを示す。
記憶装置の製造方法の製造工程を示す断面図であり、
（ａ）は第１の絶縁膜を形成する工程まで、（ｂ）はチ
ャネル阻止層を形成する工程まで、（ｃ）は素子分離用
層を形成する工程までを示す。
【図１８】図１８は図１７の続きの工程を示す断面図で
あり、（ｄ）は素子分離絶縁膜を形成する工程まで、
（ｅ）はコントロールゲートを形成する工程までを示
す。
あり、（ｄ）は素子分離絶縁膜を形成する工程まで、
（ｅ）はコントロールゲートを形成する工程までを示
す。
【図１９】図１９（ａ）は図１８（ｆ）のＲ部の拡大図
であり、図１９（ｂ）はチャネル部の表面電位分布図で
ある。
であり、図１９（ｂ）はチャネル部の表面電位分布図で
ある。
１０…半導体基板、１１…チャネル阻止層、１２…素子
分離用溝被覆膜、１３，１３’…ソース・ドレイン拡散
層、２０，２０ａ…ゲート絶縁膜、２１，２１ａ…第１
の絶縁膜、２２，２２ａ…ＨＴＯ膜、２３，２３ａ…窒
化シリコン膜，２４…素子分離用層、２４ａ…素子分離
絶縁膜、２５，２５ａ…中間絶縁膜、２６…第２の絶縁
膜、２７，２７ａ…マスク層、２８…層間絶縁膜、３
０，３０ａ，３０ｃ…（第１）フローティングゲート用
層、３０ｂ…（第１）フローティングゲート、３１ａ…
下側コントロールゲート、３１ｂ…上側コントロールゲ
ート、３１…コントロールゲート、３２，３２ａ…第２
フローティングゲート用層、３３…フローティングゲー
ト用層、３３ａ…フローティングゲート、３４…埋め込
み電極、３５…ビット線、Ｔ…素子分離用溝、ＦＧ…フ
ローティングゲート、ＣＧ…コントロールゲート、ＳＤ
…ソース・ドレイン拡散層、ＳＧ…選択ゲート、ＴＩ…
トレンチ型素子分離絶縁膜、ＢＣ…ビットコンタクト、
ＳＴ…選択トランジスタ、ＭＴ…メモリトランジスタ、
ＢＬａ，ＢＬｂ…ビット線、Ｓ，Ｓａ，Ｓｂ…ソース
線。
分離用溝被覆膜、１３，１３’…ソース・ドレイン拡散
層、２０，２０ａ…ゲート絶縁膜、２１，２１ａ…第１
の絶縁膜、２２，２２ａ…ＨＴＯ膜、２３，２３ａ…窒
化シリコン膜，２４…素子分離用層、２４ａ…素子分離
絶縁膜、２５，２５ａ…中間絶縁膜、２６…第２の絶縁
膜、２７，２７ａ…マスク層、２８…層間絶縁膜、３
０，３０ａ，３０ｃ…（第１）フローティングゲート用
層、３０ｂ…（第１）フローティングゲート、３１ａ…
下側コントロールゲート、３１ｂ…上側コントロールゲ
ート、３１…コントロールゲート、３２，３２ａ…第２
フローティングゲート用層、３３…フローティングゲー
ト用層、３３ａ…フローティングゲート、３４…埋め込
み電極、３５…ビット線、Ｔ…素子分離用溝、ＦＧ…フ
ローティングゲート、ＣＧ…コントロールゲート、ＳＤ
…ソース・ドレイン拡散層、ＳＧ…選択ゲート、ＴＩ…
トレンチ型素子分離絶縁膜、ＢＣ…ビットコンタクト、
ＳＴ…選択トランジスタ、ＭＴ…メモリトランジスタ、
ＢＬａ，ＢＬｂ…ビット線、Ｓ，Ｓａ，Ｓｂ…ソース
線。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年７月１７日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体不揮発性記憶装置およびその製
造方法
造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体不揮発性記憶
装置およびその製造方法に関し、さらに詳しくは、フロ
ーティングゲート型ＭＯＳトランジスタの不揮発性メモ
リセルを有する半導体不揮発性記憶装置およびその製造
方法に関する。
装置およびその製造方法に関し、さらに詳しくは、フロ
ーティングゲート型ＭＯＳトランジスタの不揮発性メモ
リセルを有する半導体不揮発性記憶装置およびその製造
方法に関する。
【０００２】
【従来の技術】近年、半導体不揮発性記憶装置として、
フローティングゲート型ＭＯＳトランジスタの不揮発性
メモリセルを用いたＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａ
ｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭの一つで
一括消去法を採る、フラッシュメモリ（Ｆｌａｓｈ Ｍ
ｅｍｏｒｙ）等が盛んに開発され、実用化もなされてい
る。
フローティングゲート型ＭＯＳトランジスタの不揮発性
メモリセルを用いたＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａ
ｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭの一つで
一括消去法を採る、フラッシュメモリ（Ｆｌａｓｈ Ｍ
ｅｍｏｒｙ）等が盛んに開発され、実用化もなされてい
る。
【０００３】上述したフラッシュメモリには、ＮＯＲ型
フラッシュメモリとＮＡＮＤ型フラッシュメモリがあ
り、前者は一個のフローティングゲート型ＭＯＳトラン
ジスタをフラッシュメモリの一つのメモリセルとするも
ので、後者は複数個、例えばＮ個のフローティングゲー
ト型ＭＯＳトランジスタによるメモリセルを隣接させて
配置したＮＡＮＤセルが一つの単位セルとなっているも
のである。この様なＮＡＮＤ型フラッシュメモリは、Ｎ
ＯＲ型フラッシュメモリに比べて、ランダムアクセス速
度は遅いが、高集積化の面で優れた構成となっているの
で、高集積化を目指したフラッシュメモリとして、近年
盛んに開発され、実用化もなされているものである。
フラッシュメモリとＮＡＮＤ型フラッシュメモリがあ
り、前者は一個のフローティングゲート型ＭＯＳトラン
ジスタをフラッシュメモリの一つのメモリセルとするも
ので、後者は複数個、例えばＮ個のフローティングゲー
ト型ＭＯＳトランジスタによるメモリセルを隣接させて
配置したＮＡＮＤセルが一つの単位セルとなっているも
のである。この様なＮＡＮＤ型フラッシュメモリは、Ｎ
ＯＲ型フラッシュメモリに比べて、ランダムアクセス速
度は遅いが、高集積化の面で優れた構成となっているの
で、高集積化を目指したフラッシュメモリとして、近年
盛んに開発され、実用化もなされているものである。
【０００４】上記のフローティングゲート型の半導体不
揮発性記憶装置の一例の断面図を図７に示す。例えばＬ
ＯＣＯＳ法などにより形成した素子分離絶縁膜２４ａに
より分離された半導体基板１０の活性領域上に、例えば
薄膜の酸化シリコンからなるゲート絶縁膜（トンネル絶
縁膜）２０ａが形成されており、その上層に例えばポリ
シリコンからなるフローティングゲート３０ｂが形成さ
れており、さらにその上層に例えばＯＮＯ膜（酸化膜−
窒化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜２５
ａが形成されている。中間絶縁膜２５ａの上層には、例
えばポリシリコンの下側コントロールゲート３１ａとタ
ングステンシリサイドの上側コントロールゲート３１ｂ
からなるポリサイド構造のコントロールゲート３１が形
成されている。また、コントロールゲート３１の両側部
の半導体基板１０中には図示しないソース・ドレイン拡
散層が形成されている。これによりコントロールゲート
３１と半導体基板１０中のチャネル形成領域の間に、絶
縁膜に被覆されたフローティングゲート３０ｂを有する
電界効果トランジスタを構成する。
揮発性記憶装置の一例の断面図を図７に示す。例えばＬ
ＯＣＯＳ法などにより形成した素子分離絶縁膜２４ａに
より分離された半導体基板１０の活性領域上に、例えば
薄膜の酸化シリコンからなるゲート絶縁膜（トンネル絶
縁膜）２０ａが形成されており、その上層に例えばポリ
シリコンからなるフローティングゲート３０ｂが形成さ
れており、さらにその上層に例えばＯＮＯ膜（酸化膜−
窒化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜２５
ａが形成されている。中間絶縁膜２５ａの上層には、例
えばポリシリコンの下側コントロールゲート３１ａとタ
ングステンシリサイドの上側コントロールゲート３１ｂ
からなるポリサイド構造のコントロールゲート３１が形
成されている。また、コントロールゲート３１の両側部
の半導体基板１０中には図示しないソース・ドレイン拡
散層が形成されている。これによりコントロールゲート
３１と半導体基板１０中のチャネル形成領域の間に、絶
縁膜に被覆されたフローティングゲート３０ｂを有する
電界効果トランジスタを構成する。
【０００５】上記の構造を有するフローティングゲート
型の半導体不揮発性記憶装置においては、フローティン
グゲート３０ｂは膜中に電荷を保持する機能を持ち、ゲ
ート絶縁膜２０ａおよび中間絶縁膜２５ａは電荷をフロ
ーティングゲート３０ｂ中に閉じ込める役割を持つ。コ
ントロールゲート３１、半導体基板１０あるいはソース
・ドレイン拡散層などに適当な電圧を印加すると、ファ
ウラー・ノルドハイム型トンネル電流（ＦＮ電流）が生
じ、ゲート絶縁膜２０ａを通して半導体基板１０からフ
ローティングゲート３０ｂへ電荷が注入され、あるいは
フローティングゲート３０ｂから半導体基板１０へ電荷
が放出される。
型の半導体不揮発性記憶装置においては、フローティン
グゲート３０ｂは膜中に電荷を保持する機能を持ち、ゲ
ート絶縁膜２０ａおよび中間絶縁膜２５ａは電荷をフロ
ーティングゲート３０ｂ中に閉じ込める役割を持つ。コ
ントロールゲート３１、半導体基板１０あるいはソース
・ドレイン拡散層などに適当な電圧を印加すると、ファ
ウラー・ノルドハイム型トンネル電流（ＦＮ電流）が生
じ、ゲート絶縁膜２０ａを通して半導体基板１０からフ
ローティングゲート３０ｂへ電荷が注入され、あるいは
フローティングゲート３０ｂから半導体基板１０へ電荷
が放出される。
【０００６】上記のようにフローティングゲート３０ｂ
中に電荷が蓄積されると、この蓄積電荷による電界が発
生するため、トランジスタの閾値電圧が変化する。この
変化によりデータの記憶が可能となる。例えば、フロー
ティングゲート３０ｂ中に電子を蓄積することでデータ
の消去を行い、また、フローティングゲート３０ｂ中に
蓄積した電子を放出することでデータを書き込みするこ
とができる。
中に電荷が蓄積されると、この蓄積電荷による電界が発
生するため、トランジスタの閾値電圧が変化する。この
変化によりデータの記憶が可能となる。例えば、フロー
ティングゲート３０ｂ中に電子を蓄積することでデータ
の消去を行い、また、フローティングゲート３０ｂ中に
蓄積した電子を放出することでデータを書き込みするこ
とができる。
【０００７】しかしながら、上記の従来のフローティン
グゲート型の半導体不揮発性記憶装置は、フローティン
グゲート３０ｂと素子分離絶縁膜２４ａとの合わせ余裕
としてオーバーラップ部分Ｉを有し、特にＬＯＣＯＳ法
による素子分離絶縁膜はバーズビークを有することから
素子分離幅が広くなり、分離耐圧が低下するという問題
が発生し、セル面積を縮小することが困難となってい
た。
グゲート型の半導体不揮発性記憶装置は、フローティン
グゲート３０ｂと素子分離絶縁膜２４ａとの合わせ余裕
としてオーバーラップ部分Ｉを有し、特にＬＯＣＯＳ法
による素子分離絶縁膜はバーズビークを有することから
素子分離幅が広くなり、分離耐圧が低下するという問題
が発生し、セル面積を縮小することが困難となってい
た。
【０００８】上記の問題点を解決するために、素子分離
領域をフローティングゲートの幅方向の端部に自己整合
的に形成するＳＡ−ＳＴＩ（Self-Aligned Shallow Tre
nchIsolation ）セル構造を有するフローティングゲー
ト型の半導体不揮発性記憶装置が開発された（ＩＥＤＭ
Ｔｅｃｈ．Ｄｉｇ．１９９４，ｐｐ６１〜６４参
照）。以下に、例としてＳＡ−ＳＴＩセル構造を有する
ＮＡＮＤ型の半導体不揮発性記憶装置について説明す
る。図８（ａ）はその平面図である。トレンチ型の素子
分離絶縁膜ＴＩで分離されたシリコン半導体基板の活性
領域と、ワード線となるコントロールゲートＣＧとが交
差する領域において、コントロールゲートＣＧとシリコ
ン半導体基板のチャネル形成領域の間に絶縁膜に被覆さ
れたフローティングゲートＦＧが形成されている。ま
た、コントロールゲートＣＧの両側部の基板中にはソー
ス・ドレイン拡散層ＳＤが形成されている。コントロー
ルゲートＣＧと半導体基板１０中のチャネル形成領域の
間に絶縁膜に被覆されたフローティングゲートＦＧを有
する電界効果トランジスタであるメモリトランジスタＭ
Ｔが複数個直列に接続され、ＮＡＮＤ列を構成してい
る。ＮＡＮＤ列の一方の端部には、当該ＮＡＮＤ列を選
択するための選択ＭＯＳトランジスタＳＴが形成されて
おり、そのドレイン拡散層はビットコンタクトＢＣを介
して図示しないビット線に接続している。ＮＡＮＤ列の
一方の端部にも図示しない選択ＭＯＳトランジスタが形
成されており、そのソース拡散層はソース線Ｓに接続し
ている。
領域をフローティングゲートの幅方向の端部に自己整合
的に形成するＳＡ−ＳＴＩ（Self-Aligned Shallow Tre
nchIsolation ）セル構造を有するフローティングゲー
ト型の半導体不揮発性記憶装置が開発された（ＩＥＤＭ
Ｔｅｃｈ．Ｄｉｇ．１９９４，ｐｐ６１〜６４参
照）。以下に、例としてＳＡ−ＳＴＩセル構造を有する
ＮＡＮＤ型の半導体不揮発性記憶装置について説明す
る。図８（ａ）はその平面図である。トレンチ型の素子
分離絶縁膜ＴＩで分離されたシリコン半導体基板の活性
領域と、ワード線となるコントロールゲートＣＧとが交
差する領域において、コントロールゲートＣＧとシリコ
ン半導体基板のチャネル形成領域の間に絶縁膜に被覆さ
れたフローティングゲートＦＧが形成されている。ま
た、コントロールゲートＣＧの両側部の基板中にはソー
ス・ドレイン拡散層ＳＤが形成されている。コントロー
ルゲートＣＧと半導体基板１０中のチャネル形成領域の
間に絶縁膜に被覆されたフローティングゲートＦＧを有
する電界効果トランジスタであるメモリトランジスタＭ
Ｔが複数個直列に接続され、ＮＡＮＤ列を構成してい
る。ＮＡＮＤ列の一方の端部には、当該ＮＡＮＤ列を選
択するための選択ＭＯＳトランジスタＳＴが形成されて
おり、そのドレイン拡散層はビットコンタクトＢＣを介
して図示しないビット線に接続している。ＮＡＮＤ列の
一方の端部にも図示しない選択ＭＯＳトランジスタが形
成されており、そのソース拡散層はソース線Ｓに接続し
ている。
【０００９】図８（ａ）の平面図に示す半導体不揮発性
記憶装置の等価回路図を図８（ｂ）に示す。メモリトラ
ンジスタ（ＭＴ１ａ，ＭＴ２ａ，ＭＴ３ａ，・・・）が
直列に接続されてＮＡＮＤ列を構成し、本ＮＡＮＤ列の
一方の端部には、当該ＮＡＮＤ列を選択するための選択
ＭＯＳトランジスタＳＴａが形成されており、そのドレ
イン拡散層はビットコンタクトＢＣａを介してビット線
ＢＬａに接続している。ＮＡＮＤ列の他方の端部にも図
示しない選択ＭＯＳトランジスタが形成されており、そ
のソース拡散層は副ソース線Ｓａを介して主ソース線Ｓ
に接続している。ビット線ＢＬａには選択ＭＯＳトラン
ジスタＳＴａ’により選択可能なメモリトランジスタＭ
Ｔ１ａ’などから構成される別のＮＡＮＤ列も接続して
いる。一方、メモリトランジスタ（ＭＴ１ｂ，ＭＴ２
ｂ，ＭＴ３ｂ，・・・）もまた直列に接続されてＮＡＮ
Ｄ列を構成し、本ＮＡＮＤ列の一方の端部には、当該Ｎ
ＡＮＤ列を選択するための選択ＭＯＳトランジスタＳＴ
ｂが形成されており、そのドレイン拡散層はビットコン
タクトＢＣｂを介してビット線ＢＬｂに接続され、ＮＡ
ＮＤ列の他方の端部に形成されて図示しない選択ＭＯＳ
トランジスタのソース拡散層は副ソース線Ｓｂを介して
主ソース線Ｓに接続している。
記憶装置の等価回路図を図８（ｂ）に示す。メモリトラ
ンジスタ（ＭＴ１ａ，ＭＴ２ａ，ＭＴ３ａ，・・・）が
直列に接続されてＮＡＮＤ列を構成し、本ＮＡＮＤ列の
一方の端部には、当該ＮＡＮＤ列を選択するための選択
ＭＯＳトランジスタＳＴａが形成されており、そのドレ
イン拡散層はビットコンタクトＢＣａを介してビット線
ＢＬａに接続している。ＮＡＮＤ列の他方の端部にも図
示しない選択ＭＯＳトランジスタが形成されており、そ
のソース拡散層は副ソース線Ｓａを介して主ソース線Ｓ
に接続している。ビット線ＢＬａには選択ＭＯＳトラン
ジスタＳＴａ’により選択可能なメモリトランジスタＭ
Ｔ１ａ’などから構成される別のＮＡＮＤ列も接続して
いる。一方、メモリトランジスタ（ＭＴ１ｂ，ＭＴ２
ｂ，ＭＴ３ｂ，・・・）もまた直列に接続されてＮＡＮ
Ｄ列を構成し、本ＮＡＮＤ列の一方の端部には、当該Ｎ
ＡＮＤ列を選択するための選択ＭＯＳトランジスタＳＴ
ｂが形成されており、そのドレイン拡散層はビットコン
タクトＢＣｂを介してビット線ＢＬｂに接続され、ＮＡ
ＮＤ列の他方の端部に形成されて図示しない選択ＭＯＳ
トランジスタのソース拡散層は副ソース線Ｓｂを介して
主ソース線Ｓに接続している。
【００１０】上記の半導体不揮発性記憶装置の図８
（ａ）中のＡ−Ａ’における断面図を図９（ａ）に、Ｂ
−Ｂ’における断面図を図９（ｂ）に示す。図９（ａ）
に示すように、トレンチ型の素子分離絶縁膜２４ａによ
り分離された半導体基板１０の活性領域上に、例えば薄
膜の酸化シリコンからなるゲート絶縁膜（トンネル絶縁
膜）２０ａが形成されており、その上層に例えばポリシ
リコンからなるフローティングゲート３０ｂが形成され
ており、さらにその上層に例えばＯＮＯ膜（酸化膜−窒
化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜２５ａ
が形成されている。中間絶縁膜２５ａの上面を被覆し
て、例えばポリシリコンからなるコントロールゲート
（ワード線）３１が形成されている。また、図９（ｂ）
に示すように、コントロールゲート３１の両側部の半導
体基板１０中にはソース・ドレイン拡散層１３が形成さ
れている。これによりコントロールゲート３１と、半導
体基板１０中のチャネル形成領域との間に絶縁膜に被覆
されたフローティングゲート３０ｂを有する電界効果ト
ランジスタを構成する。各トランジスタはＮＡＮＤ型に
直列接続され、ＮＡＮＤストリングを構成する。
（ａ）中のＡ−Ａ’における断面図を図９（ａ）に、Ｂ
−Ｂ’における断面図を図９（ｂ）に示す。図９（ａ）
に示すように、トレンチ型の素子分離絶縁膜２４ａによ
り分離された半導体基板１０の活性領域上に、例えば薄
膜の酸化シリコンからなるゲート絶縁膜（トンネル絶縁
膜）２０ａが形成されており、その上層に例えばポリシ
リコンからなるフローティングゲート３０ｂが形成され
ており、さらにその上層に例えばＯＮＯ膜（酸化膜−窒
化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜２５ａ
が形成されている。中間絶縁膜２５ａの上面を被覆し
て、例えばポリシリコンからなるコントロールゲート
（ワード線）３１が形成されている。また、図９（ｂ）
に示すように、コントロールゲート３１の両側部の半導
体基板１０中にはソース・ドレイン拡散層１３が形成さ
れている。これによりコントロールゲート３１と、半導
体基板１０中のチャネル形成領域との間に絶縁膜に被覆
されたフローティングゲート３０ｂを有する電界効果ト
ランジスタを構成する。各トランジスタはＮＡＮＤ型に
直列接続され、ＮＡＮＤストリングを構成する。
【００１１】上記のＮＡＮＤストリングの一方の端部に
は、例えばメモリセルにおけるコントロールゲート３１
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびＮＡＮＤストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜２８に被覆されている。層間絶縁膜
２８には選択トランジスタのドレイン拡散層１３’に達
するビットコンタクトホールＢＣが開口されており、埋
め込み電極３４を介して例えばアルミニウムからなるビ
ット線３５に接続している。また、上記のＮＡＮＤスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板１
０中に拡散層として形成されているソース線に接続して
いる。
は、例えばメモリセルにおけるコントロールゲート３１
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびＮＡＮＤストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜２８に被覆されている。層間絶縁膜
２８には選択トランジスタのドレイン拡散層１３’に達
するビットコンタクトホールＢＣが開口されており、埋
め込み電極３４を介して例えばアルミニウムからなるビ
ット線３５に接続している。また、上記のＮＡＮＤスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板１
０中に拡散層として形成されているソース線に接続して
いる。
【００１２】上記の半導体不揮発性記憶装置において、
図９（ａ）に示すように、素子分離領域はチャネル幅方
向のフローティングゲートの端部に自己整合的に形成し
た素子分離用溝（トレンチ）を用いる素子分離法、いわ
ゆるトレンチ素子分離（ＳＡ−ＳＴＩ）法で形成された
ものである。また、図９（ａ）に示すように、素子分離
絶縁膜２４ａの表面がフローティングゲート３０ｂの膜
厚の半分より下方の位置となっているので、フローティ
ングゲート３０ｂに対向するコントロールゲート３１の
面積が、フローティングゲート３０ｂの側壁部の寄与分
で大きくなっている。
図９（ａ）に示すように、素子分離領域はチャネル幅方
向のフローティングゲートの端部に自己整合的に形成し
た素子分離用溝（トレンチ）を用いる素子分離法、いわ
ゆるトレンチ素子分離（ＳＡ−ＳＴＩ）法で形成された
ものである。また、図９（ａ）に示すように、素子分離
絶縁膜２４ａの表面がフローティングゲート３０ｂの膜
厚の半分より下方の位置となっているので、フローティ
ングゲート３０ｂに対向するコントロールゲート３１の
面積が、フローティングゲート３０ｂの側壁部の寄与分
で大きくなっている。
【００１３】上述したＳＡ−ＳＴＩセルを設計デザイン
ルールの最小加工寸法（Minimum Feature Size）Ｆで設
計すると、上述したＳＡ−ＳＴＩセルのメモリセルの面
積Ｚは、図８（ａ）に示すように、理論的な最小面積で
ある、Ｚ＝４Ｆ2 で設計できる。従って、ＳＡ−ＳＴＩ
セル構造を用い、さらに高集積化に有利なＮＡＮＤ型の
半導体不揮発性記憶装置とすることで、メモリセルの個
数を増加させて、このメモリセル部分の面積を増加させ
れば、ビット線とのコンタクト部と、選択ＭＯＳトラン
ジスタ部と、ソースライン部とを加えた面積がメモリセ
ル部分の面積に比較して無視できる程度にすることがで
き、最小加工寸法の制限内で最も高集積化したフラッシ
ュメモリが作製できる。
ルールの最小加工寸法（Minimum Feature Size）Ｆで設
計すると、上述したＳＡ−ＳＴＩセルのメモリセルの面
積Ｚは、図８（ａ）に示すように、理論的な最小面積で
ある、Ｚ＝４Ｆ2 で設計できる。従って、ＳＡ−ＳＴＩ
セル構造を用い、さらに高集積化に有利なＮＡＮＤ型の
半導体不揮発性記憶装置とすることで、メモリセルの個
数を増加させて、このメモリセル部分の面積を増加させ
れば、ビット線とのコンタクト部と、選択ＭＯＳトラン
ジスタ部と、ソースライン部とを加えた面積がメモリセ
ル部分の面積に比較して無視できる程度にすることがで
き、最小加工寸法の制限内で最も高集積化したフラッシ
ュメモリが作製できる。
【００１４】一方、クォータミクロン程度の最小加工寸
法でフローティングゲートを形成して、フローティング
ゲートの厚みもクォータミクロン程度となると、フロー
ティングゲートのチャネル幅方向の側壁面積が増加し、
フローティングゲートとコントロールゲート間の容量結
合比の増加に寄与する電極面積を増加させることができ
る。従って従来のようなフローティングゲートの素子分
離領域への張り出し部分を設けなくとも、フローティン
グゲートに所望の電位を与えるためのコントロールゲー
トの電圧に関係する、フローティングゲートとコントロ
ールゲートとの容量結合比を所望の値に確保することが
できる。
法でフローティングゲートを形成して、フローティング
ゲートの厚みもクォータミクロン程度となると、フロー
ティングゲートのチャネル幅方向の側壁面積が増加し、
フローティングゲートとコントロールゲート間の容量結
合比の増加に寄与する電極面積を増加させることができ
る。従って従来のようなフローティングゲートの素子分
離領域への張り出し部分を設けなくとも、フローティン
グゲートに所望の電位を与えるためのコントロールゲー
トの電圧に関係する、フローティングゲートとコントロ
ールゲートとの容量結合比を所望の値に確保することが
できる。
【００１５】ここで、上述した構成の、ＳＡ−ＳＴＩセ
ルを用いたＮＡＮＤ型フラッシュメモリである、半導体
不揮発性記憶装置の製造方法を、図１０および図１１を
参照して説明する。まず、図１０（ａ）に示すように、
ＮＡＮＤ型フラッシュメモリのメモリセル部と周辺回路
部等とを分離するためのＰ型のウェル等が形成されてい
る半導体基板１０表面に、例えば熱酸化法を用いて、フ
ローティングゲート型ＭＯＳトランジスタのトンネル絶
縁膜であるゲート絶縁膜２０を形成する。その後、例え
ば減圧ＣＶＤ（Chemical Vapor Deposition ）法等によ
り、不純物をドープしたポリシリコンを堆積させてフロ
ーティングゲート用層３０を形成し、さらにその上層に
例えば常圧ＣＶＤ法等により、酸化シリコンを堆積させ
て第１の絶縁膜２１を形成する。
ルを用いたＮＡＮＤ型フラッシュメモリである、半導体
不揮発性記憶装置の製造方法を、図１０および図１１を
参照して説明する。まず、図１０（ａ）に示すように、
ＮＡＮＤ型フラッシュメモリのメモリセル部と周辺回路
部等とを分離するためのＰ型のウェル等が形成されてい
る半導体基板１０表面に、例えば熱酸化法を用いて、フ
ローティングゲート型ＭＯＳトランジスタのトンネル絶
縁膜であるゲート絶縁膜２０を形成する。その後、例え
ば減圧ＣＶＤ（Chemical Vapor Deposition ）法等によ
り、不純物をドープしたポリシリコンを堆積させてフロ
ーティングゲート用層３０を形成し、さらにその上層に
例えば常圧ＣＶＤ法等により、酸化シリコンを堆積させ
て第１の絶縁膜２１を形成する。
【００１６】次に、図１０（ｂ）に示すように、フォト
リソグラフィ技術を用いて、第１の絶縁膜２１／フロー
ティングゲート用層３０／ゲート絶縁膜２０をパターニ
ングして、素子分離領域の第１の絶縁膜２１／フローテ
ィングゲート用層３０／ゲート絶縁膜２０を除去し、続
いてパターニングされた第１の絶縁膜２１ａ／フローテ
ィングゲート用層３０ａ／ゲート絶縁膜２０ａをマスク
として、半導体基板１０表面をエッチングし、トレンチ
型の素子分離用溝Ｔを形成する。その後、素子分離用溝
Ｔ形成時のダメージを除去するために、窒素雰囲気中で
の熱処理を行い、続いてゲート絶縁膜２０ａのエッジを
保護する意味も含めた熱酸化を行い、素子分離用溝Ｔの
内壁に酸化シリコンからなる素子分離用溝被覆膜１２を
形成する。なお、この熱酸化時に、フローティングゲー
ト用層３０ａの側壁も酸化され、酸化シリコンのフロー
ティングゲート被覆膜２６が形成される。次に、イオン
注入法を用い、例えばボロン（Ｂ）イオンをイオン注入
して、素子分離用溝Ｔの底部にチャネル阻止層１１を形
成する。
リソグラフィ技術を用いて、第１の絶縁膜２１／フロー
ティングゲート用層３０／ゲート絶縁膜２０をパターニ
ングして、素子分離領域の第１の絶縁膜２１／フローテ
ィングゲート用層３０／ゲート絶縁膜２０を除去し、続
いてパターニングされた第１の絶縁膜２１ａ／フローテ
ィングゲート用層３０ａ／ゲート絶縁膜２０ａをマスク
として、半導体基板１０表面をエッチングし、トレンチ
型の素子分離用溝Ｔを形成する。その後、素子分離用溝
Ｔ形成時のダメージを除去するために、窒素雰囲気中で
の熱処理を行い、続いてゲート絶縁膜２０ａのエッジを
保護する意味も含めた熱酸化を行い、素子分離用溝Ｔの
内壁に酸化シリコンからなる素子分離用溝被覆膜１２を
形成する。なお、この熱酸化時に、フローティングゲー
ト用層３０ａの側壁も酸化され、酸化シリコンのフロー
ティングゲート被覆膜２６が形成される。次に、イオン
注入法を用い、例えばボロン（Ｂ）イオンをイオン注入
して、素子分離用溝Ｔの底部にチャネル阻止層１１を形
成する。
【００１７】次に、図１０（ｃ）に示すように、例えば
減圧ＣＶＤ法等により、第１の絶縁膜２１ａ、フローテ
ィングゲート用層３０ａを被覆して素子分離用溝Ｔを埋
め込んで全面に酸化シリコンを堆積させて、素子分離用
層２４を形成する。
減圧ＣＶＤ法等により、第１の絶縁膜２１ａ、フローテ
ィングゲート用層３０ａを被覆して素子分離用溝Ｔを埋
め込んで全面に酸化シリコンを堆積させて、素子分離用
層２４を形成する。
【００１８】次に、図１１（ｄ）に示すように、例えば
ＲＩＥ（反応性イオンエッチング）などのエッチングに
より、素子分離用層２４の表面位置が、フローティング
ゲート用層３０ａの膜厚の半分程度の位置となるまで、
素子分離用層２４、第１の絶縁膜２１ａおよびフローテ
ィングゲート被覆膜２６をエッチバックし、素子分離絶
縁膜２４ａを形成する。このエッチングにおいて、フロ
ーティングゲート用層３０ａの側面の一部および上面の
表面が露出する。次に、図１１（ｅ）に示すように、フ
ローティングゲート用層３０ａの露出した表面を被覆し
てＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）か
らなる中間絶縁膜を形成する。次に、図面は省略する
が、フォトリソグラフィ技術を用いて、ＳＡ−ＳＴＩセ
ルのメモリセル部以外の中間絶縁膜を除去する。次に、
中間絶縁膜の上面を被覆して、例えばポリシリコンから
なる下側コントロールゲート３１ａおよびタングステン
シリサイドの上側コントロールゲート３１ｂからなるポ
リサイド構造のコントロールゲート（ワード線）３１を
形成し、コントロールゲートをマスク３１としてフロー
ティングゲート用層３０ａおよび中間絶縁膜をエッチン
グし、パターン加工されたフローティングゲート３０ｂ
および中間絶縁膜２５ａとする。
ＲＩＥ（反応性イオンエッチング）などのエッチングに
より、素子分離用層２４の表面位置が、フローティング
ゲート用層３０ａの膜厚の半分程度の位置となるまで、
素子分離用層２４、第１の絶縁膜２１ａおよびフローテ
ィングゲート被覆膜２６をエッチバックし、素子分離絶
縁膜２４ａを形成する。このエッチングにおいて、フロ
ーティングゲート用層３０ａの側面の一部および上面の
表面が露出する。次に、図１１（ｅ）に示すように、フ
ローティングゲート用層３０ａの露出した表面を被覆し
てＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）か
らなる中間絶縁膜を形成する。次に、図面は省略する
が、フォトリソグラフィ技術を用いて、ＳＡ−ＳＴＩセ
ルのメモリセル部以外の中間絶縁膜を除去する。次に、
中間絶縁膜の上面を被覆して、例えばポリシリコンから
なる下側コントロールゲート３１ａおよびタングステン
シリサイドの上側コントロールゲート３１ｂからなるポ
リサイド構造のコントロールゲート（ワード線）３１を
形成し、コントロールゲートをマスク３１としてフロー
ティングゲート用層３０ａおよび中間絶縁膜をエッチン
グし、パターン加工されたフローティングゲート３０ｂ
および中間絶縁膜２５ａとする。
【００１９】その後は、選択ＭＯＳトランジスタ部のゲ
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりＮＡＮＤ型フラッシュメモリの周辺回路部のＭ
ＯＳトランジスタを形成し、さらに例えばＣＶＤ法によ
り酸化シリコンの層間絶縁膜２８を形成し、例えば選択
トランジスタのドレイン拡散層１３’に達するコンタク
トホールＢＣの開口、埋め込み電極３４およびビット線
３５などの配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、図９（ａ）に示すようなＳ
Ａ−ＳＴＩセルを用いたＮＡＮＤ型フラッシュメモリと
する。図９（ａ）中、図１１（ｅ）に示してある素子分
離用溝Ｔの内壁に形成された酸化シリコンからなる素子
分離用溝被覆膜１２の図示は省略している。
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりＮＡＮＤ型フラッシュメモリの周辺回路部のＭ
ＯＳトランジスタを形成し、さらに例えばＣＶＤ法によ
り酸化シリコンの層間絶縁膜２８を形成し、例えば選択
トランジスタのドレイン拡散層１３’に達するコンタク
トホールＢＣの開口、埋め込み電極３４およびビット線
３５などの配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、図９（ａ）に示すようなＳ
Ａ−ＳＴＩセルを用いたＮＡＮＤ型フラッシュメモリと
する。図９（ａ）中、図１１（ｅ）に示してある素子分
離用溝Ｔの内壁に形成された酸化シリコンからなる素子
分離用溝被覆膜１２の図示は省略している。
【００２０】
【発明が解決しようとする課題】しかしながら、上記の
ＳＡ−ＳＴＩセル構造を有するフローティングゲート型
の半導体不揮発性記憶装置は、下記の問題から、品質が
低下する、あるいは高集積化が困難となるという不都合
が生じることがある。
ＳＡ−ＳＴＩセル構造を有するフローティングゲート型
の半導体不揮発性記憶装置は、下記の問題から、品質が
低下する、あるいは高集積化が困難となるという不都合
が生じることがある。
【００２１】上 記の半導体不揮発性記憶装置のセル構造
においては、コントロールゲートとフローティングゲー
トの容量結合は、フローティングゲートの上面および一
部の側壁部でとられている。このため、メモリセル面積
をさらに縮小化していくと、コントロールゲートとフロ
ーティングゲートの容量結合比を必要量確保することが
困難となってしまう。
においては、コントロールゲートとフローティングゲー
トの容量結合は、フローティングゲートの上面および一
部の側壁部でとられている。このため、メモリセル面積
をさらに縮小化していくと、コントロールゲートとフロ
ーティングゲートの容量結合比を必要量確保することが
困難となってしまう。
【００２２】 容量結合比が必要量に達していない場合、
メモリセルの正常な書き込み動作などを行うことが困難
となって、半導体不揮発性記憶装置の品質が低下してし
まう。正常な動作を行うためには、ゲート絶縁膜（トン
ネル絶縁膜）にＦＮ電流を発生させてメモリセルデータ
の書き込みや消去を行う際に、大きな動作電圧が必要と
なる。電源電圧から動作電圧にまで昇圧させるための昇
圧回路の面積の増大を招くので装置の高集積化が困難と
なり、さらにチップコストの上昇の要因となり、また、
昇圧時間がかかることから処理速度の低下の原因となっ
てしまう。
メモリセルの正常な書き込み動作などを行うことが困難
となって、半導体不揮発性記憶装置の品質が低下してし
まう。正常な動作を行うためには、ゲート絶縁膜（トン
ネル絶縁膜）にＦＮ電流を発生させてメモリセルデータ
の書き込みや消去を行う際に、大きな動作電圧が必要と
なる。電源電圧から動作電圧にまで昇圧させるための昇
圧回路の面積の増大を招くので装置の高集積化が困難と
なり、さらにチップコストの上昇の要因となり、また、
昇圧時間がかかることから処理速度の低下の原因となっ
てしまう。
【００２３】 本発明は、上記事情を考慮してなされたも
のであり、従って本発明の目的は、品質を向上して、高
集積化に適したＳＡ−ＳＴＩセルを用いた半導体不揮発
性記憶装置およびその製造方法を提供することである。
のであり、従って本発明の目的は、品質を向上して、高
集積化に適したＳＡ−ＳＴＩセルを用いた半導体不揮発
性記憶装置およびその製造方法を提供することである。
【００２４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体不揮発性記憶装置は、チャネル形
成領域を有する半導体基板と、前記チャネル形成領域を
素子分離するように前記半導体基板に形成された溝に埋
め込まれた素子分離絶縁膜と、前記チャネル形成領域の
上層に形成されたトンネル絶縁膜と、前記トンネル絶縁
膜の上層に形成され、少なくとも対向する２つの端部
が、当該端部間よりも高く形成されたフローティングゲ
ートと、前記フローティングゲートを全面に被覆して形
成された中間絶縁膜と、前記中間絶縁膜の上層に形成さ
れたコントロールゲートと、前記チャネル形成領域に接
続して形成されたソース・ドレイン領域とを有するメモ
リトランジスタを有する。
めに、本発明の半導体不揮発性記憶装置は、チャネル形
成領域を有する半導体基板と、前記チャネル形成領域を
素子分離するように前記半導体基板に形成された溝に埋
め込まれた素子分離絶縁膜と、前記チャネル形成領域の
上層に形成されたトンネル絶縁膜と、前記トンネル絶縁
膜の上層に形成され、少なくとも対向する２つの端部
が、当該端部間よりも高く形成されたフローティングゲ
ートと、前記フローティングゲートを全面に被覆して形
成された中間絶縁膜と、前記中間絶縁膜の上層に形成さ
れたコントロールゲートと、前記チャネル形成領域に接
続して形成されたソース・ドレイン領域とを有するメモ
リトランジスタを有する。
【００２５】 上記の本発明の半導体不揮発性記憶装置
は、コントロールゲートと半導体基板中のチャネル形成
領域の間に、絶縁膜に被覆されたフローティングゲート
を有する電界効果トランジスタ（メモリトランジスタ）
を構成する。コントロールゲート、半導体基板あるいは
ソース・ドレイン領域などに適当な電圧を印加すると、
ファウラー・ノルドハイム型トンネル電流が生じ、フロ
ーティングゲートへ電荷が注入され、あるいはフローテ
ィングゲートから半導体基板へ電荷が放出される。この
ようにフローティングゲートに電荷が蓄積されると、こ
の蓄積電荷による電界が発生するため、トランジスタの
閾値電圧が変化する。この変化によりデータの記憶が可
能となる。
は、コントロールゲートと半導体基板中のチャネル形成
領域の間に、絶縁膜に被覆されたフローティングゲート
を有する電界効果トランジスタ（メモリトランジスタ）
を構成する。コントロールゲート、半導体基板あるいは
ソース・ドレイン領域などに適当な電圧を印加すると、
ファウラー・ノルドハイム型トンネル電流が生じ、フロ
ーティングゲートへ電荷が注入され、あるいはフローテ
ィングゲートから半導体基板へ電荷が放出される。この
ようにフローティングゲートに電荷が蓄積されると、こ
の蓄積電荷による電界が発生するため、トランジスタの
閾値電圧が変化する。この変化によりデータの記憶が可
能となる。
【００２６】 上記の半導体不揮発性記憶装置は、ＳＡ−
ＳＴＩ法によって素子分離絶縁膜が形成されており、Ｌ
ＯＣＯＳ素子分離絶縁膜による素子分離よりもセル面積
を縮小することが可能であり、高集積化に適している。
さらにフローティングゲートが、少なくとも対向する２
つの端部が、当該端部間よりも高く形成された形状であ
ることから、従来の形状のフローティングゲートよりも
コントロールゲートとの容量結合比に寄与する表面積を
増加させ、コントロールゲートとフローティングゲート
の容量結合比を増加させることが可能となる。これによ
り、メモリセル面積を縮小化してもコントロールゲート
とフローティングゲートの容量結合比を必要量確保する
ことが可能で、メモリセルの書き込み動作などにおいて
誤動作を起こして品質を低下させることがなく、また、
動作電圧および電源電圧の低下が可能となり、昇圧回路
の面積や昇圧時間の増大の抑制が可能となる。従って、
品質の高い、高集積化した半導体不揮発性記憶装置を提
供することが可能となる。
ＳＴＩ法によって素子分離絶縁膜が形成されており、Ｌ
ＯＣＯＳ素子分離絶縁膜による素子分離よりもセル面積
を縮小することが可能であり、高集積化に適している。
さらにフローティングゲートが、少なくとも対向する２
つの端部が、当該端部間よりも高く形成された形状であ
ることから、従来の形状のフローティングゲートよりも
コントロールゲートとの容量結合比に寄与する表面積を
増加させ、コントロールゲートとフローティングゲート
の容量結合比を増加させることが可能となる。これによ
り、メモリセル面積を縮小化してもコントロールゲート
とフローティングゲートの容量結合比を必要量確保する
ことが可能で、メモリセルの書き込み動作などにおいて
誤動作を起こして品質を低下させることがなく、また、
動作電圧および電源電圧の低下が可能となり、昇圧回路
の面積や昇圧時間の増大の抑制が可能となる。従って、
品質の高い、高集積化した半導体不揮発性記憶装置を提
供することが可能となる。
【００２７】 上記の本発明の半導体不揮発性記憶装置
は、好適には、前記メモリトランジスタが複数個直列に
接続されて形成されている。ＮＡＮＤ型などのメモリト
ランジスタが複数個直列に接続された半導体不揮発性記
憶装置は高集積化に有利であり、メモリセルの個数を増
加させて、このメモリセル部分の面積を増加させれば、
ビット線とのコンタクト部と、選択ＭＯＳトランジスタ
部と、ソースライン部とを加えた面積がメモリセル部分
の面積に比較して無視できる程度にすることができ、最
小加工寸法の制限内で最も高集積化した半導体不揮発性
記憶装置とすることができる。
は、好適には、前記メモリトランジスタが複数個直列に
接続されて形成されている。ＮＡＮＤ型などのメモリト
ランジスタが複数個直列に接続された半導体不揮発性記
憶装置は高集積化に有利であり、メモリセルの個数を増
加させて、このメモリセル部分の面積を増加させれば、
ビット線とのコンタクト部と、選択ＭＯＳトランジスタ
部と、ソースライン部とを加えた面積がメモリセル部分
の面積に比較して無視できる程度にすることができ、最
小加工寸法の制限内で最も高集積化した半導体不揮発性
記憶装置とすることができる。
【００２８】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記フローティングゲートが、第１フロ
ーティングゲートと、前記第１フローティングゲートの
対向する端部の上層に前記第１フローティングゲートと
接続して形成された１対の第２フローティングゲートと
を有する。これにより、少なくとも対向する２つの端部
が、当該端部間よりも高く形成された形状のフローティ
ングゲートとすることができる。
は、好適には、前記フローティングゲートが、第１フロ
ーティングゲートと、前記第１フローティングゲートの
対向する端部の上層に前記第１フローティングゲートと
接続して形成された１対の第２フローティングゲートと
を有する。これにより、少なくとも対向する２つの端部
が、当該端部間よりも高く形成された形状のフローティ
ングゲートとすることができる。
【００２９】 また、上記の目的を達成するために、本発
明の半導体不揮発性記憶装置の製造方法は、チャネル形
成領域を有する半導体基板上にトンネル絶縁膜を形成す
る工程と、前記トンネル絶縁膜の上層に第１フローティ
ングゲートを形成する工程と、前記第１フローティング
ゲートで挟まれた領域において前記半導体基板に素子分
離用溝を形成する工程と、前記素子分離用溝を絶縁体で
埋め込んで素子分離絶縁膜を形成する工程と、前記第１
フローティングゲートの対向する端部上において前記第
１フローティングゲートと接続する１対の第２フローテ
ィングゲートを形成する工程と、前記第１フローティン
グゲートおよび第２フローティングゲートの上層に中間
絶縁膜を形成する工程と、前記中間絶縁膜の上層にコン
トロールゲートを形成する工程と、前記チャネル形成領
域に接続するソース・ドレイン領域を形成する工程とを
有する。
明の半導体不揮発性記憶装置の製造方法は、チャネル形
成領域を有する半導体基板上にトンネル絶縁膜を形成す
る工程と、前記トンネル絶縁膜の上層に第１フローティ
ングゲートを形成する工程と、前記第１フローティング
ゲートで挟まれた領域において前記半導体基板に素子分
離用溝を形成する工程と、前記素子分離用溝を絶縁体で
埋め込んで素子分離絶縁膜を形成する工程と、前記第１
フローティングゲートの対向する端部上において前記第
１フローティングゲートと接続する１対の第２フローテ
ィングゲートを形成する工程と、前記第１フローティン
グゲートおよび第２フローティングゲートの上層に中間
絶縁膜を形成する工程と、前記中間絶縁膜の上層にコン
トロールゲートを形成する工程と、前記チャネル形成領
域に接続するソース・ドレイン領域を形成する工程とを
有する。
【００３０】 上記の本発明の半導体不揮発性記憶装置の
製造方法は、チャネル形成領域を有する半導体基板上に
トンネル絶縁膜を形成し、トンネル絶縁膜の上層に第１
フローティングゲートを形成し、第１フローティングゲ
ートで挟まれた領域において半導体基板に素子分離用溝
を形成し、素子分離用溝を絶縁体で埋め込んで素子分離
絶縁膜を形成する。次に、第１フローティングゲートの
対向する端部上において前記第１フローティングゲート
と接続する１対の第２フローティングゲートを形成す
る。次に、第１フローティングゲートおよび第２フロー
ティングゲートの上層に中間絶縁膜を形成し、中間絶縁
膜の上層にコントロールゲートを形成し、チャネル形成
領域に接続するソース・ドレイン領域を形成する。
製造方法は、チャネル形成領域を有する半導体基板上に
トンネル絶縁膜を形成し、トンネル絶縁膜の上層に第１
フローティングゲートを形成し、第１フローティングゲ
ートで挟まれた領域において半導体基板に素子分離用溝
を形成し、素子分離用溝を絶縁体で埋め込んで素子分離
絶縁膜を形成する。次に、第１フローティングゲートの
対向する端部上において前記第１フローティングゲート
と接続する１対の第２フローティングゲートを形成す
る。次に、第１フローティングゲートおよび第２フロー
ティングゲートの上層に中間絶縁膜を形成し、中間絶縁
膜の上層にコントロールゲートを形成し、チャネル形成
領域に接続するソース・ドレイン領域を形成する。
【００３１】 上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、第１フローティングゲートと、第１
フローティングゲートの対向する端部上において第１フ
ローティングゲートと接続する１対の第２フローティン
グゲートとからフローティングゲートを形成するので、
従来の形状のフローティングゲートよりもコントロール
ゲートとの容量結合比に寄与する表面積を増加させ、コ
ントロールゲートとフローティングゲートの容量結合比
を増加させることが可能となる。これにより、メモリセ
ル面積を縮小化してもコントロールゲートとフローティ
ングゲートの容量結合比を必要量確保することが可能
で、メモリセルの書き込み動作などにおいて誤動作を起
こして品質を低下させることがなく、また、動作電圧お
よび電源電圧の低下が可能となり、昇圧回路の面積や昇
圧時間の増大の抑制が可能な、品質の高い、高集積化し
た半導体不揮発性記憶装置を製造することが可能とな
る。
製造方法によれば、第１フローティングゲートと、第１
フローティングゲートの対向する端部上において第１フ
ローティングゲートと接続する１対の第２フローティン
グゲートとからフローティングゲートを形成するので、
従来の形状のフローティングゲートよりもコントロール
ゲートとの容量結合比に寄与する表面積を増加させ、コ
ントロールゲートとフローティングゲートの容量結合比
を増加させることが可能となる。これにより、メモリセ
ル面積を縮小化してもコントロールゲートとフローティ
ングゲートの容量結合比を必要量確保することが可能
で、メモリセルの書き込み動作などにおいて誤動作を起
こして品質を低下させることがなく、また、動作電圧お
よび電源電圧の低下が可能となり、昇圧回路の面積や昇
圧時間の増大の抑制が可能な、品質の高い、高集積化し
た半導体不揮発性記憶装置を製造することが可能とな
る。
【００３２】 上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記素子分離用溝を埋め込んで全面に絶縁体を
形成する工程と、少なくとも前記素子分離用溝の内部に
埋め込まれた部分を残して前記絶縁体を除去する工程と
を含む。これにより、ＳＡ−ＳＴＩ法によるトレンチ型
素子分離絶縁膜を形成することができ、セル面積を縮小
することが可能である。
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記素子分離用溝を埋め込んで全面に絶縁体を
形成する工程と、少なくとも前記素子分離用溝の内部に
埋め込まれた部分を残して前記絶縁体を除去する工程と
を含む。これにより、ＳＡ−ＳＴＩ法によるトレンチ型
素子分離絶縁膜を形成することができ、セル面積を縮小
することが可能である。
【００３３】 上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第１フローティングゲート
を形成する工程の後、前記素子分離絶縁膜を形成する工
程の前に、前記第１フローティングゲートの上層にマス
ク層を形成する工程をさらに有し、前記素子分離絶縁膜
を形成する工程においては、前記マスク層および前記第
１フローティングゲートで挟まれた領域と前記素子分離
用溝を絶縁体で埋め込んで、前記マスク層と略同一の高
さの表面を有する素子分離絶縁膜を形成し、前記素子分
離絶縁膜を形成する工程の後、前記第２フローティング
ゲートを形成する工程の前に、前記第１フローティング
ゲートおよび前記素子分離絶縁膜に対してエッチング選
択比を有するエッチングにより前記マスク層を除去する
工程をさらに有し、前記第２フローティングゲートを形
成する工程においては、前記素子分離絶縁膜の側壁面と
前記第１フローティングゲートの上面で形成される凹部
を型として、前記凹部の側壁部に第２フローティングゲ
ートを形成する。これにより、第１フローティングゲー
トと、第１フローティングゲートの対向する端部上にお
いて第１フローティングゲートと接続する１対の第２フ
ローティングゲートとからなるフローティングゲートを
容易に形成することが可能となる。
製造方法は、好適には、前記第１フローティングゲート
を形成する工程の後、前記素子分離絶縁膜を形成する工
程の前に、前記第１フローティングゲートの上層にマス
ク層を形成する工程をさらに有し、前記素子分離絶縁膜
を形成する工程においては、前記マスク層および前記第
１フローティングゲートで挟まれた領域と前記素子分離
用溝を絶縁体で埋め込んで、前記マスク層と略同一の高
さの表面を有する素子分離絶縁膜を形成し、前記素子分
離絶縁膜を形成する工程の後、前記第２フローティング
ゲートを形成する工程の前に、前記第１フローティング
ゲートおよび前記素子分離絶縁膜に対してエッチング選
択比を有するエッチングにより前記マスク層を除去する
工程をさらに有し、前記第２フローティングゲートを形
成する工程においては、前記素子分離絶縁膜の側壁面と
前記第１フローティングゲートの上面で形成される凹部
を型として、前記凹部の側壁部に第２フローティングゲ
ートを形成する。これにより、第１フローティングゲー
トと、第１フローティングゲートの対向する端部上にお
いて第１フローティングゲートと接続する１対の第２フ
ローティングゲートとからなるフローティングゲートを
容易に形成することが可能となる。
【００３４】 上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第２フローティングゲート
を形成する工程が、前記素子分離絶縁膜の側壁面と前記
第１フローティングゲートの上面で形成される凹部内面
を被覆して全面に第２フローティングゲート用層を形成
する工程と、前記凹部の側壁面を被覆する部分を残して
前記第２フローティングゲート用層を除去する工程とを
含む。これにより、素子分離絶縁膜の側壁面と第１フロ
ーティングゲートの上面で形成される凹部を型として、
この凹部の側壁部に、第１フローティングゲートの対向
する端部上において第１フローティングゲートと接続す
る１対の第２フローティングゲートを形成することがで
きる。
製造方法は、好適には、前記第２フローティングゲート
を形成する工程が、前記素子分離絶縁膜の側壁面と前記
第１フローティングゲートの上面で形成される凹部内面
を被覆して全面に第２フローティングゲート用層を形成
する工程と、前記凹部の側壁面を被覆する部分を残して
前記第２フローティングゲート用層を除去する工程とを
含む。これにより、素子分離絶縁膜の側壁面と第１フロ
ーティングゲートの上面で形成される凹部を型として、
この凹部の側壁部に、第１フローティングゲートの対向
する端部上において第１フローティングゲートと接続す
る１対の第２フローティングゲートを形成することがで
きる。
【００３５】 上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第２フローティングゲート
を形成する工程の後、前記中間絶縁膜を形成する工程の
前に、前記第１および第２フローティングゲートに対し
てエッチング選択比を有するエッチングにより、前記第
２フローティングゲートの形成の際の型とした前記素子
分離絶縁膜を上面からエッチングして前記第２フローテ
ィングゲートの外壁面の一部を露出させる工程をさらに
有する。これにより、第２フローティングゲートの露出
させた外壁面の一部もフローティングゲートとコントロ
ールゲートの容量結合比に寄与する表面積とすることが
でき、容量結合比を増加させることが可能となる。
製造方法は、好適には、前記第２フローティングゲート
を形成する工程の後、前記中間絶縁膜を形成する工程の
前に、前記第１および第２フローティングゲートに対し
てエッチング選択比を有するエッチングにより、前記第
２フローティングゲートの形成の際の型とした前記素子
分離絶縁膜を上面からエッチングして前記第２フローテ
ィングゲートの外壁面の一部を露出させる工程をさらに
有する。これにより、第２フローティングゲートの露出
させた外壁面の一部もフローティングゲートとコントロ
ールゲートの容量結合比に寄与する表面積とすることが
でき、容量結合比を増加させることが可能となる。
【００３６】 上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記マスク層および前記第１フローティングゲ
ートで挟まれた領域と前記素子分離用溝を埋め込んで全
面に絶縁体を形成する工程と、前記マスク層および前記
第１フローティングゲートで挟まれた領域と前記素子分
離用溝の内部に埋め込まれた部分を残して前記絶縁体を
除去する工程とを含む。これにより、これにより、マス
ク層と略同一の高さの表面を有するようにＳＡ−ＳＴＩ
法によるトレンチ型の素子分離絶縁膜を形成することが
でき、その側壁面を第２フローティングゲートを形成す
る際の型となる凹部を構成するように形成することがで
きる。
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記マスク層および前記第１フローティングゲ
ートで挟まれた領域と前記素子分離用溝を埋め込んで全
面に絶縁体を形成する工程と、前記マスク層および前記
第１フローティングゲートで挟まれた領域と前記素子分
離用溝の内部に埋め込まれた部分を残して前記絶縁体を
除去する工程とを含む。これにより、これにより、マス
ク層と略同一の高さの表面を有するようにＳＡ−ＳＴＩ
法によるトレンチ型の素子分離絶縁膜を形成することが
でき、その側壁面を第２フローティングゲートを形成す
る際の型となる凹部を構成するように形成することがで
きる。
【００３７】 上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記素子分離用溝を形成する工
程の後、前記素子分離絶縁膜を形成する工程の前に、前
記素子分離用溝表面に被覆膜を形成する工程をさらに有
する。これにより、素子分離用溝形成時のダメージを除
去し、また、ゲート絶縁膜のエッジを保護することがで
きる。
製造方法は、好適には、前記素子分離用溝を形成する工
程の後、前記素子分離絶縁膜を形成する工程の前に、前
記素子分離用溝表面に被覆膜を形成する工程をさらに有
する。これにより、素子分離用溝形成時のダメージを除
去し、また、ゲート絶縁膜のエッジを保護することがで
きる。
【００３８】
【発明の実施の形態】以下、本発明の具体的実施形態に
つき、添付図面を参照して説明する。なお従来技術の説
明で参照した図７〜図１１中の構成部分と同様の構成部
分には、同一の参照符号を付すものとする。
つき、添付図面を参照して説明する。なお従来技術の説
明で参照した図７〜図１１中の構成部分と同様の構成部
分には、同一の参照符号を付すものとする。
【００３９】 本実施形態は、ＳＡ−ＳＴＩセルを用いた
ＮＡＮＤ型フラッシュメモリである半導体不揮発性記憶
装置の製造方法に本発明を適用した形態である。図１
（ａ）はその平面図である。トレンチ型の素子分離絶縁
膜ＴＩで分離されたシリコン半導体基板の活性領域と、
ワード線となるコントロールゲートＣＧとが交差する領
域において、コントロールゲートＣＧとシリコン半導体
基板のチャネル形成領域の間に絶縁膜に被覆されたフロ
ーティングゲートＦＧが形成されている。また、コント
ロールゲートＣＧの両側部の基板中にはソース・ドレイ
ン拡散層ＳＤが形成されている。コントロールゲートＣ
Ｇと半導体基板１０中のチャネル形成領域の間に絶縁膜
に被覆されたフローティングゲートＦＧを有する電界効
果トランジスタであるメモリトランジスタＭＴが複数個
直列に接続され、ＮＡＮＤ列を構成している。ＮＡＮＤ
列の一方の端部には、当該ＮＡＮＤ列を選択するための
選択ＭＯＳトランジスタＳＴが形成されており、そのド
レイン拡散層はビットコンタクトＢＣを介して図示しな
いビット線に接続している。ＮＡＮＤ列の一方の端部に
も図示しない選択ＭＯＳトランジスタが形成されてお
り、そのソース拡散層はソース線Ｓに接続している。
ＮＡＮＤ型フラッシュメモリである半導体不揮発性記憶
装置の製造方法に本発明を適用した形態である。図１
（ａ）はその平面図である。トレンチ型の素子分離絶縁
膜ＴＩで分離されたシリコン半導体基板の活性領域と、
ワード線となるコントロールゲートＣＧとが交差する領
域において、コントロールゲートＣＧとシリコン半導体
基板のチャネル形成領域の間に絶縁膜に被覆されたフロ
ーティングゲートＦＧが形成されている。また、コント
ロールゲートＣＧの両側部の基板中にはソース・ドレイ
ン拡散層ＳＤが形成されている。コントロールゲートＣ
Ｇと半導体基板１０中のチャネル形成領域の間に絶縁膜
に被覆されたフローティングゲートＦＧを有する電界効
果トランジスタであるメモリトランジスタＭＴが複数個
直列に接続され、ＮＡＮＤ列を構成している。ＮＡＮＤ
列の一方の端部には、当該ＮＡＮＤ列を選択するための
選択ＭＯＳトランジスタＳＴが形成されており、そのド
レイン拡散層はビットコンタクトＢＣを介して図示しな
いビット線に接続している。ＮＡＮＤ列の一方の端部に
も図示しない選択ＭＯＳトランジスタが形成されてお
り、そのソース拡散層はソース線Ｓに接続している。
【００４０】 図１（ａ）の平面図に示す半導体不揮発性
記憶装置の等価回路図を図１（ｂ）に示す。メモリトラ
ンジスタ（ＭＴ１ａ，ＭＴ２ａ，ＭＴ３ａ，・・・）が
直列に接続されてＮＡＮＤ列を構成し、本ＮＡＮＤ列の
一方の端部には、当該ＮＡＮＤ列を選択するための選択
ＭＯＳトランジスタＳＴａが形成されており、そのドレ
イン拡散層はビットコンタクトＢＣａを介してビット線
ＢＬａに接続している。ＮＡＮＤ列の他方の端部にも図
示しない選択ＭＯＳトランジスタが形成されており、そ
のソース拡散層は副ソース線Ｓａを介して主ソース線Ｓ
に接続している。ビット線ＢＬａには選択ＭＯＳトラン
ジスタＳＴａ’により選択可能なメモリトランジスタＭ
Ｔ１ａ’などから構成される別のＮＡＮＤ列も接続して
いる。一方、メモリトランジスタ（ＭＴ１ｂ，ＭＴ２
ｂ，ＭＴ３ｂ，・・・）もまた直列に接続されてＮＡＮ
Ｄ列を構成し、本ＮＡＮＤ列の一方の端部には、当該Ｎ
ＡＮＤ列を選択するための選択ＭＯＳトランジスタＳＴ
ｂが形成されており、そのドレイン拡散層はビットコン
タクトＢＣｂを介してビット線ＢＬｂに接続され、ＮＡ
ＮＤ列の他方の端部に形成されて図示しない選択ＭＯＳ
トランジスタのソース拡散層は副ソース線Ｓｂを介して
主ソース線Ｓに接続している。
記憶装置の等価回路図を図１（ｂ）に示す。メモリトラ
ンジスタ（ＭＴ１ａ，ＭＴ２ａ，ＭＴ３ａ，・・・）が
直列に接続されてＮＡＮＤ列を構成し、本ＮＡＮＤ列の
一方の端部には、当該ＮＡＮＤ列を選択するための選択
ＭＯＳトランジスタＳＴａが形成されており、そのドレ
イン拡散層はビットコンタクトＢＣａを介してビット線
ＢＬａに接続している。ＮＡＮＤ列の他方の端部にも図
示しない選択ＭＯＳトランジスタが形成されており、そ
のソース拡散層は副ソース線Ｓａを介して主ソース線Ｓ
に接続している。ビット線ＢＬａには選択ＭＯＳトラン
ジスタＳＴａ’により選択可能なメモリトランジスタＭ
Ｔ１ａ’などから構成される別のＮＡＮＤ列も接続して
いる。一方、メモリトランジスタ（ＭＴ１ｂ，ＭＴ２
ｂ，ＭＴ３ｂ，・・・）もまた直列に接続されてＮＡＮ
Ｄ列を構成し、本ＮＡＮＤ列の一方の端部には、当該Ｎ
ＡＮＤ列を選択するための選択ＭＯＳトランジスタＳＴ
ｂが形成されており、そのドレイン拡散層はビットコン
タクトＢＣｂを介してビット線ＢＬｂに接続され、ＮＡ
ＮＤ列の他方の端部に形成されて図示しない選択ＭＯＳ
トランジスタのソース拡散層は副ソース線Ｓｂを介して
主ソース線Ｓに接続している。
【００４１】 上記の半導体不揮発性記憶装置の図１
（ａ）中のＡ−Ａ’における断面図を図２（ａ）に、Ｂ
−Ｂ’における断面図を図２（ｂ）に示す。図２（ａ）
に示すように、トレンチ型の素子分離絶縁膜２４ａによ
り分離された半導体基板１０の活性領域上に、例えば薄
膜の酸化シリコンからなるゲート絶縁膜（トンネル絶縁
膜）２０ａが形成されており、その上層に例えばポリシ
リコンからなるフローティングゲート３３ａが形成され
ている。ここで、フローティングゲート３３ａは、少な
くとも対向する２つの端部が、当該端部間よりも高く形
成された形状となっている。さらにフローティングゲー
ト３３ａの上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸
化膜の積層絶縁膜）からなる中間絶縁膜２５ａが形成さ
れている。中間絶縁膜２５ａの上面を被覆して、例えば
ポリシリコンからなるコントロールゲート（ワード線）
３１が形成されている。また、図２（ｂ）に示すよう
に、コントロールゲート３１の両側部の半導体基板１０
中にはソース・ドレイン拡散層１３が形成されている。
これによりコントロールゲート３１と、半導体基板１０
中のチャネル形成領域との間に絶縁膜に被覆されたフロ
ーティングゲート３０ｂを有する電界効果トランジスタ
を構成する。各トランジスタはＮＡＮＤ型に直列接続さ
れ、ＮＡＮＤストリングを構成する。
（ａ）中のＡ−Ａ’における断面図を図２（ａ）に、Ｂ
−Ｂ’における断面図を図２（ｂ）に示す。図２（ａ）
に示すように、トレンチ型の素子分離絶縁膜２４ａによ
り分離された半導体基板１０の活性領域上に、例えば薄
膜の酸化シリコンからなるゲート絶縁膜（トンネル絶縁
膜）２０ａが形成されており、その上層に例えばポリシ
リコンからなるフローティングゲート３３ａが形成され
ている。ここで、フローティングゲート３３ａは、少な
くとも対向する２つの端部が、当該端部間よりも高く形
成された形状となっている。さらにフローティングゲー
ト３３ａの上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸
化膜の積層絶縁膜）からなる中間絶縁膜２５ａが形成さ
れている。中間絶縁膜２５ａの上面を被覆して、例えば
ポリシリコンからなるコントロールゲート（ワード線）
３１が形成されている。また、図２（ｂ）に示すよう
に、コントロールゲート３１の両側部の半導体基板１０
中にはソース・ドレイン拡散層１３が形成されている。
これによりコントロールゲート３１と、半導体基板１０
中のチャネル形成領域との間に絶縁膜に被覆されたフロ
ーティングゲート３０ｂを有する電界効果トランジスタ
を構成する。各トランジスタはＮＡＮＤ型に直列接続さ
れ、ＮＡＮＤストリングを構成する。
【００４２】 上記のＮＡＮＤストリングの一方の端部に
は、例えばメモリセルにおけるコントロールゲート３１
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびＮＡＮＤストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜２８に被覆されている。層間絶縁膜
２８には選択トランジスタのドレイン拡散層１３’に達
するビットコンタクトホールＢＣが開口されており、埋
め込み電極３４を介して例えばアルミニウムからなるビ
ット線３５に接続している。また、上記のＮＡＮＤスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板１
０中に拡散層として形成されているソース線に接続して
いる。
は、例えばメモリセルにおけるコントロールゲート３１
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびＮＡＮＤストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜２８に被覆されている。層間絶縁膜
２８には選択トランジスタのドレイン拡散層１３’に達
するビットコンタクトホールＢＣが開口されており、埋
め込み電極３４を介して例えばアルミニウムからなるビ
ット線３５に接続している。また、上記のＮＡＮＤスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板１
０中に拡散層として形成されているソース線に接続して
いる。
【００４３】 上記の半導体不揮発性記憶装置において、
図２（ａ）に示すように、素子分離領域はチャネル幅方
向のフローティングゲートの端部に自己整合的に形成し
た素子分離用溝（トレンチ）を用いる素子分離法、いわ
ゆるトレンチ素子分離（ＳＡ−ＳＴＩ）法で形成された
ものであり、高集積化に適した構造となっている。ま
た、フローティングゲート３３ａが、少なくとも対向す
る２つの端部が、当該端部間よりも高く形成された形状
となっており、従来の形状のフローティングゲートより
もコントロールゲートとの容量結合比に寄与する表面積
を増加させ、コントロールゲートとフローティングゲー
トの容量結合比を増加させることが可能となる。これに
より、メモリセル面積を縮小化してもコントロールゲー
トとフローティングゲートの容量結合比を必要量確保す
ることが可能で、メモリセルの書き込み動作などにおい
て誤動作を起こして品質を低下させることがなく、ま
た、動作電圧および電源電圧の低下が可能となり、昇圧
回路の面積や昇圧時間の増大の抑制が可能となり、品質
の高い、高集積化した半導体不揮発性記憶装置である。
図２（ａ）に示すように、素子分離領域はチャネル幅方
向のフローティングゲートの端部に自己整合的に形成し
た素子分離用溝（トレンチ）を用いる素子分離法、いわ
ゆるトレンチ素子分離（ＳＡ−ＳＴＩ）法で形成された
ものであり、高集積化に適した構造となっている。ま
た、フローティングゲート３３ａが、少なくとも対向す
る２つの端部が、当該端部間よりも高く形成された形状
となっており、従来の形状のフローティングゲートより
もコントロールゲートとの容量結合比に寄与する表面積
を増加させ、コントロールゲートとフローティングゲー
トの容量結合比を増加させることが可能となる。これに
より、メモリセル面積を縮小化してもコントロールゲー
トとフローティングゲートの容量結合比を必要量確保す
ることが可能で、メモリセルの書き込み動作などにおい
て誤動作を起こして品質を低下させることがなく、ま
た、動作電圧および電源電圧の低下が可能となり、昇圧
回路の面積や昇圧時間の増大の抑制が可能となり、品質
の高い、高集積化した半導体不揮発性記憶装置である。
【００４４】 また、各メモリトランジスタが複数個直列
に接続された半導体不揮発性記憶装置であるので高集積
化に有利であり、メモリセルの個数を増加させて、この
メモリセル部分の面積を増加させれば、ビット線とのコ
ンタクト部と、選択ＭＯＳトランジスタ部と、ソースラ
イン部とを加えた面積がメモリセル部分の面積に比較し
て無視できる程度にすることができ、最小加工寸法の制
限内で最も高集積化した半導体不揮発性記憶装置とする
ことができる。
に接続された半導体不揮発性記憶装置であるので高集積
化に有利であり、メモリセルの個数を増加させて、この
メモリセル部分の面積を増加させれば、ビット線とのコ
ンタクト部と、選択ＭＯＳトランジスタ部と、ソースラ
イン部とを加えた面積がメモリセル部分の面積に比較し
て無視できる程度にすることができ、最小加工寸法の制
限内で最も高集積化した半導体不揮発性記憶装置とする
ことができる。
【００４５】 上記の半導体不揮発性記憶装置の製造方法
について、図１（ａ）中のＡ−Ａ’における断面にそっ
て説明する。まず、図３（ａ）に示すように、ＮＡＮＤ
型フラッシュメモリのメモリセル部と周辺回路部等とを
分離するためのＰ型のウェル等が形成されている半導体
基板１０表面に、熱酸化法を用いて、フローティングゲ
ート型ＭＯＳトランジスタのトンネル絶縁膜とするゲー
ト絶縁膜２０を膜厚約１０ｎｍ程度形成する。その後、
例えばＣＶＤ法等により、膜厚約３０〜１００ｎｍ程度
の不純物をドープしたポリシリコン膜あるいはアモルフ
ァスシリコン膜を堆積させ、第１フローティングゲート
用層３０を形成し、次に例えばＣＶＤ法等によって窒化
シリコンを膜を膜厚約１００〜３００ｎｍ程度に堆積さ
せて、マスク層２７を形成する。ここで、マスク層２７
としては、フローティングゲート材料のポリシリコンあ
るいはアモルファスシリコンおよび後述する素子分離絶
縁膜材料の酸化シリコンとエッチング選択比をとること
が可能な材料であればよく、窒化シリコンに限定されな
い。
について、図１（ａ）中のＡ−Ａ’における断面にそっ
て説明する。まず、図３（ａ）に示すように、ＮＡＮＤ
型フラッシュメモリのメモリセル部と周辺回路部等とを
分離するためのＰ型のウェル等が形成されている半導体
基板１０表面に、熱酸化法を用いて、フローティングゲ
ート型ＭＯＳトランジスタのトンネル絶縁膜とするゲー
ト絶縁膜２０を膜厚約１０ｎｍ程度形成する。その後、
例えばＣＶＤ法等により、膜厚約３０〜１００ｎｍ程度
の不純物をドープしたポリシリコン膜あるいはアモルフ
ァスシリコン膜を堆積させ、第１フローティングゲート
用層３０を形成し、次に例えばＣＶＤ法等によって窒化
シリコンを膜を膜厚約１００〜３００ｎｍ程度に堆積さ
せて、マスク層２７を形成する。ここで、マスク層２７
としては、フローティングゲート材料のポリシリコンあ
るいはアモルファスシリコンおよび後述する素子分離絶
縁膜材料の酸化シリコンとエッチング選択比をとること
が可能な材料であればよく、窒化シリコンに限定されな
い。
【００４６】 次に、図３（ｂ）に示すように、フォトリ
ソグラフィ技術を用いて、マスク層２７の上層にフロー
ティングゲートのパターンのレジスト膜Ｒを形成し、例
えばＲＩＥなどのドライエッチングを施し、マスク層２
７／第１フローティングゲート用層３０をパターニング
して素子分離領域のマスク層２７／第１フローティング
ゲート用層３０を除去し、ＳＡ−ＳＴＩセルの素子領域
を覆うマスク層２７ａと第１フローティングゲート用層
３０ａを形成する。ここで、窒化シリコンのマスク層２
７はポリシリコン膜と比較して厚膜でも垂直加工が容易
である。また、ポリシリコンあるいはアモルファスシリ
コンの第１フローティングゲート用層３０は従来例より
も薄膜であるので、垂直加工が容易である。なお、マス
ク層２７／第１フローティングゲート用層３０のパター
ニング時に、素子分離領域の第１フローティングゲート
用層３０下の薄いゲート絶縁膜２０がエッチングされた
状態となってもよい。
ソグラフィ技術を用いて、マスク層２７の上層にフロー
ティングゲートのパターンのレジスト膜Ｒを形成し、例
えばＲＩＥなどのドライエッチングを施し、マスク層２
７／第１フローティングゲート用層３０をパターニング
して素子分離領域のマスク層２７／第１フローティング
ゲート用層３０を除去し、ＳＡ−ＳＴＩセルの素子領域
を覆うマスク層２７ａと第１フローティングゲート用層
３０ａを形成する。ここで、窒化シリコンのマスク層２
７はポリシリコン膜と比較して厚膜でも垂直加工が容易
である。また、ポリシリコンあるいはアモルファスシリ
コンの第１フローティングゲート用層３０は従来例より
も薄膜であるので、垂直加工が容易である。なお、マス
ク層２７／第１フローティングゲート用層３０のパター
ニング時に、素子分離領域の第１フローティングゲート
用層３０下の薄いゲート絶縁膜２０がエッチングされた
状態となってもよい。
【００４７】 次に、図３（ｃ）に示すように、上記のレ
ジスト膜Ｒマスクとして、例えばＥＣＲプラズマエッチ
ングなどにより、素子分離領域のゲート絶縁膜２０およ
び半導体基板１０のエッチングを行い、素子分離用溝Ｔ
を形成する。このとき、後工程で素子分離用溝Ｔを絶縁
体で埋め込みやすくするために、素子分離用溝Ｔは多少
順テーパ形状に形成することが好ましい。
ジスト膜Ｒマスクとして、例えばＥＣＲプラズマエッチ
ングなどにより、素子分離領域のゲート絶縁膜２０およ
び半導体基板１０のエッチングを行い、素子分離用溝Ｔ
を形成する。このとき、後工程で素子分離用溝Ｔを絶縁
体で埋め込みやすくするために、素子分離用溝Ｔは多少
順テーパ形状に形成することが好ましい。
【００４８】 次に、図４（ｄ）に示すように、レジスト
膜Ｒを剥離し、図４（ｅ）に示すように、ドライエッチ
ングによる素子分離用溝Ｔ形成時のゲート絶縁膜や素子
分離用溝Ｔ表面部のダメージを除去するために、まず窒
素雰囲気中での熱処理を行い、続いて熱酸化を行い、素
子分離用溝Ｔ表面に熱酸化膜である素子分離用溝被覆膜
１２を形成する。この素子分離用溝被覆膜１２の膜厚
は、例えば１０〜３０ｎｍ程度とすることができるが、
その後に形成されるソース・ドレインの接合におけるリ
ーク電流を少なくするためには、できるだけ厚膜に形成
することが好ましい。また、この熱酸化処理において第
１フローティングゲート用層３０ａの側壁部も酸化され
ることとなる。次に、イオン注入法を用い、例えばボロ
ン（Ｂ）イオンをイオン注入して、素子分離領域の素子
分離用溝Ｔ底部に図示しないチャネル阻止層を形成して
もよい。
膜Ｒを剥離し、図４（ｅ）に示すように、ドライエッチ
ングによる素子分離用溝Ｔ形成時のゲート絶縁膜や素子
分離用溝Ｔ表面部のダメージを除去するために、まず窒
素雰囲気中での熱処理を行い、続いて熱酸化を行い、素
子分離用溝Ｔ表面に熱酸化膜である素子分離用溝被覆膜
１２を形成する。この素子分離用溝被覆膜１２の膜厚
は、例えば１０〜３０ｎｍ程度とすることができるが、
その後に形成されるソース・ドレインの接合におけるリ
ーク電流を少なくするためには、できるだけ厚膜に形成
することが好ましい。また、この熱酸化処理において第
１フローティングゲート用層３０ａの側壁部も酸化され
ることとなる。次に、イオン注入法を用い、例えばボロ
ン（Ｂ）イオンをイオン注入して、素子分離領域の素子
分離用溝Ｔ底部に図示しないチャネル阻止層を形成して
もよい。
【００４９】 次に、図４（ｆ）に示すように、例えば、
ＴＥＯＳガス等を用いた減圧ＣＶＤ法により、膜厚約４
００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）を堆積
し、素子分離用溝Ｔ部や第１フローティングゲート用層
３０ａ間を素子分離用層２４で埋め込む。堆積する素子
分離用層２４の膜厚は素子分離用溝Ｔの幅に依存し、素
子分離用溝Ｔの両側の壁面から成長した膜が素子分離用
溝Ｔ内を埋められるだけの十分な膜厚が必要である。
ＴＥＯＳガス等を用いた減圧ＣＶＤ法により、膜厚約４
００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）を堆積
し、素子分離用溝Ｔ部や第１フローティングゲート用層
３０ａ間を素子分離用層２４で埋め込む。堆積する素子
分離用層２４の膜厚は素子分離用溝Ｔの幅に依存し、素
子分離用溝Ｔの両側の壁面から成長した膜が素子分離用
溝Ｔ内を埋められるだけの十分な膜厚が必要である。
【００５０】 次に、図５（ｇ）に示すように、例えばマ
スク層２７ａをストッパとするＣＭＰ（Chemical Mecha
nical Polishing ）法により素子分離用層２４を上面か
ら研磨し、マスク層２７ａと略同一の高さの表面を有す
る素子分離絶縁膜２４ｂを形成する。エッチバックによ
り加工することも可能であるが、その場合は素子分離絶
縁膜２４ｂの表面がマスク層２７ａと略同一の高さの表
面となった時点でエッチングを停止するように調整する
必要がある。
スク層２７ａをストッパとするＣＭＰ（Chemical Mecha
nical Polishing ）法により素子分離用層２４を上面か
ら研磨し、マスク層２７ａと略同一の高さの表面を有す
る素子分離絶縁膜２４ｂを形成する。エッチバックによ
り加工することも可能であるが、その場合は素子分離絶
縁膜２４ｂの表面がマスク層２７ａと略同一の高さの表
面となった時点でエッチングを停止するように調整する
必要がある。
【００５１】 次に、図５（ｈ）に示すように、素子分離
絶縁膜２４ｂおよび第１フローティングゲート用層３０
ａに対するマスク層２７ａのエッチング選択比をとるこ
とができるドライエッチングあるいはウェットエッチン
グなどのエッチングにより、マスク層２７ａを除去す
る。これにより、後工程で第２フローティングゲートを
形成するための型となる、素子分離絶縁膜２４ｂの側壁
面と第１フローティングゲート用層３０ａの上面で形成
される凹部を形成することができる。
絶縁膜２４ｂおよび第１フローティングゲート用層３０
ａに対するマスク層２７ａのエッチング選択比をとるこ
とができるドライエッチングあるいはウェットエッチン
グなどのエッチングにより、マスク層２７ａを除去す
る。これにより、後工程で第２フローティングゲートを
形成するための型となる、素子分離絶縁膜２４ｂの側壁
面と第１フローティングゲート用層３０ａの上面で形成
される凹部を形成することができる。
【００５２】 次に、図５（ｉ）に示すように、例えばＣ
ＶＤ法によりポリシリコンあるいはアモルファスシリコ
ンを素子分離絶縁膜２４ｂの側壁面と第１フローティン
グゲート用層３０ａの上面で形成される凹部を被覆して
全面に堆積させ、第２フローティングゲート用層３２を
形成する。
ＶＤ法によりポリシリコンあるいはアモルファスシリコ
ンを素子分離絶縁膜２４ｂの側壁面と第１フローティン
グゲート用層３０ａの上面で形成される凹部を被覆して
全面に堆積させ、第２フローティングゲート用層３２を
形成する。
【００５３】 次に、図６（ｊ）に示すように、ＲＩＥな
どのエッチングにより素子分離絶縁膜２４ｂの側壁面と
第１フローティングゲート用層３０ａの上面で形成され
る凹部の側壁面を被覆する部分の第２フローティングゲ
ート用層３２を残して全面にエッチバック除去すること
で、第１フローティングゲート用層３０ｃの対向する端
部上において第１フローティングゲート用層３０ｃと接
続する１対の第２フローティングゲート用層３２ａを形
成することができる。第１フローティングゲート用層３
０ａと第２フローティングゲート用層３２ａとから、フ
ローティングゲート用層３３とする。上記のエッチング
においては、１対の第２フローティングゲート用層３２
ａの間の部分において第１フローティングゲート用層３
０ｃを完全にエッチングしてゲート絶縁膜２０ａを露出
させないようにエッチング条件を調整する必要がある。
どのエッチングにより素子分離絶縁膜２４ｂの側壁面と
第１フローティングゲート用層３０ａの上面で形成され
る凹部の側壁面を被覆する部分の第２フローティングゲ
ート用層３２を残して全面にエッチバック除去すること
で、第１フローティングゲート用層３０ｃの対向する端
部上において第１フローティングゲート用層３０ｃと接
続する１対の第２フローティングゲート用層３２ａを形
成することができる。第１フローティングゲート用層３
０ａと第２フローティングゲート用層３２ａとから、フ
ローティングゲート用層３３とする。上記のエッチング
においては、１対の第２フローティングゲート用層３２
ａの間の部分において第１フローティングゲート用層３
０ｃを完全にエッチングしてゲート絶縁膜２０ａを露出
させないようにエッチング条件を調整する必要がある。
【００５４】 次に、図６（ｋ）に示すように、例えばウ
ェットエッチングにより、第２フローティングゲート３
２ａの形成の際の型とした素子分離絶縁膜２４ｂを上面
からエッチングして表面が下げられた素子分離絶縁膜２
４ａとし、第２フローティングゲート３２ａの外壁面部
分を露出させる。これにより、露出させた第２フローテ
ィングゲート３２ａの外壁面部分もフローティングゲー
トとコントロールゲートの容量結合比に寄与する表面積
とすることができ、容量結合比を増加させることが可能
となる。
ェットエッチングにより、第２フローティングゲート３
２ａの形成の際の型とした素子分離絶縁膜２４ｂを上面
からエッチングして表面が下げられた素子分離絶縁膜２
４ａとし、第２フローティングゲート３２ａの外壁面部
分を露出させる。これにより、露出させた第２フローテ
ィングゲート３２ａの外壁面部分もフローティングゲー
トとコントロールゲートの容量結合比に寄与する表面積
とすることができ、容量結合比を増加させることが可能
となる。
【００５５】 次に、図６（ｌ）に示すように、フローテ
ィングゲート用層３３のを被覆してＯＮＯ膜（酸化膜−
窒化膜−酸化膜の積層絶縁膜）を形成し、中間絶縁膜２
５とする。次に、中間絶縁膜２５の上面を被覆して、例
えばポリシリコンからなるコントロールゲート（ワード
線）３１を形成する。コントロールゲート３１として
は、低抵抗化にためにポリシリコンとタングステンシリ
サイドの積層構造などのポリサイド構造とすることもで
きる。ここで、コントロールゲート３１の膜厚として
は、後工程のでリソグラフィー工程を容易に行うことが
可能となるようにフローティングゲートにより形成され
た段差を埋めるのに十分な厚さとすることが好ましい。
ィングゲート用層３３のを被覆してＯＮＯ膜（酸化膜−
窒化膜−酸化膜の積層絶縁膜）を形成し、中間絶縁膜２
５とする。次に、中間絶縁膜２５の上面を被覆して、例
えばポリシリコンからなるコントロールゲート（ワード
線）３１を形成する。コントロールゲート３１として
は、低抵抗化にためにポリシリコンとタングステンシリ
サイドの積層構造などのポリサイド構造とすることもで
きる。ここで、コントロールゲート３１の膜厚として
は、後工程のでリソグラフィー工程を容易に行うことが
可能となるようにフローティングゲートにより形成され
た段差を埋めるのに十分な厚さとすることが好ましい。
【００５６】 次に、コントロールゲート３１をマスク３
１としてフローティングゲート用層３３および中間絶縁
膜２５をエッチングして、パターン加工されたフローテ
ィングゲート３３ａおよび中間絶縁膜２５ａとする。そ
の後は、選択ＭＯＳトランジスタ部のゲート電極の形
成、およびソース・ドレイン拡散層を形成するためのイ
オン注入工程などを行い、常法に準ずる製法によりＮＡ
ＮＤ型フラッシュメモリの周辺回路部のＭＯＳトランジ
スタを形成し、さらに例えばＣＶＤ法により酸化シリコ
ンの層間絶縁膜２８を形成し、例えば選択トランジスタ
のドレイン拡散層１３’に達するコンタクトホールＢＣ
の開口、埋め込み電極３４およびビット線３５などの配
線形成、パッシベーション膜の堆積、パッド開口部の形
成等を行って、図２に示すようなＳＡ−ＳＴＩセルを用
いたＮＡＮＤ型フラッシュメモリとする。
１としてフローティングゲート用層３３および中間絶縁
膜２５をエッチングして、パターン加工されたフローテ
ィングゲート３３ａおよび中間絶縁膜２５ａとする。そ
の後は、選択ＭＯＳトランジスタ部のゲート電極の形
成、およびソース・ドレイン拡散層を形成するためのイ
オン注入工程などを行い、常法に準ずる製法によりＮＡ
ＮＤ型フラッシュメモリの周辺回路部のＭＯＳトランジ
スタを形成し、さらに例えばＣＶＤ法により酸化シリコ
ンの層間絶縁膜２８を形成し、例えば選択トランジスタ
のドレイン拡散層１３’に達するコンタクトホールＢＣ
の開口、埋め込み電極３４およびビット線３５などの配
線形成、パッシベーション膜の堆積、パッド開口部の形
成等を行って、図２に示すようなＳＡ−ＳＴＩセルを用
いたＮＡＮＤ型フラッシュメモリとする。
【００５７】 上記の本実施形態の半導体不揮発性記憶装
置の製造方法によれば、第１フローティングゲートと、
第１フローティングゲートの対向する端部上において第
１フローティングゲートと接続する１対の第２フローテ
ィングゲートとからフローティングゲートを形成するの
で、従来の形状のフローティングゲートよりもコントロ
ールゲートとの容量結合比に寄与する表面積を増加さ
せ、コントロールゲートとフローティングゲートの容量
結合比を増加させることが可能となる。これにより、メ
モリセル面積を縮小化してもコントロールゲートとフロ
ーティングゲートの容量結合比を必要量確保することが
可能で、メモリセルの書き込み動作などにおいて誤動作
を起こして品質を低下させることがなく、また、動作電
圧および電源電圧の低下が可能となり、昇圧回路の面積
や昇圧時間の増大の抑制が可能な、品質の高い、高集積
化した半導体不揮発性記憶装置を製造することが可能と
なる。
置の製造方法によれば、第１フローティングゲートと、
第１フローティングゲートの対向する端部上において第
１フローティングゲートと接続する１対の第２フローテ
ィングゲートとからフローティングゲートを形成するの
で、従来の形状のフローティングゲートよりもコントロ
ールゲートとの容量結合比に寄与する表面積を増加さ
せ、コントロールゲートとフローティングゲートの容量
結合比を増加させることが可能となる。これにより、メ
モリセル面積を縮小化してもコントロールゲートとフロ
ーティングゲートの容量結合比を必要量確保することが
可能で、メモリセルの書き込み動作などにおいて誤動作
を起こして品質を低下させることがなく、また、動作電
圧および電源電圧の低下が可能となり、昇圧回路の面積
や昇圧時間の増大の抑制が可能な、品質の高い、高集積
化した半導体不揮発性記憶装置を製造することが可能と
なる。
【００５８】 以上、本発明を実施形態により説明した
が、本発明は上記の実施形態に何ら限定されるものでは
ない。例えば、コントロールゲートなどのポリサイド構
造の配線をポリシリコンとタングステンシリサイド（Ｗ
Ｓｉ2 ）膜とによるポリサイド膜として説明したが、ポ
リシリコン膜のみでも、又ポリシリコン膜と、ＭｏＳｉ
2 膜、ＣｏＳｉ2 膜、ＴｉＳｉ2 膜等の高融点金属シリ
サイド膜とによるポリサイド膜であってもよい。また、
実施形態においてはＮＡＮＤ型の半導体不揮発性記憶装
置について説明しているが、ＮＡＮＤ型に限らず、ＮＯ
Ｒ型あるいはＤＩＮＯＲ型の半導体不揮発性記憶装置に
適用することも可能である。その他、本発明の技術的思
想の範囲内で、プロセス装置やプロセス条件は適宜変更
が可能である。
が、本発明は上記の実施形態に何ら限定されるものでは
ない。例えば、コントロールゲートなどのポリサイド構
造の配線をポリシリコンとタングステンシリサイド（Ｗ
Ｓｉ2 ）膜とによるポリサイド膜として説明したが、ポ
リシリコン膜のみでも、又ポリシリコン膜と、ＭｏＳｉ
2 膜、ＣｏＳｉ2 膜、ＴｉＳｉ2 膜等の高融点金属シリ
サイド膜とによるポリサイド膜であってもよい。また、
実施形態においてはＮＡＮＤ型の半導体不揮発性記憶装
置について説明しているが、ＮＡＮＤ型に限らず、ＮＯ
Ｒ型あるいはＤＩＮＯＲ型の半導体不揮発性記憶装置に
適用することも可能である。その他、本発明の技術的思
想の範囲内で、プロセス装置やプロセス条件は適宜変更
が可能である。
【００５９】
【発明の効果】以上の説明から明らかなように、本発明
の半導体不揮発性記憶装置は、品質を向上して、高集積
化に適したＳＡ−ＳＴＩセルを用いた半導体不揮発性記
憶装置である。
の半導体不揮発性記憶装置は、品質を向上して、高集積
化に適したＳＡ−ＳＴＩセルを用いた半導体不揮発性記
憶装置である。
【００６０】 また、本発明のＳＡ−ＳＴＩセルを用いた
半導体不揮発性記憶装置の製造方法によれば、品質を向
上して、高集積化に適したＳＡ−ＳＴＩセルを用いた半
導体不揮発性記憶装置容易に製造することが可能であ
る。
半導体不揮発性記憶装置の製造方法によれば、品質を向
上して、高集積化に適したＳＡ−ＳＴＩセルを用いた半
導体不揮発性記憶装置容易に製造することが可能であ
る。
【図面の簡単な説明】
【図１】 図１（ａ）は本発明の実施形態にかかる半導体
不揮発性記憶装置の平面図であり、図１（ｂ）はその等
価回路図である。
不揮発性記憶装置の平面図であり、図１（ｂ）はその等
価回路図である。
【図２】 図２（ａ）は図１（ａ）のＡ−Ａ’における断
面図であり、図２（ｂ）の図１（ａ）にＢ−Ｂ’におけ
る断面図である。
面図であり、図２（ｂ）の図１（ａ）にＢ−Ｂ’におけ
る断面図である。
【図３】 図３は本発明の実施形態にかかる半導体不揮発
性記憶装置の製造方法の製造工程を示す断面図であり、
（ａ）はマスク層を形成する工程まで、（ｂ）は第１フ
ローティングゲートをパターン加工する工程まで、
（ｃ）は素子分離用溝を形成する工程までを示す。
性記憶装置の製造方法の製造工程を示す断面図であり、
（ａ）はマスク層を形成する工程まで、（ｂ）は第１フ
ローティングゲートをパターン加工する工程まで、
（ｃ）は素子分離用溝を形成する工程までを示す。
【図４】 図４は図３の続きの工程を示す断面図であり、
（ｄ）はレジスト膜を除去する工程まで、（ｅ）は素子
分離用溝被覆膜を形成する工程まで、（ｆ）は素子分離
用層を形成する工程までを示す。
（ｄ）はレジスト膜を除去する工程まで、（ｅ）は素子
分離用溝被覆膜を形成する工程まで、（ｆ）は素子分離
用層を形成する工程までを示す。
【図５】 図５は図４の続きの工程を示す断面図であり、
（ｇ）は素子分離絶縁膜を形成する工程まで、（ｈ）は
マスク層を除去する工程まで、（ｉ）は第２フローティ
ングゲート用層を形成する工程までを示す。
（ｇ）は素子分離絶縁膜を形成する工程まで、（ｈ）は
マスク層を除去する工程まで、（ｉ）は第２フローティ
ングゲート用層を形成する工程までを示す。
【図６】 図６は図５の続きの工程を示す断面図であり、
（ｊ）は第２フローティングゲート用層を加工する工程
まで、（ｋ）は素子分離絶縁膜の表面を低面化させる工
程まで、（ｌ）はコントロールゲートを形成する工程ま
でを示す。
（ｊ）は第２フローティングゲート用層を加工する工程
まで、（ｋ）は素子分離絶縁膜の表面を低面化させる工
程まで、（ｌ）はコントロールゲートを形成する工程ま
でを示す。
【図７】 図７は第１従来例にかかる半導体不揮発性記憶
装置の断面図である。
装置の断面図である。
【図８】 図８は第２従来例にかかる半導体不揮発性記憶
装置の平面図であり、図８（ｂ）はその等価回路図であ
る。
装置の平面図であり、図８（ｂ）はその等価回路図であ
る。
【図９】 図９（ａ）は図８（ａ）のＡ−Ａ’における断
面図であり、図９（ｂ）は図８（ａ）のＢ−Ｂ’におけ
る断面図である。
面図であり、図９（ｂ）は図８（ａ）のＢ−Ｂ’におけ
る断面図である。
【図１０】 図１０は第２従来例にかかる半導体不揮発性
記憶装置の製造方法の製造工程を示す断面図であり、
（ａ）は第１の絶縁膜を形成する工程まで、（ｂ）はチ
ャネル阻止層を形成する工程まで、（ｃ）は素子分離用
層を形成する工程までを示す。
記憶装置の製造方法の製造工程を示す断面図であり、
（ａ）は第１の絶縁膜を形成する工程まで、（ｂ）はチ
ャネル阻止層を形成する工程まで、（ｃ）は素子分離用
層を形成する工程までを示す。
【図１１】 図１１は図１０の続きの工程を示す断面図で
あり、（ｄ）は素子分離絶縁膜を形成する工程まで、
（ｅ）はコントロールゲートを形成する工程までを示
す。
あり、（ｄ）は素子分離絶縁膜を形成する工程まで、
（ｅ）はコントロールゲートを形成する工程までを示
す。
【符号の説明】 １０…半導体基板、１１…チャネル阻止層、１２…素子
分離用溝被覆膜、１３，１３’…ソース・ドレイン拡散
層、２０，２０ａ…ゲート絶縁膜、２４…素子分離用
層、２４ａ…素子分離絶縁膜、２５，２５ａ…中間絶縁
膜、２７，２７ａ…マスク層、２８…層間絶縁膜、３
０，３０ａ，３０ｃ…（第１）フローティングゲート用
層、３０ｂ…（第１）フローティングゲート、３１ａ…
下側コントロールゲート、３１ｂ…上側コントロールゲ
ート、３１…コントロールゲート、３２，３２ａ…第２
フローティングゲート用層、３３…フローティングゲー
ト用層、３３ａ…フローティングゲート、３４…埋め込
み電極、３５…ビット線、Ｔ…素子分離用溝、ＦＧ…フ
ローティングゲート、ＣＧ…コントロールゲート、ＳＤ
…ソース・ドレイン拡散層、ＳＧ…選択ゲート、ＴＩ…
トレンチ型素子分離絶縁膜、ＢＣ…ビットコンタクト、
ＳＴ…選択トランジスタ、ＭＴ…メモリトランジスタ、
ＢＬａ，ＢＬｂ…ビット線、Ｓ，Ｓａ，Ｓｂ…ソース
線。
分離用溝被覆膜、１３，１３’…ソース・ドレイン拡散
層、２０，２０ａ…ゲート絶縁膜、２４…素子分離用
層、２４ａ…素子分離絶縁膜、２５，２５ａ…中間絶縁
膜、２７，２７ａ…マスク層、２８…層間絶縁膜、３
０，３０ａ，３０ｃ…（第１）フローティングゲート用
層、３０ｂ…（第１）フローティングゲート、３１ａ…
下側コントロールゲート、３１ｂ…上側コントロールゲ
ート、３１…コントロールゲート、３２，３２ａ…第２
フローティングゲート用層、３３…フローティングゲー
ト用層、３３ａ…フローティングゲート、３４…埋め込
み電極、３５…ビット線、Ｔ…素子分離用溝、ＦＧ…フ
ローティングゲート、ＣＧ…コントロールゲート、ＳＤ
…ソース・ドレイン拡散層、ＳＧ…選択ゲート、ＴＩ…
トレンチ型素子分離絶縁膜、ＢＣ…ビットコンタクト、
ＳＴ…選択トランジスタ、ＭＴ…メモリトランジスタ、
ＢＬａ，ＢＬｂ…ビット線、Ｓ，Ｓａ，Ｓｂ…ソース
線。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０】
【図８】
【図９】
【図１１】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (16)
- 【請求項１】素子分離領域をフローティングゲートの幅
方向の端部に自己整合的に形成する工程を有する半導体
不揮発性記憶装置の製造方法において、 半導体基板上にトンネル絶縁膜とするゲート酸化膜を形
成する工程と、 前記フローティングゲートとする、不純物を含む多結晶
シリコン膜を形成する工程と、 前記多結晶シリコン膜上に第１の絶縁膜を形成する工程
と、 少なくとも前記第１の絶縁膜および前記多結晶シリコン
膜をパターニングして、前記フローティングゲート用パ
ッド部を形成する工程と、 少なくとも前記フローティングゲート用パッド部の前記
多結晶シリコン膜側壁に第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜が形成された前記フローティングゲー
ト用パッド部をマスクとして、異方性プラズマエッチン
グ法により、前記半導体基板表面部に素子分離用溝を形
成する工程と、 熱酸化法により、前記素子分離用溝表面を酸化し、前記
素子分離用溝側壁の上部に形成された酸化膜と前記半導
体基板との界面位置が、前記フローティングゲート用パ
ッド部側壁と前記第２の絶縁膜との界面位置よりメモリ
セルのチャネル中央部側になるような膜厚の熱酸化膜を
形成する工程とを有することを特徴とする半導体不揮発
性記憶装置の製造方法。 - 【請求項２】前記第１の絶縁膜は、ＣＶＤ法により堆積
するＳｉＯ2 膜であることを特徴とする請求項１に記載
の半導体不揮発性記憶装置の製造方法。 - 【請求項３】前記第２の絶縁膜は、前記多結晶シリコン
膜側壁を熱酸化して形成する熱酸化膜および高温ＣＶＤ
法により堆積するＳｉＯ2 膜のうち、いずれか一方の酸
化膜と、ＣＶＤ法により堆積する酸化防止用絶縁膜とで
構成したものであることを特徴とする請求項１に記載の
半導体不揮発性記憶装置の製造方法。 - 【請求項４】前記酸化防止用絶縁膜は、減圧ＣＶＤ法に
より堆積するＳｉ3 Ｎ4 膜であることを特徴とする請求
項３に記載の半導体不揮発性記憶装置の製造方法。 - 【請求項５】素子分離領域をフローティングゲートの幅
方向の端部に自己整合的に形成する工程を有するの半導
体不揮発性記憶装置の製造方法において、 半導体基板上にトンネル絶縁膜とするゲート酸化膜を形
成する工程と、 前記フローティングゲートとする、不純物を含む多結晶
シリコン膜を形成する工程と、 前記多結晶シリコン膜上に第１の絶縁膜を形成する工程
と、 少なくとも前記第１の絶縁膜および前記多結晶シリコン
膜をパターニングして、前記フローティングゲート用パ
ッド部を形成する工程と、 少なくとも前記フローティングゲート用パッド部の前記
多結晶シリコン膜側壁に第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜が形成された前記フローティングゲー
ト用パッド部をマスクとして、等方性プラズマエッチン
グ法、および等方性プラズマエッチングと異方性プラズ
マエッチングを組み合わせたプラズマエッチング法のう
ち、何れか一方の方法を用いて前記半導体基板をエッチ
ングし、前記エッチングにより形成される溝側壁の上部
位置が、前記フローティングゲート用パッド部側壁と前
記第２の絶縁膜との界面位置よりメモリセルのチャネル
中央部側の位置となるまでエッチングすることで素子分
離用溝を形成する工程と、 熱酸化法により、前記素子分離用溝表面に熱酸化膜を形
成する工程とを有することを特徴とする半導体不揮発性
記憶装置の製造方法。 - 【請求項６】前記第１の絶縁膜は、ＣＶＤ法により形成
するＳｉＯ2 膜であることを特徴とする請求項５に記載
の半導体不揮発性記憶装置の製造方法。 - 【請求項７】前記第２の絶縁膜は、前記多結晶シリコン
膜側壁を熱酸化して形成する熱酸化膜であることを特徴
とする請求項５に記載の半導体不揮発性記憶装置の製造
方法。 - 【請求項８】チャネル形成領域を有する半導体基板と、 前記チャネル形成領域を素子分離するように前記半導体
基板に形成された溝に埋め込まれた素子分離絶縁膜と、 前記チャネル形成領域の上層に形成されたトンネル絶縁
膜と、 前記トンネル絶縁膜の上層に形成され、少なくとも対向
する２つの端部が、当該端部間よりも高く形成されたフ
ローティングゲートと、 前記フローティングゲートを全面に被覆して形成された
中間絶縁膜と、 前記中間絶縁膜の上層に形成されたコントロールゲート
と、 前記チャネル形成領域に接続して形成されたソース・ド
レイン領域とを有するメモリトランジスタを有する半導
体不揮発性記憶装置。 - 【請求項９】前記メモリトランジスタが複数個直列に接
続されて形成されている請求項８記載の半導体不揮発性
記憶装置。 - 【請求項１０】チャネル形成領域を有する半導体基板上
にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上層に第１フローティングゲート
を形成する工程と、 前記第１フローティングゲートで挟まれた領域において
前記半導体基板に素子分離用溝を形成する工程と、 前記素子分離用溝を絶縁体で埋め込んで素子分離絶縁膜
を形成する工程と、 前記第１フローティングゲートの対向する端部上におい
て前記第１フローティングゲートと接続する１対の第２
フローティングゲートを形成する工程と、 前記第１フローティングゲートおよび第２フローティン
グゲートの上層に中間絶縁膜を形成する工程と、 前記中間絶縁膜の上層にコントロールゲートを形成する
工程と、 前記チャネル形成領域に接続するソース・ドレイン領域
を形成する工程とを有する半導体不揮発性記憶装置の製
造方法。 - 【請求項１１】前記素子分離絶縁膜を形成する工程が、
前記素子分離用溝を埋め込んで全面に絶縁体を形成する
工程と、少なくとも前記素子分離用溝の内部に埋め込ま
れた部分を残して前記絶縁体を除去する工程とを含む請
求項１０記載の半導体不揮発性記憶装置の製造方法。 - 【請求項１２】前記第１フローティングゲートを形成す
る工程の後、前記素子分離絶縁膜を形成する工程の前
に、前記第１フローティングゲートの上層にマスク層を
形成する工程をさらに有し、 前記素子分離絶縁膜を形成する工程においては、前記マ
スク層および前記第１フローティングゲートで挟まれた
領域と前記素子分離用溝を絶縁体で埋め込んで、前記マ
スク層と略同一の高さの表面を有する素子分離絶縁膜を
形成し、 前記素子分離絶縁膜を形成する工程の後、前記第２フロ
ーティングゲートを形成する工程の前に、前記第１フロ
ーティングゲートおよび前記素子分離絶縁膜に対してエ
ッチング選択比を有するエッチングにより前記マスク層
を除去する工程をさらに有し、 前記第２フローティングゲートを形成する工程において
は、前記素子分離絶縁膜の側壁面と前記第１フローティ
ングゲートの上面で形成される凹部を型として、前記凹
部の側壁部に第２フローティングゲートを形成する請求
項１０記載の半導体不揮発性記憶装置の製造方法。 - 【請求項１３】前記第２フローティングゲートを形成す
る工程が、前記素子分離絶縁膜の側壁面と前記第１フロ
ーティングゲートの上面で形成される凹部内面を被覆し
て全面に第２フローティングゲート用層を形成する工程
と、前記凹部の側壁面を被覆する部分を残して前記第２
フローティングゲート用層を除去する工程とを含む請求
項１２記載の半導体不揮発性記憶装置の製造方法。 - 【請求項１４】前記第２フローティングゲートを形成す
る工程の後、前記中間絶縁膜を形成する工程の前に、前
記第１および第２フローティングゲートに対してエッチ
ング選択比を有するエッチングにより、前記第２フロー
ティングゲートの形成の際の型とした前記素子分離絶縁
膜を上面からエッチングして前記第２フローティングゲ
ートの外壁面の一部を露出させる工程をさらに有する請
求項１２記載の半導体不揮発性記憶装置の製造方法。 - 【請求項１５】前記素子分離絶縁膜を形成する工程が、
前記マスク層および前記第１フローティングゲートで挟
まれた領域と前記素子分離用溝を埋め込んで全面に絶縁
体を形成する工程と、前記マスク層および前記第１フロ
ーティングゲートで挟まれた領域と前記素子分離用溝の
内部に埋め込まれた部分を残して前記絶縁体を除去する
工程とを含む請求項１２記載の半導体不揮発性記憶装置
の製造方法。 - 【請求項１６】前記素子分離用溝を形成する工程の後、
前記素子分離絶縁膜を形成する工程の前に、前記素子分
離用溝表面に被覆膜を形成する工程をさらに有する請求
項１０記載の半導体不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5957198A JPH11261038A (ja) | 1998-03-11 | 1998-03-11 | 半導体不揮発性記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5957198A JPH11261038A (ja) | 1998-03-11 | 1998-03-11 | 半導体不揮発性記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261038A true JPH11261038A (ja) | 1999-09-24 |
Family
ID=13117068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5957198A Pending JPH11261038A (ja) | 1998-03-11 | 1998-03-11 | 半導体不揮発性記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261038A (ja) |
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