JPH11261038A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
半導体不揮発性記憶装置およびその製造方法Info
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- JPH11261038A JPH11261038A JP5957198A JP5957198A JPH11261038A JP H11261038 A JPH11261038 A JP H11261038A JP 5957198 A JP5957198 A JP 5957198A JP 5957198 A JP5957198 A JP 5957198A JP H11261038 A JPH11261038 A JP H11261038A
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Abstract
Iセルを用いた半導体不揮発性記憶装置およびその製造
方法を提供する。 【解決手段】チャネル形成領域を有 する半導体基板10
と、チ ャネル形成領域を素子分離するように半導体基板
に形成された溝に埋め込まれた素子分離絶縁膜24a
と、チャネル形成領域の上層に形成されたトンネル絶縁
膜20aと、トンネル絶縁膜の上層に形成され、少なく
とも対向する2つの端部が、当該端部間よりも高く形成
されたフローティングゲート33aと、フローティング
ゲートを全面に被覆して形成された中間絶縁膜25a
と、中間絶縁膜の上層に形成されたコントロールゲート
31と、チャネル形成領域に接続して形成されたソース
・ドレイン領域13,13’とを有するメモリトランジ
スタを有する構成とする。
Description
装置およびその製造方法に関し、さらに詳しくは、フロ
ーティングゲート型MOSトランジスタの不揮発性メモ
リセルを有する半導体不揮発性記憶装置およびその製造
方法に関する。
フローティングゲート型MOSトランジスタの不揮発性
メモリセルを用いたEPROM(Erasable P
rogrammable Read−Only Mem
ory)、EEPROM(Electrically
Erasable Programmable Rea
d−Only Memory)、EEPROMの一つで
一括消去法を採る、フラッシュメモリ(Flash M
emory)等が盛んに開発され、実用化もなされてい
る。
フラッシュメモリとNAND型フラッシュメモリがあ
り、前者は一個のフローティングゲート型MOSトラン
ジスタをフラッシュメモリの一つのメモリセルとするも
ので、後者は複数個、例えばN個のフローティングゲー
ト型MOSトランジスタによるメモリセルを隣接させて
配置したNANDセルが一つの単位セルとなっているも
のである。この様なNAND型フラッシュメモリは、N
OR型フラッシュメモリに比べて、ランダムアクセス速
度は遅いが、高集積化の面で優れた構成となっているの
で、高集積化を目指したフラッシュメモリとして、近年
盛んに開発され、実用化もなされているものである。
揮発性記憶装置の一例の断面図を図14に示す。例えば
LOCOS法などにより形成した素子分離絶縁膜24a
により分離された半導体基板10の活性領域上に、例え
ば薄膜の酸化シリコンからなるゲート絶縁膜(トンネル
絶縁膜)20aが形成されており、その上層に例えばポ
リシリコンからなるフローティングゲート30bが形成
されており、さらにその上層に例えばONO膜(酸化膜
−窒化膜−酸化膜の積層絶縁膜)からなる中間絶縁膜2
5aが形成されている。中間絶縁膜25aの上層には、
例えばポリシリコンの下側コントロールゲート31aと
タングステンシリサイドの上側コントロールゲート31
bからなるポリサイド構造のコントロールゲート31が
形成されている。また、コントロールゲート31の両側
部の半導体基板10中には図示しないソース・ドレイン
拡散層が形成されている。これによりコントロールゲー
ト31と半導体基板10中のチャネル形成領域の間に、
絶縁膜に被覆されたフローティングゲート30bを有す
る電界効果トランジスタを構成する。
型の半導体不揮発性記憶装置においては、フローティン
グゲート30bは膜中に電荷を保持する機能を持ち、ゲ
ート絶縁膜20aおよび中間絶縁膜25aは電荷をフロ
ーティングゲート30b中に閉じ込める役割を持つ。コ
ントロールゲート31、半導体基板10あるいはソース
・ドレイン拡散層などに適当な電圧を印加すると、ファ
ウラー・ノルドハイム型トンネル電流(FN電流)が生
じ、ゲート絶縁膜20aを通して半導体基板10からフ
ローティングゲート30bへ電荷が注入され、あるいは
フローティングゲート30bから半導体基板10へ電荷
が放出される。
中に電荷が蓄積されると、この蓄積電荷による電界が発
生するため、トランジスタの閾値電圧が変化する。この
変化によりデータの記憶が可能となる。例えば、フロー
ティングゲート30b中に電子を蓄積することでデータ
の消去を行い、また、フローティングゲート30b中に
蓄積した電子を放出することでデータを書き込みするこ
とができる。
グゲート型の半導体不揮発性記憶装置は、フローティン
グゲート30bと素子分離絶縁膜24aとの合わせ余裕
としてオーバーラップ部分Iを有し、特にLOCOS法
による素子分離絶縁膜はバーズビークを有することから
素子分離幅が広くなり、分離耐圧が低下するという問題
が発生し、セル面積を縮小することが困難となってい
た。
領域をフローティングゲートの幅方向の端部に自己整合
的に形成するSA−STI(Self-Aligned Shallow Tre
nchIsolation )セル構造を有するフローティングゲー
ト型の半導体不揮発性記憶装置が開発された(IEDM
Tech.Dig.1994,pp61〜64参
照)。以下に、例としてSA−STIセル構造を有する
NAND型の半導体不揮発性記憶装置について説明す
る。図15(a)はその平面図である。トレンチ型の素
子分離絶縁膜TIで分離されたシリコン半導体基板の活
性領域と、ワード線となるコントロールゲートCGとが
交差する領域において、コントロールゲートCGとシリ
コン半導体基板のチャネル形成領域の間に絶縁膜に被覆
されたフローティングゲートFGが形成されている。ま
た、コントロールゲートCGの両側部の基板中にはソー
ス・ドレイン拡散層SDが形成されている。コントロー
ルゲートCGと半導体基板10中のチャネル形成領域の
間に絶縁膜に被覆されたフローティングゲートFGを有
する電界効果トランジスタであるメモリトランジスタM
Tが複数個直列に接続され、NAND列を構成してい
る。NAND列の一方の端部には、当該NAND列を選
択するための選択MOSトランジスタSTが形成されて
おり、そのドレイン拡散層はビットコンタクトBCを介
して図示しないビット線に接続している。NAND列の
一方の端部にも図示しない選択MOSトランジスタが形
成されており、そのソース拡散層はソース線Sに接続し
ている。
性記憶装置の等価回路図を図15(b)に示す。メモリ
トランジスタ(MT1a,MT2a,MT3a,・・
・)が直列に接続されてNAND列を構成し、本NAN
D列の一方の端部には、当該NAND列を選択するため
の選択MOSトランジスタSTaが形成されており、そ
のドレイン拡散層はビットコンタクトBCaを介してビ
ット線BLaに接続している。NAND列の他方の端部
にも図示しない選択MOSトランジスタが形成されてお
り、そのソース拡散層は副ソース線Saを介して主ソー
ス線Sに接続している。ビット線BLaには選択MOS
トランジスタSTa’により選択可能なメモリトランジ
スタMT1a’などから構成される別のNAND列も接
続している。一方、メモリトランジスタ(MT1b,M
T2b,MT3b,・・・)もまた直列に接続されてN
AND列を構成し、本NAND列の一方の端部には、当
該NAND列を選択するための選択MOSトランジスタ
STbが形成されており、そのドレイン拡散層はビット
コンタクトBCbを介してビット線BLbに接続され、
NAND列の他方の端部に形成されて図示しない選択M
OSトランジスタのソース拡散層は副ソース線Sbを介
して主ソース線Sに接続している。
(a)中のA−A’における断面図を図16(a)に、
B−B’における断面図を図16(b)に示す。図16
(a)に示すように、トレンチ型の素子分離絶縁膜24
aにより分離された半導体基板10の活性領域上に、例
えば薄膜の酸化シリコンからなるゲート絶縁膜(トンネ
ル絶縁膜)20aが形成されており、その上層に例えば
ポリシリコンからなるフローティングゲート30bが形
成されており、さらにその上層に例えばONO膜(酸化
膜−窒化膜−酸化膜の積層絶縁膜)からなる中間絶縁膜
25aが形成されている。中間絶縁膜25aの上面を被
覆して、例えばポリシリコンからなるコントロールゲー
ト(ワード線)31が形成されている。また、図16
(b)に示すように、コントロールゲート31の両側部
の半導体基板10中にはソース・ドレイン拡散層13が
形成されている。これによりコントロールゲート31
と、半導体基板10中のチャネル形成領域との間に絶縁
膜に被覆されたフローティングゲート30bを有する電
界効果トランジスタを構成する。各トランジスタはNA
ND型に直列接続され、NANDストリングを構成す
る。
は、例えばメモリセルにおけるコントロールゲート31
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびNANDストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜28に被覆されている。層間絶縁膜
28には選択トランジスタのドレイン拡散層13’に達
するビットコンタクトホールBCが開口されており、埋
め込み電極34を介して例えばアルミニウムからなるビ
ット線35に接続している。また、上記のNANDスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板1
0中に拡散層として形成されているソース線に接続して
いる。
図16(a)に示すように、素子分離領域はチャネル幅
方向のフローティングゲートの端部に自己整合的に形成
した素子分離用溝(トレンチ)を用いる素子分離法、い
わゆるトレンチ素子分離(SA−STI)法で形成され
たものである。また、図16(a)に示すように、素子
分離絶縁膜24aの表面がフローティングゲート30b
の膜厚の半分より下方の位置となっているので、フロー
ティングゲート30bに対向するコントロールゲート3
1の面積が、フローティングゲート30bの側壁部の寄
与分で大きくなっている。
ルールの最小加工寸法(Minimum Feature Size)Fで設
計すると、上述したSA−STIセルのメモリセルの面
積Zは、図15(a)に示すように、理論的な最小面積
である、Z=4F2 で設計できる。従って、SA−ST
Iセル構造を用い、さらに高集積化に有利なNAND型
の半導体不揮発性記憶装置とすることで、メモリセルの
個数を増加させて、このメモリセル部分の面積を増加さ
せれば、ビット線とのコンタクト部と、選択MOSトラ
ンジスタ部と、ソースライン部とを加えた面積がメモリ
セル部分の面積に比較して無視できる程度にすることが
でき、最小加工寸法の制限内で最も高集積化したフラッ
シュメモリが作製できる。
法でフローティングゲートを形成して、フローティング
ゲートの厚みもクォータミクロン程度となると、フロー
ティングゲートのチャネル幅方向の側壁面積が増加し、
フローティングゲートとコントロールゲート間の容量結
合比の増加に寄与する電極面積を増加させることができ
る。従って従来のようなフローティングゲートの素子分
離領域への張り出し部分を設けなくとも、フローティン
グゲートに所望の電位を与えるためのコントロールゲー
トの電圧に関係する、フローティングゲートとコントロ
ールゲートとの容量結合比を所望の値に確保することが
できる。
ルを用いたNAND型フラッシュメモリである、半導体
不揮発性記憶装置の製造方法を、図17および図18を
参照して説明する。まず、図17(a)に示すように、
NAND型フラッシュメモリのメモリセル部と周辺回路
部等とを分離するためのP型のウェル等が形成されてい
る半導体基板10表面に、例えば熱酸化法を用いて、フ
ローティングゲート型MOSトランジスタのトンネル絶
縁膜であるゲート絶縁膜20を形成する。その後、例え
ば減圧CVD(Chemical Vapor Deposition )法等によ
り、不純物をドープしたポリシリコンを堆積させてフロ
ーティングゲート用層30を形成し、さらにその上層に
例えば常圧CVD法等により、酸化シリコンを堆積させ
て第1の絶縁膜21を形成する。
リソグラフィ技術を用いて、第1の絶縁膜21/フロー
ティングゲート用層30/ゲート絶縁膜20をパターニ
ングして、素子分離領域の第1の絶縁膜21/フローテ
ィングゲート用層30/ゲート絶縁膜20を除去し、続
いてパターニングされた第1の絶縁膜21a/フローテ
ィングゲート用層30a/ゲート絶縁膜20aをマスク
として、半導体基板10表面をエッチングし、トレンチ
型の素子分離用溝Tを形成する。その後、素子分離用溝
T形成時のダメージを除去するために、窒素雰囲気中で
の熱処理を行い、続いてゲート絶縁膜20aのエッジを
保護する意味も含めた熱酸化を行い、素子分離用溝Tの
内壁に酸化シリコンからなる素子分離用溝被覆膜12を
形成する。なお、この熱酸化時に、フローティングゲー
ト用層30aの側壁も酸化され、酸化シリコンのフロー
ティングゲート被覆膜26が形成される。次に、イオン
注入法を用い、例えばボロン(B)イオンをイオン注入
して、素子分離用溝Tの底部にチャネル阻止層11を形
成する。
減圧CVD法等により、第1の絶縁膜21a、フローテ
ィングゲート用層30aを被覆して素子分離用溝Tを埋
め込んで全面に酸化シリコンを堆積させて、素子分離用
層24を形成する。
RIE(反応性イオンエッチング)などのエッチングに
より、素子分離用層24の表面位置が、フローティング
ゲート用層30aの膜厚の半分程度の位置となるまで、
素子分離用層24、第1の絶縁膜21aおよびフローテ
ィングゲート被覆膜26をエッチバックし、素子分離絶
縁膜24aを形成する。このエッチングにおいて、フロ
ーティングゲート用層30aの側面の一部および上面の
表面が露出する。次に、図18(e)に示すように、フ
ローティングゲート用層30aの露出した表面を被覆し
てONO膜(酸化膜−窒化膜−酸化膜の積層絶縁膜)か
らなる中間絶縁膜を形成する。次に、図面は省略する
が、フォトリソグラフィ技術を用いて、SA−STIセ
ルのメモリセル部以外の中間絶縁膜を除去する。次に、
中間絶縁膜の上面を被覆して、例えばポリシリコンから
なる下側コントロールゲート31aおよびタングステン
シリサイドの上側コントロールゲート31bからなるポ
リサイド構造のコントロールゲート(ワード線)31を
形成し、コントロールゲートをマスク31としてフロー
ティングゲート用層30aおよび中間絶縁膜をエッチン
グし、パターン加工されたフローティングゲート30b
および中間絶縁膜25aとする。
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりNAND型フラッシュメモリの周辺回路部のM
OSトランジスタを形成し、さらに例えばCVD法によ
り酸化シリコンの層間絶縁膜28を形成し、例えば選択
トランジスタのドレイン拡散層13’に達するコンタク
トホールBCの開口、埋め込み電極34およびビット線
35などの配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、図16(a)に示すような
SA−STIセルを用いたNAND型フラッシュメモリ
とする。図16(a)中、図18(e)に示してある素
子分離用溝Tの内壁に形成された酸化シリコンからなる
素子分離用溝被覆膜12の図示は省略している。
SA−STIセル構造を有するフローティングゲート型
の半導体不揮発性記憶装置は、下記の問題から、品質が
低下する、あるいは高集積化が困難となるという不都合
が生じることがある。
ラッシュメモリにおいては、その製造工程中の素子分離
用層T形成時のダメージを除去するための熱酸化工程
で、素子分離用溝T内壁部の結晶シリコンの熱酸化膜成
長速度と、ポリシリコンからなるフローティングゲート
用層30aの側壁部の熱酸化膜成長速度との違いによ
り、素子分離用溝Tの内壁の形成される素子分離用溝被
覆膜12とフローティングゲート用層30aの側壁部に
形成されるフローティングゲート被覆膜26の膜厚が大
きく異なり、図18(e)のR部の拡大図である図19
(a)に示すように、素子分離用溝被覆膜12と半導体
基板10の界面位置がフローティングゲート30bの端
部の外側に位置するというオフセットが生じ、フローテ
ィングゲート30bの幅が、メモリセルの素子分離領域
間の幅、即ちメモリセルのチャネル幅より狭くなるとい
う現象が起こる。図面中、Xは素子分離用溝被覆膜12
を形成する前の素子分離用溝T側壁面の位置を示す。
覆膜12と半導体基板10の界面位置がフローティング
ゲート30bの端部の外側に位置するというオフセット
が生じると、FN電流を利用して半導体基板10からフ
ローティングゲート30bへの電子注入して、しきい値
電圧増加を行ったメモリセルの、記憶データ読み出し時
におけるメモリセルのチャネル表面電位分布が、図19
(b)に示すようなものとなる。このような表面電位分
布になると、本来OFF状態であるべきメモリセルが、
フローティングゲート30bの端部において、ソースと
ドレイン間に電流が流れてON状態として読み出されて
しまうこととなり、記憶データを正しく読み出せないメ
モリセル、いわゆる不良メモリセルが発生し、半導体不
揮発性記憶装置の品質が低下してしまう。
装置のセル構造においては、コントロールゲートとフロ
ーティングゲートの容量結合は、フローティングゲート
の上面および一部の側壁部でとられている。このため、
メモリセル面積をさらに縮小化していくと、コントロー
ルゲートとフローティングゲートの容量結合比を必要量
確保することが困難となってしまう。
メモリセルの正常な書き込み動作などを行うことが困難
となって、半導体不揮発性記憶装置の品質が低下してし
まう。正常な動作を行うためには、ゲート絶縁膜(トン
ネル絶縁膜)にFN電流を発生させてメモリセルデータ
の書き込みや消去を行う際に、大きな動作電圧が必要と
なる。電源電圧から動作電圧にまで昇圧させるための昇
圧回路の面積の増大を招くので装置の高集積化が困難と
なり、さらにチップコストの上昇の要因となり、また、
昇圧時間がかかることから処理速度の低下の原因となっ
てしまう。
のであり、従って本発明の目的は、品質を向上して、高
集積化に適したSA−STIセルを用いた半導体不揮発
性記憶装置およびその製造方法を提供することである。
めに、本発明の半導体不揮発性記憶装置の製造方法は、
素子分離領域をフローティングゲートの幅方向の端部に
自己整合的に形成する工程を有する半導体不揮発性記憶
装置の製造方法において、半導体基板上にトンネル絶縁
膜とするゲート酸化膜を形成する工程と、フローティン
グゲートとする、不純物を含む多結晶シリコン膜を形成
する工程と、多結晶シリコン膜上に第1の絶縁膜を形成
する工程と、少なくとも第1の絶縁膜および多結晶シリ
コン膜をパターニングして、フローティングゲート用パ
ッド部を形成する工程と、少なくともフローティングゲ
ート用パッド部の多結晶シリコン膜側壁に第2の絶縁膜
を形成する工程と、第2の絶縁膜が形成されたフローテ
ィングゲート用パッド部をマスクとして、異方性プラズ
マエッチング法により、半導体基板表面部に素子分離用
溝を形成する工程と、熱酸化法により、素子分離用溝表
面を酸化し、素子分離用溝側壁の上部に形成された酸化
膜と半導体基板との界面位置が、フローティングゲート
用パッド部側壁と第2の絶縁膜との界面位置よりメモリ
セルのチャネル中央部側になるような膜厚の熱酸化膜を
形成する工程とを有することを特徴とする。
製造方法は、素子分離領域をフローティングゲートの幅
方向の端部に自己整合的に形成する工程を有する半導体
不揮発性記憶装置の製造方法において、半導体基板上に
トンネル絶縁膜とするゲート酸化膜を形成する工程と、
フローティングゲートとする、不純物を含む多結晶シリ
コン膜を形成する工程と、多結晶シリコン膜上に第1の
絶縁膜を形成する工程と、少なくとも第1の絶縁膜およ
び多結晶シリコン膜をパターニングして、フローティン
グゲート用パッド部を形成する工程と、少なくともフロ
ーティングゲート用パッド部の多結晶シリコン膜側壁に
第2の絶縁膜を形成する工程と、第2の絶縁膜が形成さ
れたフローティングゲート用パッド部をマスクとして、
等方性プラズマエッチング法、および等方性プラズマエ
ッチングと異方性プラズマエッチングを組み合わせたプ
ラズマエッチング法のうち、何れか一方の方法を用いて
半導体基板をエッチングし、エッチングにより形成され
る溝側壁の上部位置が、フローティングゲート用パッド
部側壁と第2の絶縁膜との界面位置よりメモリセルのチ
ャネル中央部側の位置となるまでエッチングすることで
素子分離用溝を形成する工程と、熱酸化法により、素子
分離用溝表面に熱酸化膜を形成する工程とを有すること
を特徴とする。
製造方法によれば、素子分離領域をフローティングゲー
トの幅方向の端部に自己整合的に形成する工程を有する
半導体不揮発性記憶装置を、上述の如き製造方法で作製
することで、フローティングゲート用パッド部より形成
されるメモリセルのフローティングゲート幅方向のフロ
ーティングゲート端部が、素子分離用溝の絶縁膜上方に
位置させることができ、従来のような書き込んだ状態
(しきい値電圧が大きい状態)にあるメモリセルを読み
出す際に、メモリセルのチャネルのフローティングゲー
ト端部付近における表面電位低下でソースとドレイン間
に電流が流れるという、メモリセルの誤動作現象が起こ
る虞がない。また、上述の如き製造方法を用いると、メ
モリセルのチャネル幅をフローティングゲート幅より小
さくすることが可能で、半導体不揮発性記憶装置の低電
圧駆動に寄与するフローティングゲートの容量結合比を
大きくでき、書き込み時間の短縮、および/または、低
電圧での書き込みが可能となる。従って、品質の高い、
高集積化した半導体不揮発性記憶装置の製造が可能とな
る。
明の半導体不揮発性記憶装置は、チャネル形成領域を有
する半導体基板と、前記チャネル形成領域を素子分離す
るように前記半導体基板に形成された溝に埋め込まれた
素子分離絶縁膜と、前記チャネル形成領域の上層に形成
されたトンネル絶縁膜と、前記トンネル絶縁膜の上層に
形成され、少なくとも対向する2つの端部が、当該端部
間よりも高く形成されたフローティングゲートと、前記
フローティングゲートを全面に被覆して形成された中間
絶縁膜と、前記中間絶縁膜の上層に形成されたコントロ
ールゲートと、前記チャネル形成領域に接続して形成さ
れたソース・ドレイン領域とを有するメモリトランジス
タを有する。
は、コントロールゲートと半導体基板中のチャネル形成
領域の間に、絶縁膜に被覆されたフローティングゲート
を有する電界効果トランジスタ(メモリトランジスタ)
を構成する。コントロールゲート、半導体基板あるいは
ソース・ドレイン領域などに適当な電圧を印加すると、
ファウラー・ノルドハイム型トンネル電流が生じ、フロ
ーティングゲートへ電荷が注入され、あるいはフローテ
ィングゲートから半導体基板へ電荷が放出される。この
ようにフローティングゲートに電荷が蓄積されると、こ
の蓄積電荷による電界が発生するため、トランジスタの
閾値電圧が変化する。この変化によりデータの記憶が可
能となる。
STI法によって素子分離絶縁膜が形成されており、L
OCOS素子分離絶縁膜による素子分離よりもセル面積
を縮小することが可能であり、高集積化に適している。
さらにフローティングゲートが、少なくとも対向する2
つの端部が、当該端部間よりも高く形成された形状であ
ることから、従来の形状のフローティングゲートよりも
コントロールゲートとの容量結合比に寄与する表面積を
増加させ、コントロールゲートとフローティングゲート
の容量結合比を増加させることが可能となる。これによ
り、メモリセル面積を縮小化してもコントロールゲート
とフローティングゲートの容量結合比を必要量確保する
ことが可能で、メモリセルの書き込み動作などにおいて
誤動作を起こして品質を低下させることがなく、また、
動作電圧および電源電圧の低下が可能となり、昇圧回路
の面積や昇圧時間の増大の抑制が可能となる。従って、
品質の高い、高集積化した半導体不揮発性記憶装置を提
供することが可能となる。
は、好適には、前記メモリトランジスタが複数個直列に
接続されて形成されている。NAND型などのメモリト
ランジスタが複数個直列に接続された半導体不揮発性記
憶装置は高集積化に有利であり、メモリセルの個数を増
加させて、このメモリセル部分の面積を増加させれば、
ビット線とのコンタクト部と、選択MOSトランジスタ
部と、ソースライン部とを加えた面積がメモリセル部分
の面積に比較して無視できる程度にすることができ、最
小加工寸法の制限内で最も高集積化した半導体不揮発性
記憶装置とすることができる。
明の半導体不揮発性記憶装置の製造方法は、チャネル形
成領域を有する半導体基板上にトンネル絶縁膜を形成す
る工程と、前記トンネル絶縁膜の上層に第1フローティ
ングゲートを形成する工程と、前記第1フローティング
ゲートで挟まれた領域において前記半導体基板に素子分
離用溝を形成する工程と、前記素子分離用溝を絶縁体で
埋め込んで素子分離絶縁膜を形成する工程と、前記第1
フローティングゲートの対向する端部上において前記第
1フローティングゲートと接続する1対の第2フローテ
ィングゲートを形成する工程と、前記第1フローティン
グゲートおよび第2フローティングゲートの上層に中間
絶縁膜を形成する工程と、前記中間絶縁膜の上層にコン
トロールゲートを形成する工程と、前記チャネル形成領
域に接続するソース・ドレイン領域を形成する工程とを
有する。
製造方法は、チャネル形成領域を有する半導体基板上に
トンネル絶縁膜を形成し、トンネル絶縁膜の上層に第1
フローティングゲートを形成し、第1フローティングゲ
ートで挟まれた領域において半導体基板に素子分離用溝
を形成し、素子分離用溝を絶縁体で埋め込んで素子分離
絶縁膜を形成する。次に、第1フローティングゲートの
対向する端部上において前記第1フローティングゲート
と接続する1対の第2フローティングゲートを形成す
る。次に、第1フローティングゲートおよび第2フロー
ティングゲートの上層に中間絶縁膜を形成し、中間絶縁
膜の上層にコントロールゲートを形成し、チャネル形成
領域に接続するソース・ドレイン領域を形成する。
製造方法によれば、第1フローティングゲートと、第1
フローティングゲートの対向する端部上において第1フ
ローティングゲートと接続する1対の第2フローティン
グゲートとからフローティングゲートを形成するので、
従来の形状のフローティングゲートよりもコントロール
ゲートとの容量結合比に寄与する表面積を増加させ、コ
ントロールゲートとフローティングゲートの容量結合比
を増加させることが可能となる。これにより、メモリセ
ル面積を縮小化してもコントロールゲートとフローティ
ングゲートの容量結合比を必要量確保することが可能
で、メモリセルの書き込み動作などにおいて誤動作を起
こして品質を低下させることがなく、また、動作電圧お
よび電源電圧の低下が可能となり、昇圧回路の面積や昇
圧時間の増大の抑制が可能な、品質の高い、高集積化し
た半導体不揮発性記憶装置を製造することが可能とな
る。
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記素子分離用溝を埋め込んで全面に絶縁体を
形成する工程と、少なくとも前記素子分離用溝の内部に
埋め込まれた部分を残して前記絶縁体を除去する工程と
を含む。これにより、SA−STI法によるトレンチ型
素子分離絶縁膜を形成することができ、セル面積を縮小
することが可能である。
製造方法は、好適には、前記第1フローティングゲート
を形成する工程の後、前記素子分離絶縁膜を形成する工
程の前に、前記第1フローティングゲートの上層にマス
ク層を形成する工程をさらに有し、前記素子分離絶縁膜
を形成する工程においては、前記マスク層および前記第
1フローティングゲートで挟まれた領域と前記素子分離
用溝を絶縁体で埋め込んで、前記マスク層と略同一の高
さの表面を有する素子分離絶縁膜を形成し、前記素子分
離絶縁膜を形成する工程の後、前記第2フローティング
ゲートを形成する工程の前に、前記第1フローティング
ゲートおよび前記素子分離絶縁膜に対してエッチング選
択比を有するエッチングにより前記マスク層を除去する
工程をさらに有し、前記第2フローティングゲートを形
成する工程においては、前記素子分離絶縁膜の側壁面と
前記第1フローティングゲートの上面で形成される凹部
を型として、前記凹部の側壁部に第2フローティングゲ
ートを形成する。これにより、第1フローティングゲー
トと、第1フローティングゲートの対向する端部上にお
いて第1フローティングゲートと接続する1対の第2フ
ローティングゲートとからなるフローティングゲートを
容易に形成することが可能となる。
製造方法は、好適には、前記第2フローティングゲート
を形成する工程が、前記素子分離絶縁膜の側壁面と前記
第1フローティングゲートの上面で形成される凹部内面
を被覆して全面に第2フローティングゲート用層を形成
する工程と、前記凹部の側壁面を被覆する部分を残して
前記第2フローティングゲート用層を除去する工程とを
含む。これにより、素子分離絶縁膜の側壁面と第1フロ
ーティングゲートの上面で形成される凹部を型として、
この凹部の側壁部に、第1フローティングゲートの対向
する端部上において第1フローティングゲートと接続す
る1対の第2フローティングゲートを形成することがで
きる。
製造方法は、好適には、前記第2フローティングゲート
を形成する工程の後、前記中間絶縁膜を形成する工程の
前に、前記第1および第2フローティングゲートに対し
てエッチング選択比を有するエッチングにより、前記第
2フローティングゲートの形成の際の型とした前記素子
分離絶縁膜を上面からエッチングして前記第2フローテ
ィングゲートの外壁面の一部を露出させる工程をさらに
有する。これにより、第2フローティングゲートの露出
させた外壁面の一部もフローティングゲートとコントロ
ールゲートの容量結合比に寄与する表面積とすることが
でき、容量結合比を増加させることが可能となる。
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記マスク層および前記第1フローティングゲ
ートで挟まれた領域と前記素子分離用溝を埋め込んで全
面に絶縁体を形成する工程と、前記マスク層および前記
第1フローティングゲートで挟まれた領域と前記素子分
離用溝の内部に埋め込まれた部分を残して前記絶縁体を
除去する工程とを含む。これにより、これにより、マス
ク層と略同一の高さの表面を有するようにSA−STI
法によるトレンチ型の素子分離絶縁膜を形成することが
でき、その側壁面を第2フローティングゲートを形成す
る際の型となる凹部を構成するように形成することがで
きる。
製造方法は、好適には、前記素子分離用溝を形成する工
程の後、前記素子分離絶縁膜を形成する工程の前に、前
記素子分離用溝表面に被覆膜を形成する工程をさらに有
する。これにより、素子分離用溝形成時のダメージを除
去し、また、ゲート絶縁膜のエッジを保護することがで
きる。
つき、添付図面を参照して説明する。なお従来技術の説
明で参照した図14〜図19中の構成部分と同様の構成
部分には、同一の参照符号を付すものとする。
ラッシュメモリである半導体不揮発性記憶装置の製造方
法に本発明を適用した形態である。図1(a)はその平
面図である。トレンチ型の素子分離絶縁膜TIで分離さ
れたシリコン半導体基板の活性領域と、ワード線となる
コントロールゲートCGとが交差する領域において、コ
ントロールゲートCGとシリコン半導体基板のチャネル
形成領域の間に絶縁膜に被覆されたフローティングゲー
トFGが形成されている。また、コントロールゲートC
Gの両側部の基板中にはソース・ドレイン拡散層SDが
形成されている。コントロールゲートCGと半導体基板
10中のチャネル形成領域の間に絶縁膜に被覆されたフ
ローティングゲートFGを有する電界効果トランジスタ
であるメモリトランジスタMTが複数個直列に接続さ
れ、NAND列を構成している。NAND列の一方の端
部には、当該NAND列を選択するための選択MOSト
ランジスタSTが形成されており、そのドレイン拡散層
はビットコンタクトBCを介して図示しないビット線に
接続している。NAND列の一方の端部にも図示しない
選択MOSトランジスタが形成されており、そのソース
拡散層はソース線Sに接続している。
記憶装置の等価回路図を図1(b)に示す。メモリトラ
ンジスタ(MT1a,MT2a,MT3a,・・・)が
直列に接続されてNAND列を構成し、本NAND列の
一方の端部には、当該NAND列を選択するための選択
MOSトランジスタSTaが形成されており、そのドレ
イン拡散層はビットコンタクトBCaを介してビット線
BLaに接続している。NAND列の他方の端部にも図
示しない選択MOSトランジスタが形成されており、そ
のソース拡散層は副ソース線Saを介して主ソース線S
に接続している。ビット線BLaには選択MOSトラン
ジスタSTa’により選択可能なメモリトランジスタM
T1a’などから構成される別のNAND列も接続して
いる。一方、メモリトランジスタ(MT1b,MT2
b,MT3b,・・・)もまた直列に接続されてNAN
D列を構成し、本NAND列の一方の端部には、当該N
AND列を選択するための選択MOSトランジスタST
bが形成されており、そのドレイン拡散層はビットコン
タクトBCbを介してビット線BLbに接続され、NA
ND列の他方の端部に形成されて図示しない選択MOS
トランジスタのソース拡散層は副ソース線Sbを介して
主ソース線Sに接続している。
について、図1(a)中のA−A’における断面図によ
り説明する。まず、図2(a)に示すように、NAND
型フラッシュメモリのメモリセル部と周辺回路部等とを
分離するためのP型のウェル等が形成されている半導体
基板10表面に、熱酸化法を用いて、フローティングゲ
ート型MOSトランジスタのトンネル絶縁膜とするゲー
ト絶縁膜20を膜厚約10nm程度形成する。その後、
例えば減圧CVD(Chemical Vapor Deposition )法等
により、膜厚約400nm程度の不純物をドープしたポ
リシリコン膜を堆積させ、フローティングゲート用層3
0を形成し、次に例えば常圧CVD法等によって酸化シ
リコンを膜を膜厚約100nm程度に堆積させて、第1
の絶縁膜21を形成する。
ソグラフィ技術を用いて、第1の絶縁膜21/フローテ
ィングゲート用層30をパターニングして素子分離領域
の第1の絶縁膜21/フローティングゲート用層30を
除去し、SA−STIセルの素子領域を覆う第1の絶縁
膜21aとフローティングゲート用層30aによるフロ
ーティングゲート用パッド部を形成する。なお、第1の
絶縁膜21/フローティングゲート用層30のパターニ
ング時に、素子分離領域のフローティングゲート用層3
0下の薄いゲート絶縁膜20がエッチングされた状態と
なってもよい。
よる膜厚約10nm程度のHTO膜22と、このHTO
膜31上の減圧CVD法による膜厚約10nm程度のS
i3N4 などの組成の窒化シリコン膜23とで構成される
第2の絶縁膜を形成する。ここで、第2の絶縁膜を構成
するHTO膜22は、フラッシュメモリの動作時にフロ
ーティングゲートより電子が窒化シリコン膜23に流れ
て、窒化シリコン膜23中にトラップされて、メモリセ
ルが誤動作する現象を起こさないための、電子流阻止膜
となるものであり、メモリセルのデータ保持特性を向上
させることができる。一方、第2の絶縁膜を構成する窒
化シリコン膜23は、後述する素子分離用溝T表面部の
酸化時に、フローティングゲート用パッド部のフローテ
ィングゲート用層30の側壁の酸化を防止するための、
酸化防止膜となるものである。なお、第2の絶縁膜を構
成するHTO膜22の代わりに、フローティングゲート
用パッド部のフローティングゲート用層30を熱酸化し
て形成する熱酸化膜を用いてもよい。
ィングゲート用パッド部(第1の絶縁膜21aおよびフ
ローティングゲート用層30a)をマスクとして、異方
性プラズマエッチング、例えばECR(Electron Cyclo
tron Resonance)プラズマエッチング装置を用い、窒化
シリコン膜23、HTO膜22、ゲート絶縁膜20をエ
ッチングする第1段階の異方性プラズマエッチングと、
その後半導体基板10をエッチングして素子分離用溝
(トレンチ)Tを形成するための、第2段階の異方性プ
ラズマエッチングとの2段階の異方性プラズマエッチン
グにより、深さ約500nm程度の浅いトレンチ33を
形成する。なお、上述したECRエッチング装置による
2段階の異方性プラズマエッチングの条件としては、例
えば下記のようなものである。 〔第1段階の異方性プラズマエッチング条件〕 Cl2 ガス流量 : 75 sccm 圧力 : 0.4 Pa マイクロ波パワー : 1200 W RFパワー : 70 W(2MHz) 〔第2段階の異方性プラズマエッチング条件〕 HBrガス流量 : 120 sccm O2 ガス流量 : 4 sccm 圧力 : 0.5 Pa マイクロ波パワー : 1200 W RFパワー : 70 W(2MHz) なお、上述した素子分離用溝Tの形成は、異方性プラズ
マエッチングにより行われるので、第2の絶縁膜である
HTO膜22と窒化シリコン膜23とが、フローティン
グゲート用パッド部(第1の絶縁膜21aおよびフロー
ティングゲート用層30a)の側壁に残存した状態とな
る。
子分離用溝T形成時のゲート絶縁膜や素子分離用溝T表
面部のダメージを除去するために、まず窒素雰囲気中で
の熱処理を行い、続いて熱酸化を行い、素子分離用溝T
表面に熱酸化膜である素子分離用溝被覆膜12を形成す
る。この素子分離用溝被覆膜12の膜厚は、素子分離用
溝T表面部における半導体基板10と素子分離用溝被覆
膜12との界面位置をフローティングゲート用層30a
の側壁位置よりチャネル中央部側にする酸化膜厚、例え
ば約50nmとする。次に、イオン注入法を用い、例え
ばボロン(B)イオンをイオン注入して、素子分離領域
の素子分離用溝T底部にチャネル阻止層11を形成す
る。
TEOS(Tetraethylorthosilicate )ガス等を用いた
減圧CVD法により、膜厚約400nm程度の酸化シリ
コン膜(TEOS膜)を堆積し、素子分離用溝T部やフ
ローティングゲート用層30間を素子分離用層24で埋
め込む。
用層24と、フローティングゲート用パッド部の第1の
絶縁膜21aおよびフローティングゲート用パッド部側
壁のHTO膜22と窒化シリコン膜23を、例えばマグ
ネトロン型RIE(反応性イオンエッチング)装置を用
いてエッチバックし、素子分離用層24の表面位置がフ
ローティングゲート用層30aの膜厚の中央より下方
で、ゲート絶縁膜20aよりは上方の位置にくる状態と
する。なお、上述したマグネトロン型RIE装置による
エッチバック条件としては、例えば下記のようなもので
ある。 〔素子分離用層24等のエッチバック条件〕 CHF3 ガス流量 : 30 sccm CF4 ガス流量 : 50 sccm Arガス流量 : 100 sccm 圧力 : 240 Pa RFパワー : 500 W(13.56MHz)
温CVD法により形成する、膜厚約6nm程度のHTO
膜と、減圧CVD法で形成する、膜厚約8nm程度の窒
化シリコン膜と、熱酸化法により、上記窒化シリコン膜
を酸化して形成する、膜厚約6nm程度の酸化シリコン
膜とで構成するONO膜(酸化膜−窒化膜−酸化膜の積
層絶縁膜)により中間絶縁膜を形成する。次に、図面は
省略するが、フォトリソグラフィ技術を用いて、フロー
ティングゲート用パッド部のメモリセル部以外の中間絶
縁膜を除去する。次に、中間絶縁膜の上面を被覆して、
例えばポリシリコンからなる下側コントロールゲート3
1aおよびタングステンシリサイドの上側コントロール
ゲート31bからなるポリサイド構造のコントロールゲ
ート(ワード線)31を形成し、コントロールゲートを
マスク31としてフローティングゲート用層30aおよ
び中間絶縁膜をエッチングし、パターン加工されたフロ
ーティングゲート30bおよび中間絶縁膜25aとす
る。
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりNAND型フラッシュメモリの周辺回路部のM
OSトランジスタを形成し、さらに例えばCVD法によ
り酸化シリコンの層間絶縁膜を形成し、コンタクトホー
ルの開口、配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、SA−STIセルを用いた
NAND型フラッシュメモリとする。
造方法においては、図3(f)のP部の拡大図である図
4に示すように、素子分離用溝T上部における素子分離
用溝被覆膜12と半導体基板10との界面の位置が、フ
ローティングゲート30bの端部の位置よりチャネルの
中央部側となっているために、従来例の説明で使用した
図19(b)のような書き込みが行われたメモリセルの
読み出し時にチャネル幅の周辺における表面電位が低下
がなく、従ってソースとドレイン間には電流が流れず、
正常なメモリセル動作をする。これにより、品質の高
い、高集積化した半導体不揮発性記憶装置を製造するこ
とが可能となる。図面中、Xは素子分離用溝被覆膜12
を形成する前の素子分離用溝T側壁面の位置を示す。
ングゲートの容量結合比Rは、R=C2 /(C1 +C2
)≒(1+(W1 /(W1 +2(ΔW1 +H1 )))
d2 /d1 )-1となるので、素子分離用溝被覆膜12を
厚くすることで容量結合比Rの向上が可能となる。ここ
で、C1 はフローティングゲート30bと半導体基板1
0間の容量、C2 はフローティングゲート30bとコン
トロールゲート31間の容量、d1 はゲート絶縁膜20
aの膜厚、d2 は中間絶縁膜25aの等価酸化膜厚、W
1 は図3(f)に示すメモリセルのチャネル幅、H1 は
図3(f)に示す下側コントロールゲート31aと対向
するフローティングゲート30bの側壁の長さ、ΔW1
は図4に示すオフセット幅である。
を用いたNAND型フラッシュメモリである半導体不揮
発性記憶装置の製造方法に本発明を適用した形態であ
る。本実施形態にかかる半導体不揮発性記憶装置の平面
図および等価回路図は、図1(a)および(b)に示す
第1実施形態の平面図および等価回路図と同様である。
置の製造方法について説明する。まず、図5(a)に示
すように、NAND型フラッシュメモリのメモリセル部
と周辺回路部等とを分離するためのP型のウェル等が形
成されている半導体基板10表面に、熱酸化法を用い
て、フローティングゲート型MOSトランジスタのトン
ネル絶縁膜とするゲート絶縁膜20を膜厚約10nm程
度形成する。その後、例えば減圧CVD法等により、膜
厚約400nm程度の不純物をドープしたポリシリコン
膜を堆積させ、フローティングゲート用層30を形成
し、次に例えば常圧CVD法等によって酸化シリコンを
膜を膜厚約200nm程度に堆積させて、第1の絶縁膜
21を形成する。
ソグラフィ技術を用いて、第1の絶縁膜21/フローテ
ィングゲート用層30をパターニングして素子分離領域
の第1の絶縁膜21/フローティングゲート用層30を
除去し、SA−STIセルの素子領域を覆う第1の絶縁
膜21aとフローティングゲート用層30aによるフロ
ーティングゲート用パッド部を形成する。なお、第1の
絶縁膜21/フローティングゲート用層30のパターニ
ング時に、素子分離領域のフローティングゲート用層3
0下の薄いゲート絶縁膜20がエッチングされた状態と
なってもよい。
フローティングゲート用層30aの側壁に、例えば熱酸
化法による膜厚約50nm程度の熱酸化膜を形成し、第
2の絶縁膜26とする。上述した熱酸化で、フローティ
ングゲート用層30aの上面も酸化が進むが、フローテ
ィングゲート用層30a表面には、約200nm程度の
第1の絶縁膜21aが形成されているため、フローティ
ングゲート用層30aの膜厚の減少は無視できる。な
お、このフローティングゲート用パッド部のフローティ
ングゲート用層30aの側壁に形成する第2の絶縁膜2
6は、HTO法によって堆積するHTO膜であってもよ
い。
ィングゲート用層30aの側壁に第2の絶縁膜26が形
成されたフローティングゲート用パッド部をマスクとし
て、半導体基板10の表面部に素子分離用溝Tを形成す
る。この素子分離用溝Tの形成は、例えばシリコンと酸
化膜のエッチング選択比の比較的大きい平行平板型プラ
ズマエッチング装置により、まず始めにエッチングガス
圧力を大きくする等による等方性エッチング条件での等
方性プラズマエッチングを行い、素子分離用溝T上部の
側壁位置を、フローティングゲート用層30aの側壁の
第2の絶縁膜26表面位置より約50nmほどメモリセ
ルのチャネル中央部側にくるようにし、その後エッチン
グガス圧力を低くする等による異方性エッチング条件で
の異方性プラズマエッチングにより半導体基板10のエ
ッチングを継続し、約500nm程度の浅い素子分離用
溝Tを形成する。なお、上述の横方向へもエッチングを
行う素子分離用溝Tの形成は、異方性プラズマエッチン
グ後に等方性プラズマエッチングを行って形成しても、
又等方性プラズマエッチングのみで形成してもよい。
を酸化し、素子分離用溝T表面に膜厚約20nm程度の
熱酸化膜である素子分離用溝被覆膜12を形成する。そ
の後、イオン注入法を用い、例えばボロン(B)イオン
をイオン注入して、素子分離領域の素子分離用溝T底部
にチャネル阻止層11を形成する。
TEOSガス等を用いた減圧CVD法により、膜厚約4
00nm程度の酸化シリコン膜(TEOS膜)を堆積
し、素子分離用溝T部やフローティングゲート用層30
間を素子分離用層24で埋め込む。
用層24と、フローティングゲート用パッド部の第1の
絶縁膜21aおよびフローティングゲート用パッド部側
壁の第2の絶縁膜26を、例えばマグネトロン型RIE
装置を用いた、第1実施形態と同様なエッチバック条件
でエッチバックし、素子分離用層24の表面位置がフロ
ーティングゲート用層30aの膜厚の中央より下方で、
ゲート絶縁膜20aよりは上方の位置にくる状態とす
る。
温CVD法により形成する、膜厚約6nm程度のHTO
膜と、減圧CVD法で形成する、膜厚約8nm程度の窒
化シリコン膜と、熱酸化法により、上記窒化シリコン膜
を酸化して形成する、膜厚約6nm程度の酸化シリコン
膜とで構成するONO膜(酸化膜−窒化膜−酸化膜の積
層絶縁膜)により中間絶縁膜を形成する。次に、図面は
省略するが、フォトリソグラフィ技術を用いて、フロー
ティングゲート用パッド部のメモリセル部以外の中間絶
縁膜を除去する。次に、中間絶縁膜の上面を被覆して、
例えばポリシリコンからなる下側コントロールゲート3
1aおよびタングステンシリサイドの上側コントロール
ゲート31bからなるポリサイド構造のコントロールゲ
ート(ワード線)31を形成し、コントロールゲートを
マスク31としてフローティングゲート用層30aおよ
び中間絶縁膜をエッチングして、パターン加工されたフ
ローティングゲート30bおよび中間絶縁膜25aとす
る。
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりNAND型フラッシュメモリの周辺回路部のM
OSトランジスタを形成し、さらに例えばCVD法によ
り酸化シリコンの層間絶縁膜を形成し、コンタクトホー
ルの開口、配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、SA−STIセルを用いた
NAND型フラッシュメモリとする。
造方法においては、図6(f)のQ部の拡大図である図
7に示すように、素子分離用溝T上部における素子分離
用溝被覆膜12と半導体基板10との界面の位置が、フ
ローティングゲート30bの端部の位置よりチャネルの
中央部側となっているために、従来例の説明で使用した
図19(b)のような書き込みが行われたメモリセルの
読み出し時にチャネル幅の周辺における表面電位が低下
がなく、従ってソースとドレイン間には電流が流れず、
正常なメモリセル動作をする。これにより、品質の高
い、高集積化した半導体不揮発性記憶装置を製造するこ
とが可能となる。図面中、Xは素子分離用溝被覆膜12
を形成する前の素子分離用溝T側壁面の位置を示す。
ングゲートの容量結合比Rは、R=C2 /(C1 +C2
)≒(1+(W1 /(W1 +2(ΔW1 +H1 )))
d2 /d1 )-1となるので、素子分離用溝Tの横方向へ
のエッチングを増加させることで容量結合比Rの向上が
可能となる。ここで、C1 はフローティングゲート30
bと半導体基板10間の容量、C2 はフローティングゲ
ート30bとコントロールゲート31間の容量、d1 は
ゲート絶縁膜20aの膜厚、d2 は中間絶縁膜25aの
等価酸化膜厚、W2 は図6(f)に示すメモリセルのチ
ャネル幅、H2 は図6(f)に示す下側コントロールゲ
ート31aと対向するフローティングゲート30bの側
壁の長さ、ΔW2 は図7に示すオフセット幅である。
を用いたNAND型フラッシュメモリである半導体不揮
発性記憶装置の製造方法に本発明を適用した形態であ
る。図8(a)はその平面図である。トレンチ型の素子
分離絶縁膜TIで分離されたシリコン半導体基板の活性
領域と、ワード線となるコントロールゲートCGとが交
差する領域において、コントロールゲートCGとシリコ
ン半導体基板のチャネル形成領域の間に絶縁膜に被覆さ
れたフローティングゲートFGが形成されている。ま
た、コントロールゲートCGの両側部の基板中にはソー
ス・ドレイン拡散層SDが形成されている。コントロー
ルゲートCGと半導体基板10中のチャネル形成領域の
間に絶縁膜に被覆されたフローティングゲートFGを有
する電界効果トランジスタであるメモリトランジスタM
Tが複数個直列に接続され、NAND列を構成してい
る。NAND列の一方の端部には、当該NAND列を選
択するための選択MOSトランジスタSTが形成されて
おり、そのドレイン拡散層はビットコンタクトBCを介
して図示しないビット線に接続している。NAND列の
一方の端部にも図示しない選択MOSトランジスタが形
成されており、そのソース拡散層はソース線Sに接続し
ている。
記憶装置の等価回路図を図8(b)に示す。メモリトラ
ンジスタ(MT1a,MT2a,MT3a,・・・)が
直列に接続されてNAND列を構成し、本NAND列の
一方の端部には、当該NAND列を選択するための選択
MOSトランジスタSTaが形成されており、そのドレ
イン拡散層はビットコンタクトBCaを介してビット線
BLaに接続している。NAND列の他方の端部にも図
示しない選択MOSトランジスタが形成されており、そ
のソース拡散層は副ソース線Saを介して主ソース線S
に接続している。ビット線BLaには選択MOSトラン
ジスタSTa’により選択可能なメモリトランジスタM
T1a’などから構成される別のNAND列も接続して
いる。一方、メモリトランジスタ(MT1b,MT2
b,MT3b,・・・)もまた直列に接続されてNAN
D列を構成し、本NAND列の一方の端部には、当該N
AND列を選択するための選択MOSトランジスタST
bが形成されており、そのドレイン拡散層はビットコン
タクトBCbを介してビット線BLbに接続され、NA
ND列の他方の端部に形成されて図示しない選択MOS
トランジスタのソース拡散層は副ソース線Sbを介して
主ソース線Sに接続している。
(a)中のA−A’における断面図を図9(a)に、B
−B’における断面図を図9(b)に示す。図9(a)
に示すように、トレンチ型の素子分離絶縁膜24aによ
り分離された半導体基板10の活性領域上に、例えば薄
膜の酸化シリコンからなるゲート絶縁膜(トンネル絶縁
膜)20aが形成されており、その上層に例えばポリシ
リコンからなるフローティングゲート33aが形成され
ている。ここで、フローティングゲート33aは、少な
くとも対向する2つの端部が、当該端部間よりも高く形
成された形状となっている。さらにフローティングゲー
ト33aの上層に例えばONO膜(酸化膜−窒化膜−酸
化膜の積層絶縁膜)からなる中間絶縁膜25aが形成さ
れている。中間絶縁膜25aの上面を被覆して、例えば
ポリシリコンからなるコントロールゲート(ワード線)
31が形成されている。また、図9(b)に示すよう
に、コントロールゲート31の両側部の半導体基板10
中にはソース・ドレイン拡散層13が形成されている。
これによりコントロールゲート31と、半導体基板10
中のチャネル形成領域との間に絶縁膜に被覆されたフロ
ーティングゲート30bを有する電界効果トランジスタ
を構成する。各トランジスタはNAND型に直列接続さ
れ、NANDストリングを構成する。
は、例えばメモリセルにおけるコントロールゲート31
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびNANDストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜28に被覆されている。層間絶縁膜
28には選択トランジスタのドレイン拡散層13’に達
するビットコンタクトホールBCが開口されており、埋
め込み電極34を介して例えばアルミニウムからなるビ
ット線35に接続している。また、上記のNANDスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板1
0中に拡散層として形成されているソース線に接続して
いる。
図9(a)に示すように、素子分離領域はチャネル幅方
向のフローティングゲートの端部に自己整合的に形成し
た素子分離用溝(トレンチ)を用いる素子分離法、いわ
ゆるトレンチ素子分離(SA−STI)法で形成された
ものであり、高集積化に適した構造となっている。ま
た、フローティングゲート33aが、少なくとも対向す
る2つの端部が、当該端部間よりも高く形成された形状
となっており、従来の形状のフローティングゲートより
もコントロールゲートとの容量結合比に寄与する表面積
を増加させ、コントロールゲートとフローティングゲー
トの容量結合比を増加させることが可能となる。これに
より、メモリセル面積を縮小化してもコントロールゲー
トとフローティングゲートの容量結合比を必要量確保す
ることが可能で、メモリセルの書き込み動作などにおい
て誤動作を起こして品質を低下させることがなく、ま
た、動作電圧および電源電圧の低下が可能となり、昇圧
回路の面積や昇圧時間の増大の抑制が可能となり、品質
の高い、高集積化した半導体不揮発性記憶装置である。
に接続された半導体不揮発性記憶装置であるので高集積
化に有利であり、メモリセルの個数を増加させて、この
メモリセル部分の面積を増加させれば、ビット線とのコ
ンタクト部と、選択MOSトランジスタ部と、ソースラ
イン部とを加えた面積がメモリセル部分の面積に比較し
て無視できる程度にすることができ、最小加工寸法の制
限内で最も高集積化した半導体不揮発性記憶装置とする
ことができる。
について、図8(a)中のA−A’における断面にそっ
て説明する。まず、図10(a)に示すように、NAN
D型フラッシュメモリのメモリセル部と周辺回路部等と
を分離するためのP型のウェル等が形成されている半導
体基板10表面に、熱酸化法を用いて、フローティング
ゲート型MOSトランジスタのトンネル絶縁膜とするゲ
ート絶縁膜20を膜厚約10nm程度形成する。その
後、例えばCVD法等により、膜厚約30〜100nm
程度の不純物をドープしたポリシリコン膜あるいはアモ
ルファスシリコン膜を堆積させ、第1フローティングゲ
ート用層30を形成し、次に例えばCVD法等によって
窒化シリコンを膜を膜厚約100〜300nm程度に堆
積させて、マスク層27を形成する。ここで、マスク層
27としては、フローティングゲート材料のポリシリコ
ンあるいはアモルファスシリコンおよび後述する素子分
離絶縁膜材料の酸化シリコンとエッチング選択比をとる
ことが可能な材料であればよく、窒化シリコンに限定さ
れない。
リソグラフィ技術を用いて、マスク層27の上層にフロ
ーティングゲートのパターンのレジスト膜Rを形成し、
例えばRIEなどのドライエッチングを施し、マスク層
27/第1フローティングゲート用層30をパターニン
グして素子分離領域のマスク層27/第1フローティン
グゲート用層30を除去し、SA−STIセルの素子領
域を覆うマスク層27aと第1フローティングゲート用
層30aを形成する。ここで、窒化シリコンのマスク層
27はポリシリコン膜と比較して厚膜でも垂直加工が容
易である。また、ポリシリコンあるいはアモルファスシ
リコンの第1フローティングゲート用層30は従来例よ
りも薄膜であるので、垂直加工が容易である。なお、マ
スク層27/第1フローティングゲート用層30のパタ
ーニング時に、素子分離領域の第1フローティングゲー
ト用層30下の薄いゲート絶縁膜20がエッチングされ
た状態となってもよい。
レジスト膜Rマスクとして、例えばECRプラズマエッ
チングなどにより、素子分離領域のゲート絶縁膜20お
よび半導体基板10のエッチングを行い、素子分離用溝
Tを形成する。このとき、後工程で素子分離用溝Tを絶
縁体で埋め込みやすくするために、素子分離用溝Tは多
少順テーパ形状に形成することが好ましい。
ト膜Rを剥離し、図11(e)に示すように、ドライエ
ッチングによる素子分離用溝T形成時のゲート絶縁膜や
素子分離用溝T表面部のダメージを除去するために、ま
ず窒素雰囲気中での熱処理を行い、続いて熱酸化を行
い、素子分離用溝T表面に熱酸化膜である素子分離用溝
被覆膜12を形成する。この素子分離用溝被覆膜12の
膜厚は、例えば10〜30nm程度とすることができる
が、その後に形成されるソース・ドレインの接合におけ
るリーク電流を少なくするためには、できるだけ厚膜に
形成することが好ましい。また、この熱酸化処理におい
て第1フローティングゲート用層30aの側壁部も酸化
されることとなる。次に、イオン注入法を用い、例えば
ボロン(B)イオンをイオン注入して、素子分離領域の
素子分離用溝T底部に図示しないチャネル阻止層を形成
してもよい。
ば、TEOSガス等を用いた減圧CVD法により、膜厚
約400nm程度の酸化シリコン膜(TEOS膜)を堆
積し、素子分離用溝T部や第1フローティングゲート用
層30a間を素子分離用層24で埋め込む。堆積する素
子分離用層24の膜厚は素子分離用溝Tの幅に依存し、
素子分離用溝Tの両側の壁面から成長した膜が素子分離
用溝T内を埋められるだけの十分な膜厚が必要である。
マスク層27aをストッパとするCMP(Chemical Mec
hanical Polishing )法により素子分離用層24を上面
から研磨し、マスク層27aと略同一の高さの表面を有
する素子分離絶縁膜24bを形成する。エッチバックに
より加工することも可能であるが、その場合は素子分離
絶縁膜24bの表面がマスク層27aと略同一の高さの
表面となった時点でエッチングを停止するように調整す
る必要がある。
離絶縁膜24bおよび第1フローティングゲート用層3
0aに対するマスク層27aのエッチング選択比をとる
ことができるドライエッチングあるいはウェットエッチ
ングなどのエッチングにより、マスク層27aを除去す
る。これにより、後工程で第2フローティングゲートを
形成するための型となる、素子分離絶縁膜24bの側壁
面と第1フローティングゲート用層30aの上面で形成
される凹部を形成することができる。
CVD法によりポリシリコンあるいはアモルファスシリ
コンを素子分離絶縁膜24bの側壁面と第1フローティ
ングゲート用層30aの上面で形成される凹部を被覆し
て全面に堆積させ、第2フローティングゲート用層32
を形成する。
などのエッチングにより素子分離絶縁膜24bの側壁面
と第1フローティングゲート用層30aの上面で形成さ
れる凹部の側壁面を被覆する部分の第2フローティング
ゲート用層32を残して全面にエッチバック除去するこ
とで、第1フローティングゲート用層30cの対向する
端部上において第1フローティングゲート用層30cと
接続する1対の第2フローティングゲート用層32aを
形成することができる。第1フローティングゲート用層
30aと第2フローティングゲート用層32aとから、
フローティングゲート用層33とする。上記のエッチン
グにおいては、1対の第2フローティングゲート用層3
2aの間の部分において第1フローティングゲート用層
30cを完全にエッチングしてゲート絶縁膜20aを露
出させないようにエッチング条件を調整する必要があ
る。
ウェットエッチングにより、第2フローティングゲート
32aの形成の際の型とした素子分離絶縁膜24bを上
面からエッチングして表面が下げられた素子分離絶縁膜
24aとし、第2フローティングゲート32aの外壁面
部分を露出させる。これにより、露出させた第2フロー
ティングゲート32aの外壁面部分もフローティングゲ
ートとコントロールゲートの容量結合比に寄与する表面
積とすることができ、容量結合比を増加させることが可
能となる。
ティングゲート用層33のを被覆してONO膜(酸化膜
−窒化膜−酸化膜の積層絶縁膜)を形成し、中間絶縁膜
25とする。次に、中間絶縁膜25の上面を被覆して、
例えばポリシリコンからなるコントロールゲート(ワー
ド線)31を形成する。コントロールゲート31として
は、低抵抗化にためにポリシリコンとタングステンシリ
サイドの積層構造などのポリサイド構造とすることもで
きる。ここで、コントロールゲート31の膜厚として
は、後工程のでリソグラフィー工程を容易に行うことが
可能となるようにフローティングゲートにより形成され
た段差を埋めるのに十分な厚さとすることが好ましい。
1としてフローティングゲート用層33および中間絶縁
膜25をエッチングして、パターン加工されたフローテ
ィングゲート33aおよび中間絶縁膜25aとする。そ
の後は、選択MOSトランジスタ部のゲート電極の形
成、およびソース・ドレイン拡散層を形成するためのイ
オン注入工程などを行い、常法に準ずる製法によりNA
ND型フラッシュメモリの周辺回路部のMOSトランジ
スタを形成し、さらに例えばCVD法により酸化シリコ
ンの層間絶縁膜28を形成し、例えば選択トランジスタ
のドレイン拡散層13’に達するコンタクトホールBC
の開口、埋め込み電極34およびビット線35などの配
線形成、パッシベーション膜の堆積、パッド開口部の形
成等を行って、図9に示すようなSA−STIセルを用
いたNAND型フラッシュメモリとする。
置の製造方法によれば、第1フローティングゲートと、
第1フローティングゲートの対向する端部上において第
1フローティングゲートと接続する1対の第2フローテ
ィングゲートとからフローティングゲートを形成するの
で、従来の形状のフローティングゲートよりもコントロ
ールゲートとの容量結合比に寄与する表面積を増加さ
せ、コントロールゲートとフローティングゲートの容量
結合比を増加させることが可能となる。これにより、メ
モリセル面積を縮小化してもコントロールゲートとフロ
ーティングゲートの容量結合比を必要量確保することが
可能で、メモリセルの書き込み動作などにおいて誤動作
を起こして品質を低下させることがなく、また、動作電
圧および電源電圧の低下が可能となり、昇圧回路の面積
や昇圧時間の増大の抑制が可能な、品質の高い、高集積
化した半導体不揮発性記憶装置を製造することが可能と
なる。
明したが、本発明はこれらの実施形態に何ら限定される
ものではない。例えば、本発明の第1および第2実施形
態では、第1の絶縁膜をCVD法により形成する酸化シ
リコン膜として説明したが、CVD法等による窒化シリ
コン膜やSiON膜等でもよい。また、本発明の第1実
施形態では、第2の絶縁膜を構成する酸化防止膜として
の窒化シリコン膜としては、Si3 N4 膜の他、化学量
論からずれたSix Ny膜であってもよい。
の絶縁膜として熱酸化膜やHTO膜等の酸化膜とした
が、第1実施形態と同様に電子の流れを阻止する熱酸化
膜やHTO膜と酸化防止膜としての窒化シリコン膜とで
構成する第2の絶縁膜であってもよい。更にまた、本発
明の実施形態では、コントロールゲートなどのポリサイ
ド構造の配線をポリシリコンとタングステンシリサイド
(WSi2 )膜とによるポリサイド膜として説明した
が、ポリシリコン膜のみでも、又ポリシリコン膜と、M
oSi2 膜、CoSi2 膜、TiSi2 膜等の高融点金
属シリサイド膜とによるポリサイド膜であってもよい。
また、実施形態においてはNAND型の半導体不揮発性
記憶装置について説明しているが、NAND型に限ら
ず、NOR型あるいはDINOR型の半導体不揮発性記
憶装置に適用することも可能である。その他、本発明の
技術的思想の範囲内で、プロセス装置やプロセス条件は
適宜変更が可能である。
の半導体不揮発性記憶装置は、品質を向上して、高集積
化に適したSA−STIセルを用いた半導体不揮発性記
憶装置である。
半導体不揮発性記憶装置の製造方法によれば、品質を向
上して、高集積化に適したSA−STIセルを用いた半
導体不揮発性記憶装置容易に製造することが可能であ
る。
導体不揮発性記憶装置の平面図であり、図1(b)はそ
の等価回路図である。
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、(a)は第1の絶縁膜を形成する工程まで、(b)
は第2の絶縁膜を形成する工程まで、(c)はチャネル
阻止層を形成する工程までを示す。
(d)は素子分離用層を形成する工程まで、(e)は素
子分離絶縁膜を形成する工程まで、(f)はコントロー
ルゲートを形成する工程までを示す。
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、(a)は第1の絶縁膜を形成する工程まで、(b)
は第2の絶縁膜を形成する工程まで、(c)はチャネル
阻止層を形成する工程までを示す。
(d)は素子分離用層を形成する工程まで、(e)は素
子分離絶縁膜を形成する工程まで、(f)はコントロー
ルゲートを形成する工程までを示す。
導体不揮発性記憶装置の平面図であり、図8(b)はそ
の等価回路図である。
面図であり、図9(b)の図8(a)にB−B’におけ
る断面図である。
体不揮発性記憶装置の製造方法の製造工程を示す断面図
であり、(a)はマスク層を形成する工程まで、(b)
は第1フローティングゲートをパターン加工する工程ま
で、(c)は素子分離用溝を形成する工程までを示す。
あり、(d)はレジスト膜を除去する工程まで、(e)
は素子分離用溝被覆膜を形成する工程まで、(f)は素
子分離用層を形成する工程までを示す。
あり、(g)は素子分離絶縁膜を形成する工程まで、
(h)はマスク層を除去する工程まで、(i)は第2フ
ローティングゲート用層を形成する工程までを示す。
あり、(j)は第2フローティングゲート用層を加工す
る工程まで、(k)は素子分離絶縁膜の表面を低面化さ
せる工程まで、(l)はコントロールゲートを形成する
工程までを示す。
記憶装置の断面図である。
記憶装置の平面図であり、図15(b)はその等価回路
図である。
ける断面図であり、図16(b)は図15(a)のB−
B’における断面図である。
記憶装置の製造方法の製造工程を示す断面図であり、
(a)は第1の絶縁膜を形成する工程まで、(b)はチ
ャネル阻止層を形成する工程まで、(c)は素子分離用
層を形成する工程までを示す。
あり、(d)は素子分離絶縁膜を形成する工程まで、
(e)はコントロールゲートを形成する工程までを示
す。
であり、図19(b)はチャネル部の表面電位分布図で
ある。
分離用溝被覆膜、13,13’…ソース・ドレイン拡散
層、20,20a…ゲート絶縁膜、21,21a…第1
の絶縁膜、22,22a…HTO膜、23,23a…窒
化シリコン膜,24…素子分離用層、24a…素子分離
絶縁膜、25,25a…中間絶縁膜、26…第2の絶縁
膜、27,27a…マスク層、28…層間絶縁膜、3
0,30a,30c…(第1)フローティングゲート用
層、30b…(第1)フローティングゲート、31a…
下側コントロールゲート、31b…上側コントロールゲ
ート、31…コントロールゲート、32,32a…第2
フローティングゲート用層、33…フローティングゲー
ト用層、33a…フローティングゲート、34…埋め込
み電極、35…ビット線、T…素子分離用溝、FG…フ
ローティングゲート、CG…コントロールゲート、SD
…ソース・ドレイン拡散層、SG…選択ゲート、TI…
トレンチ型素子分離絶縁膜、BC…ビットコンタクト、
ST…選択トランジスタ、MT…メモリトランジスタ、
BLa,BLb…ビット線、S,Sa,Sb…ソース
線。
造方法
装置およびその製造方法に関し、さらに詳しくは、フロ
ーティングゲート型MOSトランジスタの不揮発性メモ
リセルを有する半導体不揮発性記憶装置およびその製造
方法に関する。
フローティングゲート型MOSトランジスタの不揮発性
メモリセルを用いたEPROM(Erasable P
rogrammable Read−Only Mem
ory)、EEPROM(Electrically
Erasable Programmable Rea
d−Only Memory)、EEPROMの一つで
一括消去法を採る、フラッシュメモリ(Flash M
emory)等が盛んに開発され、実用化もなされてい
る。
フラッシュメモリとNAND型フラッシュメモリがあ
り、前者は一個のフローティングゲート型MOSトラン
ジスタをフラッシュメモリの一つのメモリセルとするも
ので、後者は複数個、例えばN個のフローティングゲー
ト型MOSトランジスタによるメモリセルを隣接させて
配置したNANDセルが一つの単位セルとなっているも
のである。この様なNAND型フラッシュメモリは、N
OR型フラッシュメモリに比べて、ランダムアクセス速
度は遅いが、高集積化の面で優れた構成となっているの
で、高集積化を目指したフラッシュメモリとして、近年
盛んに開発され、実用化もなされているものである。
揮発性記憶装置の一例の断面図を図7に示す。例えばL
OCOS法などにより形成した素子分離絶縁膜24aに
より分離された半導体基板10の活性領域上に、例えば
薄膜の酸化シリコンからなるゲート絶縁膜(トンネル絶
縁膜)20aが形成されており、その上層に例えばポリ
シリコンからなるフローティングゲート30bが形成さ
れており、さらにその上層に例えばONO膜(酸化膜−
窒化膜−酸化膜の積層絶縁膜)からなる中間絶縁膜25
aが形成されている。中間絶縁膜25aの上層には、例
えばポリシリコンの下側コントロールゲート31aとタ
ングステンシリサイドの上側コントロールゲート31b
からなるポリサイド構造のコントロールゲート31が形
成されている。また、コントロールゲート31の両側部
の半導体基板10中には図示しないソース・ドレイン拡
散層が形成されている。これによりコントロールゲート
31と半導体基板10中のチャネル形成領域の間に、絶
縁膜に被覆されたフローティングゲート30bを有する
電界効果トランジスタを構成する。
型の半導体不揮発性記憶装置においては、フローティン
グゲート30bは膜中に電荷を保持する機能を持ち、ゲ
ート絶縁膜20aおよび中間絶縁膜25aは電荷をフロ
ーティングゲート30b中に閉じ込める役割を持つ。コ
ントロールゲート31、半導体基板10あるいはソース
・ドレイン拡散層などに適当な電圧を印加すると、ファ
ウラー・ノルドハイム型トンネル電流(FN電流)が生
じ、ゲート絶縁膜20aを通して半導体基板10からフ
ローティングゲート30bへ電荷が注入され、あるいは
フローティングゲート30bから半導体基板10へ電荷
が放出される。
中に電荷が蓄積されると、この蓄積電荷による電界が発
生するため、トランジスタの閾値電圧が変化する。この
変化によりデータの記憶が可能となる。例えば、フロー
ティングゲート30b中に電子を蓄積することでデータ
の消去を行い、また、フローティングゲート30b中に
蓄積した電子を放出することでデータを書き込みするこ
とができる。
グゲート型の半導体不揮発性記憶装置は、フローティン
グゲート30bと素子分離絶縁膜24aとの合わせ余裕
としてオーバーラップ部分Iを有し、特にLOCOS法
による素子分離絶縁膜はバーズビークを有することから
素子分離幅が広くなり、分離耐圧が低下するという問題
が発生し、セル面積を縮小することが困難となってい
た。
領域をフローティングゲートの幅方向の端部に自己整合
的に形成するSA−STI(Self-Aligned Shallow Tre
nchIsolation )セル構造を有するフローティングゲー
ト型の半導体不揮発性記憶装置が開発された(IEDM
Tech.Dig.1994,pp61〜64参
照)。以下に、例としてSA−STIセル構造を有する
NAND型の半導体不揮発性記憶装置について説明す
る。図8(a)はその平面図である。トレンチ型の素子
分離絶縁膜TIで分離されたシリコン半導体基板の活性
領域と、ワード線となるコントロールゲートCGとが交
差する領域において、コントロールゲートCGとシリコ
ン半導体基板のチャネル形成領域の間に絶縁膜に被覆さ
れたフローティングゲートFGが形成されている。ま
た、コントロールゲートCGの両側部の基板中にはソー
ス・ドレイン拡散層SDが形成されている。コントロー
ルゲートCGと半導体基板10中のチャネル形成領域の
間に絶縁膜に被覆されたフローティングゲートFGを有
する電界効果トランジスタであるメモリトランジスタM
Tが複数個直列に接続され、NAND列を構成してい
る。NAND列の一方の端部には、当該NAND列を選
択するための選択MOSトランジスタSTが形成されて
おり、そのドレイン拡散層はビットコンタクトBCを介
して図示しないビット線に接続している。NAND列の
一方の端部にも図示しない選択MOSトランジスタが形
成されており、そのソース拡散層はソース線Sに接続し
ている。
記憶装置の等価回路図を図8(b)に示す。メモリトラ
ンジスタ(MT1a,MT2a,MT3a,・・・)が
直列に接続されてNAND列を構成し、本NAND列の
一方の端部には、当該NAND列を選択するための選択
MOSトランジスタSTaが形成されており、そのドレ
イン拡散層はビットコンタクトBCaを介してビット線
BLaに接続している。NAND列の他方の端部にも図
示しない選択MOSトランジスタが形成されており、そ
のソース拡散層は副ソース線Saを介して主ソース線S
に接続している。ビット線BLaには選択MOSトラン
ジスタSTa’により選択可能なメモリトランジスタM
T1a’などから構成される別のNAND列も接続して
いる。一方、メモリトランジスタ(MT1b,MT2
b,MT3b,・・・)もまた直列に接続されてNAN
D列を構成し、本NAND列の一方の端部には、当該N
AND列を選択するための選択MOSトランジスタST
bが形成されており、そのドレイン拡散層はビットコン
タクトBCbを介してビット線BLbに接続され、NA
ND列の他方の端部に形成されて図示しない選択MOS
トランジスタのソース拡散層は副ソース線Sbを介して
主ソース線Sに接続している。
(a)中のA−A’における断面図を図9(a)に、B
−B’における断面図を図9(b)に示す。図9(a)
に示すように、トレンチ型の素子分離絶縁膜24aによ
り分離された半導体基板10の活性領域上に、例えば薄
膜の酸化シリコンからなるゲート絶縁膜(トンネル絶縁
膜)20aが形成されており、その上層に例えばポリシ
リコンからなるフローティングゲート30bが形成され
ており、さらにその上層に例えばONO膜(酸化膜−窒
化膜−酸化膜の積層絶縁膜)からなる中間絶縁膜25a
が形成されている。中間絶縁膜25aの上面を被覆し
て、例えばポリシリコンからなるコントロールゲート
(ワード線)31が形成されている。また、図9(b)
に示すように、コントロールゲート31の両側部の半導
体基板10中にはソース・ドレイン拡散層13が形成さ
れている。これによりコントロールゲート31と、半導
体基板10中のチャネル形成領域との間に絶縁膜に被覆
されたフローティングゲート30bを有する電界効果ト
ランジスタを構成する。各トランジスタはNAND型に
直列接続され、NANDストリングを構成する。
は、例えばメモリセルにおけるコントロールゲート31
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびNANDストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜28に被覆されている。層間絶縁膜
28には選択トランジスタのドレイン拡散層13’に達
するビットコンタクトホールBCが開口されており、埋
め込み電極34を介して例えばアルミニウムからなるビ
ット線35に接続している。また、上記のNANDスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板1
0中に拡散層として形成されているソース線に接続して
いる。
図9(a)に示すように、素子分離領域はチャネル幅方
向のフローティングゲートの端部に自己整合的に形成し
た素子分離用溝(トレンチ)を用いる素子分離法、いわ
ゆるトレンチ素子分離(SA−STI)法で形成された
ものである。また、図9(a)に示すように、素子分離
絶縁膜24aの表面がフローティングゲート30bの膜
厚の半分より下方の位置となっているので、フローティ
ングゲート30bに対向するコントロールゲート31の
面積が、フローティングゲート30bの側壁部の寄与分
で大きくなっている。
ルールの最小加工寸法(Minimum Feature Size)Fで設
計すると、上述したSA−STIセルのメモリセルの面
積Zは、図8(a)に示すように、理論的な最小面積で
ある、Z=4F2 で設計できる。従って、SA−STI
セル構造を用い、さらに高集積化に有利なNAND型の
半導体不揮発性記憶装置とすることで、メモリセルの個
数を増加させて、このメモリセル部分の面積を増加させ
れば、ビット線とのコンタクト部と、選択MOSトラン
ジスタ部と、ソースライン部とを加えた面積がメモリセ
ル部分の面積に比較して無視できる程度にすることがで
き、最小加工寸法の制限内で最も高集積化したフラッシ
ュメモリが作製できる。
法でフローティングゲートを形成して、フローティング
ゲートの厚みもクォータミクロン程度となると、フロー
ティングゲートのチャネル幅方向の側壁面積が増加し、
フローティングゲートとコントロールゲート間の容量結
合比の増加に寄与する電極面積を増加させることができ
る。従って従来のようなフローティングゲートの素子分
離領域への張り出し部分を設けなくとも、フローティン
グゲートに所望の電位を与えるためのコントロールゲー
トの電圧に関係する、フローティングゲートとコントロ
ールゲートとの容量結合比を所望の値に確保することが
できる。
ルを用いたNAND型フラッシュメモリである、半導体
不揮発性記憶装置の製造方法を、図10および図11を
参照して説明する。まず、図10(a)に示すように、
NAND型フラッシュメモリのメモリセル部と周辺回路
部等とを分離するためのP型のウェル等が形成されてい
る半導体基板10表面に、例えば熱酸化法を用いて、フ
ローティングゲート型MOSトランジスタのトンネル絶
縁膜であるゲート絶縁膜20を形成する。その後、例え
ば減圧CVD(Chemical Vapor Deposition )法等によ
り、不純物をドープしたポリシリコンを堆積させてフロ
ーティングゲート用層30を形成し、さらにその上層に
例えば常圧CVD法等により、酸化シリコンを堆積させ
て第1の絶縁膜21を形成する。
リソグラフィ技術を用いて、第1の絶縁膜21/フロー
ティングゲート用層30/ゲート絶縁膜20をパターニ
ングして、素子分離領域の第1の絶縁膜21/フローテ
ィングゲート用層30/ゲート絶縁膜20を除去し、続
いてパターニングされた第1の絶縁膜21a/フローテ
ィングゲート用層30a/ゲート絶縁膜20aをマスク
として、半導体基板10表面をエッチングし、トレンチ
型の素子分離用溝Tを形成する。その後、素子分離用溝
T形成時のダメージを除去するために、窒素雰囲気中で
の熱処理を行い、続いてゲート絶縁膜20aのエッジを
保護する意味も含めた熱酸化を行い、素子分離用溝Tの
内壁に酸化シリコンからなる素子分離用溝被覆膜12を
形成する。なお、この熱酸化時に、フローティングゲー
ト用層30aの側壁も酸化され、酸化シリコンのフロー
ティングゲート被覆膜26が形成される。次に、イオン
注入法を用い、例えばボロン(B)イオンをイオン注入
して、素子分離用溝Tの底部にチャネル阻止層11を形
成する。
減圧CVD法等により、第1の絶縁膜21a、フローテ
ィングゲート用層30aを被覆して素子分離用溝Tを埋
め込んで全面に酸化シリコンを堆積させて、素子分離用
層24を形成する。
RIE(反応性イオンエッチング)などのエッチングに
より、素子分離用層24の表面位置が、フローティング
ゲート用層30aの膜厚の半分程度の位置となるまで、
素子分離用層24、第1の絶縁膜21aおよびフローテ
ィングゲート被覆膜26をエッチバックし、素子分離絶
縁膜24aを形成する。このエッチングにおいて、フロ
ーティングゲート用層30aの側面の一部および上面の
表面が露出する。次に、図11(e)に示すように、フ
ローティングゲート用層30aの露出した表面を被覆し
てONO膜(酸化膜−窒化膜−酸化膜の積層絶縁膜)か
らなる中間絶縁膜を形成する。次に、図面は省略する
が、フォトリソグラフィ技術を用いて、SA−STIセ
ルのメモリセル部以外の中間絶縁膜を除去する。次に、
中間絶縁膜の上面を被覆して、例えばポリシリコンから
なる下側コントロールゲート31aおよびタングステン
シリサイドの上側コントロールゲート31bからなるポ
リサイド構造のコントロールゲート(ワード線)31を
形成し、コントロールゲートをマスク31としてフロー
ティングゲート用層30aおよび中間絶縁膜をエッチン
グし、パターン加工されたフローティングゲート30b
および中間絶縁膜25aとする。
ート電極の形成、およびソース・ドレイン拡散層を形成
するためのイオン注入工程などを行い、常法に準ずる製
法によりNAND型フラッシュメモリの周辺回路部のM
OSトランジスタを形成し、さらに例えばCVD法によ
り酸化シリコンの層間絶縁膜28を形成し、例えば選択
トランジスタのドレイン拡散層13’に達するコンタク
トホールBCの開口、埋め込み電極34およびビット線
35などの配線形成、パッシベーション膜の堆積、パッ
ド開口部の形成等を行って、図9(a)に示すようなS
A−STIセルを用いたNAND型フラッシュメモリと
する。図9(a)中、図11(e)に示してある素子分
離用溝Tの内壁に形成された酸化シリコンからなる素子
分離用溝被覆膜12の図示は省略している。
SA−STIセル構造を有するフローティングゲート型
の半導体不揮発性記憶装置は、下記の問題から、品質が
低下する、あるいは高集積化が困難となるという不都合
が生じることがある。
においては、コントロールゲートとフローティングゲー
トの容量結合は、フローティングゲートの上面および一
部の側壁部でとられている。このため、メモリセル面積
をさらに縮小化していくと、コントロールゲートとフロ
ーティングゲートの容量結合比を必要量確保することが
困難となってしまう。
メモリセルの正常な書き込み動作などを行うことが困難
となって、半導体不揮発性記憶装置の品質が低下してし
まう。正常な動作を行うためには、ゲート絶縁膜(トン
ネル絶縁膜)にFN電流を発生させてメモリセルデータ
の書き込みや消去を行う際に、大きな動作電圧が必要と
なる。電源電圧から動作電圧にまで昇圧させるための昇
圧回路の面積の増大を招くので装置の高集積化が困難と
なり、さらにチップコストの上昇の要因となり、また、
昇圧時間がかかることから処理速度の低下の原因となっ
てしまう。
のであり、従って本発明の目的は、品質を向上して、高
集積化に適したSA−STIセルを用いた半導体不揮発
性記憶装置およびその製造方法を提供することである。
めに、本発明の半導体不揮発性記憶装置は、チャネル形
成領域を有する半導体基板と、前記チャネル形成領域を
素子分離するように前記半導体基板に形成された溝に埋
め込まれた素子分離絶縁膜と、前記チャネル形成領域の
上層に形成されたトンネル絶縁膜と、前記トンネル絶縁
膜の上層に形成され、少なくとも対向する2つの端部
が、当該端部間よりも高く形成されたフローティングゲ
ートと、前記フローティングゲートを全面に被覆して形
成された中間絶縁膜と、前記中間絶縁膜の上層に形成さ
れたコントロールゲートと、前記チャネル形成領域に接
続して形成されたソース・ドレイン領域とを有するメモ
リトランジスタを有する。
は、コントロールゲートと半導体基板中のチャネル形成
領域の間に、絶縁膜に被覆されたフローティングゲート
を有する電界効果トランジスタ(メモリトランジスタ)
を構成する。コントロールゲート、半導体基板あるいは
ソース・ドレイン領域などに適当な電圧を印加すると、
ファウラー・ノルドハイム型トンネル電流が生じ、フロ
ーティングゲートへ電荷が注入され、あるいはフローテ
ィングゲートから半導体基板へ電荷が放出される。この
ようにフローティングゲートに電荷が蓄積されると、こ
の蓄積電荷による電界が発生するため、トランジスタの
閾値電圧が変化する。この変化によりデータの記憶が可
能となる。
STI法によって素子分離絶縁膜が形成されており、L
OCOS素子分離絶縁膜による素子分離よりもセル面積
を縮小することが可能であり、高集積化に適している。
さらにフローティングゲートが、少なくとも対向する2
つの端部が、当該端部間よりも高く形成された形状であ
ることから、従来の形状のフローティングゲートよりも
コントロールゲートとの容量結合比に寄与する表面積を
増加させ、コントロールゲートとフローティングゲート
の容量結合比を増加させることが可能となる。これによ
り、メモリセル面積を縮小化してもコントロールゲート
とフローティングゲートの容量結合比を必要量確保する
ことが可能で、メモリセルの書き込み動作などにおいて
誤動作を起こして品質を低下させることがなく、また、
動作電圧および電源電圧の低下が可能となり、昇圧回路
の面積や昇圧時間の増大の抑制が可能となる。従って、
品質の高い、高集積化した半導体不揮発性記憶装置を提
供することが可能となる。
は、好適には、前記メモリトランジスタが複数個直列に
接続されて形成されている。NAND型などのメモリト
ランジスタが複数個直列に接続された半導体不揮発性記
憶装置は高集積化に有利であり、メモリセルの個数を増
加させて、このメモリセル部分の面積を増加させれば、
ビット線とのコンタクト部と、選択MOSトランジスタ
部と、ソースライン部とを加えた面積がメモリセル部分
の面積に比較して無視できる程度にすることができ、最
小加工寸法の制限内で最も高集積化した半導体不揮発性
記憶装置とすることができる。
は、好適には、前記フローティングゲートが、第1フロ
ーティングゲートと、前記第1フローティングゲートの
対向する端部の上層に前記第1フローティングゲートと
接続して形成された1対の第2フローティングゲートと
を有する。これにより、少なくとも対向する2つの端部
が、当該端部間よりも高く形成された形状のフローティ
ングゲートとすることができる。
明の半導体不揮発性記憶装置の製造方法は、チャネル形
成領域を有する半導体基板上にトンネル絶縁膜を形成す
る工程と、前記トンネル絶縁膜の上層に第1フローティ
ングゲートを形成する工程と、前記第1フローティング
ゲートで挟まれた領域において前記半導体基板に素子分
離用溝を形成する工程と、前記素子分離用溝を絶縁体で
埋め込んで素子分離絶縁膜を形成する工程と、前記第1
フローティングゲートの対向する端部上において前記第
1フローティングゲートと接続する1対の第2フローテ
ィングゲートを形成する工程と、前記第1フローティン
グゲートおよび第2フローティングゲートの上層に中間
絶縁膜を形成する工程と、前記中間絶縁膜の上層にコン
トロールゲートを形成する工程と、前記チャネル形成領
域に接続するソース・ドレイン領域を形成する工程とを
有する。
製造方法は、チャネル形成領域を有する半導体基板上に
トンネル絶縁膜を形成し、トンネル絶縁膜の上層に第1
フローティングゲートを形成し、第1フローティングゲ
ートで挟まれた領域において半導体基板に素子分離用溝
を形成し、素子分離用溝を絶縁体で埋め込んで素子分離
絶縁膜を形成する。次に、第1フローティングゲートの
対向する端部上において前記第1フローティングゲート
と接続する1対の第2フローティングゲートを形成す
る。次に、第1フローティングゲートおよび第2フロー
ティングゲートの上層に中間絶縁膜を形成し、中間絶縁
膜の上層にコントロールゲートを形成し、チャネル形成
領域に接続するソース・ドレイン領域を形成する。
製造方法によれば、第1フローティングゲートと、第1
フローティングゲートの対向する端部上において第1フ
ローティングゲートと接続する1対の第2フローティン
グゲートとからフローティングゲートを形成するので、
従来の形状のフローティングゲートよりもコントロール
ゲートとの容量結合比に寄与する表面積を増加させ、コ
ントロールゲートとフローティングゲートの容量結合比
を増加させることが可能となる。これにより、メモリセ
ル面積を縮小化してもコントロールゲートとフローティ
ングゲートの容量結合比を必要量確保することが可能
で、メモリセルの書き込み動作などにおいて誤動作を起
こして品質を低下させることがなく、また、動作電圧お
よび電源電圧の低下が可能となり、昇圧回路の面積や昇
圧時間の増大の抑制が可能な、品質の高い、高集積化し
た半導体不揮発性記憶装置を製造することが可能とな
る。
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記素子分離用溝を埋め込んで全面に絶縁体を
形成する工程と、少なくとも前記素子分離用溝の内部に
埋め込まれた部分を残して前記絶縁体を除去する工程と
を含む。これにより、SA−STI法によるトレンチ型
素子分離絶縁膜を形成することができ、セル面積を縮小
することが可能である。
製造方法は、好適には、前記第1フローティングゲート
を形成する工程の後、前記素子分離絶縁膜を形成する工
程の前に、前記第1フローティングゲートの上層にマス
ク層を形成する工程をさらに有し、前記素子分離絶縁膜
を形成する工程においては、前記マスク層および前記第
1フローティングゲートで挟まれた領域と前記素子分離
用溝を絶縁体で埋め込んで、前記マスク層と略同一の高
さの表面を有する素子分離絶縁膜を形成し、前記素子分
離絶縁膜を形成する工程の後、前記第2フローティング
ゲートを形成する工程の前に、前記第1フローティング
ゲートおよび前記素子分離絶縁膜に対してエッチング選
択比を有するエッチングにより前記マスク層を除去する
工程をさらに有し、前記第2フローティングゲートを形
成する工程においては、前記素子分離絶縁膜の側壁面と
前記第1フローティングゲートの上面で形成される凹部
を型として、前記凹部の側壁部に第2フローティングゲ
ートを形成する。これにより、第1フローティングゲー
トと、第1フローティングゲートの対向する端部上にお
いて第1フローティングゲートと接続する1対の第2フ
ローティングゲートとからなるフローティングゲートを
容易に形成することが可能となる。
製造方法は、好適には、前記第2フローティングゲート
を形成する工程が、前記素子分離絶縁膜の側壁面と前記
第1フローティングゲートの上面で形成される凹部内面
を被覆して全面に第2フローティングゲート用層を形成
する工程と、前記凹部の側壁面を被覆する部分を残して
前記第2フローティングゲート用層を除去する工程とを
含む。これにより、素子分離絶縁膜の側壁面と第1フロ
ーティングゲートの上面で形成される凹部を型として、
この凹部の側壁部に、第1フローティングゲートの対向
する端部上において第1フローティングゲートと接続す
る1対の第2フローティングゲートを形成することがで
きる。
製造方法は、好適には、前記第2フローティングゲート
を形成する工程の後、前記中間絶縁膜を形成する工程の
前に、前記第1および第2フローティングゲートに対し
てエッチング選択比を有するエッチングにより、前記第
2フローティングゲートの形成の際の型とした前記素子
分離絶縁膜を上面からエッチングして前記第2フローテ
ィングゲートの外壁面の一部を露出させる工程をさらに
有する。これにより、第2フローティングゲートの露出
させた外壁面の一部もフローティングゲートとコントロ
ールゲートの容量結合比に寄与する表面積とすることが
でき、容量結合比を増加させることが可能となる。
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程が、前記マスク層および前記第1フローティングゲ
ートで挟まれた領域と前記素子分離用溝を埋め込んで全
面に絶縁体を形成する工程と、前記マスク層および前記
第1フローティングゲートで挟まれた領域と前記素子分
離用溝の内部に埋め込まれた部分を残して前記絶縁体を
除去する工程とを含む。これにより、これにより、マス
ク層と略同一の高さの表面を有するようにSA−STI
法によるトレンチ型の素子分離絶縁膜を形成することが
でき、その側壁面を第2フローティングゲートを形成す
る際の型となる凹部を構成するように形成することがで
きる。
製造方法は、好適には、前記素子分離用溝を形成する工
程の後、前記素子分離絶縁膜を形成する工程の前に、前
記素子分離用溝表面に被覆膜を形成する工程をさらに有
する。これにより、素子分離用溝形成時のダメージを除
去し、また、ゲート絶縁膜のエッジを保護することがで
きる。
つき、添付図面を参照して説明する。なお従来技術の説
明で参照した図7〜図11中の構成部分と同様の構成部
分には、同一の参照符号を付すものとする。
NAND型フラッシュメモリである半導体不揮発性記憶
装置の製造方法に本発明を適用した形態である。図1
(a)はその平面図である。トレンチ型の素子分離絶縁
膜TIで分離されたシリコン半導体基板の活性領域と、
ワード線となるコントロールゲートCGとが交差する領
域において、コントロールゲートCGとシリコン半導体
基板のチャネル形成領域の間に絶縁膜に被覆されたフロ
ーティングゲートFGが形成されている。また、コント
ロールゲートCGの両側部の基板中にはソース・ドレイ
ン拡散層SDが形成されている。コントロールゲートC
Gと半導体基板10中のチャネル形成領域の間に絶縁膜
に被覆されたフローティングゲートFGを有する電界効
果トランジスタであるメモリトランジスタMTが複数個
直列に接続され、NAND列を構成している。NAND
列の一方の端部には、当該NAND列を選択するための
選択MOSトランジスタSTが形成されており、そのド
レイン拡散層はビットコンタクトBCを介して図示しな
いビット線に接続している。NAND列の一方の端部に
も図示しない選択MOSトランジスタが形成されてお
り、そのソース拡散層はソース線Sに接続している。
記憶装置の等価回路図を図1(b)に示す。メモリトラ
ンジスタ(MT1a,MT2a,MT3a,・・・)が
直列に接続されてNAND列を構成し、本NAND列の
一方の端部には、当該NAND列を選択するための選択
MOSトランジスタSTaが形成されており、そのドレ
イン拡散層はビットコンタクトBCaを介してビット線
BLaに接続している。NAND列の他方の端部にも図
示しない選択MOSトランジスタが形成されており、そ
のソース拡散層は副ソース線Saを介して主ソース線S
に接続している。ビット線BLaには選択MOSトラン
ジスタSTa’により選択可能なメモリトランジスタM
T1a’などから構成される別のNAND列も接続して
いる。一方、メモリトランジスタ(MT1b,MT2
b,MT3b,・・・)もまた直列に接続されてNAN
D列を構成し、本NAND列の一方の端部には、当該N
AND列を選択するための選択MOSトランジスタST
bが形成されており、そのドレイン拡散層はビットコン
タクトBCbを介してビット線BLbに接続され、NA
ND列の他方の端部に形成されて図示しない選択MOS
トランジスタのソース拡散層は副ソース線Sbを介して
主ソース線Sに接続している。
(a)中のA−A’における断面図を図2(a)に、B
−B’における断面図を図2(b)に示す。図2(a)
に示すように、トレンチ型の素子分離絶縁膜24aによ
り分離された半導体基板10の活性領域上に、例えば薄
膜の酸化シリコンからなるゲート絶縁膜(トンネル絶縁
膜)20aが形成されており、その上層に例えばポリシ
リコンからなるフローティングゲート33aが形成され
ている。ここで、フローティングゲート33aは、少な
くとも対向する2つの端部が、当該端部間よりも高く形
成された形状となっている。さらにフローティングゲー
ト33aの上層に例えばONO膜(酸化膜−窒化膜−酸
化膜の積層絶縁膜)からなる中間絶縁膜25aが形成さ
れている。中間絶縁膜25aの上面を被覆して、例えば
ポリシリコンからなるコントロールゲート(ワード線)
31が形成されている。また、図2(b)に示すよう
に、コントロールゲート31の両側部の半導体基板10
中にはソース・ドレイン拡散層13が形成されている。
これによりコントロールゲート31と、半導体基板10
中のチャネル形成領域との間に絶縁膜に被覆されたフロ
ーティングゲート30bを有する電界効果トランジスタ
を構成する。各トランジスタはNAND型に直列接続さ
れ、NANDストリングを構成する。
は、例えばメモリセルにおけるコントロールゲート31
をゲート電極として形成された選択トランジスタが接続
されている。選択トランジスタおよびNANDストリン
グを構成するメモリトランジスタは例えば酸化シリコン
からなる層間絶縁膜28に被覆されている。層間絶縁膜
28には選択トランジスタのドレイン拡散層13’に達
するビットコンタクトホールBCが開口されており、埋
め込み電極34を介して例えばアルミニウムからなるビ
ット線35に接続している。また、上記のNANDスト
リングの他方の端部には、図示しない選択トランジスタ
が接続されて、そのソース拡散層は例えば半導体基板1
0中に拡散層として形成されているソース線に接続して
いる。
図2(a)に示すように、素子分離領域はチャネル幅方
向のフローティングゲートの端部に自己整合的に形成し
た素子分離用溝(トレンチ)を用いる素子分離法、いわ
ゆるトレンチ素子分離(SA−STI)法で形成された
ものであり、高集積化に適した構造となっている。ま
た、フローティングゲート33aが、少なくとも対向す
る2つの端部が、当該端部間よりも高く形成された形状
となっており、従来の形状のフローティングゲートより
もコントロールゲートとの容量結合比に寄与する表面積
を増加させ、コントロールゲートとフローティングゲー
トの容量結合比を増加させることが可能となる。これに
より、メモリセル面積を縮小化してもコントロールゲー
トとフローティングゲートの容量結合比を必要量確保す
ることが可能で、メモリセルの書き込み動作などにおい
て誤動作を起こして品質を低下させることがなく、ま
た、動作電圧および電源電圧の低下が可能となり、昇圧
回路の面積や昇圧時間の増大の抑制が可能となり、品質
の高い、高集積化した半導体不揮発性記憶装置である。
に接続された半導体不揮発性記憶装置であるので高集積
化に有利であり、メモリセルの個数を増加させて、この
メモリセル部分の面積を増加させれば、ビット線とのコ
ンタクト部と、選択MOSトランジスタ部と、ソースラ
イン部とを加えた面積がメモリセル部分の面積に比較し
て無視できる程度にすることができ、最小加工寸法の制
限内で最も高集積化した半導体不揮発性記憶装置とする
ことができる。
について、図1(a)中のA−A’における断面にそっ
て説明する。まず、図3(a)に示すように、NAND
型フラッシュメモリのメモリセル部と周辺回路部等とを
分離するためのP型のウェル等が形成されている半導体
基板10表面に、熱酸化法を用いて、フローティングゲ
ート型MOSトランジスタのトンネル絶縁膜とするゲー
ト絶縁膜20を膜厚約10nm程度形成する。その後、
例えばCVD法等により、膜厚約30〜100nm程度
の不純物をドープしたポリシリコン膜あるいはアモルフ
ァスシリコン膜を堆積させ、第1フローティングゲート
用層30を形成し、次に例えばCVD法等によって窒化
シリコンを膜を膜厚約100〜300nm程度に堆積さ
せて、マスク層27を形成する。ここで、マスク層27
としては、フローティングゲート材料のポリシリコンあ
るいはアモルファスシリコンおよび後述する素子分離絶
縁膜材料の酸化シリコンとエッチング選択比をとること
が可能な材料であればよく、窒化シリコンに限定されな
い。
ソグラフィ技術を用いて、マスク層27の上層にフロー
ティングゲートのパターンのレジスト膜Rを形成し、例
えばRIEなどのドライエッチングを施し、マスク層2
7/第1フローティングゲート用層30をパターニング
して素子分離領域のマスク層27/第1フローティング
ゲート用層30を除去し、SA−STIセルの素子領域
を覆うマスク層27aと第1フローティングゲート用層
30aを形成する。ここで、窒化シリコンのマスク層2
7はポリシリコン膜と比較して厚膜でも垂直加工が容易
である。また、ポリシリコンあるいはアモルファスシリ
コンの第1フローティングゲート用層30は従来例より
も薄膜であるので、垂直加工が容易である。なお、マス
ク層27/第1フローティングゲート用層30のパター
ニング時に、素子分離領域の第1フローティングゲート
用層30下の薄いゲート絶縁膜20がエッチングされた
状態となってもよい。
ジスト膜Rマスクとして、例えばECRプラズマエッチ
ングなどにより、素子分離領域のゲート絶縁膜20およ
び半導体基板10のエッチングを行い、素子分離用溝T
を形成する。このとき、後工程で素子分離用溝Tを絶縁
体で埋め込みやすくするために、素子分離用溝Tは多少
順テーパ形状に形成することが好ましい。
膜Rを剥離し、図4(e)に示すように、ドライエッチ
ングによる素子分離用溝T形成時のゲート絶縁膜や素子
分離用溝T表面部のダメージを除去するために、まず窒
素雰囲気中での熱処理を行い、続いて熱酸化を行い、素
子分離用溝T表面に熱酸化膜である素子分離用溝被覆膜
12を形成する。この素子分離用溝被覆膜12の膜厚
は、例えば10〜30nm程度とすることができるが、
その後に形成されるソース・ドレインの接合におけるリ
ーク電流を少なくするためには、できるだけ厚膜に形成
することが好ましい。また、この熱酸化処理において第
1フローティングゲート用層30aの側壁部も酸化され
ることとなる。次に、イオン注入法を用い、例えばボロ
ン(B)イオンをイオン注入して、素子分離領域の素子
分離用溝T底部に図示しないチャネル阻止層を形成して
もよい。
TEOSガス等を用いた減圧CVD法により、膜厚約4
00nm程度の酸化シリコン膜(TEOS膜)を堆積
し、素子分離用溝T部や第1フローティングゲート用層
30a間を素子分離用層24で埋め込む。堆積する素子
分離用層24の膜厚は素子分離用溝Tの幅に依存し、素
子分離用溝Tの両側の壁面から成長した膜が素子分離用
溝T内を埋められるだけの十分な膜厚が必要である。
スク層27aをストッパとするCMP(Chemical Mecha
nical Polishing )法により素子分離用層24を上面か
ら研磨し、マスク層27aと略同一の高さの表面を有す
る素子分離絶縁膜24bを形成する。エッチバックによ
り加工することも可能であるが、その場合は素子分離絶
縁膜24bの表面がマスク層27aと略同一の高さの表
面となった時点でエッチングを停止するように調整する
必要がある。
絶縁膜24bおよび第1フローティングゲート用層30
aに対するマスク層27aのエッチング選択比をとるこ
とができるドライエッチングあるいはウェットエッチン
グなどのエッチングにより、マスク層27aを除去す
る。これにより、後工程で第2フローティングゲートを
形成するための型となる、素子分離絶縁膜24bの側壁
面と第1フローティングゲート用層30aの上面で形成
される凹部を形成することができる。
VD法によりポリシリコンあるいはアモルファスシリコ
ンを素子分離絶縁膜24bの側壁面と第1フローティン
グゲート用層30aの上面で形成される凹部を被覆して
全面に堆積させ、第2フローティングゲート用層32を
形成する。
どのエッチングにより素子分離絶縁膜24bの側壁面と
第1フローティングゲート用層30aの上面で形成され
る凹部の側壁面を被覆する部分の第2フローティングゲ
ート用層32を残して全面にエッチバック除去すること
で、第1フローティングゲート用層30cの対向する端
部上において第1フローティングゲート用層30cと接
続する1対の第2フローティングゲート用層32aを形
成することができる。第1フローティングゲート用層3
0aと第2フローティングゲート用層32aとから、フ
ローティングゲート用層33とする。上記のエッチング
においては、1対の第2フローティングゲート用層32
aの間の部分において第1フローティングゲート用層3
0cを完全にエッチングしてゲート絶縁膜20aを露出
させないようにエッチング条件を調整する必要がある。
ェットエッチングにより、第2フローティングゲート3
2aの形成の際の型とした素子分離絶縁膜24bを上面
からエッチングして表面が下げられた素子分離絶縁膜2
4aとし、第2フローティングゲート32aの外壁面部
分を露出させる。これにより、露出させた第2フローテ
ィングゲート32aの外壁面部分もフローティングゲー
トとコントロールゲートの容量結合比に寄与する表面積
とすることができ、容量結合比を増加させることが可能
となる。
ィングゲート用層33のを被覆してONO膜(酸化膜−
窒化膜−酸化膜の積層絶縁膜)を形成し、中間絶縁膜2
5とする。次に、中間絶縁膜25の上面を被覆して、例
えばポリシリコンからなるコントロールゲート(ワード
線)31を形成する。コントロールゲート31として
は、低抵抗化にためにポリシリコンとタングステンシリ
サイドの積層構造などのポリサイド構造とすることもで
きる。ここで、コントロールゲート31の膜厚として
は、後工程のでリソグラフィー工程を容易に行うことが
可能となるようにフローティングゲートにより形成され
た段差を埋めるのに十分な厚さとすることが好ましい。
1としてフローティングゲート用層33および中間絶縁
膜25をエッチングして、パターン加工されたフローテ
ィングゲート33aおよび中間絶縁膜25aとする。そ
の後は、選択MOSトランジスタ部のゲート電極の形
成、およびソース・ドレイン拡散層を形成するためのイ
オン注入工程などを行い、常法に準ずる製法によりNA
ND型フラッシュメモリの周辺回路部のMOSトランジ
スタを形成し、さらに例えばCVD法により酸化シリコ
ンの層間絶縁膜28を形成し、例えば選択トランジスタ
のドレイン拡散層13’に達するコンタクトホールBC
の開口、埋め込み電極34およびビット線35などの配
線形成、パッシベーション膜の堆積、パッド開口部の形
成等を行って、図2に示すようなSA−STIセルを用
いたNAND型フラッシュメモリとする。
置の製造方法によれば、第1フローティングゲートと、
第1フローティングゲートの対向する端部上において第
1フローティングゲートと接続する1対の第2フローテ
ィングゲートとからフローティングゲートを形成するの
で、従来の形状のフローティングゲートよりもコントロ
ールゲートとの容量結合比に寄与する表面積を増加さ
せ、コントロールゲートとフローティングゲートの容量
結合比を増加させることが可能となる。これにより、メ
モリセル面積を縮小化してもコントロールゲートとフロ
ーティングゲートの容量結合比を必要量確保することが
可能で、メモリセルの書き込み動作などにおいて誤動作
を起こして品質を低下させることがなく、また、動作電
圧および電源電圧の低下が可能となり、昇圧回路の面積
や昇圧時間の増大の抑制が可能な、品質の高い、高集積
化した半導体不揮発性記憶装置を製造することが可能と
なる。
が、本発明は上記の実施形態に何ら限定されるものでは
ない。例えば、コントロールゲートなどのポリサイド構
造の配線をポリシリコンとタングステンシリサイド(W
Si2 )膜とによるポリサイド膜として説明したが、ポ
リシリコン膜のみでも、又ポリシリコン膜と、MoSi
2 膜、CoSi2 膜、TiSi2 膜等の高融点金属シリ
サイド膜とによるポリサイド膜であってもよい。また、
実施形態においてはNAND型の半導体不揮発性記憶装
置について説明しているが、NAND型に限らず、NO
R型あるいはDINOR型の半導体不揮発性記憶装置に
適用することも可能である。その他、本発明の技術的思
想の範囲内で、プロセス装置やプロセス条件は適宜変更
が可能である。
の半導体不揮発性記憶装置は、品質を向上して、高集積
化に適したSA−STIセルを用いた半導体不揮発性記
憶装置である。
半導体不揮発性記憶装置の製造方法によれば、品質を向
上して、高集積化に適したSA−STIセルを用いた半
導体不揮発性記憶装置容易に製造することが可能であ
る。
不揮発性記憶装置の平面図であり、図1(b)はその等
価回路図である。
面図であり、図2(b)の図1(a)にB−B’におけ
る断面図である。
性記憶装置の製造方法の製造工程を示す断面図であり、
(a)はマスク層を形成する工程まで、(b)は第1フ
ローティングゲートをパターン加工する工程まで、
(c)は素子分離用溝を形成する工程までを示す。
(d)はレジスト膜を除去する工程まで、(e)は素子
分離用溝被覆膜を形成する工程まで、(f)は素子分離
用層を形成する工程までを示す。
(g)は素子分離絶縁膜を形成する工程まで、(h)は
マスク層を除去する工程まで、(i)は第2フローティ
ングゲート用層を形成する工程までを示す。
(j)は第2フローティングゲート用層を加工する工程
まで、(k)は素子分離絶縁膜の表面を低面化させる工
程まで、(l)はコントロールゲートを形成する工程ま
でを示す。
装置の断面図である。
装置の平面図であり、図8(b)はその等価回路図であ
る。
面図であり、図9(b)は図8(a)のB−B’におけ
る断面図である。
記憶装置の製造方法の製造工程を示す断面図であり、
(a)は第1の絶縁膜を形成する工程まで、(b)はチ
ャネル阻止層を形成する工程まで、(c)は素子分離用
層を形成する工程までを示す。
あり、(d)は素子分離絶縁膜を形成する工程まで、
(e)はコントロールゲートを形成する工程までを示
す。
分離用溝被覆膜、13,13’…ソース・ドレイン拡散
層、20,20a…ゲート絶縁膜、24…素子分離用
層、24a…素子分離絶縁膜、25,25a…中間絶縁
膜、27,27a…マスク層、28…層間絶縁膜、3
0,30a,30c…(第1)フローティングゲート用
層、30b…(第1)フローティングゲート、31a…
下側コントロールゲート、31b…上側コントロールゲ
ート、31…コントロールゲート、32,32a…第2
フローティングゲート用層、33…フローティングゲー
ト用層、33a…フローティングゲート、34…埋め込
み電極、35…ビット線、T…素子分離用溝、FG…フ
ローティングゲート、CG…コントロールゲート、SD
…ソース・ドレイン拡散層、SG…選択ゲート、TI…
トレンチ型素子分離絶縁膜、BC…ビットコンタクト、
ST…選択トランジスタ、MT…メモリトランジスタ、
BLa,BLb…ビット線、S,Sa,Sb…ソース
線。
Claims (16)
- 【請求項1】素子分離領域をフローティングゲートの幅
方向の端部に自己整合的に形成する工程を有する半導体
不揮発性記憶装置の製造方法において、 半導体基板上にトンネル絶縁膜とするゲート酸化膜を形
成する工程と、 前記フローティングゲートとする、不純物を含む多結晶
シリコン膜を形成する工程と、 前記多結晶シリコン膜上に第1の絶縁膜を形成する工程
と、 少なくとも前記第1の絶縁膜および前記多結晶シリコン
膜をパターニングして、前記フローティングゲート用パ
ッド部を形成する工程と、 少なくとも前記フローティングゲート用パッド部の前記
多結晶シリコン膜側壁に第2の絶縁膜を形成する工程
と、 前記第2の絶縁膜が形成された前記フローティングゲー
ト用パッド部をマスクとして、異方性プラズマエッチン
グ法により、前記半導体基板表面部に素子分離用溝を形
成する工程と、 熱酸化法により、前記素子分離用溝表面を酸化し、前記
素子分離用溝側壁の上部に形成された酸化膜と前記半導
体基板との界面位置が、前記フローティングゲート用パ
ッド部側壁と前記第2の絶縁膜との界面位置よりメモリ
セルのチャネル中央部側になるような膜厚の熱酸化膜を
形成する工程とを有することを特徴とする半導体不揮発
性記憶装置の製造方法。 - 【請求項2】前記第1の絶縁膜は、CVD法により堆積
するSiO2 膜であることを特徴とする請求項1に記載
の半導体不揮発性記憶装置の製造方法。 - 【請求項3】前記第2の絶縁膜は、前記多結晶シリコン
膜側壁を熱酸化して形成する熱酸化膜および高温CVD
法により堆積するSiO2 膜のうち、いずれか一方の酸
化膜と、CVD法により堆積する酸化防止用絶縁膜とで
構成したものであることを特徴とする請求項1に記載の
半導体不揮発性記憶装置の製造方法。 - 【請求項4】前記酸化防止用絶縁膜は、減圧CVD法に
より堆積するSi3 N4 膜であることを特徴とする請求
項3に記載の半導体不揮発性記憶装置の製造方法。 - 【請求項5】素子分離領域をフローティングゲートの幅
方向の端部に自己整合的に形成する工程を有するの半導
体不揮発性記憶装置の製造方法において、 半導体基板上にトンネル絶縁膜とするゲート酸化膜を形
成する工程と、 前記フローティングゲートとする、不純物を含む多結晶
シリコン膜を形成する工程と、 前記多結晶シリコン膜上に第1の絶縁膜を形成する工程
と、 少なくとも前記第1の絶縁膜および前記多結晶シリコン
膜をパターニングして、前記フローティングゲート用パ
ッド部を形成する工程と、 少なくとも前記フローティングゲート用パッド部の前記
多結晶シリコン膜側壁に第2の絶縁膜を形成する工程
と、 前記第2の絶縁膜が形成された前記フローティングゲー
ト用パッド部をマスクとして、等方性プラズマエッチン
グ法、および等方性プラズマエッチングと異方性プラズ
マエッチングを組み合わせたプラズマエッチング法のう
ち、何れか一方の方法を用いて前記半導体基板をエッチ
ングし、前記エッチングにより形成される溝側壁の上部
位置が、前記フローティングゲート用パッド部側壁と前
記第2の絶縁膜との界面位置よりメモリセルのチャネル
中央部側の位置となるまでエッチングすることで素子分
離用溝を形成する工程と、 熱酸化法により、前記素子分離用溝表面に熱酸化膜を形
成する工程とを有することを特徴とする半導体不揮発性
記憶装置の製造方法。 - 【請求項6】前記第1の絶縁膜は、CVD法により形成
するSiO2 膜であることを特徴とする請求項5に記載
の半導体不揮発性記憶装置の製造方法。 - 【請求項7】前記第2の絶縁膜は、前記多結晶シリコン
膜側壁を熱酸化して形成する熱酸化膜であることを特徴
とする請求項5に記載の半導体不揮発性記憶装置の製造
方法。 - 【請求項8】チャネル形成領域を有する半導体基板と、 前記チャネル形成領域を素子分離するように前記半導体
基板に形成された溝に埋め込まれた素子分離絶縁膜と、 前記チャネル形成領域の上層に形成されたトンネル絶縁
膜と、 前記トンネル絶縁膜の上層に形成され、少なくとも対向
する2つの端部が、当該端部間よりも高く形成されたフ
ローティングゲートと、 前記フローティングゲートを全面に被覆して形成された
中間絶縁膜と、 前記中間絶縁膜の上層に形成されたコントロールゲート
と、 前記チャネル形成領域に接続して形成されたソース・ド
レイン領域とを有するメモリトランジスタを有する半導
体不揮発性記憶装置。 - 【請求項9】前記メモリトランジスタが複数個直列に接
続されて形成されている請求項8記載の半導体不揮発性
記憶装置。 - 【請求項10】チャネル形成領域を有する半導体基板上
にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上層に第1フローティングゲート
を形成する工程と、 前記第1フローティングゲートで挟まれた領域において
前記半導体基板に素子分離用溝を形成する工程と、 前記素子分離用溝を絶縁体で埋め込んで素子分離絶縁膜
を形成する工程と、 前記第1フローティングゲートの対向する端部上におい
て前記第1フローティングゲートと接続する1対の第2
フローティングゲートを形成する工程と、 前記第1フローティングゲートおよび第2フローティン
グゲートの上層に中間絶縁膜を形成する工程と、 前記中間絶縁膜の上層にコントロールゲートを形成する
工程と、 前記チャネル形成領域に接続するソース・ドレイン領域
を形成する工程とを有する半導体不揮発性記憶装置の製
造方法。 - 【請求項11】前記素子分離絶縁膜を形成する工程が、
前記素子分離用溝を埋め込んで全面に絶縁体を形成する
工程と、少なくとも前記素子分離用溝の内部に埋め込ま
れた部分を残して前記絶縁体を除去する工程とを含む請
求項10記載の半導体不揮発性記憶装置の製造方法。 - 【請求項12】前記第1フローティングゲートを形成す
る工程の後、前記素子分離絶縁膜を形成する工程の前
に、前記第1フローティングゲートの上層にマスク層を
形成する工程をさらに有し、 前記素子分離絶縁膜を形成する工程においては、前記マ
スク層および前記第1フローティングゲートで挟まれた
領域と前記素子分離用溝を絶縁体で埋め込んで、前記マ
スク層と略同一の高さの表面を有する素子分離絶縁膜を
形成し、 前記素子分離絶縁膜を形成する工程の後、前記第2フロ
ーティングゲートを形成する工程の前に、前記第1フロ
ーティングゲートおよび前記素子分離絶縁膜に対してエ
ッチング選択比を有するエッチングにより前記マスク層
を除去する工程をさらに有し、 前記第2フローティングゲートを形成する工程において
は、前記素子分離絶縁膜の側壁面と前記第1フローティ
ングゲートの上面で形成される凹部を型として、前記凹
部の側壁部に第2フローティングゲートを形成する請求
項10記載の半導体不揮発性記憶装置の製造方法。 - 【請求項13】前記第2フローティングゲートを形成す
る工程が、前記素子分離絶縁膜の側壁面と前記第1フロ
ーティングゲートの上面で形成される凹部内面を被覆し
て全面に第2フローティングゲート用層を形成する工程
と、前記凹部の側壁面を被覆する部分を残して前記第2
フローティングゲート用層を除去する工程とを含む請求
項12記載の半導体不揮発性記憶装置の製造方法。 - 【請求項14】前記第2フローティングゲートを形成す
る工程の後、前記中間絶縁膜を形成する工程の前に、前
記第1および第2フローティングゲートに対してエッチ
ング選択比を有するエッチングにより、前記第2フロー
ティングゲートの形成の際の型とした前記素子分離絶縁
膜を上面からエッチングして前記第2フローティングゲ
ートの外壁面の一部を露出させる工程をさらに有する請
求項12記載の半導体不揮発性記憶装置の製造方法。 - 【請求項15】前記素子分離絶縁膜を形成する工程が、
前記マスク層および前記第1フローティングゲートで挟
まれた領域と前記素子分離用溝を埋め込んで全面に絶縁
体を形成する工程と、前記マスク層および前記第1フロ
ーティングゲートで挟まれた領域と前記素子分離用溝の
内部に埋め込まれた部分を残して前記絶縁体を除去する
工程とを含む請求項12記載の半導体不揮発性記憶装置
の製造方法。 - 【請求項16】前記素子分離用溝を形成する工程の後、
前記素子分離絶縁膜を形成する工程の前に、前記素子分
離用溝表面に被覆膜を形成する工程をさらに有する請求
項10記載の半導体不揮発性記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5957198A JPH11261038A (ja) | 1998-03-11 | 1998-03-11 | 半導体不揮発性記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5957198A JPH11261038A (ja) | 1998-03-11 | 1998-03-11 | 半導体不揮発性記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11261038A true JPH11261038A (ja) | 1999-09-24 |
Family
ID=13117068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5957198A Pending JPH11261038A (ja) | 1998-03-11 | 1998-03-11 | 半導体不揮発性記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11261038A (ja) |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6476438B2 (en) | 2001-02-13 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of manufacturing the same |
JP2003092318A (ja) * | 2001-09-18 | 2003-03-28 | Seiko Instruments Inc | 半導体装置の製造方法 |
US6713834B2 (en) | 2000-10-30 | 2004-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device having two-layered charge storage electrode |
KR100426484B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 및 그의 제조방법 |
JP2005072380A (ja) * | 2003-08-26 | 2005-03-17 | Toshiba Corp | 不揮発性半導体記憶装置、その製造方法、電子カード及び電子装置 |
KR100477286B1 (ko) * | 2001-06-26 | 2005-03-18 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 및 그 제조 방법 |
KR100480806B1 (ko) * | 2000-12-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 플래시 메모리 및 그의 제조 방법 |
US6925008B2 (en) | 2001-09-29 | 2005-08-02 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors |
JP2006186073A (ja) * | 2004-12-27 | 2006-07-13 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2006286720A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2009261038A (ja) * | 2009-08-13 | 2009-11-05 | Sony Corp | 録画再生装置およびコンテンツ管理方法 |
US7833856B2 (en) | 2006-05-22 | 2010-11-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing same |
KR101048957B1 (ko) | 2004-05-11 | 2011-07-13 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자 및 그의 제조 방법 |
US8319270B2 (en) | 2008-12-22 | 2012-11-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1998
- 1998-03-11 JP JP5957198A patent/JPH11261038A/ja active Pending
Cited By (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7420259B2 (en) | 2000-10-30 | 2008-09-02 | Kabushiki Kaisha Toshiba | Semiconductor device having two-layered charge storage electrode |
US6713834B2 (en) | 2000-10-30 | 2004-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device having two-layered charge storage electrode |
US7061069B2 (en) | 2000-10-30 | 2006-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device having two-layered charge storage electrode |
US6806132B2 (en) | 2000-10-30 | 2004-10-19 | Kabushiki Kaisha Toshiba | Semiconductor device having two-layered charge storage electrode |
KR100483416B1 (ko) * | 2000-10-30 | 2005-04-15 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
KR100480806B1 (ko) * | 2000-12-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 플래시 메모리 및 그의 제조 방법 |
US6476438B2 (en) | 2001-02-13 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of manufacturing the same |
KR100477286B1 (ko) * | 2001-06-26 | 2005-03-18 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 및 그 제조 방법 |
US7439167B2 (en) | 2001-06-26 | 2008-10-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
US6891246B2 (en) | 2001-06-26 | 2005-05-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
US7749836B2 (en) | 2001-06-26 | 2010-07-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
US7414284B2 (en) | 2001-06-26 | 2008-08-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
US7192831B2 (en) | 2001-06-26 | 2007-03-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
JP2003092318A (ja) * | 2001-09-18 | 2003-03-28 | Seiko Instruments Inc | 半導体装置の製造方法 |
US6925008B2 (en) | 2001-09-29 | 2005-08-02 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors |
US7411826B2 (en) | 2001-09-29 | 2008-08-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
KR100538724B1 (ko) * | 2001-09-29 | 2005-12-26 | 가부시끼가이샤 도시바 | 반도체 집적 회로 장치 |
US7082055B2 (en) | 2001-09-29 | 2006-07-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
KR100426484B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 및 그의 제조방법 |
JP2005072380A (ja) * | 2003-08-26 | 2005-03-17 | Toshiba Corp | 不揮発性半導体記憶装置、その製造方法、電子カード及び電子装置 |
KR101048957B1 (ko) | 2004-05-11 | 2011-07-13 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자 및 그의 제조 방법 |
JP2006186073A (ja) * | 2004-12-27 | 2006-07-13 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2006286720A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Corp | 半導体装置およびその製造方法 |
US7833856B2 (en) | 2006-05-22 | 2010-11-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing same |
US8319270B2 (en) | 2008-12-22 | 2012-11-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
JP2009261038A (ja) * | 2009-08-13 | 2009-11-05 | Sony Corp | 録画再生装置およびコンテンツ管理方法 |
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