KR100402670B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

본원 발명은 전하 보유 특성의 향상, 선택 트랜지스터를 이용한 판독 동작의 안정화, 주변 트랜지스터의 동작 속도의 향상을 달성하는 것을 목적으로 한다.
셀 트랜지스터의 게이트 절연막 중의 전하 축적층(112)을, 셀의 채널 영역 상으로부터 소자 분리 영역까지 돌출되지 않도록 형성함으로써 채널 상의 전하 축적층(112)으로부터 소자 분리 영역 상으로의 전하의 이동 현상이 발생되지 않아, 전하 보유 특성이 향상된다. 또한, 선택 트랜지스터의 게이트 절연막에는 셀 트랜지스터와 달리 전극 축적층(112)을 포함시키지 않고 구성하기 때문에, 임계치가 변동하지 않아 판독 동작이 안정된다. 또한, 주변 트랜지스터에서는, 게이트 산화막에 고 내압이 필요한 트랜지스터에는 두꺼운 게이트 산화막을, 높은 구동 능력을 필요로 하는 트랜지스터에는 얇은 게이트 산화막을 형성함으로써 고속화를 실현한다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 소자 분리법으로 SA-STI(Self-Aligned Shallow Trench Isolation)를 이용한 MONOS (Metal-Oxide-Nitride-Oxide-Si) 구조의 메모리 셀에 적합한 것에 관한 것이다.
최근, 전기적으로 기입·소거 가능한 불휘발성 반도체 기억 장치(플래시 EEPROM)의 메모리 셀로서 MONOS 구조를 갖는 셀이 제안되어 있다.
도 14에는 종래의 MONOS 구조의 메모리 셀에서의 게이트 전극 주변의 종단면을 나타내며, 도 15에는 채널 영역 주변의 종단면을 나타낸다.
p형 반도체 기판(9)의 표면 부분에 n형 웰(8)이 형성되고, 그 상부에 p형 웰(1)이 형성되며, p형 웰(1)의 내부 표면에 드레인 영역(n형 불순물 영역: 2), 채널 영역(11), 소스 영역(n형 불순물 영역: 3)이 형성되어 있다. 또한, 채널(11) 상에는, 보텀(bottom) 실리콘 산화막(4), 전하 축적층이 되는 SiN막(5), 톱(top) 실리콘 산화막(6), 컨트롤 게이트 전극(7)이 순서대로 적층되어 있다. 인접하는 셀의 각각의 채널 영역(11)은 소자 분리 영역(10)에서 전기적으로 분리되어 있다.
이러한 구성을 갖는 MONOS형의 메모리 셀에서는 게이트 절연막으로서의 SiN막(5)에 전하를 주입하여 그 전하 포획 중심 위치에 전하를 트랩시키거나, 혹은 트랩시킨 전하를 SiN막 중으로부터 방출함으로써 셀의 임계치를 제어하여 메모리 기능을 갖게 하고 있다.
MONOS형의 메모리 셀을 갖는 불휘발성 메모리에서는, 다음과 같이 하여 기입, 소거 및 판독이 행해지고 있다 (여기서,「기입」은 전자를 SiN막 중에 주입하는 것,「소거」는 전자를 SiN막 중으로부터 방출하는 것에 각각 대응한다).
우선, 기입 방법으로서는 도 16에 도시한 바와 같이, 컨트롤 게이트 전극(7)에 기입 전위(+Vpg)를 인가하고, 웰 영역(1)과 소스 영역(3), 드레인 영역(2)을 접지함으로써 SiN막(5)에 고전계를 인가하여 SiN막(5) 중에 전자를 FN(Fowler-Nordheim) 주입시킨다.
소거 방법으로서는, 도 17에 도시된 바와 같이, 컨트롤 게이트(7)에 부(-)의 소거 전위(-Veg)와 웰(1)에 정(+) 전위(+Vew)를 인가하고, SiN막(5)에 고전계를 인가함으로써 SiN막(5) 중의 전자를 반도체 기판(9) 측으로 FN 터널시킨다.
그러나, 종래의 MONOS형의 메모리 셀을 불휘발성 반도체 기억 장치에 이용한 경우, 다음과 같은 3가지 문제가 존재하였다.
첫째, 종래에는 게이트 절연막을 형성하는 경우, 소자 분리 영역(10)을 형성한 후 보텀 실리콘 산화막(4), SiN막(5), 톱 실리콘 산화막(6)을 형성하고 있었다.
이 때문에, 도 18에 도시된 바와 같이, 전하 축적층으로서의 SiN막(5)이 채널 영역(11) 상으로만 되지 않고, 소자 분리 영역(10) 상에도 형성된다. 이와 같이, 전하 축적층이 채널 영역으로부터 소자 분리 영역까지 넓혀져 형성되면, 기입에 의해 채널 영역 상의 전하 축적층에 전하가 주입되더라도, 자기 전계와 열(熱)적인 여기(勵起) 현상에 의해 전하 축적층 내에서의 전하의 확산이 발생하여 전하가 채널 영역으로부터 소자 분리 영역을 향해 이동한다.
이 전하의 이동에 의해 채널 상의 전하량이 감소하고, 셀의 전하 보유 특성이 열화한다. 이러한 현상의 발생을 억제하기 위해 도 19에 도시된 바와 같이, 소자 분리 영역(10) 상에서 분리 영역(12)을 설치하고, 전하 축적층으로서의 SiN막(5)의 분리를 행하는 것도 생각된다.
그러나, 이러한 방법을 이용하였다고 해도, SiN막(5)은 채널 영역(11) 상에 만 들어가지 않고, 소자 분리 영역(10)까지 돌출되는 부분(13)이 존재하여 전하 보유 특성을 충분히 개선할 수 없었다.
또한, FN 터널에 의해 기입, 소거를 행하는 MONOS형 셀에서 워드선, 비트선에 의한 매트릭스형의 셀 어레이를 구성하는 경우, 오기입을 방지하기 위해 선택 트랜지스터가 필요해진다.
도 20에 도시된 바와 같이, NOR형 셀 어레이에서는 각 메모리 셀 MC1마다, 하나의 메모리 셀 트랜지스터 MT1과, 2개의 선택 트랜지스터 ST1 및 ST2가 필요해진다.
NAND형 셀 어레이에서는 도 21에 도시된 바와 같이, 각 메모리 셀 MC11마다 직렬로 접속된 메모리 셀 트랜지스터 MT11∼MT1n(n은 1 이상의 정수)과, 2개의 선택 트랜지스터 ST11 및 ST12가 필요해진다.
이 양자를 비교하면, 메모리 셀 트랜지스터에 대한 선택 트랜지스터의 수는 NAND형 쪽이 적기 때문에 미세화에 대해서는 유리하다.
여기에서, 선택 트랜지스터의 게이트 절연막을 형성하는데 있어서 다음과 같은 두번째 문제가 존재하였다.
메모리 셀과 선택 트랜지스터는 셀 어레이 내에서 인접하여 형성된다. 종래에는 메모리 셀과 선택 트랜지스터에 있어서, 게이트 절연막을 구별하여 만들지 않고 동일한 구성으로 하고 있었다. 이 때문에, 선택 트랜지스터의 게이트 절연막에는, 메모리 셀과 마찬가지로 전하 축적층을 포함하게 되어, 선택 트랜지스터의 임계치가 변동하여, 메모리 셀의 판독 동작이 불안정하게 되어 있었다.
셋째, 셀 어레이의 주변 영역에 배치된 트랜지스터에는 고내압이 요구되는 트랜지스터와, 고내압은 요구되지 않고 높은 구동 능력이 필요한 트랜지스터가 존재한다. 종래에는, 주변 트랜지스터에 동일한 게이트 절연막을 이용하고 있었기 때문에, 고내압이 요구되는 트랜지스터에 따라 두꺼운 절연막을 형성하고 있었다. 이 결과, 고속 동작이 필요한 트랜지스터에 있어서도 임계치를 낮게 설정하여 구동 능력을 높게 할 수 없어 동작 속도의 저하를 초래하고 있었다.
본 발명은 상기 사정에 감안하여 전하 보유 특성의 향상, 선택 트랜지스터를 이용한 판독 동작의 안정화, 주변 트랜지스터의 동작 속도의 향상을 달성하는 것이 가능한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 2는 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 3은 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 4는 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 5는 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 6은 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 7은 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 8은 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 9는 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 10은 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 11은 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 12는 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면을 나타낸 종단면도.
도 13은 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 있어서의 일 공정의 소자의 단면 및 본 장치의 구성을 나타낸 종단면도.
도 14는 종래의 불휘발성 반도체 기억 장치에 있어서의 게이트 전극 주변의 구성을 나타낸 종단면도.
도 15는 종래의 불휘발성 반도체 기억 장치에 있어서의 소자 분리 영역의 구성을 나타낸 종단면도.
도 16은 종래의 불휘발성 반도체 기억 장치에 있어서의 기입 동작을 나타낸 설명도.
도 17은 종래의 불휘발성 반도체 기억 장치에 있어서의 소거 동작을 나타낸 설명도.
도 18은 종래의 불휘발성 반도체 기억 장치에 있어서의 전하 보유 특성의 열화 기구를 나타낸 설명도.
도 19는 전하 보유 특성을 향상시킨 종래의 불휘발성 반도체 기억 장치의 구성을 나타낸 종단면도.
도 20은 MONOS 셀에서의 NOR형 어레이의 구성을 나타낸 회로도.
도 21은 MONOS 셀에서의 NAND형 어레이의 구성을 나타낸 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
101 : p형 반도체 기판
102 : 패드 산화막
103, 107, 114, 143, 151, 152 : 레지스트막
104 : n형 웰
105 : p형 웰
111 : 보텀 산화막
112 : SiN막
113 : 제1 게이트 산화막
121 : 제2 게이트 산화막
122 : HTO막
123, 133 : 다결정 실리콘막
124 : 실리콘 질화막
125 : 실란계 산화막
131, 132 : 실리콘 산화막
141 : WSi 막
142 : TEOS계 산화막
150 : 톱 산화막
본 발명의 불휘발성 반도체 기억 장치는 반도체 기판과, 상기 반도체 기판의표면 상에 형성된 제1 게이트 절연막 및 제1 게이트 전극을 포함하는 제1 트랜지스터와, 상기 반도체 기판의 표면 상에 형성된 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 게이트 절연막은 전하 축적층을 포함하며, 상기 제2 게이트 절연막은 전하 축적층을 포함하지 않고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 트렌치에 의해 소자 분리되어 있으며, 상기 제1 트랜지스터에 있어서의 상기 전하 축적층은 소자 영역에만 존재하는 것을 특징으로 한다.
상기 제1 게이트 절연막은 막 두께가 1㎚ 이상 10㎚ 이하인 보텀 실리콘 산화막과, 막 두께가 0.5㎚ 이상 7㎚ 이하인 상기 전하 축적층으로서의 실리콘 질화막과, 막 두께가 5㎚ 이상 15㎚ 이하인 톱 실리콘 산화막을 갖고, 상기 보텀 실리콘 산화막의 막 두께는 상기 톱 실리콘 산화막의 막 두께보다 얇게 하여도 좋다.
또는, 상기 제1 게이트 절연막은 막 두께가 1㎚ 이상 10㎚ 이하인 보텀 실리콘 산화막과, 상기 전하 축적층으로서의 탄탈 산화막과, 막 두께가 5㎚ 이상 15㎚ 이하인 톱실리콘 산화막을 갖고, 상기 보텀 실리콘 산화막의 막 두께는 상기 톱 실리콘 산화막의 막 두께보다 얇게 할 수도 있다.
혹은, 상기 제1 게이트 절연막은 막 두께가 1㎚ 이상 10㎚ 이하인 보텀 실리콘 산화막과, 상기 전하 축적층으로서의 티탄산스트론튬막 또는 바륨 티탄산스트론튬막과, 막 두께가 5㎚ 이상 15㎚ 이하인 톱 실리콘 산화막을 갖고, 상기 보텀 실리콘 산화막의 막 두께가 상기 톱 실리콘 산화막의 막 두께보다 얇도록 하여도 좋다.
상기 불휘발성 반도체 기억 장치는 셀 어레이를 갖고, 상기 셀 어레이는 셀 트랜지스터로서 상기 제1 트랜지스터, 선택 트랜지스터로서 상기 제2 트랜지스터를 갖으며, 상기 제2 트랜지스터에 있어서의 상기 제2 게이트 절연막은 막 두께가 5㎚ 이상 15㎚ 이하인 실리콘 산화막을 갖는 것도 가능하다.
상기 불휘발성 반도체 기억 장치는 상기 셀 어레이의 주변 영역에 주변 트랜지스터를 포함하고, 상기 주변 트랜지스터는 상기 반도체 기판의 표면 상에 형성된 제3 게이트 절연막 및 제3 게이트 전극을 포함하는 제1 주변 트랜지스터와, 상기 반도체 기판의 표면 상에 형성된 제4 게이트 절연막 및 제4 게이트 전극을 포함하는 제2 주변 트랜지스터를 갖고, 상기 제3 게이트 절연막과 상기 제4 게이트 절연막은 막 두께를 다르게 하여도 좋다.
본 발명의 불휘발성 반도체 기억 장치의 제조 방법은 셀 트랜지스터와 선택 트랜지스터를 포함하는 셀 어레이를 갖는 장치의 제조 방법에 있어서, 반도체 기판의 표면 상에 상기 셀 트랜지스터용의 게이트 절연막으로서 전하 축적층을 포함하는 제1 게이트 절연막을 형성하는 공정과, 상기 반도체 기판의 표면 상에 상기 선택 트랜지스터용의 게이트 절연막으로서 전하 축적층을 포함하지 않는 제2 게이트 절연막을 형성하는 공정과, 상기 셀 트랜지스터가 형성되는 소자 영역과 상기 선택 트랜지스터가 형성되는 소자 영역 사이에 트렌치를 형성하여 소자 분리를 행하는 공정을 포함하며, 상기 셀 트랜지스터에 있어서의 상기 전하 축적층은 상기 소자 영역에만 존재하도록 하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 제조 방법은 셀 트랜지스터와 선택 트랜지스터를 포함하는셀 어레이와, 주변 트랜지스터를 포함하는 주변 회로를 갖는 장치의 제조 방법에 있어서, 반도체 기판의 표면 상에 상기 셀 트랜지스터용의 게이트 절연막으로서 전하 축적층을 포함하는 제1 게이트 절연막을 형성하는 공정과, 상기 반도체 기판의 표면 상에 상기 선택 트랜지스터용의 게이트 절연막으로서 전하 축적층을 포함하지 않는 제2 게이트 절연막을 형성하는 공정과, 상기 반도체 기판의 표면 상에, 상기 주변 트랜지스터용의 게이트 절연막으로서, 전하 축적층을 포함하지 않는 제3 게이트 절연막을 형성하는 공정과, 상기 셀 트랜지스터가 형성되는 소자 영역, 상기 선택 트랜지스터가 형성되는 소자 영역, 상기 주변 트랜지스터가 형성되는 소자 영역 사이에 트렌치를 형성하여 소자 분리를 행하는 공정을 포함하고, 상기 제2 게이트 절연막을 형성하는 공정과 상기 제3 게이트 절연막을 형성하는 공정은 동시에 행해지며, 또한 상기 셀 트랜지스터에 있어서의 상기 전하 축적층은 상기 소자 영역에만 존재하도록 하여 이루어지는 것을 특징으로 한다.
혹은, 본 발명의 제조 방법은 셀 트랜지스터와 선택 트랜지스터를 포함하는 셀 어레이와, 제1 주변 트랜지스터 및 제2 주변 트랜지스터를 포함하는 주변 회로를 갖는 장치의 제조 방법에 있어서, 반도체 기판의 표면 상에 상기 셀 트랜지스터용의 게이트 절연막으로서 전하 축적층을 포함하는 제1 게이트 절연막을 형성하는 공정과, 상기 반도체 기판의 표면 상에 상기 선택 트랜지스터용의 게이트 절연막으로서 전하 축적층을 포함하지 않는 제2 게이트 절연막을 형성하는 공정과, 상기 반도체 기판의 표면 상에 상기 제1 주변 트랜지스터용의 게이트 절연막으로서 전하 축적층을 포함하지 않는 제3 게이트 절연막을 형성하는 공정과, 상기 반도체 기판의 표면 상에 상기 제2 주변 트랜지스터용의 게이트 절연막으로서 전하 축적층을 포함하지 않고, 상기 제3 게이트 절연막보다 막 두께가 얇은 제4 게이트 절연막을 형성하는 공정과, 상기 셀 트랜지스터가 형성되는 소자 영역, 상기 선택 트랜지스터가 형성되는 소자 영역, 및 상기 제1, 제2 주변 트랜지스터가 형성되는 소자 영역 사이에 트렌치를 형성하여 소자 분리를 행하는 공정을 포함하고, 상기 제2 게이트 절연막을 형성하는 공정과 상기 제3 게이트 절연막을 형성하는 공정은 동시에 행해지며, 또한 상기 셀 트랜지스터에 있어서의 상기 전하 축적층은 상기 소자 영역에만 존재하도록 하여 이루어지는 것을 특징으로 한다.
상기 제1 및 제2 게이트 절연막은 HTO막을 최상층으로서 포함할 수 있다.
이하, 본 발명의 일 실시예에 대하여 도면을 참조하여 설명한다.
본 실시예에 따른 NAND형 셀 어레이 구조를 갖는 MONOS형 불휘발성 반도체 기억 장치의 구성과 그 제조 방법에 대하여 도 1 내지 도 13을 참조하여 설명한다.
본 실시예에서는 주변 트랜지스터의 게이트 산화막으로서, HV(High Voltage)계의 두꺼운 게이트 산화막과, LV(Low Voltage)계의 얇은 게이트 산화막의 2종류의 막 두께의 산화막을 형성하고, 또한 HV계의 게이트 산화막과 동일한 산화막을 셀 어레이 중의 선택 트랜지스터의 게이트 산화막으로서 형성한다.
도 1에 도시된 바와 같이, p형 반도체 기판(101)에 열 산화법 등에 의해 패드 산화막(102)을, 예를 들면 10㎚의 막 두께로 형성하여 패터닝한다.
레지스트막(103)을 이용하여 반도체 기판(101)의 표면 부분에 원하는 깊이 및 불순물 프로파일이 되도록 n형 불순물로서 인을 이온 주입하여 깊은 n형웰(104)을 형성한다. 이 n형 웰(104)의 표면 부분에 p형 불순물로서 붕소를 원하는 깊이 및 불순물 농도가 되도록 p형 웰(105)을 형성한다.
레지스트막(103)을 제거하여 도 2에 도시된 바와 같이 레지스트막(107)을 형성하고, n형 불순물을 이온 주입하여 p형 웰(105)의 외주부분에 n형 웰(106)을 형성한다.
도 3에 도시된 바와 같이 패드 산화막(102)을 제거한다. 그리고, 메모리 셀의 보텀 산화막(111)이 되는 실리콘 산화막을, 예를 들면 열 산화법에 의해 3㎚의 막 두께로 형성하고, 또한 메모리 셀의 전하 축적층이 되는 SiN막(112)을, 예를 들면 0.5㎚ 내지 3㎚의 막 두께로 피착한다. 이 때, 보텀 산화막의 신뢰성 향상을 위해 N2O, NH3에 의해 질화시켜 옥시니트라이드화할 수도 있다.
표면 전체에 레지스트를 도포하고, 주변 영역과 셀 어레이 내의 선택 트랜지스터의 형성 영역을 개구하고, 셀 형성 부분을 덮도록 현상 처리를 행하여 레지스트를 패터닝하여 레지스트막(151)을 형성한다. 이 레지스트막(151)을 마스크로 하여 SiN막(112)에 RIE(Reactive Ion Etching)를 행하고, 개구부에서의 부분을 제거한다. 이 가공에 의해 셀 형성 부분에만 SiN막(112)이 남는다.
도 4에 도시된 단면은 셀 어레이 내에 있어서의 소자의 종단면으로서, 레지스트막(113)이 개구된 부분은 선택 트랜지스터를 형성하는 영역이다. 레지스트막(112)을 박리한 후, 웨트(wet) 에칭에 의해 개구부에서의 보텀 산화막(111)을 제거한다. 그리고, 열 산화법을 이용하여 제1 게이트 산화 공정을행하고, 기판(101)의 표면을 산화하여 제1 게이트 산화막(113)을, 예를 들면, 5㎚의 막 두께로 형성한다. 이 때, SiN막(112)이 남아 있는 셀 형성 부분에서의 기판 표면은 산화되지 않는다.
도 5에 도시한 바와 같이, 레지스트를 도포하여 주변 영역 중 LV계의 게이트 산화막을 형성하는 영역이 제거되도록 패터닝하여 레지스트막(114)을 형성한다. 이 레지스트막(114)을 마스크로 하여 웨트 에칭을 행하고, LV계 트랜지스터의 형성 영역 상의 제1 게이트 산화막(113)을 제거한다.
레지스트막(114)을 제거한 후에 웨이퍼 전면에 재차 웨트 처리를 행하여 제1 게이트 산화막(113)을 1 내지 2㎚ 정도 웨트 에칭한다.
도 6에 도시된 바와 같이, 열 산화법을 이용하여 제2 게이트 산화 공정을 행하고, 기판을 산화하여 LV계 트랜지스터의 형성 영역 상에 제2 게이트 산화막(121)을 2㎚의 막 두께로 형성한다. 전면에 HTO(High Temperature Oxide)막(122)을, 예를 들면 5㎚의 막 두께로 피착함으로써 SiN막(112) 상에 톱 산화막(150)을 형성한다.
이 후에, HTO막(122)을 고밀도화하기 위해, 추가의 어닐링 처리 혹은 산화 공정 등의 열 처리, 혹은 N2O, NH3에 의한 질화(窒化)로 옥시니트라이드화함으로써 게이트 절연막의 신뢰성을 향상시킬 수 있다.
도 7에 도시된 바와 같이, 게이트 전극이 되는 다결정 실리콘막(123)을 피착한다. 여기에서, 주변 영역에서의 HV계 트랜지스터의 게이트 산화막과, 메모리 셀영역에서의 선택 트랜지스터의 게이트 산화막은 제1 게이트 산화막(113)과 제2 게이트 산화막(121)의 적층된 실리콘 산화막과, HTO막(122)과의 적층 산화막으로 구성된다.
한편, 주변 영역에서의 LV계 트랜지스터의 게이트 산화막은 제2 게이트 산화막(121)과 HTO막(122)의 적층 산화막으로 구성된다.
여기서, 보텀 산화막보다도 톱 산화막의 막 두께를 두껍게 함으로써, 전하 축적층에 주입된 전하가 기입/소거 시에 이동하는 현상이 보텀 산화막측에서 보다 발생되기 쉽도록 하는 것이 가능하다.
다음에는, 활성 영역을 형성하는 공정에 대하여, 메모리 셀부에서의 소자 분리 형성을 나타낸 도 7 내지 도 13을 참조하여 설명한다.
도 7에 도시된 바와 같이, 기판 표면에 트렌치를 형성하기 위한 에칭 시에 마스크재가 되도록 다결정 실리콘막(123) 상에 실리콘 질화막(124)을 70㎚의 막 두께로 피착한다. 실리콘 질화막(124) 상에, TEOS계 또는 실란계의 산화막(125)을 200㎚의 막 두께로 피착하여 그 표면 상에 레지스트를 도포한다. 활성 영역을 덮도록 현상하고, 소자 분리 영역이 제거된 레지스트막(152)을 형성한다.
이 레지스트막(152)을 마스크로 이용하여 마스크재로서의 실리콘 산화막(125), 실리콘 질화막(124)을 위로부터 순서대로 RIE법에 따라 에칭하여 제거한다. 이 후, 레지스트막(152)을 제거한다. 이에 따라, 활성 영역의 패턴이 레지스트막(152)으로부터 실리콘 산화막(125) 및 실리콘 질화막(124)으로 전사된다.
도 8에 도시된 바와 같이, 실리콘 산화막(125) 및 실리콘 질화막(124)의 적층막을 하드마스크로 하여, 게이트가 되는 다결정 실리콘막(123)과, 메모리 셀 영역에서의 게이트 산화막, 주변 영역에서의 HV계 트랜지스터의 게이트 산화막, LV계 트랜지스터의 게이트 산화막, 또한 반도체 기판(101)을 RIE법에 의해 기판 표면으로부터 200㎚ 정도의 깊이로 에칭하여 소자 분리용의 트렌치(126)를 형성한다. 이 때, 메모리 셀과 선택 트랜지스터의 경계 영역은 활성 영역 상의 메모리 셀과 선택 트랜지스터의 중간에 설정한다.
도 9에 도시된 바와 같이, 반도체 기판(101)에 열 산화를 행하고, 예를 들면 3㎚ 내지 6㎚의 막 두께의 실리콘 산화막(131)을 형성한다. 이 실리콘 산화막(131)은 반도체 기판(101)을 보호하기 위해 형성한다.
표면 전체에 트렌치(126)의 매립재가 되는 실리콘 산화막(132)을 피착한다. 피착 방법으로서는, 예를 들면 TEOS계 산화막을 CVD법에 의해 피착하거나, 혹은 실란계 산화막을 HDP(High Density Plasma)법에 의해 피착하여도 좋고, 반도체 기판(101)의 트렌치(126)로부터 실리콘 산화막(125)까지 충분히 매립하는 조건으로 피착한다. 도 9에서는 HDP법에 의해 실리콘 산화막(132)을 매립한 상태를 나타낸다.
다음에, 도 10에 도시된 바와 같이, CMP(Chemical Mechanical Polishing)법에 의해 실리콘 산화막(132)을 연마하여 평탄화한다. 이 연마 공정에서 실리콘 질화막(124)이 연마의 스토퍼로 된다.
이 후, 900℃ 이상의 고온 어닐링을 행하여 트렌치(126)의 매립에 의해 발생된 스트레스를 해방(解放)한다.
다음에는, 완충된 HF 등에 의한 웨트 처리를 행하고, 트렌치에 매립된 실리콘 산화막(126)의 표면에 미소한 스크래치 상처나, 연마 시에 붙은 이물을 리프트 오프함으로써 제거한다.
도 11에 도시된 바와 같이, 실리콘 질화막(124)에 핫(hot) 인산으로 웨트 에칭을 행하여 제거한다. 또한, 트렌치(126)의 매립 실리콘 산화막(132)의 코너(126a)를 웨트 에칭에 의해 라운딩 처리를 행한다. 그리고, 게이트 배선이 되는 인이 도입된 다결정 실리콘막(133)을, 예를 들면 70㎚의 막 두께로 피착한다.
이 후, 다결정 실리콘막(133)으로부터 다결정 실리콘막(123)에 불순물을 확산시키기 위해 열 공정을, 예를 들면 850℃에서 30분간 행한다.
다음에, 다결정 실리콘막(133) 상에 텅스텐 실리사이드(WSi)막(141)을, 예를 들면, 50㎚의 막 두께로 피착하고, 게이트 전극 가공 시의 마스크재가 되는 TEOS계 산화막(142)을, 예를 들면 200㎚의 막 두께로 CVD법에 의해 피착한다.
이 후, 도 12에 도시된 바와 같이, 레지스트를 도포하여 게이트 전극의 패턴에 현상하고, 얻어진 레지스트막(143)을 이용하여 마스크재로서의 TEOS계 산화막(142)에 패턴의 전사를 행한다. 여기서, 도 12는 셀 어레이 중의 게이트 단면을 나타내고 있으며, 전하 축적층이 되는 SiN막(112)이 존재하는 영역은 메모리 셀의 형성 영역이고, 존재하지 않는 영역은 선택 트랜지스터의 형성 영역이다.
레지스트막(143)을 제거하고, TEOS계 산화막(142)을 마스크로 하여 WSi막(141), 다결정 실리콘막(133, 123)의 에칭을 행한다. 또한, 게이트 절연막을 RIE에 의해 에칭하고, 셀의 톱 산화막(150)과 SiN막(112)까지 제거한다. 이 때,선택 트랜지스터의 게이트 절연막을 남기는 조건으로 에칭을 행한다.
이 후, 후(後) 산화를 행하고, 불순물의 이온 주입을 행하여 메모리 셀이나 주변 트랜지스터에 도시되어 있지 않은 드레인, 소스가 되는 확산층을 형성한다. 또한, 도시되어 있지 않은 BPSG 등으로 이루어지는 층간 절연막을 형성한다. 층간 절연막에 대하여 게이트 전극이나 확산층의 표면 상에 컨택트홀을 형성하고, 도전 재료를 매립하여 게이트 전극이나 확산층으로의 컨택트를 형성한다. 층간 절연막 상에 금속 재료 등을 이용하여 배선층을 형성하고, 그 표면 상에 패시베이션층을 형성하여 제조 공정을 완료한다.
상기 실시예에 따르면, 메모리 셀에서의 게이트 절연막 중의 전하 축적층으로서의 SiN막(112)을 셀의 채널 영역 상에만 형성하고, 소자 분리 영역 상에는 형성하지 않는다. 이에 따라, 전하 보유 특성에서 문제되던, 셀 트랜지스터의 채널 상의 전하 축적층으로부터 소자 분리 영역 상의 전하 축적층으로의 전하의 이동 현상이 발생되지 않아 양호한 전하 보유 특성을 얻을 수 있다.
또한, 선택 트랜지스터의 게이트 절연막을, 셀 트랜지스터의 게이트 절연막과 달리 전하 축적층을 포함하지 않는 실리콘 산화막(제1 게이트 산화막(113), 제2 게이트 산화막(121) 및 HTO막(122)만으로 형성하기 때문에 선택 트랜지스터의 임계치가 변동되지 않아 안정된 판독 동작이 가능하다.
또한, 주변 트랜지스터에 막 두께가 다른 2개의 게이트 산화막을 형성함으로써 게이트 산화막에 고내압을 필요로 하는 HV계 트랜지스터에는 두꺼운 게이트 산화막(제1 게이트 산화막(113), 제2 게이트 산화막(121) 및 HTO막(122))을 형성하고, 고내압을 필요로 하지 않고 높은 구동 능력을 필요로 하는 LV계 트랜지스터에는 얇은 게이트 산화막(제2 게이트 산화막(121) 및 HTO막(122))을 이용함으로써 동작 속도 등의 성능 향상을 도모할 수 있다.
상술한 실시예는 일례이며, 본 발명을 한정하는 것은 아니다. 예를 들면, 상기 실시예에서는 게이트 배선에 WSi막과 다결정 실리콘막을 적층시킨 WSi 폴리사이드 구조를 이용하고 있다. 그러나 이 재료에 한하지 않고, 확산층과 게이트 배선과 Ti이나 Co의 실리사이드를 형성하고, 셀 및 주변 트랜지스터를 살리사이드화하는 것도 가능하다.
이상 설명한 바와 같이, 본 발명의 불휘발성 반도체 기억 장치 및 그 제조 방법에 따르면, 셀 트랜지스터의 게이트 절연막 중에 필요한 전하 축적층을, 셀의 채널 영역 상으로부터 소자 분리 영역까지 돌출되지 않도록 형성하기 때문에, 채널 상의 전하 축적층으로부터 소자 분리 영역 상에의 전하의 이동 현상이 발생하지 않아, 전하 보유 특성이 향상된다.
또한, 선택 트랜지스터의 게이트 절연막을, 셀 트랜지스터의 게이트 절연막과 달리 전극 축적층을 포함시키지 않고 구성하기 때문에, 선택 트랜지스터의 임계치가 변동하지 않아 판독 동작이 안정된다.
또한, 주변 트랜지스터에 있어서, 게이트 산화막에 고내압을 필요로 하는 트랜지스터에는 두꺼운 게이트 산화막을, 고내압을 필요로 하지 않고 높은 구동 능력을 필요로 하는 트랜지스터에는 얇은 게이트 산화막을 형성함으로써 동작 속도 등의 성능이 향상된다.

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판의 표면 상에 형성된 제1 게이트 절연막 - 상기 제1 게이트 절연막은 전하 축적층을 포함함 - 및 제1 게이트 전극을 포함하는 제1 트랜지스터와,
    상기 반도체 기판의 표면 상에 형성된 제2 게이트 절연막 - 상기 제2 게이트 절연막은 전하 축적층을 포함하지 않음 - 및 제2 게이트 전극을 포함하는 제2 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 트렌치에 의해 소자 분리되어 있으며, 상기 제1 트랜지스터에 있어서의 상기 전하 축적층은 소자 영역에만 존재하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 절연막은, 막 두께가 1㎚ 이상 10㎚ 이하인 보텀(bottom) 실리콘 산화막과, 막 두께가 0.5㎚ 이상 7㎚ 이하인 상기 전하 축적층으로서의 실리콘 질화막과, 막 두께가 5㎚ 이상 15㎚ 이하인 톱 실리콘 산화막을 포함하고,
    상기 보텀 실리콘 산화막의 막 두께는 상기 톱 실리콘 산화막의 막 두께보다 얇은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 게이트 절연막은, 막 두께가 1㎚ 이상 10㎚ 이하인 보텀 실리콘 산화막과, 상기 전하 축적층으로서의 탄탈 산화막과, 막 두께가 5㎚ 이상 15㎚ 이하인 톱 실리콘 산화막을 포함하고,
    상기 보텀 실리콘 산화막의 막 두께는 상기 톱 실리콘 산화막의 막 두께보다 얇은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제1 게이트 절연막은, 막 두께가 1㎚ 이상 10㎚ 이하인 보텀 실리콘 산화막과, 상기 전하 축적층으로서의 티탄산스트론튬막 또는 바륨 티탄산스트론튬막과, 막 두께가 5㎚ 이상 15㎚ 이하인 톱 실리콘 산화막을 포함하고,
    상기 보텀 실리콘 산화막의 막 두께는 상기 톱 실리콘 산화막의 막 두께보다 얇은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 불휘발성 반도체 기억 장치는 셀 어레이를 갖고,
    상기 셀 어레이는 셀 트랜지스터로서 상기 제1 트랜지스터, 선택 트랜지스터로서 상기 제2 트랜지스터를 포함하며,
    상기 제2 트랜지스터에 있어서의 상기 제2 게이트 절연막은 막 두께가 5㎚이상 15㎚ 이하인 실리콘 산화막을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 불휘발성 반도체 기억 장치는 상기 셀 어레이의 주변 영역에 주변 트랜지스터를 포함하고,
    상기 주변 트랜지스터는,
    상기 반도체 기판의 표면 상에 형성된 제3 게이트 절연막 및 제3 게이트 전극을 포함하는 제1 주변 트랜지스터와,
    상기 반도체 기판의 표면 상에 형성된 제4 게이트 절연막 및 제4 게이트 전극을 포함하는 제2 주변 트랜지스터
    를 포함하고,
    상기 제3 게이트 절연막과 상기 제4 게이트 절연막은 막 두께가 다른 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 셀 트랜지스터와 선택 트랜지스터를 포함하는 셀 어레이를 갖는 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 표면 상에 상기 셀 트랜지스터용 게이트 절연막으로서, 전하 축적층을 포함하는 제1 게이트 절연막을 형성하는 공정과,
    상기 반도체 기판의 표면 상에 상기 선택 트랜지스터용 게이트 절연막으로서, 전하 축적층을 포함하지 않는 제2 게이트 절연막을 형성하는 공정과,
    상기 셀 트랜지스터가 형성되는 소자 영역과 상기 선택 트랜지스터가 형성되는 소자 영역 사이에 트렌치를 형성하여 소자 분리를 행하는 공정
    을 포함하고,
    상기 셀 트랜지스터에 있어서의 상기 전하 축적층은 상기 소자 영역에만 존재하도록 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  8. 셀 트랜지스터와 선택 트랜지스터를 포함하는 셀 어레이와, 주변 트랜지스터를 포함하는 주변 회로를 갖는 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 표면 상에 상기 셀 트랜지스터용 게이트 절연막으로서, 전하 축적층을 포함하는 제1 게이트 절연막을 형성하는 공정과,
    상기 반도체 기판의 표면 상에 상기 선택 트랜지스터용 게이트 절연막으로서, 전하 축적층을 포함하지 않는 제2 게이트 절연막을 형성하는 공정과,
    상기 반도체 기판의 표면 상에 상기 주변 트랜지스터용 게이트 절연막으로서, 전하 축적층을 포함하지 않는 제3 게이트 절연막을 형성하는 공정과,
    상기 셀 트랜지스터가 형성되는 소자 영역, 상기 선택 트랜지스터가 형성되는 소자 영역, 상기 주변 트랜지스터가 형성되는 소자 영역 사이에 트렌치를 형성하여 소자 분리를 행하는 공정
    을 포함하고,
    상기 제2 게이트 절연막을 형성하는 공정과 상기 제3 게이트 절연막을 형성하는 공정은 동시에 행해지며, 또한 상기 셀 트랜지스터에 있어서의 상기 전하 축적층은 상기 소자 영역에만 존재하도록 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  9. 셀 트랜지스터와 선택 트랜지스터를 포함하는 셀 어레이와, 제1 주변 트랜지스터 및 제2 주변 트랜지스터를 포함하는 주변 회로를 갖는 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 표면 상에 상기 셀 트랜지스터용 게이트 절연막으로서, 전하 축적층을 포함하는 제1 게이트 절연막을 형성하는 공정과,
    상기 반도체 기판의 표면 상에 상기 선택 트랜지스터용 게이트 절연막으로서, 전하 축적층을 포함하지 않는 제2 게이트 절연막을 형성하는 공정과,
    상기 반도체 기판의 표면 상에 상기 제1 주변 트랜지스터용 게이트 절연막으로서, 전하 축적층을 포함하지 않는 제3 게이트 절연막을 형성하는 공정과,
    상기 반도체 기판의 표면 상에 상기 제2 주변 트랜지스터용 게이트 절연막으로서, 전하 축적층을 포함하지 않고 상기 제3 게이트 절연막보다 막 두께가 얇은 제4 게이트 절연막을 형성하는 공정과,
    상기 셀 트랜지스터가 형성되는 소자 영역, 상기 선택 트랜지스터가 형성되는 소자 영역, 및 상기 제1, 제2 주변 트랜지스터가 형성되는 소자 영역 사이에 트렌치를 형성하여 소자 분리를 행하는 공정
    을 포함하고,
    상기 제2 게이트 절연막을 형성하는 공정과 상기 제3 게이트 절연막을 형성하는 공정은 동시에 행해지며, 또한 상기 셀 트랜지스터에 있어서의 상기 전하 축적층은 상기 소자 영역에만 존재하도록 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 및 제2 게이트 절연막은 HTO(High Temperature Oxide)막을 최상층으로서 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
KR10-2001-0056706A 2000-09-21 2001-09-14 불휘발성 반도체 기억 장치 및 그 제조 방법 KR100402670B1 (ko)

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JP2000287084A JP4346228B2 (ja) 2000-09-21 2000-09-21 不揮発性半導体記憶装置及びその製造方法
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