JP3602010B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関し、より詳細には、フローティングゲート及びコントロールゲートを有し、フローティングゲート間に絶縁膜を配置させる半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
従来から、フローティングゲート及びコントロールゲートを有する半導体記憶装置において、低電圧化を図るために、カップリング比（Ｃ２／（Ｃ１＋Ｃ２）、
Ｃ１：フローティングゲート・半導体基板間の結合容量、Ｃ２：フローティングゲート・コントロールゲート間の結合容量）を増大させる方法が、例えば、特開平９−１０２５５４号公報に提案されている。
以下に、この方法における半導体記憶装置の製造方法を説明する。なお、図２８（ａ）〜図２９（ｇ）は図２７（ａ）におけるＸ−Ｘ’線断面図であり、図２８（ａ’）〜図２９（ｇ’）は図２７（ａ）におけるＹ−Ｙ’線断面図を示す。
【０００３】
まず、図２８（ａ）及び（ａ’）に示したように、Ｐ型半導体基板２１の活性領域上に、熱酸化法により膜厚１０ｎｍ程度のトンネル酸化膜２２を形成し、さらに、下層フローティングゲート用の材料として、膜厚が１００ｎｍ〜２００ｎｍで、燐が不純物としてドープされたポリシリコン膜２３を形成する。その上に、レジストを塗布し、フォトリソグラフィ技術によりパターニングしてレジストパターンＲ１（図２７（ｂ）参照）を形成する。次いで、レジストパターンＲ１をマスクとして用いて、反応性イオンエッチングによりポリシリコン膜２３、トンネル酸化膜２２を順次エッチングしてフローティングゲートに加工する。
【０００４】
続いて、図２８（ｂ）及び（ｂ’）に示したように、レジストパターンＲ１及びポリシリコン膜２３をマスクとして用いて、例えば、砒素を基板表面に対する法線方向から７°傾斜させて（以下、単に「７°で」と記す）、７０ｋｅＶの加速エネルギー、１×１０１５／ｃｍ２のドーズ でイオン注入し、高濃度の不純物層２９を形成する。
【０００５】
次に、レジストパターンＲ１を除去した後、図２８（ｃ）及び（ｃ’）に示したように、ポリシリコン膜２３をマスクとして用いて、例えば、燐を基板表面に垂直な方向から（以下、単に「０°で」と記す）、５０ＫｅＶ、３×１０１３／ｃｍ２でイオン注入し、低濃度の不純物層２８を形成する。
【０００６】
図２８（ｄ）及び（ｄ’）に示したように、得られた半導体基板２１を、窒素雰囲気中で、９００℃、１０分間熱処理を行うことにより、不純物が活性化された不純物層２８ａ及び２９ａを形成する。
【０００７】
図２８（ｅ）及び（ｅ’）に示したように、半導体基板２１上全面に、ＣＶＤ（化学気相成長）法により膜厚２００〜３００ｎｍ程度のシリコン酸化膜を形成し、ポリシリコン膜２３が露出するまで反応性イオンエッチングによりシリコン酸化膜をエッチバックして、フローティングゲート間のスペースに埋め込み絶縁膜３０を形成する。この際、ポリシリコン膜２３の側壁が一部露出する程度に埋め込み絶縁膜３０を配置させる。
【０００８】
次に、図２９（ｆ）及び（ｆ’）に示したように、ゲートカップリング比を上げるために、半導体基板２１上全面に、燐が不純物としてドープされたポリシリコン膜を１００ｎｍ程度堆積し、このポリシリコン膜を反応性イオンエッチングによりエッチバックすることにより、フローティングゲートの突起部となるポリシリコン膜３１を形成する。
【０００９】
続いて、図２９（ｇ）及び（ｇ’）に示したように、熱酸化法により得られた半導体基板２１上に、６ｎｍのシリコン酸化膜、ＣＶＤ法による８ｎｍのシリコン窒化膜、６ｎｍのシリコン酸化膜を順次堆積することにより、フローティングゲートとコントロールゲートとの間の誘電膜となるＯＮＯ膜３２を形成し、さらに、その上に、燐が不純物としてドープされたポリシリコン膜を１００ｎｍ、タングステンシリサイド膜を１００ｎｍを順次堆積することにより、膜厚２００ｎｍのポリサイド膜を形成する。その上に、レジストを塗布し、フォトリソグラフィ技術によりパターニングしてレジストパターンＲ３（図２７（ｂ）参照）を形成する。続いて、レジストパターンＲ３をマスクとして用いて、反応性イオンエッチングにより、ポリサイド膜、ＯＮＯ膜３２、ポリシリコン膜３１及びポリシリコン膜２３を順次エッチングして、コントロールゲート１３及びフローティングゲート２３ａ、３１ａを形成する。
【００１０】
レジストＲ３を除去した後、コントロールゲート３３をマスクとして用いて、例えば、硼素を０°、１０〜４０ＫｅＶ、５×１０１２〜５×１０１３／ｃｍ２でイオン注入し、メモリ素子分離用の不純物層３４を形成する。。
その後、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
上記のように、カップリング比Ｃ２／Ｃ１を増大させたソース／ドレイン非対称の半導体記憶装置の等価回路図を図３０に示す。
【００１１】
図３０において、Ｔｒ．００〜Ｔｒ．３２はフローテイングゲートを有するメモリセルであり、ＷＬ０〜３はメモリセルのコントロールゲートと接続されたワード線、ＢＬ０〜３はメモリセルのドレイン／ソース共通拡散配線層と接続されたビット線である。ワード線ＷＬ０はＴｒ．００、Ｔｒ．０１、Ｔｒ．０２のコントロールゲートと、ワード線ＷＬ１はＴｒ．１０、Ｔｒ．１１、Ｔｒ．１２のコントロールゲートと（以下省略）それぞれ接続されている。また、ビット線ＢＬ１はＴｒ．０１、Ｔｒ．１１、Ｔｒ．２１、Ｔｒ．３１のドレイン又はＴｒ．００、Ｔｒ．１０、Ｔｒ．２０、Ｔｒ．３０のソースとに接続されており、ビット線ＢＬ２はＴｒ．０２、Ｔｒ．１２、Ｔｒ．２２、Ｔｒ．３２のドレイン又はＴｒ．０１、Ｔｒ．１１、Ｔｒ．２１、Ｔｒ．３１のソースとに接続されている。
【００１２】
また、図３０におけるＴｒ．１１を選択した時の読み出し、書き込み及び消去の動作電圧を表１に示す。さらに、図３１はＴｒ．１１を選択して読み出す状態、図３２はＴｒ．１１を選択して書き込む状態、図３３はＴｒ．１１を含むワード線ＷＬ１に接続されたＴｒ．１０ 、Ｔｒ．１２を消去する状態を示す。
【００１３】
【表１】
【００１４】
メモリセルの書き込みの定義をＶｔｈ＜２Ｖ、消去の定義をＶｔｈ＞４Ｖとする。
読み出し時においては、図３１及び表１に示したように、コントロールゲートに３Ｖ印加し、基板とドレインとを接地し、ソースに１Ｖ印加することで電流ｉが流れ、メモリセルの情報を読み出すことができる。
【００１５】
書き込み時においては、図３２及び表１に示したように、Ｔｒ．１１の書き込みには、コントロールゲートに−１２Ｖ印加し、基板を接地し、ドレインに４Ｖ印加することでドレインとフローティングゲートのオーバーラップ領域の薄い酸化膜に流れるＦＮトンネル電流を用いて、フローティングゲートから電子を引き抜くことにより行うことができる。このとき、正の電圧が印加されたドレインと共通のＴｒ．１０のソースにも４Ｖの電圧が印加されるが、不純物濃度が薄いために基板側に空乏層が広がり、実際にソースとフローティングゲートのオーバーラップ領域の薄い酸化膜に加わる電界はＦＮトンネル電流が発生するのには不充分となり、その結果、選択的にドレイン側（高濃度不純物層側）とオーバーラップしているフローティングゲートを有するメモリセルにのみ書き込みが行われる。
【００１６】
消去時においては、図３３及び表１に示したように、Ｔｒ．１１の消去には、コントロールゲートに１２Ｖ印加し、ソース／ドレイン及び基板に−８Ｖ印加することで、チャネル全体に流れるＦＮトンネル電流を用いてフローティングゲートへ電子を注入することにより行うことができる。この際、Ｔｒ．１１とワード線ＷＬ１を介して接続されたＴｒ．１０、Ｔｒ．１２のコントロールゲートとソース／ドレイン／基板との間の印加電圧状態は同じで、選択されたワードラインに接続されたメモリセルは同時に消去される。
【００１７】
【発明が解決しようとする課題】
図２９（ｇ）及び（ｇ’）に示したように、フローティングゲート２３ａ、３１ａとなるポリシリコン膜２３、３１及びコントロールゲート１３となるポリサイド膜をパターニングする際、ポリサイド膜、ＯＮＯ膜１２及びポリシリコン膜３１をエッチング除去した時点で、埋め込み絶縁膜３０が露出するため、埋め込み絶縁膜３０がエッチング保護膜としての機能も果たす。また、この埋め込み絶縁膜３０表面には、ポリシリコンのエッチングに対して高選択比を保つ反応生成物３５が生成され、この反応生成物３５が、埋め込み絶縁膜３０の表面を保護することとなる。
【００１８】
このような状態で、ポリシリコン膜２３のエッチングがさらに進行すると、図３４（ａ）に示したように、埋め込み絶縁膜３０の側部である垂直面にポリシリコン膜２３の一部２３ｂが、埋め込み絶縁膜３０の高さよりもやや低いフェンス状に残存する。これは、図３４（ｂ）に示したように、埋め込み絶縁膜３０の表面に生成される反応生成物３５の張り出し又は埋め込み絶縁膜３０側部のポリシリコンの反応生成物３５による被膜によって、埋め込み絶縁膜３０の側部のポリシリコン膜２３ｂのエッチングの進行が、局所的に鈍化するためである。
【００１９】
このように、ポリシリコン膜２３ｂの埋め込み絶縁膜３０側部における残存により、コントロールゲートのパターニング時に分離されるはずのフローティングゲートが短絡することとなり、半導体記憶装置の不良を招く。
上記のような、埋め込み絶縁膜３０との選択比が高いポリシリコンエッチング条件をポリシリコン膜２３の加工に用いる場合、フェンス状のポリシリコン膜２３ｂが残らない条件は、埋め込み絶縁膜３０の高さが５０ｎｍ程度以下である。
【００２０】
一方、埋め込み絶縁膜３０との選択比の低いポリシリコンエッチング条件をポリシリコン膜２３の加工に用いる場合、埋め込み絶縁膜３０の表面に生成される反応生成物が抑制される。したがって、ポリシリコンエッチング中に埋め込み絶縁膜が膜減りし、埋め込み絶縁膜３０の垂直部の高さが小さくなる。この高さが５０ｎｍ以下になった場合に限り、フェンス状の導電膜が残存しなくなる。
【００２１】
しかし、上述の選択比の低いポリシリコンエッチング条件を用いると、導電膜のエッチングを完了した時点で、埋め込み絶縁膜３０の高さを５０ｎｍ以下に制御することは困難である。つまり、埋め込み絶縁膜３０を成膜した際のプロセスのばらつきと、埋め込み絶縁膜３０にエッチバックした際のプロセスのばらつきとを考慮し、さらに導電膜のエッチングの際の膜べりのばらつきを考慮して、総合的に埋め込み絶縁膜３０の膜厚を制御することは非常に困難である。
【００２２】
また、後工程で形成されるコントロールゲート３３等の上層膜の形成等を含むプロセスのばらつきを考慮した場合、これらプロセスのばらつきを下層膜である埋め込み絶縁膜３０等で吸収するためには、埋め込み絶縁膜３０との選択比が高い導電膜を使用することが必須となる。
このように、絶縁膜との選択比が高い導電膜を使用することが必要となる一方で、導電膜の側部で接する絶縁膜を薄膜化することも必要となる。
【００２３】
さらに、コントロールゲート３３を形成する際のパターニングにおいては、コントロールゲート用の導電膜、ＯＮＯ膜３２及びフローティングゲート用の導電膜のエッチングが必要になるため、ＯＮＯ膜３２のエッチング量に相当する膜厚を考慮した厚膜のエッチング保護膜を要する。つまり、エッチング保護膜として機能するフローティングゲート用の導電膜の間に埋め込まれる埋め込み絶縁膜３０を、ＯＮＯ膜３２の垂直被覆部の高さとＯＮＯ膜３２自身の膜厚の合計膜厚より厚くする必要がある。
しかし、すでに述べたように、埋め込み絶縁膜３０の薄膜化と、このような厚膜化とは両立せず、コントロールゲート３３の加工を困難にする。
【００２４】
また、カップリング比の増大を目的としたフローティングゲートの突起部となる導電膜をエッチバック法により加工する際、フローティングゲート間のスペース幅が突起部となる導電膜の膜厚の約３倍以上なければ、突起部となる導電膜がスペースに埋め込まれてしまい、エッチバックではサイドウォールスペーサ状に加工できない。よって、このようなスペースの確保のために、半導体記憶装置を微細化することは困難となる。
【００２５】
本発明は上記課題に鑑みなされたものであり、フローティングゲート及びコントロールゲートを有する半導体記憶装置において、コントロールゲート加工時に用いるエッチング保護膜を、下層フローティングゲートに対して自己整合的に形成し、さらに上層フローティングゲートをエッチング保護膜に対して自己整合的に形成することにより、メモリセルの微細化を図るとともに、コントロールゲートの加工を容易にすることができる半導体記憶装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明によれば、（ａ）半導体基板上にトンネル酸化膜、下層フローティングゲートとなる第１導電膜、第１絶縁膜及び第２絶縁膜を順次形成し、これら第２絶縁膜、第１絶縁膜、第１導電膜及びトンネル酸化膜を、順次、所定の形状にパターニングし、
（ｂ）得られた半導体基板上全面に第３絶縁膜を形成して、前記パターニングされた第１導電膜間に第３絶縁膜を埋め込み、
（ｃ）該第３絶縁膜を前記第２絶縁膜が露出するまで後退させ、
（ｄ）前記第２絶縁膜を除去し、
（ｅ）前記第１絶縁膜を完全に除去するが、前記第３絶縁膜は完全に除去されず、第１絶縁膜近傍の角部からラウンドエッチされるように、前記第３絶縁膜を後退させながら前記第１絶縁膜を除去し、
（ｆ）前記第１導電膜及び第３絶縁膜上に、上層フローティングゲートとなる第２導電膜を形成し、
（ｇ）前記第２導電膜を第３絶縁膜が露出するまで平坦化し、
（ｈ）前記第２導電膜及び第３絶縁膜上に層間容量膜及びコントロールゲートとなる第３導電膜を形成し、これら第３導電膜、層間容量膜、第２導電膜、第１導電膜をパターニングして、
【００２７】
半導体基板上にトンネル酸化膜を介してフローティングゲート、層間容量膜及びコントロールゲートを順次形成してなる半導体記憶装置の製造方法が提供される。
【００２９】
【発明の実施の形態】
本発明の半導体記憶装置の製造方法における工程（ａ）においては、まず、半導体基板上にトンネル酸化膜、下層フローティングゲートとなる第１導電膜、第１絶縁膜及び第２絶縁膜を順次形成し、これらの膜を、順次、所望の形状にパターニングする。
【００３０】
ここで使用される半導体基板は、通常半導体記憶装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコンが好ましい。
トンネル酸化膜は、公知の方法、例えば、シリコン酸化膜を熱酸化法等によって、膜厚７〜１５ｎｍ程度で形成することができる。
【００３１】
第１導電膜は、通常フローティングゲートに使用される導電膜であれば、特に限定されるものではなく、例えば、ポリシリコン；銅、アルミニウム等の金属；タングステン、タンタル、チタン等の高融点金属；高融点金属とのシリサイド；ポリサイド等が挙げられるが、中でもポリシリコンが好ましい。第１導電膜は、スパッタ法、蒸着法、ＣＶＤ法等で、膜厚５０〜１５０ｎｍ程度で形成することができる。
【００３２】
第１絶縁膜は、例えば、シリコン酸化膜、シリコン窒化膜等の比較的エッチングレートの大きな膜を、ＣＶＤ法等によって、膜厚５０〜１５０ｎｍ程度で形成することができる。また、第２絶縁膜は、例えば、シリコン酸化膜等を、ＣＶＤ法等によって、膜厚３００〜８００ｎｍ程度で形成することができる。なお、第１及び第２絶縁膜は、後工程において形成される他の膜とのエッチングレート等を考慮して、その材料、膜質及び成膜方法等を適宜選択することができる。
【００３３】
これら第２絶縁膜、第１絶縁膜、第１導電膜及びトンネル酸化膜のパターニングは、公知のフォトリソグラフィ及びエッチング工程により、所望の形状のレジストマスクを形成し、このレジストマスクを用いて行うことができる。また、パターニングの際、第１絶縁膜と第２絶縁膜とをテーパ状にパターニングしてもよい。ここでのテーパ角度は、後工程である工程（ｅ）における、いわゆるラウンドエッチの円弧の傾斜角度又は円率に影響を与えるものであるため、これら角度等を考慮して適宜選択することができる。例えば、６０〜９０°程度が挙げられる。テーパ状にパターニングする方法は、公知の方法、例えば、エッチングを２ステップで行い、それぞれのエッチング中に、パターン側壁に発生する反応生成物をコントロールする方法等が挙げられる。
【００３４】
なお、工程（ｂ）の前に、さらに、パターニングされた第１導電膜の側壁に、第１絶縁膜とエッチングレートがほぼ等しいサイドウォール絶縁膜、熱酸化膜又は熱酸化膜とサイドウォール絶縁膜との双方を形成してもよい。なお、サイドウォール絶縁膜は、第１導電膜の側壁のみならず、第１及び第２絶縁膜の側壁に配置していてもよい。サイドウォール絶縁膜としては、例えば、第１絶縁膜と同様の方法で形成した同様の材料の膜が挙げられる。また、成膜時には第１絶縁膜よりもエッチングレートは大きいが、熱処理等による緻密化によって第１絶縁膜とエッチングレートをほぼ同じとする膜でもよい。サイドウォール絶縁膜の形成方法は、公知の方法、例えば、所定の膜厚の絶縁膜を得られた半導体基板上全面に堆積し、エッチバックすることにより形成することができる。
【００３５】
また、熱酸化膜は、第１導電膜が形成された半導体基板を、例えば、酸素雰囲気下又は空気中で、８００〜１０００℃程度の温度範囲で、１〜１００分間程度の熱処理することにより形成することができる。熱酸化膜の膜厚は、例えば２〜５０ｎｍ程度が挙げられる。なお、熱酸化によって、第１導電膜側壁のみならず、露出している半導体基板表面においても熱酸化膜が形成されることとなるため、熱処理が終わった後に、半導体基板表面の熱酸化膜は、例えば、ドライエッチングにより除去することが好ましい。
【００３６】
さらに、熱酸化により熱酸化膜を形成した後、絶縁膜を堆積し、これら絶縁膜及び熱酸化膜を順次エッチバックすることにより、パターニングされた第１導電膜の側壁及び第１導電膜の外周部の半導体基板上に熱酸化膜を、さらに熱酸化膜上と第２及び第３絶縁膜の側壁とにサイドウォール絶縁膜を形成してもよい。
【００３７】
工程（ｂ）において、得られた半導体基板上全面に第３絶縁膜を形成する。第３絶縁膜としては、希ＨＦを用いた等方エッチングにより、第１絶縁膜と第３絶縁膜とのエッチングレートがほぼ同じとなるような絶縁膜が挙げられる。例えば、第１絶縁膜として、ＣＶＤシリコン酸化膜を形成した場合には、第３絶縁膜としては、ＣＶＤシリコン酸化膜、プラズマＣＶＤ法によるシリコン酸化膜、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によるシリコン酸化膜等が挙げられる。第３絶縁膜の膜厚は、４００〜６００ｎｍ程度が挙げられる。
【００３８】
工程（ｃ）において、第３絶縁膜を第２絶縁膜が露出するまで後退させる。ここでの後退させる方法は、第２及び第３絶縁膜の材料、膜質等により、適宜選択することができる。例えば、ふっ酸、熱リン酸、硝酸、硫酸等を用いたウェットエッチング、ＲＩＥ法等のドライエッチング、ＣＭＰ（化学的機械的研磨）法等種々の方法が挙げられる。第２絶縁膜としてシリコン窒化膜、第３絶縁膜としてＨＤＰ−ＣＶＤシリコン酸化膜を用いた場合には、ふっ酸を用いたウェットエッチング、ＣＭＰ法等が好ましい。
【００３９】
工程（ｄ）において、第２絶縁膜を除去する。ここでの除去は、工程（ｃ）における後退させる方法と同様の方法が挙げられるが、第３絶縁膜に比べて第２絶縁膜を選択的にエッチングすることができる方法が好ましい。第２絶縁膜としてシリコン窒化膜、第３絶縁膜としてＨＤＰ−ＣＶＤシリコン酸化膜を用いた場合には、熱リン酸を用いたウェットエッチングが好ましい。
【００４０】
工程（ｅ）において、第３絶縁膜を後退させながら第１絶縁膜を除去する。つまり、ここでの除去は、第１絶縁膜を完全に除去するが、第３絶縁膜は完全に除去されず、第１絶縁膜近傍の角部から、いわゆるラウンドエッチされるように除去することが好ましい。具体的な除去方法は、工程（ｃ）における後退させる方法と同様の方法が挙げられるが、第３絶縁膜のエッチングレートが第１絶縁膜のエッチングレートよりも小さいか、ほぼ同じにエッチングすることができる方法を選択することが好ましい。例えば、ふっ酸を用いたウェットエッチングが好ましい。なお、第１及び第３絶縁膜のエッチングレートの差は、第３絶縁膜のラウンドエッチの傾斜角度に影響を与える。つまり、第３絶縁膜のエッチングレートが第１絶縁膜のエッチングレートとほぼ同じ場合には、第３絶縁膜のエッチングレートが小さい場合に比較して、第３絶縁膜のラウンドエッチの傾斜角度が緩やかになり、その後工程であるコントロールゲートの加工、特に傾斜部での加工が容易となる。
【００４１】
また、先の工程において、パターニングされた第１導電膜の側壁に第１絶縁膜とエッチングレートがほぼ等しいサイドウォール絶縁膜、熱酸化膜又は熱酸化膜とサイドウォール絶縁膜との双方が形成されている場合には、ここでの第３絶縁膜のラウンドエッチの傾斜角度がこれらサイドウォール絶縁膜や熱酸化膜のエッチングレートに応じて緩やか又は急峻となるように調整することができる。特に、熱酸化膜を形成したり、サイドウォール絶縁膜を形成した後に熱処理をする場合には、第２絶縁膜やサイドウォール絶縁膜を、この熱処理によって緻密化して、エッチングレートを低下させることができるため、この工程における第３絶縁膜のラウンドエッチの傾斜角度を容易に調整することができる。
【００４２】
工程（ｆ）において、第１導電膜及び第３絶縁膜上に、上層フローティングゲートとなる第２導電膜を形成する。ここでの第２導電膜は、第１導電膜と同様の方法で形成した、同様の材料の膜を挙げることができる。なかでも、ポリシリコンが好ましい。なお、第１導電膜と第２導電膜は必ずしも同一の膜である必要はないが、同一の膜で形成することが好ましい。第２導電膜の膜厚は、第１導電膜の膜厚、残存する第３絶縁膜の膜厚等により、適宜調整することができるが、残存する第３絶縁膜の膜厚より若干厚膜に、具体的には１００〜２００ｎｍ程度の膜厚で形成することが好ましい。
【００４３】
工程（ｇ）において、第２導電膜を第３絶縁膜が露出するまで平坦化する。ここでの平坦化は、工程（ｃ）における後退させる方法と同様の方法が挙げられるが、なかでも、ＣＭＰ法が好ましい。これにより、第２導電膜及び第３絶縁膜の表面を平坦化することができる。なお、この工程の後、さらに、第２導電膜の側壁の一部が露出するように、第３絶縁膜を若干除去する工程を追加してもよい。この際の第３絶縁膜の除去は、第３絶縁膜を選択的に除去できる方法を選択することが好ましく、除去する第３絶縁膜の膜厚は、１０〜５０ｎｍ程度が挙げられる。
【００４４】
工程（ｈ）において、第２導電膜及び第３絶縁膜上に層間容量膜及びコントロールゲートとなる第３導電膜を形成する。層間容量膜としては、例えば、シリコン酸化膜、シリコン窒化膜、これらの積層膜等を、上述した方法と同様の方法で形成することができる。層間容量膜の膜厚は、１０〜２０ｎｍ程度が挙げられる。第３導電膜は、第１導電膜と同様の方法で形成した、同様の材料の膜を挙げることができる。なお、第１導電膜と第３導電膜は同一の膜又は異なる膜のいずれでもよい。なかでも、高融点金属のポリサイド膜が好ましい。第３導電膜の膜厚は、特に限定されるものではなく、例えば、１００〜３００ｎｍ程度が挙げられる。
これら第３導電膜、層間容量膜、第２導電膜、第１導電膜を順次パターニングする。パターニングは、工程（ａ）と同様に行うことができる。
【００４５】
これらの工程により、工程（ａ）で予備的にパターニングされた第１導電膜を下層フローティングゲートとして、工程（ｇ）で第３絶縁膜の間に埋め込まれて表面が平坦化された第２導電膜を上層フローティングゲートとして形成することができるとともに、上層フローティングゲート上に形成された第３導電膜を、複数のフローティングゲート上に一体的形状のコントロールゲートとして、さらに層間容量膜を第３導電膜と同じ形状に形成することができる。
【００４６】
なお、本発明の半導体記憶装置の製造方法においては、所望の工程前、中、後に、低濃度及び／又は高濃度不純物層を形成するためのイオン注入を行うことが好ましい。この場合のイオン注入は、不純物層がフローティングゲートの両側で対称に形成されるように行ってもよいし、非対称に形成されるように行ってもよい。また、イオン注入は、不純物層の形成位置、不純物濃度、イオン注入方法等に応じて、基板に対して垂直な方向から又は所定角度傾斜させて行ってもよい。
【００４７】
本発明の半導体記憶装置の製造方法により得られた半導体記憶装置は、実質的には、従来例で述べた動作と同様に動作させることができる。
以下に、本発明の半導体記憶装置の製造方法及び半導体記憶装置の実施の形態を図面に基づいて説明する。
【００４８】
実施の形態１
この実施の形態で形成する半導体記憶装置は、図１（ａ）に示すように、下層フローティングゲートとその上に積層された上層フローティングゲートとからなるフローティングゲートと、フローティングゲート上に形成されたコントロールゲートとを有する。
【００４９】
以下に、このような半導体記憶装置の製造方法を説明する。なお、図２（ａ）〜図４（ｊ）は図１（ａ）におけるＸ−Ｘ’線断面図であり、図２（ａ’）〜図４（ｊ’）は図１（ａ）におけるＹ−Ｙ’線断面図を示す。
まず、図２（ａ）及び（ａ’）に示したように、Ｐ型半導体基板１の活性領域上に、熱酸化法により、膜厚１０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜２、その上に膜厚５０ｎｍで、下層フローティングゲートの材料となる燐が不純物としてドープされたポリシリコン膜（以下「燐ドープポリシリコン膜」と称する）３、膜厚５０ｎｍ〜１５０ｎｍ程度のＣＶＤ法によるシリコン酸化膜４、膜厚２００ｎｍ程度のシリコン窒化膜５を順次堆積する。その後、シリコン窒化膜５上に、図１（ｂ）に示すように、フォトリソグラフィ技術によりパターニングされたレジストＲ１を形成する。このレジストＲ１をマスクとして用いて、反応性イオンエッチングによりシリコン窒化膜５、シリコン酸化膜４、ポリシリコン膜３、トンネル酸化膜２を順次エッチングして下層フローティングゲートの加工を行う。
【００５０】
次に、レジストＲ１を除去した後、図２（ｂ）及び（ｂ’）に示したように、フローティングゲートをマスクとして用いて、例えば、砒素を０°から、５〜４０ＫｅＶ、５×１０１２〜５×１０１３／ｃｍ２のドーズでイオン注入し、さらに図２（ｃ）及び（ｃ’）に示したように、例えば、砒素を−７〜−２５°から、５〜４０ＫｅＶ、１×１０１５〜１×１０１６／ｃｍ２のドーズでイオン注入して不純物層８、９を形成し、熱処理によって不純物を活性化する。
続いて、図２（ｄ）及び（ｄ’）に示したように、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜１０を膜厚４００ｎｍ〜６００ｎｍ程度堆積する。
【００５１】
次いで、図３（ｅ）及び（ｅ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面をエッチングし、パターニングされたシリコン窒化膜５の上面を完全に露出させる。なお、シリコン窒化膜５直上であって、シリコン酸化膜１０の表面には、ＨＤＰ−ＣＶＤ法による酸化膜に特有の突起が形成されているが、この際のエッチングでは、この突起を除去しながら行われる。
【００５２】
その後、図３（ｆ）及び（ｆ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図３（ｇ）及び（ｇ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。このようにして、下層フローティングゲート間のスペースに、埋め込み絶縁膜１０ｂの埋め込みを行った。
【００５３】
次に、図３（ｈ）及び（ｈ’）に示したように、ゲートカップリング比を上げるために、燐が不純物としてドープされたポリシリコン膜１１を膜厚１００ｎｍで堆積し、図４（ｉ）及び（ｉ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートの加工を行う。
【００５４】
その後、上層フローティングゲート表面に、熱酸化法により６ｎｍのシリコン酸化膜を、ＣＶＤ法により８ｎｍのシリコン窒化膜を、さらに６ｎｍのシリコン酸化膜を順次堆積してＯＮＯ膜１２を形成し、その上に、例えば、燐ドープポリシリコン膜を１００ｎｍ、タングステンシリサイド膜を１００ｎｍ順次堆積し、コントロールゲートの材料となるポリサイド膜１３ａを膜厚２００ｎｍで堆積する。次に、フォトリソグラフィ技術により、図１（ｂ）に示すようなレジストＲ３を形成し、このレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲートとなるポリサイド膜１３、ＯＮＯ膜１２、ポリシリコン膜１１ａ、ポリシリコン膜３を順次エッチングして、コントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成する。続いて、レジストＲ３を除去し、コントロールゲート１３ａをマスクとして用いて、例えば、硼素を０°、１０〜４０ＫｅＶ、５×１０１２〜５×１０１３／ｃｍ２でイオン注入し、メモリ素子分離用の不純物層１４を形成する。
その後、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【００５５】
上記のような半導体記憶装置の製造方法によれば、▲１▼下層フローティングゲート３ａとなるポリシリコン膜３の膜厚を５０ｎｍ程度にしておくことで、後工程において、ポリシリコン膜３上のシリコン酸化膜４を除去しながら、ＨＤＰ−ＣＶＤ酸化による埋め込み絶縁膜１０ａを等方的にラウンドエッチすることによって、シリコン酸化膜４を除去した時点で、下層フローティングゲート側壁には、フローティングゲートと同じ又はそれ以下の膜厚の埋め込み絶縁膜が残存することとなる。このように、埋め込み絶縁膜１０ａの下層フローティングゲート側壁近傍の膜厚のばらつきは、シリコン酸化膜４の成膜及び除去時のエッチングばらつきによって決まり、埋め込み絶縁膜１０の成膜ばらつきと独立して考えられる。したがって、シリコン酸化膜４の薄膜化することにより、このばらつきを抑えることができ、下層フローティングゲート側壁近傍の埋め込み絶縁膜１０ａを所望の膜厚になるように制御よく形成することができる。
【００５６】
また、▲２▼埋め込み絶縁膜１０ａがラウンドエッチされ、この埋め込み絶縁膜１０ａが、円弧状で上に凸の傾斜を備えた形状に加工されることにより、コントロールゲート加工時において、上層フローティングゲートとなるポリシリコン膜のエッチ残りが発生しにくくなる。
【００５７】
さらに、▲３▼シリコン酸化膜４と埋め込み絶縁膜１０ａとのエッチングレートの比は、埋め込み絶縁膜１０ａのラウンドエッチの円弧部の傾斜角度に作用するため、シリコン酸化膜４と埋め込み絶縁膜１０ａとのエッチレートの比をシリコン酸化膜４／埋め込み絶縁膜１０ａ＞１に制御することにより、埋め込み絶縁膜のラウンドエッチの幅をシリコン酸化膜の膜厚以下とすることができ、これにより、後工程で形成される上層フローティングゲートの幅を微細化することが可能となる。
【００５８】
また、▲４▼シリコン酸化膜４と埋め込み絶縁膜１０ａとの膜厚を任意に設定することで、上層フローティングゲートの円弧垂直部の高さを５０ｎｍ程度以下とすることができるため、コントロールゲートをパターニングする際に同時にパターニングされる上層フローティングゲート材料のエッチ残りを防止することができる。
【００５９】
さらに、▲５▼下層フローティングゲートに対して自己整合的に埋め込み絶縁膜を形成することができ、さらに、この埋め込み絶縁膜に対して自己整合的に上層フローティングゲートを形成することができるため、フローティングゲートの微細化を図ることができるとともに、フローティングゲート下面のゲート幅とフローティングゲート上面のゲート幅とのばらつきを抑えることができ、ひいては、カップリング比のばらつきを抑えることができる。
【００６０】
また、▲６▼上層フローティングゲートの表面が平坦化されるため、その上に形成される層間容量膜の薄膜化が可能となり、層間容量膜を介したカップリング比が向上し、書き込み速度が向上するとともに、コントロールゲートとなる導電膜を平坦に堆積することができるため、コントロールゲート加工時のオーバーエッチ量を少なくさせ、製造コストの低減等を図ることができる。
【００６１】
実施の形態２
実施の形態１と同様の工程により、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５、不純物層８ａ、９ａを形成し、さらに、ＨＤＰ−ＣＶＤ法により、シリコン酸化膜４とウェットエッチレートがほぼ等しいシリコン酸化膜１０を形成し、ウエットエッチバック法（希釈弗酸）によってシリコン窒化膜５の上面を露出させる。続いて、図５（ａ）に示したように、シリコン窒化膜５を熱リン酸にて除去する。
さらに、図５（ｂ）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。
その後、実施の形態１と同様の工程により、半導体記憶装置を完成する。
【００６２】
上記のような半導体記憶装置の製造方法によれば、▲１▼シリコン酸化膜４と埋め込み絶縁膜１０ａとのエッチングレートがほぼ等しくすることにより、埋め込み絶縁膜１０ａのラウンドエッチの幅をより広くすることができる。これにより、円弧状で上に凸の傾斜を緩やかにし、傾斜部でのコントロールゲートの加工を容易とすることができる。また、フローティングゲート上面の面積を増大させて、層間容量膜を介したカップリング比を向上させ、ひいては、書き込み速度を向上させることができる。
【００６３】
実施の形態３
まず、実施の形態１と同様に、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５を順次形成し、下層フローティングゲートの加工を行う。次に、図６（ａ）及び（ａ’）に示したように、ＣＶＤ法によりシリコン酸化膜を膜厚２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオンエッチングによりシリコン酸化膜をエッチバックして、下層フローティングゲート側壁にサイドウォール絶縁膜７ａを形成する。
【００６４】
続いて、図６（ｂ）及び（ｂ’）に示したように、下層フローティングゲート及びサイドウォール絶縁膜７ａをマスクとして用いて、図２（ｂ）と同様にイオン注入して不純物層８を形成し、図６（ｃ）及び（ｃ’）に示したように、熱処理によって不純物を活性化し、サイドウォール絶縁膜７ａの下方にまで延びる不純物層８ａを形成する。
次いで、図６（ｄ）及び（ｄ’）に示したように、図２（ｃ）と同様にイオン注入し、熱処理を行って、不純物層９を形成する。
【００６５】
次に、図７（ｅ）及び（ｅ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図７（ｆ）及び（ｆ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出する。ただし、この際、シリコン酸化膜１０は、サイドウォール絶縁膜７ａが露出しない程度に除去することが必要である。
【００６６】
その後、図７（ｇ）及び（ｇ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図７（ｈ）及び（ｈ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａ及びサイドウォール絶縁膜７ａのラウンドエッチを行う。このようにして、下層フローティングゲート間のスペースに埋め込み絶縁膜１０ｂ及びサイドウォール絶縁膜７ｂの埋め込みを行う。
【００６７】
次いで、図８（ｉ）及び（ｉ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を膜厚１００ｎｍで堆積し、図８（ｊ）及び（ｊ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートの加工を行う。
【００６８】
その後、図８（ｋ）及び（ｋ’）に示したように、実施の形態１と同様に、ＯＮＯ膜１２、ポリサイド膜１３を形成し、順次エッチングして、コントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。
続いて、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【００６９】
上記のような半導体記憶装置の製造方法によれば、さらに、▲１▼サイドウォール絶縁膜７ａの幅を制御することにより、容易に埋め込み絶縁膜１０ａのラウンドエッチの幅を制御することが可能となる。特に、シリコン酸化膜４の膜厚よりもサイドウォール絶縁膜７ａの幅を大きくした場合には、シリコン酸化膜４と埋め込み絶縁膜１０ａとのエッチングレート比には関係なく、埋め込み絶縁膜１０ａの円弧の幅が等方エッチ量で決まるため、ラウンドエッチの幅の制御性に優れている。
また、▲２▼サイドウォール絶縁膜７ａを通して不純物を注入して不純物層を形成するため、サイドウォール絶縁膜７ａの幅を制御することにより、不純物層が下層フローティングゲート３ａとオーバーラップする幅の最適化を行うことができるため、フローティングゲートの微細化を容易に実現することができる。
【００７０】
実施の形態４
まず、図９（ａ）及び（ａ’）に示したように、実施の形態１と同様に、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５を順次形成し、下層フローティングゲートの加工を行う。
【００７１】
次いで、図９（ｂ）及び（ｂ’）に示したように、Ｐ型半導体基板１の露出した部分及びポリシリコン膜３の側壁を熱酸化して、膜厚が２〜５０ｎｍ程度の熱酸化膜６を形成する。なお、この熱酸化により、シリコン酸化膜４は、緻密化されてウエットエッチのレートが低いシリコン酸化膜４ａとなる。
【００７２】
その後、図９（ｃ）及び（ｃ’）に示したように、Ｐ型半導体基板１上のシリコン酸化膜６をドライエッチにより除去し、下層フローティングゲート側壁にのみシリコン酸化膜６ａを残存させる。この下層フローティングゲート及びをシリコン酸化膜６ａをマスクとして用いて、図２（ｂ）と同様にイオン注入することにより、不純物層８を形成する。
続いて、図９（ｄ）及び（ｄ’）に示したように、図２（ｃ）と同様にイオン注入することにより、不純物層９を形成する。この後、熱処理によって不純物層８、９を活性化する。
【００７３】
次いで、図１０（ｅ）及び（ｅ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となる埋め込み絶縁膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図１０（ｆ）及び（ｆ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出する。
【００７４】
その後、図１０（ｇ）及び（ｇ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図１０（ｈ）及び（ｈ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。このようにして、下層フローティングゲート間のスペースに埋め込み絶縁膜１０ｂの埋め込みを行う。
【００７５】
続いて、図１１（ｉ）及び（ｉ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を１００ｎｍ堆積し、図１１（ｊ）及び（ｊ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまで、ポリシリコン膜１１を研磨することにより、上層フローティングゲートとなるポリシリコン膜１１ａに加工する。
【００７６】
その後、図１１（ｋ）及び（ｋ’）に示したように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、フォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲート１３ａを形成するとともに、下層フローティングゲート３ａ及び上層フローティングゲート１１ｂからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。
次いで、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【００７７】
上記のような半導体記憶装置の製造方法によれば、▲１▼ポリシリコン膜３の側壁を熱酸化することにより、シリコン酸化膜４の膜質を緻密化し、このシリコン酸化膜４のエッチングレートを、後工程で堆積する埋め込み絶縁膜１０のエッチングレートと同程度とすることができ、埋め込み絶縁膜１０ａのラウンドエッチの幅をより広くすることができる。これにより、円弧状で上に凸の傾斜を緩やかにし、傾斜部でのコントロールゲートの加工を容易とすることができる。また、フローティングゲート上面の面積を増大させて、層間容量膜を介したカップリング比を向上させ、ひいては、書き込み速度を向上させることができる。
【００７８】
実施の形態５
まず、図１２（ａ）及び（ａ’）に示したように、実施の形態１と同様に、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５を順次形成し、下層フローティングゲートの加工を行う。
【００７９】
次いで、図１２（ｂ）及び（ｂ’）に示したように、Ｐ型半導体基板１の露出した部分及びポリシリコン膜３の側壁を熱酸化して、膜厚が２〜５０ｎｍ程度の熱酸化膜６を形成する。なお、この熱酸化により、シリコン酸化膜４は、緻密化されてウエットエッチのレートが低いシリコン酸化膜４ａとなる。
【００８０】
その後、図１２（ｃ）及び（ｃ’）に示したように、ＣＶＤ法により絶縁膜となるシリコン酸化膜７を２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオンエッチングによりシリコン酸化膜７及び熱酸化膜６をエッチバックして、下層フローティングゲート側壁にサイドウォール絶縁膜７ａ、６ａを形成する。続いて、下層フローティングゲート及びサイドウォール絶縁膜７ａをマスクとして用いて、例えば、図２（ｂ）と同様にイオン注入することにより、不純物層８を形成する。
【００８１】
次に、図１２（ｄ）及び（ｄ’）に示したように、図２（ｃ）と同様にイオン注入して不純物層９を形成する。この後、熱処理によって不純物層８、９を活性化し、さらに、不純物層８、９を下層フローティングゲート下にまで拡散させる。
続いて、図１３（ｅ）及び（ｅ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図１３（ｆ）及び（ｆ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出する。
【００８２】
その後、図１３（ｇ）及び（ｇ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図１３（ｈ）及び（ｈ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａ及び７ａのラウンドエッチを行う。このようにして、下層フローティングゲート間のスペースに埋め込み絶縁膜１０ｂ及び７ｂの埋め込みを行う。
【００８３】
その後、図１４（ｉ）及び（ｉ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を１００ｎｍ堆積し、図１４（ｊ）及び（ｊ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートとなるポリシリコン膜１１ａに加工する。
【００８４】
続いて、図１４（ｋ）及び（ｋ’）に示したように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、フォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。
次いで、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【００８５】
上記のような半導体記憶装置の製造方法によれば、▲１▼ポリシリコン膜３の側壁を熱酸化することにより、シリコン酸化膜４の膜質を緻密化し、このシリコン酸化膜４のエッチングレートを、後工程で堆積する埋め込み絶縁膜１０のエッチングレートと同程度とすることができ、埋め込み絶縁膜１０ａのラウンドエッチの幅をより広くすることができる。
また、▲２▼サイドウォール絶縁膜と埋め込み絶縁膜１０ａとのエッチングレートの比を、サイドウォール絶縁膜／埋め込み絶縁膜１０ａ＞１に制御することにより、階段状でかつ円弧状の上に凸の埋め込み絶縁膜を形成することができ、傾斜部でのコントロールゲートの加工を容易とすることができる。
【００８６】
実施の形態６
まず、図１５（ａ）及び（ａ’）に示したように、実施の形態５と同様に、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５を順次形成し、下層フローティングゲートの加工を行う。
【００８７】
次いで、図１５（ｂ）及び（ｂ’）に示したように、Ｐ型半導体基板１の露出した部分及びポリシリコン膜３の側壁を熱酸化して、膜厚が２〜５０ｎｍ程度の熱酸化膜６を形成する。なお、この熱酸化により、シリコン酸化膜４は、緻密化されてウエットエッチのレートが低いシリコン酸化膜４ａとなる。続いて、ＣＶＤ法により絶縁膜となるシリコン酸化膜７を２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオンエッチングによりシリコン酸化膜７及びシリコン酸化膜６をエッチバックして、下層フローティングゲート側壁にサイドウォール絶縁膜７ａ、６ａを形成する。
【００８８】
次に、図１５（ｃ）及び（ｃ’）に示したように、下層フローティングゲート及びサイドウォール絶縁膜７ａをマスクとして用いて、図２（ｂ）と同様にイオン注入することにより、不純物層８を形成し、図１５（ｄ）及び（ｄ’）に示したように、熱処理によって、サイドウォール絶縁膜７ａの下にまで広がる不純物層８ａを形成する。この際の熱処理は、サイドウォール絶縁膜７ａを緻密化するのに十分なものとし、シリコン酸化膜４ａと同程度のウエットエッチのレートであるサイドウォール絶縁膜７ｂとする。
【００８９】
続いて、図１６（ｅ）及び（ｅ’）に示したように、例えば、図２（ｃ）と同様にイオン注入し、熱処理することによって不純物層８ａ、９を活性化し、下層フローティングゲート下にまで広がる不純物層９ａを形成する。
次に、図１６（ｆ）及び（ｆ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図１６（ｇ）及び（ｇ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出する。
【００９０】
その後、図１６（ｈ）及び（ｈ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図１７（ｉ）及び（ｉ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａ及び７ａのラウンドエッチを行う。このようにして、下層フローティングゲート間のスペースに埋め込み絶縁膜１０ｂ及び７ｂの埋め込みを行う。
【００９１】
次いで、図１７（ｊ）及び（ｊ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を１００ｎｍ堆積し、図１７（ｋ）及び（ｋ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートとなるポリシリコン膜１１ａに加工する。
【００９２】
続いて、図１７（ｌ）及び（ｌ’）に示したように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、フォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。次いで、コントロールゲート１３ａをマスクとして用いて、メモリ素子分離用の不純物層１４を形成する。
その後、公知の技術により、層間絶縁膜を形成しコンタクトホール、及びメタル配線を形成する。
【００９３】
上記のような半導体記憶装置の製造方法によれば、▲１▼サイドウォール絶縁膜を形成した後熱処理を行うことにより、サイドウォール絶縁膜を緻密化して、
このサイドウォール絶縁膜のエッチングレートを、後工程で堆積する埋め込み絶縁膜１０のエッチングレートと同程度とすることができ、埋め込み絶縁膜１０ａのラウンドエッチの幅をより広くすることができる。これにより、円弧状で上に凸の傾斜を緩やかにし、傾斜部でのコントロールゲートの加工を容易とすることができる。また、フローティングゲート上面の面積を増大させて、層間容量膜を介したカップリング比を向上させ、ひいては、書き込み速度を向上させることができる。
【００９４】
また、▲２▼サイドウォール絶縁膜を通して不純物を注入して不純物層を形成するため、サイドウォール絶縁膜の幅を制御することにより、不純物層が下層フローティングゲート３ａとオーバーラップする幅の最適化を行うことができるため、フローティングゲートの微細化が容易に実現することができる。
【００９５】
実施の形態７
実施の形態６と同様の工程により、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５を順次形成し、下層フローティングゲートの加工を行い、下層フローティングゲート側壁にサイドウォール絶縁膜７ａ、６ａを形成する。さらに、不純物層８を形成する。
【００９６】
不純物層８の形成後、熱処理を行い、サイドウォール絶縁膜７ａの緻密化を図り、シリコン酸化膜４ａと同程度のウエットエッチのレートであるサイドウォール絶縁膜７ｂとした後、不純物層９の形成及び活性化を行う。続いて、ＨＤＰ−ＣＶＤ法により、シリコン酸化膜４ａ及びサイドウォール絶縁膜７ｂとウエットエッチのレートがほぼ等しい材料により、シリコン酸化膜１０を４００ｎｍ〜６００ｎｍ程度、下層フローティングゲート間に堆積し、その後、図１８（ａ）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン窒化膜５の上面を露出し、シリコン窒化膜５を熱リン酸にて除去する。
さらに、図１８（ｂ）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。
【００９７】
その後、実施の形態１と同様の工程により、半導体記憶装置を完成する。
上記のような半導体記憶装置の製造方法によれば、▲１▼埋め込み絶縁膜１０ａとサイドウォール絶縁膜とのエッチングレートをほぼ等しくすることにより、埋め込み絶縁膜１０ａのラウンドエッチの幅をより広くすることができる。これにより、円弧状で上に凸の傾斜を緩やかにし、傾斜部でのコントロールゲートの加工を容易とすることができる。また、フローティングゲート上面の面積を増大させて、層間容量膜を介したカップリング比を向上させ、ひいては、書き込み速度を向上させることができる。
【００９８】
実施の形態８
まず、図１９（ａ）及び（ａ’）に示したように、Ｐ型半導体基板１の活性領域上に熱酸化法により、膜厚が１０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜２、下層フローティングゲートの材料となる燐が不純物としてドープされた膜厚が５０ｎｍのポリシリコン膜３、ＣＶＤ法により絶縁膜となるシリコン酸化膜４を５０ｎｍ〜１５０ｎｍ程度、絶縁膜となるシリコン窒化膜５を２００ｎｍ順次堆積し、フォトリソグラフィ技術によりパターニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングによりシリコン窒化膜５、シリコン酸化膜４、ポリシリコン膜３、トンネル酸化膜２を順次エッチングして下層フローティングゲートの加工を行う。この際、シリコン窒化膜５及びシリコン酸化膜４をテーパー形状にパターニングする。
【００９９】
次に、レジストＲ１を除去した後、図１９（ｂ）及び（ｂ’）に示したように、下層フローティングゲートをマスクとして用いて、図２（ｂ）と同様にイオン注入して、不純物層８、を形成し、図１９（ｃ）及び（ｃ’）に示したように、例えば、砒素を−１５〜−３５°、５〜４０ＫｅＶ、１×１０１５〜１×１０１６／ｃｍ２でイオン注入して、不純物層９を形成する。この後、熱処理によって不純物を活性化する。
【０１００】
続いて、図１９（ｄ）及び（ｄ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図２０（ｅ）及び（ｅ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出させる。この時、埋め込み絶縁膜１０ａはオーバーハング状になる。
【０１０１】
その後、図２０（ｆ）及び（ｆ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図２０（ｇ）及び（ｇ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。シリコン酸化膜４を除去する際に膜減りする埋め込み絶縁膜１０ａの膜減り量をオーバーハング段差より多くすることで、埋め込み絶縁膜１０ａのオーバーハングは完全に除去され、下層フローティングゲート間のスペースに埋め込み絶縁膜１０ｂが埋め込まれる。
【０１０２】
続いて、図２０（ｈ）及び（ｈ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を１００ｎｍ堆積し、図２１（ｉ）及び（ｉ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートとなるポリシリコン膜１１ａに加工する。
【０１０３】
次いで、図２１（ｊ）及び（ｊ’）に示したように、ＯＮＯ膜１２、ポリサイド膜１３を形成し、フォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。次いで、コントロールゲート１３ａをマスクとして用いて、メモリ素子分離用の不純物層１４を形成する。
その後、公知の技術により、層間絶縁膜を形成しコンタクトホール、及びメタル配線を形成する。
【０１０４】
上記のような半導体記憶装置の製造方法によれば、▲１▼シリコン酸化膜４及びシリコン窒化膜５をパターニングする際に、これらをテーパ状にパターニングすることにより、後工程において、湾曲部の少ない傾斜を有する上に凸の埋め込み絶縁膜を形成することができる。これにより、傾斜部でのコントロールゲートの加工を容易とすることができる。
【０１０５】
また、▲２▼シリコン酸化膜４及びシリコン窒化膜５のテーパ角度は、後工程における埋め込み絶縁膜のラウンドエッチ円弧の傾斜角度及び／又は曲率に作用するため、テーパ角度を制御することで、テーパ部のオフセット幅に相当する分だけ埋め込み絶縁膜の傾斜部の幅を小さくでき、フローティングゲートの微細化を容易に実現することができる。
【０１０６】
実施の形態９
実施の形態１と同様の工程により、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５、不純物層８、９及びＨＤＰ−ＣＶＤ法によるシリコン酸化膜１０を形成し、図２２（ａ）に示したように、ウエットエッチバック法（希釈弗酸）に代えて、ＣＭＰ法によってシリコン窒化膜５の上面を露出及び研磨する。
その後、シリコン窒化膜５を熱リン酸にて除去し、さらに、図２２（ｂ）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。
その後、実施の形態１と同様の工程により、半導体記憶装置を完成する。
【０１０７】
上記のような半導体記憶装置の製造方法によれば、▲１▼埋め込み絶縁膜１０を形成し、除去する際に、シリコン窒化膜５をストッパーとして用いて研磨することにより、シリコン窒化膜５上面と面一で埋め込み絶縁膜１０ａを平坦に除去することができ、特に、下層フローティングゲートとなるポリシリコン膜の側壁にサイドウォール絶縁膜が形成されている場合でも、サイドウォール絶縁膜が露出しないように埋め込み絶縁膜１０ａの除去を制御する必要がなく、製造工程が簡略化される。
【０１０８】
実施の形態１０
まず、図２３（ａ）及び（ａ’）に示したように、Ｐ型半導体基板１の活性領域上に熱酸化法により、膜厚が１０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜２、膜厚が５０ｎｍで、下層フローティングゲートの材料となる燐ドープポリシリコン膜３、ＣＶＤ法により絶縁膜となるシリコン酸化膜４を５０ｎｍ〜１５０ｎｍ程度、絶縁膜となるシリコン窒化膜５ａを３００ｎｍ堆積する。次いで、フォトリソグラフィ技術によりパターニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングによりシリコン窒化膜５、シリコン酸化膜４、ポリシリコン膜３、トンネル酸化膜２を順次エッチングして下層フローティングゲートの加工を行う。
【０１０９】
次いで、レジストＲ１を除去した後、図２３（ｂ）及び（ｂ’）に示したように、下層フローティングゲートをマスクとして用いて、図２（ｂ）と同様にイオン注入して不純物層８を、図２３（ｃ）及び（ｃ’）に示したように、砒素を−１５〜−３５°、５〜４０ＫｅＶ、１×１０１５〜１×１０１６／ｃｍ２でイオン注入して不純物層９を形成し、さらに、熱処理によって不純物を活性化する。
【０１１０】
続いて、図２３（ｄ）及び（ｄ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜１０を５００ｎｍ〜７００ｎｍ程度堆積し、図２４（ｅ）及び（ｅ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出する。この時、シリコン酸化膜４の上面とシリコン酸化膜１０の上面の段差を後のシリコン酸化膜４を除去する際に膜減りするシリコン酸化膜１０の膜減り量より大きくすることが必要である。
【０１１１】
その後、図２４（ｆ）及び（ｆ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図２４（ｇ）及び（ｇ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。この時、埋め込み絶縁膜１０ｂの上部側面は半導体基板に対して垂直な面を有する形状となる。
【０１１２】
次いで、図２４（ｈ）及び（ｈ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を２００ｎｍ堆積し、図２５（ｉ）及び（ｉ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートとなるポリシリコン膜１１ａに加工する。この時、ＣＭＰの研磨量がばらついたとしても、ポリシリコン膜１１ａの研磨面が埋め込み絶縁膜１０ｂの垂直な面と交差する範囲で制御することにより、ポリシリコン膜１１ａの上面積、つまりＯＮＯ膜で被覆される面積のばらつきが抑えられる。
【０１１３】
さらに、図２５（ｊ）及び（ｊ’）に示したように、ポリシリコン膜１１ａをマスクとして用いて、埋め込み絶縁膜１０ｂをエッチバックすることで、ポリシリコン膜１１ａの側壁を露出させる。この際、埋め込み絶縁膜１０ｂのエッチバックは、ポリシリコン膜１１ａの湾曲部に至らない程度に、つまり、ポリシリコン膜１１ａの側壁が垂直に近い部分のみの埋め込み絶縁膜１０ｂを除去するように行うことが必要である。
【０１１４】
この後、図２５（ｋ）及び（ｋ’）に示したように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、フォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。次いで、コントロールゲート１３ａをマスクとして用いて、メモリ素子分離用の不純物層１４を形成する。
次いで、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【０１１５】
上記のような半導体記憶装置の製造方法によれば、▲１▼ポリシリコン膜１１ａ間に位置する埋め込み絶縁膜１０ｂの上部を、ポリシリコン膜１１ａの湾曲部に至らない程度にエッチバックすることにより、ポリシリコン膜１１ａの露出した側壁の分、表面積を増大させ、層間容量膜を介したカップリング比を向上させ、ひいては、書き込み速度を向上させることが可能となる。
【０１１６】
実施の形態１１
この半導体記憶装置は、図２６に示したように、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２を介して下層フローティングゲート３ａと上層フローティングゲート１１ｂとからなる２層構造のフローティングゲートが形成されており、そのフローティングゲート上に、容量絶縁膜としてＯＮＯ膜１２を介してコントロールゲート１３ａが形成されている。フローティングゲートは、その側面が基板に対してほぼ垂直に形成された下層フローティングゲート３ａと、下層フローティングゲート３ａ上に形成され、ほぼ逆テーバ状の上層フローティングゲート１１ｂから構成されている。フローティングゲートと隣接するフローティングゲートとの間には、フローティングゲートの形状に対応して、ほぼテーパー形状の埋め込み絶縁膜１０ａが配置している。また、下層フローティングゲート３ａの両側には、非対称に構成され、それぞれコントロールゲート１３ａに直交する不純物層８ａ、９ａが配置されている。
なお、下層フローティングゲート３ａに対応する埋め込み絶縁膜１０ａの基板に対してほぼ垂直となる側面の高さは、コントロールゲート１３ａ、ＯＮＯ膜１２、フローティングゲートを順序エッチングする際に、下層フローティングゲート３ａのエッチ残りを発生させない程度の高さに設定されている。
【０１１７】
上記のような半導体記憶装置によれば、フローティングゲートが電気的に接続された二層の導電体で構成されており、下層フローティングゲートであるポリシリコン膜側壁近傍の埋め込み絶縁膜をコントロールゲート加工時にポリシリコン膜残りが発生しない程度に薄膜化することで、コントロールゲートの加工が容易となるとともに、メモリ素子の不良が回避できる。
【０１１８】
さらに、埋め込み絶縁膜は、下層フローティングゲート側壁近傍から水平方向へ離れていくにしたがって、次第に厚くなっていくようなテーパ形状に形成され、少なくともテーパ形状となる側面には上層フローティングゲートとなるポリシリコン膜が、埋め込み絶縁膜の形状に対して自己整合的に形成されるため、埋め込み絶縁膜は、コントロールゲート加工時に十分に耐えられるだけの膜厚を得ることができる。
また、埋め込み絶縁膜のテーパ部では、上層フローティングゲートとなるポリシリコン膜のエッチング中に発生する反応生成物が除去されつつ、エッチングが進行するため、エッチング不良が発生しない。
【０１１９】
【発明の効果】
本発明の半導体記憶装置の製造方法によれば、フローティングゲートの間の幅を縮小させることができ、単位面積あたりのビット線の数を増加させ、セル面積を小さくすることができる。さらに、フローティングゲート上面を鏡面化することにより層間容量膜の薄膜化を実現させ、書き込み速度の向上を図ることができる。また、フローティングゲート側壁の絶縁膜の膜厚の制御性を向上することができるため、電荷保持特性及びディスターブ特性を向上させることができ、信頼性の高い半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の製造方法を説明するための要部の概略平面図である。
【図２】本発明の半導体記憶装置の製造方法の第１の実施例を説明するための概略断面工程図である。
【図３】本発明の半導体記憶装置の製造方法の第１の実施例を説明するための概略断面工程図である。
【図４】本発明の半導体記憶装置の製造方法の第１の実施例を説明するための概略断面工程図である。
【図５】本発明の半導体記憶装置の製造方法の第２の実施例を説明するための概略断面工程図である。
【図６】本発明の半導体記憶装置の製造方法の第３の実施例を説明するための概略断面工程図である。
【図７】本発明の半導体記憶装置の製造方法の第３の実施例を説明するための概略断面工程図である。
【図８】本発明の半導体記憶装置の製造方法の第３の実施例を説明するための概略断面工程図である。
【図９】本発明の半導体記憶装置の製造方法の第４の実施例を説明するための概略断面工程図である。
【図１０】本発明の半導体記憶装置の製造方法の第４の実施例を説明するための概略断面工程図である。
【図１１】本発明の半導体記憶装置の製造方法の第４の実施例を説明するための概略断面工程図である。
【図１２】本発明の半導体記憶装置の製造方法の第５の実施例を説明するための概略断面工程図である。
【図１３】本発明の半導体記憶装置の製造方法の第５の実施例を説明するための概略断面工程図である。
【図１４】本発明の半導体記憶装置の製造方法の第５の実施例を説明するための概略断面工程図である。
【図１５】本発明の半導体記憶装置の製造方法の第６の実施例を説明するための概略断面工程図である。
【図１６】本発明の半導体記憶装置の製造方法の第６の実施例を説明するための概略断面工程図である。
【図１７】本発明の半導体記憶装置の製造方法の第６の実施例を説明するための概略断面工程図である。
【図１８】本発明の半導体記憶装置の製造方法の第７の実施例を説明するための概略断面工程図である。
【図１９】本発明の半導体記憶装置の製造方法の第８の実施例を説明するための概略断面工程図である。
【図２０】本発明の半導体記憶装置の製造方法の第８の実施例を説明するための概略断面工程図である。
【図２１】本発明の半導体記憶装置の製造方法の第８の実施例を説明するための概略断面工程図である。
【図２２】本発明の半導体記憶装置の製造方法の第９の実施例を説明するための概略断面工程図である。
【図２３】本発明の半導体記憶装置の製造方法の第１０の実施例を説明するための概略断面工程図である。
【図２４】本発明の半導体記憶装置の製造方法の第１０の実施例を説明するための概略断面工程図である。
【図２５】本発明の半導体記憶装置の製造方法の第１０の実施例を説明するための概略断面工程図である。
【図２６】本発明の半導体記憶装置の実施例（実施の形態１１）を説明するための概略断面図である。
【図２７】本発明の半導体記憶装置の製造方法を説明するための要部の概略平面図である。
【図２８】従来の半導体記憶装置の製造方法を説明するための概略断面工程図である。
【図２９】従来の半導体記憶装置の製造方法を説明するための概略断面工程図である。
【図３０】従来の半導体記憶装置の動作原理を説明するための等価回路図である。
【図３１】従来の半導体記憶装置の読み出し原理を説明するための模式断面図である。
【図３２】従来の半導体記憶装置の書き込み原理を説明するための模式断面図である。
【図３３】従来の半導体記憶装置の消去原理を説明するための模式断面図である。
【図３４】従来の半導体記憶装置の製造方法における解決課題を説明するための要部の概略断面図である。
【符号の説明】
１ Ｐ型半導体基板
２ トンネル酸化膜
３ ポリシリコン膜（第１導電膜）
３ａ 下層フローティングゲート
４ シリコン酸化膜（第１絶縁膜）
４ａ シリコン酸化膜
５ シリコン窒化膜（第２絶縁膜）
６、６ａ 熱酸化膜
７、７ａ、７ｂ サイドウォール絶縁膜
８、８ａ 低濃度不純物層
９、９ａ 高濃度不純物層
１０ａ、１０ｂ、１０ｃ 埋め込み絶縁膜（第３絶縁膜）
１１、１１ａ ポリシリコン膜（第２導電膜）
１１ｂ 上層フローティングゲート
１２ ＯＮＯ膜（層間容量膜）
１３ａ コントロールゲート
１３ ポリサイド膜（第３導電膜）
１４ 不純物層
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関し、より詳細には、フローティングゲート及びコントロールゲートを有し、フローティングゲート間に絶縁膜を配置させる半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
従来から、フローティングゲート及びコントロールゲートを有する半導体記憶装置において、低電圧化を図るために、カップリング比（Ｃ２／（Ｃ１＋Ｃ２）、
Ｃ１：フローティングゲート・半導体基板間の結合容量、Ｃ２：フローティングゲート・コントロールゲート間の結合容量）を増大させる方法が、例えば、特開平９−１０２５５４号公報に提案されている。
以下に、この方法における半導体記憶装置の製造方法を説明する。なお、図２８（ａ）〜図２９（ｇ）は図２７（ａ）におけるＸ−Ｘ’線断面図であり、図２８（ａ’）〜図２９（ｇ’）は図２７（ａ）におけるＹ−Ｙ’線断面図を示す。
【０００３】
まず、図２８（ａ）及び（ａ’）に示したように、Ｐ型半導体基板２１の活性領域上に、熱酸化法により膜厚１０ｎｍ程度のトンネル酸化膜２２を形成し、さらに、下層フローティングゲート用の材料として、膜厚が１００ｎｍ〜２００ｎｍで、燐が不純物としてドープされたポリシリコン膜２３を形成する。その上に、レジストを塗布し、フォトリソグラフィ技術によりパターニングしてレジストパターンＲ１（図２７（ｂ）参照）を形成する。次いで、レジストパターンＲ１をマスクとして用いて、反応性イオンエッチングによりポリシリコン膜２３、トンネル酸化膜２２を順次エッチングしてフローティングゲートに加工する。
【０００４】
続いて、図２８（ｂ）及び（ｂ’）に示したように、レジストパターンＲ１及びポリシリコン膜２３をマスクとして用いて、例えば、砒素を基板表面に対する法線方向から７°傾斜させて（以下、単に「７°で」と記す）、７０ｋｅＶの加速エネルギー、１×１０１５／ｃｍ２のドーズ でイオン注入し、高濃度の不純物層２９を形成する。
【０００５】
次に、レジストパターンＲ１を除去した後、図２８（ｃ）及び（ｃ’）に示したように、ポリシリコン膜２３をマスクとして用いて、例えば、燐を基板表面に垂直な方向から（以下、単に「０°で」と記す）、５０ＫｅＶ、３×１０１３／ｃｍ２でイオン注入し、低濃度の不純物層２８を形成する。
【０００６】
図２８（ｄ）及び（ｄ’）に示したように、得られた半導体基板２１を、窒素雰囲気中で、９００℃、１０分間熱処理を行うことにより、不純物が活性化された不純物層２８ａ及び２９ａを形成する。
【０００７】
図２８（ｅ）及び（ｅ’）に示したように、半導体基板２１上全面に、ＣＶＤ（化学気相成長）法により膜厚２００〜３００ｎｍ程度のシリコン酸化膜を形成し、ポリシリコン膜２３が露出するまで反応性イオンエッチングによりシリコン酸化膜をエッチバックして、フローティングゲート間のスペースに埋め込み絶縁膜３０を形成する。この際、ポリシリコン膜２３の側壁が一部露出する程度に埋め込み絶縁膜３０を配置させる。
【０００８】
次に、図２９（ｆ）及び（ｆ’）に示したように、ゲートカップリング比を上げるために、半導体基板２１上全面に、燐が不純物としてドープされたポリシリコン膜を１００ｎｍ程度堆積し、このポリシリコン膜を反応性イオンエッチングによりエッチバックすることにより、フローティングゲートの突起部となるポリシリコン膜３１を形成する。
【０００９】
続いて、図２９（ｇ）及び（ｇ’）に示したように、熱酸化法により得られた半導体基板２１上に、６ｎｍのシリコン酸化膜、ＣＶＤ法による８ｎｍのシリコン窒化膜、６ｎｍのシリコン酸化膜を順次堆積することにより、フローティングゲートとコントロールゲートとの間の誘電膜となるＯＮＯ膜３２を形成し、さらに、その上に、燐が不純物としてドープされたポリシリコン膜を１００ｎｍ、タングステンシリサイド膜を１００ｎｍを順次堆積することにより、膜厚２００ｎｍのポリサイド膜を形成する。その上に、レジストを塗布し、フォトリソグラフィ技術によりパターニングしてレジストパターンＲ３（図２７（ｂ）参照）を形成する。続いて、レジストパターンＲ３をマスクとして用いて、反応性イオンエッチングにより、ポリサイド膜、ＯＮＯ膜３２、ポリシリコン膜３１及びポリシリコン膜２３を順次エッチングして、コントロールゲート１３及びフローティングゲート２３ａ、３１ａを形成する。
【００１０】
レジストＲ３を除去した後、コントロールゲート３３をマスクとして用いて、例えば、硼素を０°、１０〜４０ＫｅＶ、５×１０１２〜５×１０１３／ｃｍ２でイオン注入し、メモリ素子分離用の不純物層３４を形成する。。
その後、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
上記のように、カップリング比Ｃ２／Ｃ１を増大させたソース／ドレイン非対称の半導体記憶装置の等価回路図を図３０に示す。
【００１１】
図３０において、Ｔｒ．００〜Ｔｒ．３２はフローテイングゲートを有するメモリセルであり、ＷＬ０〜３はメモリセルのコントロールゲートと接続されたワード線、ＢＬ０〜３はメモリセルのドレイン／ソース共通拡散配線層と接続されたビット線である。ワード線ＷＬ０はＴｒ．００、Ｔｒ．０１、Ｔｒ．０２のコントロールゲートと、ワード線ＷＬ１はＴｒ．１０、Ｔｒ．１１、Ｔｒ．１２のコントロールゲートと（以下省略）それぞれ接続されている。また、ビット線ＢＬ１はＴｒ．０１、Ｔｒ．１１、Ｔｒ．２１、Ｔｒ．３１のドレイン又はＴｒ．００、Ｔｒ．１０、Ｔｒ．２０、Ｔｒ．３０のソースとに接続されており、ビット線ＢＬ２はＴｒ．０２、Ｔｒ．１２、Ｔｒ．２２、Ｔｒ．３２のドレイン又はＴｒ．０１、Ｔｒ．１１、Ｔｒ．２１、Ｔｒ．３１のソースとに接続されている。
【００１２】
また、図３０におけるＴｒ．１１を選択した時の読み出し、書き込み及び消去の動作電圧を表１に示す。さらに、図３１はＴｒ．１１を選択して読み出す状態、図３２はＴｒ．１１を選択して書き込む状態、図３３はＴｒ．１１を含むワード線ＷＬ１に接続されたＴｒ．１０ 、Ｔｒ．１２を消去する状態を示す。
【００１３】
【表１】
メモリセルの書き込みの定義をＶｔｈ＜２Ｖ、消去の定義をＶｔｈ＞４Ｖとする。
読み出し時においては、図３１及び表１に示したように、コントロールゲートに３Ｖ印加し、基板とドレインとを接地し、ソースに１Ｖ印加することで電流ｉが流れ、メモリセルの情報を読み出すことができる。
【００１５】
書き込み時においては、図３２及び表１に示したように、Ｔｒ．１１の書き込みには、コントロールゲートに−１２Ｖ印加し、基板を接地し、ドレインに４Ｖ印加することでドレインとフローティングゲートのオーバーラップ領域の薄い酸化膜に流れるＦＮトンネル電流を用いて、フローティングゲートから電子を引き抜くことにより行うことができる。このとき、正の電圧が印加されたドレインと共通のＴｒ．１０のソースにも４Ｖの電圧が印加されるが、不純物濃度が薄いために基板側に空乏層が広がり、実際にソースとフローティングゲートのオーバーラップ領域の薄い酸化膜に加わる電界はＦＮトンネル電流が発生するのには不充分となり、その結果、選択的にドレイン側（高濃度不純物層側）とオーバーラップしているフローティングゲートを有するメモリセルにのみ書き込みが行われる。
【００１６】
消去時においては、図３３及び表１に示したように、Ｔｒ．１１の消去には、コントロールゲートに１２Ｖ印加し、ソース／ドレイン及び基板に−８Ｖ印加することで、チャネル全体に流れるＦＮトンネル電流を用いてフローティングゲートへ電子を注入することにより行うことができる。この際、Ｔｒ．１１とワード線ＷＬ１を介して接続されたＴｒ．１０、Ｔｒ．１２のコントロールゲートとソース／ドレイン／基板との間の印加電圧状態は同じで、選択されたワードラインに接続されたメモリセルは同時に消去される。
【００１７】
【発明が解決しようとする課題】
図２９（ｇ）及び（ｇ’）に示したように、フローティングゲート２３ａ、３１ａとなるポリシリコン膜２３、３１及びコントロールゲート１３となるポリサイド膜をパターニングする際、ポリサイド膜、ＯＮＯ膜１２及びポリシリコン膜３１をエッチング除去した時点で、埋め込み絶縁膜３０が露出するため、埋め込み絶縁膜３０がエッチング保護膜としての機能も果たす。また、この埋め込み絶縁膜３０表面には、ポリシリコンのエッチングに対して高選択比を保つ反応生成物３５が生成され、この反応生成物３５が、埋め込み絶縁膜３０の表面を保護することとなる。
【００１８】
このような状態で、ポリシリコン膜２３のエッチングがさらに進行すると、図３４（ａ）に示したように、埋め込み絶縁膜３０の側部である垂直面にポリシリコン膜２３の一部２３ｂが、埋め込み絶縁膜３０の高さよりもやや低いフェンス状に残存する。これは、図３４（ｂ）に示したように、埋め込み絶縁膜３０の表面に生成される反応生成物３５の張り出し又は埋め込み絶縁膜３０側部のポリシリコンの反応生成物３５による被膜によって、埋め込み絶縁膜３０の側部のポリシリコン膜２３ｂのエッチングの進行が、局所的に鈍化するためである。
【００１９】
このように、ポリシリコン膜２３ｂの埋め込み絶縁膜３０側部における残存により、コントロールゲートのパターニング時に分離されるはずのフローティングゲートが短絡することとなり、半導体記憶装置の不良を招く。
上記のような、埋め込み絶縁膜３０との選択比が高いポリシリコンエッチング条件をポリシリコン膜２３の加工に用いる場合、フェンス状のポリシリコン膜２３ｂが残らない条件は、埋め込み絶縁膜３０の高さが５０ｎｍ程度以下である。
【００２０】
一方、埋め込み絶縁膜３０との選択比の低いポリシリコンエッチング条件をポリシリコン膜２３の加工に用いる場合、埋め込み絶縁膜３０の表面に生成される反応生成物が抑制される。したがって、ポリシリコンエッチング中に埋め込み絶縁膜が膜減りし、埋め込み絶縁膜３０の垂直部の高さが小さくなる。この高さが５０ｎｍ以下になった場合に限り、フェンス状の導電膜が残存しなくなる。
【００２１】
しかし、上述の選択比の低いポリシリコンエッチング条件を用いると、導電膜のエッチングを完了した時点で、埋め込み絶縁膜３０の高さを５０ｎｍ以下に制御することは困難である。つまり、埋め込み絶縁膜３０を成膜した際のプロセスのばらつきと、埋め込み絶縁膜３０にエッチバックした際のプロセスのばらつきとを考慮し、さらに導電膜のエッチングの際の膜べりのばらつきを考慮して、総合的に埋め込み絶縁膜３０の膜厚を制御することは非常に困難である。
【００２２】
また、後工程で形成されるコントロールゲート３３等の上層膜の形成等を含むプロセスのばらつきを考慮した場合、これらプロセスのばらつきを下層膜である埋め込み絶縁膜３０等で吸収するためには、埋め込み絶縁膜３０との選択比が高い導電膜を使用することが必須となる。
このように、絶縁膜との選択比が高い導電膜を使用することが必要となる一方で、導電膜の側部で接する絶縁膜を薄膜化することも必要となる。
【００２３】
さらに、コントロールゲート３３を形成する際のパターニングにおいては、コントロールゲート用の導電膜、ＯＮＯ膜３２及びフローティングゲート用の導電膜のエッチングが必要になるため、ＯＮＯ膜３２のエッチング量に相当する膜厚を考慮した厚膜のエッチング保護膜を要する。つまり、エッチング保護膜として機能するフローティングゲート用の導電膜の間に埋め込まれる埋め込み絶縁膜３０を、ＯＮＯ膜３２の垂直被覆部の高さとＯＮＯ膜３２自身の膜厚の合計膜厚より厚くする必要がある。
しかし、すでに述べたように、埋め込み絶縁膜３０の薄膜化と、このような厚膜化とは両立せず、コントロールゲート３３の加工を困難にする。
【００２４】
また、カップリング比の増大を目的としたフローティングゲートの突起部となる導電膜をエッチバック法により加工する際、フローティングゲート間のスペース幅が突起部となる導電膜の膜厚の約３倍以上なければ、突起部となる導電膜がスペースに埋め込まれてしまい、エッチバックではサイドウォールスペーサ状に加工できない。よって、このようなスペースの確保のために、半導体記憶装置を微細化することは困難となる。
【００２５】
本発明は上記課題に鑑みなされたものであり、フローティングゲート及びコントロールゲートを有する半導体記憶装置において、コントロールゲート加工時に用いるエッチング保護膜を、下層フローティングゲートに対して自己整合的に形成し、さらに上層フローティングゲートをエッチング保護膜に対して自己整合的に形成することにより、メモリセルの微細化を図るとともに、コントロールゲートの加工を容易にすることができる半導体記憶装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明によれば、（ａ）半導体基板上にトンネル酸化膜、下層フローティングゲートとなる第１導電膜、第１絶縁膜及び第２絶縁膜を順次形成し、これら第２絶縁膜、第１絶縁膜、第１導電膜及びトンネル酸化膜を、順次、所定の形状にパターニングし、
（ｂ）得られた半導体基板上全面に第３絶縁膜を形成して、前記パターニングされた第１導電膜間に第３絶縁膜を埋め込み、
（ｃ）該第３絶縁膜を前記第２絶縁膜が露出するまで後退させ、
（ｄ）前記第２絶縁膜を除去し、
（ｅ）前記第１絶縁膜を完全に除去するが、前記第３絶縁膜は完全に除去されず、第１絶縁膜近傍の角部からラウンドエッチされるように、前記第３絶縁膜を後退させながら前記第１絶縁膜を除去し、
（ｆ）前記第１導電膜及び第３絶縁膜上に、上層フローティングゲートとなる第２導電膜を形成し、
（ｇ）前記第２導電膜を第３絶縁膜が露出するまで平坦化し、
（ｈ）前記第２導電膜及び第３絶縁膜上に層間容量膜及びコントロールゲートとなる第３導電膜を形成し、これら第３導電膜、層間容量膜、第２導電膜、第１導電膜をパターニングして、
【００２７】
半導体基板上にトンネル酸化膜を介してフローティングゲート、層間容量膜及びコントロールゲートを順次形成してなる半導体記憶装置の製造方法が提供される。
【００２９】
【発明の実施の形態】
本発明の半導体記憶装置の製造方法における工程（ａ）においては、まず、半導体基板上にトンネル酸化膜、下層フローティングゲートとなる第１導電膜、第１絶縁膜及び第２絶縁膜を順次形成し、これらの膜を、順次、所望の形状にパターニングする。
【００３０】
ここで使用される半導体基板は、通常半導体記憶装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコンが好ましい。
トンネル酸化膜は、公知の方法、例えば、シリコン酸化膜を熱酸化法等によって、膜厚７〜１５ｎｍ程度で形成することができる。
【００３１】
第１導電膜は、通常フローティングゲートに使用される導電膜であれば、特に限定されるものではなく、例えば、ポリシリコン；銅、アルミニウム等の金属；タングステン、タンタル、チタン等の高融点金属；高融点金属とのシリサイド；ポリサイド等が挙げられるが、中でもポリシリコンが好ましい。第１導電膜は、スパッタ法、蒸着法、ＣＶＤ法等で、膜厚５０〜１５０ｎｍ程度で形成することができる。
【００３２】
第１絶縁膜は、例えば、シリコン酸化膜、シリコン窒化膜等の比較的エッチングレートの大きな膜を、ＣＶＤ法等によって、膜厚５０〜１５０ｎｍ程度で形成することができる。また、第２絶縁膜は、例えば、シリコン酸化膜等を、ＣＶＤ法等によって、膜厚３００〜８００ｎｍ程度で形成することができる。なお、第１及び第２絶縁膜は、後工程において形成される他の膜とのエッチングレート等を考慮して、その材料、膜質及び成膜方法等を適宜選択することができる。
【００３３】
これら第２絶縁膜、第１絶縁膜、第１導電膜及びトンネル酸化膜のパターニングは、公知のフォトリソグラフィ及びエッチング工程により、所望の形状のレジストマスクを形成し、このレジストマスクを用いて行うことができる。また、パターニングの際、第１絶縁膜と第２絶縁膜とをテーパ状にパターニングしてもよい。ここでのテーパ角度は、後工程である工程（ｅ）における、いわゆるラウンドエッチの円弧の傾斜角度又は円率に影響を与えるものであるため、これら角度等を考慮して適宜選択することができる。例えば、６０〜９０°程度が挙げられる。テーパ状にパターニングする方法は、公知の方法、例えば、エッチングを２ステップで行い、それぞれのエッチング中に、パターン側壁に発生する反応生成物をコントロールする方法等が挙げられる。
【００３４】
なお、工程（ｂ）の前に、さらに、パターニングされた第１導電膜の側壁に、第１絶縁膜とエッチングレートがほぼ等しいサイドウォール絶縁膜、熱酸化膜又は熱酸化膜とサイドウォール絶縁膜との双方を形成してもよい。なお、サイドウォール絶縁膜は、第１導電膜の側壁のみならず、第１及び第２絶縁膜の側壁に配置していてもよい。サイドウォール絶縁膜としては、例えば、第１絶縁膜と同様の方法で形成した同様の材料の膜が挙げられる。また、成膜時には第１絶縁膜よりもエッチングレートは大きいが、熱処理等による緻密化によって第１絶縁膜とエッチングレートをほぼ同じとする膜でもよい。サイドウォール絶縁膜の形成方法は、公知の方法、例えば、所定の膜厚の絶縁膜を得られた半導体基板上全面に堆積し、エッチバックすることにより形成することができる。
【００３５】
また、熱酸化膜は、第１導電膜が形成された半導体基板を、例えば、酸素雰囲気下又は空気中で、８００〜１０００℃程度の温度範囲で、１〜１００分間程度の熱処理することにより形成することができる。熱酸化膜の膜厚は、例えば２〜５０ｎｍ程度が挙げられる。なお、熱酸化によって、第１導電膜側壁のみならず、露出している半導体基板表面においても熱酸化膜が形成されることとなるため、熱処理が終わった後に、半導体基板表面の熱酸化膜は、例えば、ドライエッチングにより除去することが好ましい。
【００３６】
さらに、熱酸化により熱酸化膜を形成した後、絶縁膜を堆積し、これら絶縁膜及び熱酸化膜を順次エッチバックすることにより、パターニングされた第１導電膜の側壁及び第１導電膜の外周部の半導体基板上に熱酸化膜を、さらに熱酸化膜上と第２及び第３絶縁膜の側壁とにサイドウォール絶縁膜を形成してもよい。
【００３７】
工程（ｂ）において、得られた半導体基板上全面に第３絶縁膜を形成する。第３絶縁膜としては、希ＨＦを用いた等方エッチングにより、第１絶縁膜と第３絶縁膜とのエッチングレートがほぼ同じとなるような絶縁膜が挙げられる。例えば、第１絶縁膜として、ＣＶＤシリコン酸化膜を形成した場合には、第３絶縁膜としては、ＣＶＤシリコン酸化膜、プラズマＣＶＤ法によるシリコン酸化膜、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によるシリコン酸化膜等が挙げられる。第３絶縁膜の膜厚は、４００〜６００ｎｍ程度が挙げられる。
【００３８】
工程（ｃ）において、第３絶縁膜を第２絶縁膜が露出するまで後退させる。ここでの後退させる方法は、第２及び第３絶縁膜の材料、膜質等により、適宜選択することができる。例えば、ふっ酸、熱リン酸、硝酸、硫酸等を用いたウェットエッチング、ＲＩＥ法等のドライエッチング、ＣＭＰ（化学的機械的研磨）法等種々の方法が挙げられる。第２絶縁膜としてシリコン窒化膜、第３絶縁膜としてＨＤＰ−ＣＶＤシリコン酸化膜を用いた場合には、ふっ酸を用いたウェットエッチング、ＣＭＰ法等が好ましい。
【００３９】
工程（ｄ）において、第２絶縁膜を除去する。ここでの除去は、工程（ｃ）における後退させる方法と同様の方法が挙げられるが、第３絶縁膜に比べて第２絶縁膜を選択的にエッチングすることができる方法が好ましい。第２絶縁膜としてシリコン窒化膜、第３絶縁膜としてＨＤＰ−ＣＶＤシリコン酸化膜を用いた場合には、熱リン酸を用いたウェットエッチングが好ましい。
【００４０】
工程（ｅ）において、第３絶縁膜を後退させながら第１絶縁膜を除去する。つまり、ここでの除去は、第１絶縁膜を完全に除去するが、第３絶縁膜は完全に除去されず、第１絶縁膜近傍の角部から、いわゆるラウンドエッチされるように除去することが好ましい。具体的な除去方法は、工程（ｃ）における後退させる方法と同様の方法が挙げられるが、第３絶縁膜のエッチングレートが第１絶縁膜のエッチングレートよりも小さいか、ほぼ同じにエッチングすることができる方法を選択することが好ましい。例えば、ふっ酸を用いたウェットエッチングが好ましい。なお、第１及び第３絶縁膜のエッチングレートの差は、第３絶縁膜のラウンドエッチの傾斜角度に影響を与える。つまり、第３絶縁膜のエッチングレートが第１絶縁膜のエッチングレートとほぼ同じ場合には、第３絶縁膜のエッチングレートが小さい場合に比較して、第３絶縁膜のラウンドエッチの傾斜角度が緩やかになり、その後工程であるコントロールゲートの加工、特に傾斜部での加工が容易となる。
【００４１】
また、先の工程において、パターニングされた第１導電膜の側壁に第１絶縁膜とエッチングレートがほぼ等しいサイドウォール絶縁膜、熱酸化膜又は熱酸化膜とサイドウォール絶縁膜との双方が形成されている場合には、ここでの第３絶縁膜のラウンドエッチの傾斜角度がこれらサイドウォール絶縁膜や熱酸化膜のエッチングレートに応じて緩やか又は急峻となるように調整することができる。特に、熱酸化膜を形成したり、サイドウォール絶縁膜を形成した後に熱処理をする場合には、第２絶縁膜やサイドウォール絶縁膜を、この熱処理によって緻密化して、エッチングレートを低下させることができるため、この工程における第３絶縁膜のラウンドエッチの傾斜角度を容易に調整することができる。
【００４２】
工程（ｆ）において、第１導電膜及び第３絶縁膜上に、上層フローティングゲートとなる第２導電膜を形成する。ここでの第２導電膜は、第１導電膜と同様の方法で形成した、同様の材料の膜を挙げることができる。なかでも、ポリシリコンが好ましい。なお、第１導電膜と第２導電膜は必ずしも同一の膜である必要はないが、同一の膜で形成することが好ましい。第２導電膜の膜厚は、第１導電膜の膜厚、残存する第３絶縁膜の膜厚等により、適宜調整することができるが、残存する第３絶縁膜の膜厚より若干厚膜に、具体的には１００〜２００ｎｍ程度の膜厚で形成することが好ましい。
【００４３】
工程（ｇ）において、第２導電膜を第３絶縁膜が露出するまで平坦化する。ここでの平坦化は、工程（ｃ）における後退させる方法と同様の方法が挙げられるが、なかでも、ＣＭＰ法が好ましい。これにより、第２導電膜及び第３絶縁膜の表面を平坦化することができる。なお、この工程の後、さらに、第２導電膜の側壁の一部が露出するように、第３絶縁膜を若干除去する工程を追加してもよい。この際の第３絶縁膜の除去は、第３絶縁膜を選択的に除去できる方法を選択することが好ましく、除去する第３絶縁膜の膜厚は、１０〜５０ｎｍ程度が挙げられる。
【００４４】
工程（ｈ）において、第２導電膜及び第３絶縁膜上に層間容量膜及びコントロールゲートとなる第３導電膜を形成する。層間容量膜としては、例えば、シリコン酸化膜、シリコン窒化膜、これらの積層膜等を、上述した方法と同様の方法で形成することができる。層間容量膜の膜厚は、１０〜２０ｎｍ程度が挙げられる。第３導電膜は、第１導電膜と同様の方法で形成した、同様の材料の膜を挙げることができる。なお、第１導電膜と第３導電膜は同一の膜又は異なる膜のいずれでもよい。なかでも、高融点金属のポリサイド膜が好ましい。第３導電膜の膜厚は、特に限定されるものではなく、例えば、１００〜３００ｎｍ程度が挙げられる。
これら第３導電膜、層間容量膜、第２導電膜、第１導電膜を順次パターニングする。パターニングは、工程（ａ）と同様に行うことができる。
【００４５】
これらの工程により、工程（ａ）で予備的にパターニングされた第１導電膜を下層フローティングゲートとして、工程（ｇ）で第３絶縁膜の間に埋め込まれて表面が平坦化された第２導電膜を上層フローティングゲートとして形成することができるとともに、上層フローティングゲート上に形成された第３導電膜を、複数のフローティングゲート上に一体的形状のコントロールゲートとして、さらに層間容量膜を第３導電膜と同じ形状に形成することができる。
【００４６】
なお、本発明の半導体記憶装置の製造方法においては、所望の工程前、中、後に、低濃度及び／又は高濃度不純物層を形成するためのイオン注入を行うことが好ましい。この場合のイオン注入は、不純物層がフローティングゲートの両側で対称に形成されるように行ってもよいし、非対称に形成されるように行ってもよい。また、イオン注入は、不純物層の形成位置、不純物濃度、イオン注入方法等に応じて、基板に対して垂直な方向から又は所定角度傾斜させて行ってもよい。
【００４７】
本発明の半導体記憶装置の製造方法により得られた半導体記憶装置は、実質的には、従来例で述べた動作と同様に動作させることができる。
以下に、本発明の半導体記憶装置の製造方法及び半導体記憶装置の実施の形態を図面に基づいて説明する。
【００４８】
実施の形態１
この実施の形態で形成する半導体記憶装置は、図１（ａ）に示すように、下層フローティングゲートとその上に積層された上層フローティングゲートとからなるフローティングゲートと、フローティングゲート上に形成されたコントロールゲートとを有する。
【００４９】
以下に、このような半導体記憶装置の製造方法を説明する。なお、図２（ａ）〜図４（ｊ）は図１（ａ）におけるＸ−Ｘ’線断面図であり、図２（ａ’）〜図４（ｊ’）は図１（ａ）におけるＹ−Ｙ’線断面図を示す。
まず、図２（ａ）及び（ａ’）に示したように、Ｐ型半導体基板１の活性領域上に、熱酸化法により、膜厚１０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜２、その上に膜厚５０ｎｍで、下層フローティングゲートの材料となる燐が不純物としてドープされたポリシリコン膜（以下「燐ドープポリシリコン膜」と称する）３、膜厚５０ｎｍ〜１５０ｎｍ程度のＣＶＤ法によるシリコン酸化膜４、膜厚２００ｎｍ程度のシリコン窒化膜５を順次堆積する。その後、シリコン窒化膜５上に、図１（ｂ）に示すように、フォトリソグラフィ技術によりパターニングされたレジストＲ１を形成する。このレジストＲ１をマスクとして用いて、反応性イオンエッチングによりシリコン窒化膜５、シリコン酸化膜４、ポリシリコン膜３、トンネル酸化膜２を順次エッチングして下層フローティングゲートの加工を行う。
【００５０】
次に、レジストＲ１を除去した後、図２（ｂ）及び（ｂ’）に示したように、フローティングゲートをマスクとして用いて、例えば、砒素を０°から、５〜４０ＫｅＶ、５×１０１２〜５×１０１３／ｃｍ２のドーズでイオン注入し、さらに図２（ｃ）及び（ｃ’）に示したように、例えば、砒素を−７〜−２５°から、５〜４０ＫｅＶ、１×１０１５〜１×１０１６／ｃｍ２のドーズでイオン注入して不純物層８、９を形成し、熱処理によって不純物を活性化する。
続いて、図２（ｄ）及び（ｄ’）に示したように、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜１０を膜厚４００ｎｍ〜６００ｎｍ程度堆積する。
【００５１】
次いで、図３（ｅ）及び（ｅ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面をエッチングし、パターニングされたシリコン窒化膜５の上面を完全に露出させる。なお、シリコン窒化膜５直上であって、シリコン酸化膜１０の表面には、ＨＤＰ−ＣＶＤ法による酸化膜に特有の突起が形成されているが、この際のエッチングでは、この突起を除去しながら行われる。
【００５２】
その後、図３（ｆ）及び（ｆ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図３（ｇ）及び（ｇ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。このようにして、下層フローティングゲート間のスペースに、埋め込み絶縁膜１０ｂの埋め込みを行った。
【００５３】
次に、図３（ｈ）及び（ｈ’）に示したように、ゲートカップリング比を上げるために、燐が不純物としてドープされたポリシリコン膜１１を膜厚１００ｎｍで堆積し、図４（ｉ）及び（ｉ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートの加工を行う。
【００５４】
その後、上層フローティングゲート表面に、熱酸化法により６ｎｍのシリコン酸化膜を、ＣＶＤ法により８ｎｍのシリコン窒化膜を、さらに６ｎｍのシリコン酸化膜を順次堆積してＯＮＯ膜１２を形成し、その上に、例えば、燐ドープポリシリコン膜を１００ｎｍ、タングステンシリサイド膜を１００ｎｍ順次堆積し、コントロールゲートの材料となるポリサイド膜１３ａを膜厚２００ｎｍで堆積する。次に、フォトリソグラフィ技術により、図１（ｂ）に示すようなレジストＲ３を形成し、このレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲートとなるポリサイド膜１３、ＯＮＯ膜１２、ポリシリコン膜１１ａ、ポリシリコン膜３を順次エッチングして、コントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成する。続いて、レジストＲ３を除去し、コントロールゲート１３ａをマスクとして用いて、例えば、硼素を０°、１０〜４０ＫｅＶ、５×１０１２〜５×１０１３／ｃｍ２でイオン注入し、メモリ素子分離用の不純物層１４を形成する。
その後、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【００５５】
上記のような半導体記憶装置の製造方法によれば、▲１▼下層フローティングゲート３ａとなるポリシリコン膜３の膜厚を５０ｎｍ程度にしておくことで、後工程において、ポリシリコン膜３上のシリコン酸化膜４を除去しながら、ＨＤＰ−ＣＶＤ酸化による埋め込み絶縁膜１０ａを等方的にラウンドエッチすることによって、シリコン酸化膜４を除去した時点で、下層フローティングゲート側壁には、フローティングゲートと同じ又はそれ以下の膜厚の埋め込み絶縁膜が残存することとなる。このように、埋め込み絶縁膜１０ａの下層フローティングゲート側壁近傍の膜厚のばらつきは、シリコン酸化膜４の成膜及び除去時のエッチングばらつきによって決まり、埋め込み絶縁膜１０の成膜ばらつきと独立して考えられる。したがって、シリコン酸化膜４の薄膜化することにより、このばらつきを抑えることができ、下層フローティングゲート側壁近傍の埋め込み絶縁膜１０ａを所望の膜厚になるように制御よく形成することができる。
【００５６】
また、▲２▼埋め込み絶縁膜１０ａがラウンドエッチされ、この埋め込み絶縁膜１０ａが、円弧状で上に凸の傾斜を備えた形状に加工されることにより、コントロールゲート加工時において、上層フローティングゲートとなるポリシリコン膜のエッチ残りが発生しにくくなる。
【００５７】
さらに、▲３▼シリコン酸化膜４と埋め込み絶縁膜１０ａとのエッチングレートの比は、埋め込み絶縁膜１０ａのラウンドエッチの円弧部の傾斜角度に作用するため、シリコン酸化膜４と埋め込み絶縁膜１０ａとのエッチレートの比をシリコン酸化膜４／埋め込み絶縁膜１０ａ＞１に制御することにより、埋め込み絶縁膜のラウンドエッチの幅をシリコン酸化膜の膜厚以下とすることができ、これにより、後工程で形成される上層フローティングゲートの幅を微細化することが可能となる。
【００５８】
また、▲４▼シリコン酸化膜４と埋め込み絶縁膜１０ａとの膜厚を任意に設定することで、上層フローティングゲートの円弧垂直部の高さを５０ｎｍ程度以下とすることができるため、コントロールゲートをパターニングする際に同時にパターニングされる上層フローティングゲート材料のエッチ残りを防止することができる。
【００５９】
さらに、▲５▼下層フローティングゲートに対して自己整合的に埋め込み絶縁膜を形成することができ、さらに、この埋め込み絶縁膜に対して自己整合的に上層フローティングゲートを形成することができるため、フローティングゲートの微細化を図ることができるとともに、フローティングゲート下面のゲート幅とフローティングゲート上面のゲート幅とのばらつきを抑えることができ、ひいては、カップリング比のばらつきを抑えることができる。
【００６０】
また、▲６▼上層フローティングゲートの表面が平坦化されるため、その上に形成される層間容量膜の薄膜化が可能となり、層間容量膜を介したカップリング比が向上し、書き込み速度が向上するとともに、コントロールゲートとなる導電膜を平坦に堆積することができるため、コントロールゲート加工時のオーバーエッチ量を少なくさせ、製造コストの低減等を図ることができる。
【００６１】
実施の形態２
実施の形態１と同様の工程により、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５、不純物層８ａ、９ａを形成し、さらに、ＨＤＰ−ＣＶＤ法により、シリコン酸化膜４とウェットエッチレートがほぼ等しいシリコン酸化膜１０を形成し、ウエットエッチバック法（希釈弗酸）によってシリコン窒化膜５の上面を露出させる。続いて、図５（ａ）に示したように、シリコン窒化膜５を熱リン酸にて除去する。
さらに、図５（ｂ）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。
その後、実施の形態１と同様の工程により、半導体記憶装置を完成する。
【００６２】
上記のような半導体記憶装置の製造方法によれば、▲１▼シリコン酸化膜４と埋め込み絶縁膜１０ａとのエッチングレートがほぼ等しくすることにより、埋め込み絶縁膜１０ａのラウンドエッチの幅をより広くすることができる。これにより、円弧状で上に凸の傾斜を緩やかにし、傾斜部でのコントロールゲートの加工を容易とすることができる。また、フローティングゲート上面の面積を増大させて、層間容量膜を介したカップリング比を向上させ、ひいては、書き込み速度を向上させることができる。
【００６３】
実施の形態３
まず、実施の形態１と同様に、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５を順次形成し、下層フローティングゲートの加工を行う。次に、図６（ａ）及び（ａ’）に示したように、ＣＶＤ法によりシリコン酸化膜を膜厚２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオンエッチングによりシリコン酸化膜をエッチバックして、下層フローティングゲート側壁にサイドウォール絶縁膜７ａを形成する。
【００６４】
続いて、図６（ｂ）及び（ｂ’）に示したように、下層フローティングゲート及びサイドウォール絶縁膜７ａをマスクとして用いて、図２（ｂ）と同様にイオン注入して不純物層８を形成し、図６（ｃ）及び（ｃ’）に示したように、熱処理によって不純物を活性化し、サイドウォール絶縁膜７ａの下方にまで延びる不純物層８ａを形成する。
次いで、図６（ｄ）及び（ｄ’）に示したように、図２（ｃ）と同様にイオン注入し、熱処理を行って、不純物層９を形成する。
【００６５】
次に、図７（ｅ）及び（ｅ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図７（ｆ）及び（ｆ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出する。ただし、この際、シリコン酸化膜１０は、サイドウォール絶縁膜７ａが露出しない程度に除去することが必要である。
【００６６】
その後、図７（ｇ）及び（ｇ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図７（ｈ）及び（ｈ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａ及びサイドウォール絶縁膜７ａのラウンドエッチを行う。このようにして、下層フローティングゲート間のスペースに埋め込み絶縁膜１０ｂ及びサイドウォール絶縁膜７ｂの埋め込みを行う。
【００６７】
次いで、図８（ｉ）及び（ｉ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を膜厚１００ｎｍで堆積し、図８（ｊ）及び（ｊ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートの加工を行う。
【００６８】
その後、図８（ｋ）及び（ｋ’）に示したように、実施の形態１と同様に、ＯＮＯ膜１２、ポリサイド膜１３を形成し、順次エッチングして、コントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。
続いて、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【００６９】
上記のような半導体記憶装置の製造方法によれば、さらに、▲１▼サイドウォール絶縁膜７ａの幅を制御することにより、容易に埋め込み絶縁膜１０ａのラウンドエッチの幅を制御することが可能となる。特に、シリコン酸化膜４の膜厚よりもサイドウォール絶縁膜７ａの幅を大きくした場合には、シリコン酸化膜４と埋め込み絶縁膜１０ａとのエッチングレート比には関係なく、埋め込み絶縁膜１０ａの円弧の幅が等方エッチ量で決まるため、ラウンドエッチの幅の制御性に優れている。
また、▲２▼サイドウォール絶縁膜７ａを通して不純物を注入して不純物層を形成するため、サイドウォール絶縁膜７ａの幅を制御することにより、不純物層が下層フローティングゲート３ａとオーバーラップする幅の最適化を行うことができるため、フローティングゲートの微細化を容易に実現することができる。
【００７０】
実施の形態４
まず、図９（ａ）及び（ａ’）に示したように、実施の形態１と同様に、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５を順次形成し、下層フローティングゲートの加工を行う。
【００７１】
次いで、図９（ｂ）及び（ｂ’）に示したように、Ｐ型半導体基板１の露出した部分及びポリシリコン膜３の側壁を熱酸化して、膜厚が２〜５０ｎｍ程度の熱酸化膜６を形成する。なお、この熱酸化により、シリコン酸化膜４は、緻密化されてウエットエッチのレートが低いシリコン酸化膜４ａとなる。
【００７２】
その後、図９（ｃ）及び（ｃ’）に示したように、Ｐ型半導体基板１上のシリコン酸化膜６をドライエッチにより除去し、下層フローティングゲート側壁にのみシリコン酸化膜６ａを残存させる。この下層フローティングゲート及びをシリコン酸化膜６ａをマスクとして用いて、図２（ｂ）と同様にイオン注入することにより、不純物層８を形成する。
続いて、図９（ｄ）及び（ｄ’）に示したように、図２（ｃ）と同様にイオン注入することにより、不純物層９を形成する。この後、熱処理によって不純物層８、９を活性化する。
【００７３】
次いで、図１０（ｅ）及び（ｅ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となる埋め込み絶縁膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図１０（ｆ）及び（ｆ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出する。
【００７４】
その後、図１０（ｇ）及び（ｇ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図１０（ｈ）及び（ｈ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。このようにして、下層フローティングゲート間のスペースに埋め込み絶縁膜１０ｂの埋め込みを行う。
【００７５】
続いて、図１１（ｉ）及び（ｉ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を１００ｎｍ堆積し、図１１（ｊ）及び（ｊ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまで、ポリシリコン膜１１を研磨することにより、上層フローティングゲートとなるポリシリコン膜１１ａに加工する。
【００７６】
その後、図１１（ｋ）及び（ｋ’）に示したように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、フォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲート１３ａを形成するとともに、下層フローティングゲート３ａ及び上層フローティングゲート１１ｂからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。
次いで、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【００７７】
上記のような半導体記憶装置の製造方法によれば、▲１▼ポリシリコン膜３の側壁を熱酸化することにより、シリコン酸化膜４の膜質を緻密化し、このシリコン酸化膜４のエッチングレートを、後工程で堆積する埋め込み絶縁膜１０のエッチングレートと同程度とすることができ、埋め込み絶縁膜１０ａのラウンドエッチの幅をより広くすることができる。これにより、円弧状で上に凸の傾斜を緩やかにし、傾斜部でのコントロールゲートの加工を容易とすることができる。また、フローティングゲート上面の面積を増大させて、層間容量膜を介したカップリング比を向上させ、ひいては、書き込み速度を向上させることができる。
【００７８】
実施の形態５
まず、図１２（ａ）及び（ａ’）に示したように、実施の形態１と同様に、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５を順次形成し、下層フローティングゲートの加工を行う。
【００７９】
次いで、図１２（ｂ）及び（ｂ’）に示したように、Ｐ型半導体基板１の露出した部分及びポリシリコン膜３の側壁を熱酸化して、膜厚が２〜５０ｎｍ程度の熱酸化膜６を形成する。なお、この熱酸化により、シリコン酸化膜４は、緻密化されてウエットエッチのレートが低いシリコン酸化膜４ａとなる。
【００８０】
その後、図１２（ｃ）及び（ｃ’）に示したように、ＣＶＤ法により絶縁膜となるシリコン酸化膜７を２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオンエッチングによりシリコン酸化膜７及び熱酸化膜６をエッチバックして、下層フローティングゲート側壁にサイドウォール絶縁膜７ａ、６ａを形成する。続いて、下層フローティングゲート及びサイドウォール絶縁膜７ａをマスクとして用いて、例えば、図２（ｂ）と同様にイオン注入することにより、不純物層８を形成する。
【００８１】
次に、図１２（ｄ）及び（ｄ’）に示したように、図２（ｃ）と同様にイオン注入して不純物層９を形成する。この後、熱処理によって不純物層８、９を活性化し、さらに、不純物層８、９を下層フローティングゲート下にまで拡散させる。
続いて、図１３（ｅ）及び（ｅ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図１３（ｆ）及び（ｆ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出する。
【００８２】
その後、図１３（ｇ）及び（ｇ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図１３（ｈ）及び（ｈ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａ及び７ａのラウンドエッチを行う。このようにして、下層フローティングゲート間のスペースに埋め込み絶縁膜１０ｂ及び７ｂの埋め込みを行う。
【００８３】
その後、図１４（ｉ）及び（ｉ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を１００ｎｍ堆積し、図１４（ｊ）及び（ｊ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートとなるポリシリコン膜１１ａに加工する。
【００８４】
続いて、図１４（ｋ）及び（ｋ’）に示したように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、フォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。
次いで、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【００８５】
上記のような半導体記憶装置の製造方法によれば、▲１▼ポリシリコン膜３の側壁を熱酸化することにより、シリコン酸化膜４の膜質を緻密化し、このシリコン酸化膜４のエッチングレートを、後工程で堆積する埋め込み絶縁膜１０のエッチングレートと同程度とすることができ、埋め込み絶縁膜１０ａのラウンドエッチの幅をより広くすることができる。
また、▲２▼サイドウォール絶縁膜と埋め込み絶縁膜１０ａとのエッチングレートの比を、サイドウォール絶縁膜／埋め込み絶縁膜１０ａ＞１に制御することにより、階段状でかつ円弧状の上に凸の埋め込み絶縁膜を形成することができ、傾斜部でのコントロールゲートの加工を容易とすることができる。
【００８６】
実施の形態６
まず、図１５（ａ）及び（ａ’）に示したように、実施の形態５と同様に、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５を順次形成し、下層フローティングゲートの加工を行う。
【００８７】
次いで、図１５（ｂ）及び（ｂ’）に示したように、Ｐ型半導体基板１の露出した部分及びポリシリコン膜３の側壁を熱酸化して、膜厚が２〜５０ｎｍ程度の熱酸化膜６を形成する。なお、この熱酸化により、シリコン酸化膜４は、緻密化されてウエットエッチのレートが低いシリコン酸化膜４ａとなる。続いて、ＣＶＤ法により絶縁膜となるシリコン酸化膜７を２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオンエッチングによりシリコン酸化膜７及びシリコン酸化膜６をエッチバックして、下層フローティングゲート側壁にサイドウォール絶縁膜７ａ、６ａを形成する。
【００８８】
次に、図１５（ｃ）及び（ｃ’）に示したように、下層フローティングゲート及びサイドウォール絶縁膜７ａをマスクとして用いて、図２（ｂ）と同様にイオン注入することにより、不純物層８を形成し、図１５（ｄ）及び（ｄ’）に示したように、熱処理によって、サイドウォール絶縁膜７ａの下にまで広がる不純物層８ａを形成する。この際の熱処理は、サイドウォール絶縁膜７ａを緻密化するのに十分なものとし、シリコン酸化膜４ａと同程度のウエットエッチのレートであるサイドウォール絶縁膜７ｂとする。
【００８９】
続いて、図１６（ｅ）及び（ｅ’）に示したように、例えば、図２（ｃ）と同様にイオン注入し、熱処理することによって不純物層８ａ、９を活性化し、下層フローティングゲート下にまで広がる不純物層９ａを形成する。
次に、図１６（ｆ）及び（ｆ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図１６（ｇ）及び（ｇ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出する。
【００９０】
その後、図１６（ｈ）及び（ｈ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図１７（ｉ）及び（ｉ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａ及び７ａのラウンドエッチを行う。このようにして、下層フローティングゲート間のスペースに埋め込み絶縁膜１０ｂ及び７ｂの埋め込みを行う。
【００９１】
次いで、図１７（ｊ）及び（ｊ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を１００ｎｍ堆積し、図１７（ｋ）及び（ｋ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートとなるポリシリコン膜１１ａに加工する。
【００９２】
続いて、図１７（ｌ）及び（ｌ’）に示したように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、フォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。次いで、コントロールゲート１３ａをマスクとして用いて、メモリ素子分離用の不純物層１４を形成する。
その後、公知の技術により、層間絶縁膜を形成しコンタクトホール、及びメタル配線を形成する。
【００９３】
上記のような半導体記憶装置の製造方法によれば、▲１▼サイドウォール絶縁膜を形成した後熱処理を行うことにより、サイドウォール絶縁膜を緻密化して、
このサイドウォール絶縁膜のエッチングレートを、後工程で堆積する埋め込み絶縁膜１０のエッチングレートと同程度とすることができ、埋め込み絶縁膜１０ａのラウンドエッチの幅をより広くすることができる。これにより、円弧状で上に凸の傾斜を緩やかにし、傾斜部でのコントロールゲートの加工を容易とすることができる。また、フローティングゲート上面の面積を増大させて、層間容量膜を介したカップリング比を向上させ、ひいては、書き込み速度を向上させることができる。
【００９４】
また、▲２▼サイドウォール絶縁膜を通して不純物を注入して不純物層を形成するため、サイドウォール絶縁膜の幅を制御することにより、不純物層が下層フローティングゲート３ａとオーバーラップする幅の最適化を行うことができるため、フローティングゲートの微細化が容易に実現することができる。
【００９５】
実施の形態７
実施の形態６と同様の工程により、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５を順次形成し、下層フローティングゲートの加工を行い、下層フローティングゲート側壁にサイドウォール絶縁膜７ａ、６ａを形成する。さらに、不純物層８を形成する。
【００９６】
不純物層８の形成後、熱処理を行い、サイドウォール絶縁膜７ａの緻密化を図り、シリコン酸化膜４ａと同程度のウエットエッチのレートであるサイドウォール絶縁膜７ｂとした後、不純物層９の形成及び活性化を行う。続いて、ＨＤＰ−ＣＶＤ法により、シリコン酸化膜４ａ及びサイドウォール絶縁膜７ｂとウエットエッチのレートがほぼ等しい材料により、シリコン酸化膜１０を４００ｎｍ〜６００ｎｍ程度、下層フローティングゲート間に堆積し、その後、図１８（ａ）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン窒化膜５の上面を露出し、シリコン窒化膜５を熱リン酸にて除去する。
さらに、図１８（ｂ）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。
【００９７】
その後、実施の形態１と同様の工程により、半導体記憶装置を完成する。
上記のような半導体記憶装置の製造方法によれば、▲１▼埋め込み絶縁膜１０ａとサイドウォール絶縁膜とのエッチングレートをほぼ等しくすることにより、埋め込み絶縁膜１０ａのラウンドエッチの幅をより広くすることができる。これにより、円弧状で上に凸の傾斜を緩やかにし、傾斜部でのコントロールゲートの加工を容易とすることができる。また、フローティングゲート上面の面積を増大させて、層間容量膜を介したカップリング比を向上させ、ひいては、書き込み速度を向上させることができる。
【００９８】
実施の形態８
まず、図１９（ａ）及び（ａ’）に示したように、Ｐ型半導体基板１の活性領域上に熱酸化法により、膜厚が１０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜２、下層フローティングゲートの材料となる燐が不純物としてドープされた膜厚が５０ｎｍのポリシリコン膜３、ＣＶＤ法により絶縁膜となるシリコン酸化膜４を５０ｎｍ〜１５０ｎｍ程度、絶縁膜となるシリコン窒化膜５を２００ｎｍ順次堆積し、フォトリソグラフィ技術によりパターニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングによりシリコン窒化膜５、シリコン酸化膜４、ポリシリコン膜３、トンネル酸化膜２を順次エッチングして下層フローティングゲートの加工を行う。この際、シリコン窒化膜５及びシリコン酸化膜４をテーパー形状にパターニングする。
【００９９】
次に、レジストＲ１を除去した後、図１９（ｂ）及び（ｂ’）に示したように、下層フローティングゲートをマスクとして用いて、図２（ｂ）と同様にイオン注入して、不純物層８、を形成し、図１９（ｃ）及び（ｃ’）に示したように、例えば、砒素を−１５〜−３５°、５〜４０ＫｅＶ、１×１０１５〜１×１０１６／ｃｍ２でイオン注入して、不純物層９を形成する。この後、熱処理によって不純物を活性化する。
【０１００】
続いて、図１９（ｄ）及び（ｄ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜１０を４００ｎｍ〜６００ｎｍ程度堆積し、図２０（ｅ）及び（ｅ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出させる。この時、埋め込み絶縁膜１０ａはオーバーハング状になる。
【０１０１】
その後、図２０（ｆ）及び（ｆ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図２０（ｇ）及び（ｇ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。シリコン酸化膜４を除去する際に膜減りする埋め込み絶縁膜１０ａの膜減り量をオーバーハング段差より多くすることで、埋め込み絶縁膜１０ａのオーバーハングは完全に除去され、下層フローティングゲート間のスペースに埋め込み絶縁膜１０ｂが埋め込まれる。
【０１０２】
続いて、図２０（ｈ）及び（ｈ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を１００ｎｍ堆積し、図２１（ｉ）及び（ｉ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートとなるポリシリコン膜１１ａに加工する。
【０１０３】
次いで、図２１（ｊ）及び（ｊ’）に示したように、ＯＮＯ膜１２、ポリサイド膜１３を形成し、フォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。次いで、コントロールゲート１３ａをマスクとして用いて、メモリ素子分離用の不純物層１４を形成する。
その後、公知の技術により、層間絶縁膜を形成しコンタクトホール、及びメタル配線を形成する。
【０１０４】
上記のような半導体記憶装置の製造方法によれば、▲１▼シリコン酸化膜４及びシリコン窒化膜５をパターニングする際に、これらをテーパ状にパターニングすることにより、後工程において、湾曲部の少ない傾斜を有する上に凸の埋め込み絶縁膜を形成することができる。これにより、傾斜部でのコントロールゲートの加工を容易とすることができる。
【０１０５】
また、▲２▼シリコン酸化膜４及びシリコン窒化膜５のテーパ角度は、後工程における埋め込み絶縁膜のラウンドエッチ円弧の傾斜角度及び／又は曲率に作用するため、テーパ角度を制御することで、テーパ部のオフセット幅に相当する分だけ埋め込み絶縁膜の傾斜部の幅を小さくでき、フローティングゲートの微細化を容易に実現することができる。
【０１０６】
実施の形態９
実施の形態１と同様の工程により、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２、ポリシリコン膜３、シリコン酸化膜４、シリコン窒化膜５、不純物層８、９及びＨＤＰ−ＣＶＤ法によるシリコン酸化膜１０を形成し、図２２（ａ）に示したように、ウエットエッチバック法（希釈弗酸）に代えて、ＣＭＰ法によってシリコン窒化膜５の上面を露出及び研磨する。
その後、シリコン窒化膜５を熱リン酸にて除去し、さらに、図２２（ｂ）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。
その後、実施の形態１と同様の工程により、半導体記憶装置を完成する。
【０１０７】
上記のような半導体記憶装置の製造方法によれば、▲１▼埋め込み絶縁膜１０を形成し、除去する際に、シリコン窒化膜５をストッパーとして用いて研磨することにより、シリコン窒化膜５上面と面一で埋め込み絶縁膜１０ａを平坦に除去することができ、特に、下層フローティングゲートとなるポリシリコン膜の側壁にサイドウォール絶縁膜が形成されている場合でも、サイドウォール絶縁膜が露出しないように埋め込み絶縁膜１０ａの除去を制御する必要がなく、製造工程が簡略化される。
【０１０８】
実施の形態１０
まず、図２３（ａ）及び（ａ’）に示したように、Ｐ型半導体基板１の活性領域上に熱酸化法により、膜厚が１０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜２、膜厚が５０ｎｍで、下層フローティングゲートの材料となる燐ドープポリシリコン膜３、ＣＶＤ法により絶縁膜となるシリコン酸化膜４を５０ｎｍ〜１５０ｎｍ程度、絶縁膜となるシリコン窒化膜５ａを３００ｎｍ堆積する。次いで、フォトリソグラフィ技術によりパターニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングによりシリコン窒化膜５、シリコン酸化膜４、ポリシリコン膜３、トンネル酸化膜２を順次エッチングして下層フローティングゲートの加工を行う。
【０１０９】
次いで、レジストＲ１を除去した後、図２３（ｂ）及び（ｂ’）に示したように、下層フローティングゲートをマスクとして用いて、図２（ｂ）と同様にイオン注入して不純物層８を、図２３（ｃ）及び（ｃ’）に示したように、砒素を−１５〜−３５°、５〜４０ＫｅＶ、１×１０１５〜１×１０１６／ｃｍ２でイオン注入して不純物層９を形成し、さらに、熱処理によって不純物を活性化する。
【０１１０】
続いて、図２３（ｄ）及び（ｄ’）に示したように、ＨＤＰ−ＣＶＤ法により、絶縁膜となるシリコン酸化膜１０を５００ｎｍ〜７００ｎｍ程度堆積し、図２４（ｅ）及び（ｅ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の表面を除去し、パターニングされたシリコン窒化膜５の上面を完全に露出する。この時、シリコン酸化膜４の上面とシリコン酸化膜１０の上面の段差を後のシリコン酸化膜４を除去する際に膜減りするシリコン酸化膜１０の膜減り量より大きくすることが必要である。
【０１１１】
その後、図２４（ｆ）及び（ｆ’）に示したように、シリコン窒化膜５を熱リン酸にて除去し、さらに、図２４（ｇ）及び（ｇ’）に示したように、ウエットエッチバック法（希釈弗酸）によってシリコン酸化膜４を除去しつつ、埋め込み絶縁膜１０ａのラウンドエッチを行う。この時、埋め込み絶縁膜１０ｂの上部側面は半導体基板に対して垂直な面を有する形状となる。
【０１１２】
次いで、図２４（ｈ）及び（ｈ’）に示したように、ゲートカップリング比を上げるために、燐ドープポリシリコン膜１１を２００ｎｍ堆積し、図２５（ｉ）及び（ｉ’）に示したように、ＣＭＰ法によって下層フローティングゲート間のスペースの埋め込み絶縁膜１０ｂを露出させるまでポリシリコン膜１１を研磨することにより、上層フローティングゲートとなるポリシリコン膜１１ａに加工する。この時、ＣＭＰの研磨量がばらついたとしても、ポリシリコン膜１１ａの研磨面が埋め込み絶縁膜１０ｂの垂直な面と交差する範囲で制御することにより、ポリシリコン膜１１ａの上面積、つまりＯＮＯ膜で被覆される面積のばらつきが抑えられる。
【０１１３】
さらに、図２５（ｊ）及び（ｊ’）に示したように、ポリシリコン膜１１ａをマスクとして用いて、埋め込み絶縁膜１０ｂをエッチバックすることで、ポリシリコン膜１１ａの側壁を露出させる。この際、埋め込み絶縁膜１０ｂのエッチバックは、ポリシリコン膜１１ａの湾曲部に至らない程度に、つまり、ポリシリコン膜１１ａの側壁が垂直に近い部分のみの埋め込み絶縁膜１０ｂを除去するように行うことが必要である。
【０１１４】
この後、図２５（ｋ）及び（ｋ’）に示したように、ＯＮＯ膜１２、ポリサイド膜１３を堆積し、フォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりコントロールゲート１３ａを形成するとともに、上層フローティングゲート１１ｂと下層フローティングゲート３ａとからなるフローティングゲートを形成し、メモリ素子分離用の不純物層１４を形成する。次いで、コントロールゲート１３ａをマスクとして用いて、メモリ素子分離用の不純物層１４を形成する。
次いで、公知の技術により、層間絶縁膜、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【０１１５】
上記のような半導体記憶装置の製造方法によれば、▲１▼ポリシリコン膜１１ａ間に位置する埋め込み絶縁膜１０ｂの上部を、ポリシリコン膜１１ａの湾曲部に至らない程度にエッチバックすることにより、ポリシリコン膜１１ａの露出した側壁の分、表面積を増大させ、層間容量膜を介したカップリング比を向上させ、ひいては、書き込み速度を向上させることが可能となる。
【０１１６】
実施の形態１１
この半導体記憶装置は、図２６に示したように、Ｐ型半導体基板１の活性領域上に、トンネル酸化膜２を介して下層フローティングゲート３ａと上層フローティングゲート１１ｂとからなる２層構造のフローティングゲートが形成されており、そのフローティングゲート上に、容量絶縁膜としてＯＮＯ膜１２を介してコントロールゲート１３ａが形成されている。フローティングゲートは、その側面が基板に対してほぼ垂直に形成された下層フローティングゲート３ａと、下層フローティングゲート３ａ上に形成され、ほぼ逆テーバ状の上層フローティングゲート１１ｂから構成されている。フローティングゲートと隣接するフローティングゲートとの間には、フローティングゲートの形状に対応して、ほぼテーパー形状の埋め込み絶縁膜１０ａが配置している。また、下層フローティングゲート３ａの両側には、非対称に構成され、それぞれコントロールゲート１３ａに直交する不純物層８ａ、９ａが配置されている。
なお、下層フローティングゲート３ａに対応する埋め込み絶縁膜１０ａの基板に対してほぼ垂直となる側面の高さは、コントロールゲート１３ａ、ＯＮＯ膜１２、フローティングゲートを順序エッチングする際に、下層フローティングゲート３ａのエッチ残りを発生させない程度の高さに設定されている。
【０１１７】
上記のような半導体記憶装置によれば、フローティングゲートが電気的に接続された二層の導電体で構成されており、下層フローティングゲートであるポリシリコン膜側壁近傍の埋め込み絶縁膜をコントロールゲート加工時にポリシリコン膜残りが発生しない程度に薄膜化することで、コントロールゲートの加工が容易となるとともに、メモリ素子の不良が回避できる。
【０１１８】
さらに、埋め込み絶縁膜は、下層フローティングゲート側壁近傍から水平方向へ離れていくにしたがって、次第に厚くなっていくようなテーパ形状に形成され、少なくともテーパ形状となる側面には上層フローティングゲートとなるポリシリコン膜が、埋め込み絶縁膜の形状に対して自己整合的に形成されるため、埋め込み絶縁膜は、コントロールゲート加工時に十分に耐えられるだけの膜厚を得ることができる。
また、埋め込み絶縁膜のテーパ部では、上層フローティングゲートとなるポリシリコン膜のエッチング中に発生する反応生成物が除去されつつ、エッチングが進行するため、エッチング不良が発生しない。
【０１１９】
【発明の効果】
本発明の半導体記憶装置の製造方法によれば、フローティングゲートの間の幅を縮小させることができ、単位面積あたりのビット線の数を増加させ、セル面積を小さくすることができる。さらに、フローティングゲート上面を鏡面化することにより層間容量膜の薄膜化を実現させ、書き込み速度の向上を図ることができる。また、フローティングゲート側壁の絶縁膜の膜厚の制御性を向上することができるため、電荷保持特性及びディスターブ特性を向上させることができ、信頼性の高い半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の製造方法を説明するための要部の概略平面図である。
【図２】本発明の半導体記憶装置の製造方法の第１の実施例を説明するための概略断面工程図である。
【図３】本発明の半導体記憶装置の製造方法の第１の実施例を説明するための概略断面工程図である。
【図４】本発明の半導体記憶装置の製造方法の第１の実施例を説明するための概略断面工程図である。
【図５】本発明の半導体記憶装置の製造方法の第２の実施例を説明するための概略断面工程図である。
【図６】本発明の半導体記憶装置の製造方法の第３の実施例を説明するための概略断面工程図である。
【図７】本発明の半導体記憶装置の製造方法の第３の実施例を説明するための概略断面工程図である。
【図８】本発明の半導体記憶装置の製造方法の第３の実施例を説明するための概略断面工程図である。
【図９】本発明の半導体記憶装置の製造方法の第４の実施例を説明するための概略断面工程図である。
【図１０】本発明の半導体記憶装置の製造方法の第４の実施例を説明するための概略断面工程図である。
【図１１】本発明の半導体記憶装置の製造方法の第４の実施例を説明するための概略断面工程図である。
【図１２】本発明の半導体記憶装置の製造方法の第５の実施例を説明するための概略断面工程図である。
【図１３】本発明の半導体記憶装置の製造方法の第５の実施例を説明するための概略断面工程図である。
【図１４】本発明の半導体記憶装置の製造方法の第５の実施例を説明するための概略断面工程図である。
【図１５】本発明の半導体記憶装置の製造方法の第６の実施例を説明するための概略断面工程図である。
【図１６】本発明の半導体記憶装置の製造方法の第６の実施例を説明するための概略断面工程図である。
【図１７】本発明の半導体記憶装置の製造方法の第６の実施例を説明するための概略断面工程図である。
【図１８】本発明の半導体記憶装置の製造方法の第７の実施例を説明するための概略断面工程図である。
【図１９】本発明の半導体記憶装置の製造方法の第８の実施例を説明するための概略断面工程図である。
【図２０】本発明の半導体記憶装置の製造方法の第８の実施例を説明するための概略断面工程図である。
【図２１】本発明の半導体記憶装置の製造方法の第８の実施例を説明するための概略断面工程図である。
【図２２】本発明の半導体記憶装置の製造方法の第９の実施例を説明するための概略断面工程図である。
【図２３】本発明の半導体記憶装置の製造方法の第１０の実施例を説明するための概略断面工程図である。
【図２４】本発明の半導体記憶装置の製造方法の第１０の実施例を説明するための概略断面工程図である。
【図２５】本発明の半導体記憶装置の製造方法の第１０の実施例を説明するための概略断面工程図である。
【図２６】本発明の半導体記憶装置の実施例（実施の形態１１）を説明するための概略断面図である。
【図２７】本発明の半導体記憶装置の製造方法を説明するための要部の概略平面図である。
【図２８】従来の半導体記憶装置の製造方法を説明するための概略断面工程図である。
【図２９】従来の半導体記憶装置の製造方法を説明するための概略断面工程図である。
【図３０】従来の半導体記憶装置の動作原理を説明するための等価回路図である。
【図３１】従来の半導体記憶装置の読み出し原理を説明するための模式断面図である。
【図３２】従来の半導体記憶装置の書き込み原理を説明するための模式断面図である。
【図３３】従来の半導体記憶装置の消去原理を説明するための模式断面図である。
【図３４】従来の半導体記憶装置の製造方法における解決課題を説明するための要部の概略断面図である。
【符号の説明】
１ Ｐ型半導体基板
２ トンネル酸化膜
３ ポリシリコン膜（第１導電膜）
３ａ 下層フローティングゲート
４ シリコン酸化膜（第１絶縁膜）
４ａ シリコン酸化膜
５ シリコン窒化膜（第２絶縁膜）
６、６ａ 熱酸化膜
７、７ａ、７ｂ サイドウォール絶縁膜
８、８ａ 低濃度不純物層
９、９ａ 高濃度不純物層
１０ａ、１０ｂ、１０ｃ 埋め込み絶縁膜（第３絶縁膜）
１１、１１ａ ポリシリコン膜（第２導電膜）
１１ｂ 上層フローティングゲート
１２ ＯＮＯ膜（層間容量膜）
１３ａ コントロールゲート
１３ ポリサイド膜（第３導電膜）
１４ 不純物層
Claims (10)
- （ａ）半導体基板上にトンネル酸化膜、下層フローティングゲートとなる第１導電膜、第１絶縁膜及び第２絶縁膜を順次形成し、これら第２絶縁膜、第１絶縁膜、第１導電膜及びトンネル酸化膜を、順次、所定の形状にパターニングし、
（ｂ）得られた半導体基板上全面に第３絶縁膜を形成して、前記パターニングされた第１導電膜間に第３絶縁膜を埋め込み、
（ｃ）該第３絶縁膜を前記第２絶縁膜が露出するまで後退させ、
（ｄ）前記第２絶縁膜を除去し、
（ｅ）前記第１絶縁膜を完全に除去するが、前記第３絶縁膜は完全に除去されず、第１絶縁膜近傍の角部からラウンドエッチされるように、前記第３絶縁膜を後退させながら前記第１絶縁膜を除去し、
（ｆ）前記第１導電膜及び第３絶縁膜上に、上層フローティングゲートとなる第２導電膜を形成し、
（ｇ）前記第２導電膜を第３絶縁膜が露出するまで平坦化し、
（ｈ）前記第２導電膜及び第３絶縁膜上に層間容量膜及びコントロールゲートとなる第３導電膜を形成し、これら第３導電膜、層間容量膜、第２導電膜、第１導電膜をパターニングして、
半導体基板上にトンネル酸化膜を介してフローティングゲート、層間容量膜及びコントロールゲートを順次形成してなる半導体記憶装置の製造方法。 - 第３絶縁膜と第１絶縁膜とのエッチングレートがほぼ同じである請求項１に記載の方法。
- パターニングされた第１導電膜の側壁に、第１絶縁膜とエッチングレートがほぼ同じであるサイドウォール絶縁膜を形成する請求項１又は２に記載の方法。
- パターニングされた第１導電膜の側壁を熱酸化する請求項１又は２に記載の方法。
- パターニングされた第１導電膜を熱酸化した後、該第１導電膜の側壁にサイドウォール絶縁膜を形成する請求項１又は２に記載の方法。
- サイドウォール絶縁膜を形成した後、熱処理することにより、該サイドウォール絶縁膜を緻密化して第１絶縁膜とエッチングレートをほぼ同じとする請求項５に記載の方法。
- 第３絶縁膜と第１絶縁膜とのエッチングレートがほぼ同じである請求項６に記載の方法。
- 工程（ａ）において、第１絶縁膜及び第２絶縁膜をテーパー形状にパターニングする請求項１〜６のいずれか１つに記載の方法。
- 工程（ｃ）において、第３絶縁膜の除去が、エッチバック又は研磨である請求項１〜７のいずれか１つに記載の方法。
- 工程（ｇ）において、第２導電膜を第３絶縁膜が露出するまで平坦化した後、さらに、第２導電膜の側壁の一部が露出するように第３絶縁膜を後退させる請求項１〜８のいずれか１つに記載の方法。
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