KR100873894B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

게이트 구조물의 고온 열처리 공정에 의한 불순물 이온의 열 확산을 방지할 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 상기 반도체 장치의 제조 방법은 제1 기판 및 제2 기판 상에 다수의 메모리 셀들 및 선택 트랜지스터들을 각각 형성하고, 이들을 덮도록 제1 및 제2 층간 절연막을 형성한다. 제2 기판의 하부면 부위를 제거하여 제2 기판의 두께를 감소시키고, 얇아진 제2 기판의 하부면과 제1 층간 절연막을 접합시킨다. 상기 제2 층간 절연막, 두께가 감소된 제2 기판 및 제1 층간 절연막을 관통하며, 제1 기판 및 제2 기판 상의 선택 트랜지스터들과 전기적으로 연결되는 플러그들을 형성한다. 이와 같이, 접합하기 전에 메모리 셀들을 각각 형성시킴으로서 종래의 접합 공정 이후에 상부 제1 기판에 메모리 셀들을 형성할 때 유전막의 결정화시키기 위한 고온 열처리가 어려웠던 문제를 제거할 수 있다. 즉, 고온 열처리 공정시 하부의 제1 기판 내 불순물 이온이 열 확산(thermal diffusion)되는 문제가 차단된다. 또한, 상기 제1 기판 및 제2 기판 상의 선택 트랜지스터들을 전기적으로 연결하는 플러그들을 한번에 형성할 수 있어 공정이 단순화될 수 있다.

Description

반도체 장치의 제조 방법{Method for manufacturing a semiconductor device}
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 제1 기판 101 : 소자 분리막
102 : 제1 터널 산화막 104 : 제1 전하 트랩핑 막 패턴
106 : 제1 유전막 패턴 108 : 제1 컨트롤 게이트 전극
110 : 제1 게이트 전극 구조물 120 : 제1 메모리 셀
125 : 제1 불순물 영역 130 : 제1 선택 트랜지스터
140 : 제1 층간 절연막 200 : 제2 기판
210 : 제2 게이트 전극 구조물 220 : 제2 메모리 셀
225 : 제2 불순물 영역 230 : 제2 선택 트랜지스터
240 : 제2 층간 절연막 250 : 두께가 감소된 제2 기판
300 : 접합 302 : 콘택홀
310a : 웰-콘택 플러그 310b : 비트라인 콘택 플러그
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 전하 트랩핑 막(charge trapping layer) 상에 고유전율을 갖는 금속 산화물로 이루어지는 유전막을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 반도체 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS(silicon oxide nitride oxide semiconductor) 또는 MONOS(metal oxide nitride oxide semiconductor) 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
상기 SONOS 또는 MONOS 타입의 불휘발성 메모리 장치는 단위 셀로서 반도체 기판 상에 형성된 터널 산화막, 채널 영역으로부터 전자들을 트랩핑하기 위한 실리콘 질화물로 이루어지는 전하 트랩핑 막, 상기 전하 트랩핑 막 상에 형성된 유전막, 상기 유전막 상에 형성된 도전막을 포함하는 게이트 전극 구조물과, 상기 게이트 전극 구조물의 측면들 상에 형성된 스페이서를 포함할 수 있다.
한편, 반도체 장치의 집적화 경향에 따라 복수의 불휘발성 메모리 셀을 수직으로 적층시켜 채널막을 다중 구조로 형성하고 상기 채널막들 간의 전기적 접촉을 위한 깊은 콘택(deep contact)을 형성하는 스택형 메모리 장치가 개발되고 있다.
이때, 상기 MONOS 타입의 스택형 메모리 장치가 2 중으로 채널 영역을 갖도록 형성하는 경우, 두 개의 반도체 기판을 수직으로 접합하여 형성할 수 있다.
일반적으로, 상기 MONOS 타입의 스택형 메모리 장치는 제1 기판 상에 다수의 메모리 셀들을 형성하고, 제2 기판을 상기 제1 기판 상에 접합시킨다. 이때, 접합 전에 상기 제2 기판 내부에 형성한 수소 이온 주입 영역을 고온 열처리함으로써 상기 제2 기판의 일부를 분리시킬 수 있다. 상기 제1 기판과 접합된 제2 기판 상에 다시 메모리 셀들을 형성한다. 따라서, 상기 접합된 제2 기판 상에 메모리 셀들을 형성하는 공정은 상기 제1 기판이 붙은 상태로 수행된다.
그러나, 상기 제2 기판 상에 형성되는 메모리 셀의 게이트 전극 구조물들을 MONOS 타입으로 형성할 경우, 고유전율을 갖는 금속 산화물로 이루어지는 유전막을 형성할 때 제1 기판 상에 주입된 불순물 이온의 열 확산 문제로 열처리 공정을 수행하기 어렵다. 예를 들면, 알루미늄 산화물(Al2O3)로 이루어지는 유전막은 치밀화 시키기 위하여 900 ~ 1100℃의 고온에서 열처리 공정을 수행해야 하는데, 상기 고온 범위에서는 제1 기판의 불순물 영역에 주입된 불순물 이온이 열 확산될 수 있다. 따라서, 채널 영역 형성이 어려워 반도체 장치의 동작 특성을 저하될 수 있다.
반면에, 상기 제1 기판의 불순물 영역의 이온 도핑 프로파일을 유지하기 위해서 저온에서 열처리 공정을 수행할 경우, 상기 유전막의 막밀도가 저하될 수 있어 반도체 장치의 메모리 셀의 신뢰성이 감소될 수 있다. 따라서, 상기 반도체 장치가 스택형으로 메모리 셀을 형성하는 경우에 단위 셀에서의 개선된 동작 특성이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 상부의 게이트 전극 구조물의 형성시 하부 불순물 영역에서의 이온의 열 확산 문제없이 고온 열처리에 의하여 유전막을 치밀화시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 다수의 메모리 셀들 및 선택 트랜지스터들이 각각 형성된 제1 기판 및 제2 기판을 마련한다. 상기 제1 기판 및 제2 기판 상에 상기 다수의 메모리 셀들 및 선택 트랜지스터들을 덮도록 각각 제1 층간 절연막 및 제2 층간 절연막을 형성한다. 상기 제2 기판의 하부면 부위를 제거하여 상기 제2 기판의 두께를 감소시킨다. 상기 두께가 감소된 제2 기판의 하부면과 상기 제1 층간 절연막을 접합시킨다. 상기 제2 층간 절연막, 두께가 감소된 제2 기판 및 제1 층간 절연막을 관통하며, 상기 제1 기판 및 제2 기판 상의 선택 트랜지스터들과 전기적으로 연결되는 플러그들을 형성한다.
여기서, 상기 제2 층간 절연막은 상기 제1 층간 절연막의 두께보다 1.5 내지 3배로 두껍게 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 기판의 하부면 부위는 상기 제2 기판의 하부면 부위를 화학적 기계적으로 연마하여 평탄화시킨 다음 상기 평탄화된 제2 기판의 하부면 부위를 습식 식각 공정을 이용하여 제거할 수 있다.
또한, 상기 제2 기판의 하부면 부위를 제거하는 동안 상기 제2 기판의 부러짐을 방지하기 위하여 상기 제2 기판 상에 보호막을 더 형성할 수 있다. 이때, 상기 보호막은 실리콘 산화막 또는 포토레지스트막을 이용할 수 있다.
상기 습식 식각에 이용되는 식각 용액의 예로는 질산(HNO3)과 불산(HF)을 물이나 초산(CH3COOH)에 섞은 용액을 들 수 있다.
본 발명의 일 실시예에 따르면, 상기 습식 식각은 상기 평탄화된 제2 기판을 회전시키면서 상기 평탄화된 제2 기판의 하부면에 분사노즐을 통하여 식각 용액을 분사시켜 수행할 수 있다.
또한, 상기 습식 식각 이후에 상기 제2 기판 상의 불순물을 제거하기 위하여 상기 제2 기판을 세정할 수 있다.
본 발명의 일 실시예에 따르면, 상기 두께가 감소된 제2 기판은 상기 제1 기 판에 대하여 0.01 내지 0.03 배의 두께를 갖으며, 상기 두께가 감소된 제2 기판은 0.05 내지 1.50㎛의 두께를 갖는다.
여기서, 각각의 메모리 셀들은, 금속-제1 산화물-질화실리콘-제2 산화물-실리콘(metal-oxide-silicon nitride-oxide-silicon, MONOS) 구조의 게이트 구조물 및 상기 게이트 구조물의 양측 기판 표면 부위에 불순물 영역들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 금속은 탄탈륨 질화물(tantalum nitride)을 포함하며, 상기 제1 산화물은 알루미늄 산화물(aluminium oxide, Al2O3), 지르코늄 산화물(zirconium oxide, ZrO2), 지르코늄 실리케이트(zirconium silicate, ZrSiO4), 하프늄 산화물(hafnium oxide, HfO2), 하프늄 실리케이트(hafnium silicate, HfSiO) 등을 들 수 있다.
또한, 상기 게이트 구조물은 상기 제1 산화물을 결정화시키기 위하여 약 850 내지 1200℃의 온도에서 열처리되는 것이 바람직하다. 그리고, 상기 제1 및 제2 기판들은 350 내지 450℃의 온도에서 수행되는 열처리에 의해 접합되는 것이 바람직하다.
또한, 상기 플러그들은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 플러그들은 상기 제2 층간 절연막, 두게가 감소된 제2 기판 및 제1 층간 절연막을 관통하는 콘택홀들을 형성한 다음, 상기 콘택홀들을 매립하여 형성할 수 있다. 여기서, 상기 콘택홀들을 형성한 후에는 상기 콘택홀들의 내측 표면들 및 상기 제2 층간 절연막의 상면에 장벽막을 더 형성할 수 있다.
본 발명에 따르면, 2 개의 기판에 각각 직렬 연결된 다수의 메모리 셀들 및 이를 덮는 층간 절연막을 형성시켜 준비하고, 제2 기판의 하부면을 얇고 평탄하게 형성시킨 다음 준비된 제1 기판 상에 제2 기판을 접합시킴으로써 스택 구조의 메모리 셀을 갖는 반도체 장치를 제조할 수 있다. 이와 같이, 제2 기판 상에 형성하는 다수의 메모리 셀들을 제1 기판과 분리시킨 상태에서 형성시킬 수 있어, 종래의 제2 기판 상부에 메모리 셀을 형성할 때 고온 열처리 공정에 의한 제1 기판 내 불순물 이온의 열 확산(thermal diffusion) 문제를 차단시킬 수 있다. 따라서, 상기 고온 열처리 공정을 수행하여 유전막을 치밀화시킬 수 있으며, 채널 영역을 용이하게 형성시킬 수 있다. 또한, 스택 구조의 메모리 셀들을 형성한 다음 상기 메모리 셀들을 전기적으로 연결하도록 플러그들을 한번에 형성시킬 수 있어 공정을 단순화시킬 수 있다.
이하, 본 발명에 따른 실시예들인 반도체 장치의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 기판, 막, 영역 또는 패턴들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시한 것이다. 또 한, 기판, 막, 영역, 전극, 구조물 또는 패턴들이 기판, 다른 막, 영역, 전극, 구조물 또는 패턴들 "상에", "상부에" 또는 "하부에" 형성되는 것으로 언급되는 경우에는, 다른 막, 영역, 전극, 구조물 또는 패턴들이 기판 상에 직접 형성되거나 그들 사이에 추가적인 막이 개재될 수 있다. 또한, 물질, 화합물, 막, 영역, 구조물, 전극 또는 패턴들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 가스, 화합물, 막, 영역, 전극, 구조물 또는 패턴들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 물질, 화합물, 막, 영역, 전극, 구조물 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 1 및 도 3은 제1 기판 상에 수행되는 공정을 나타내는 도들이고 도 2, 도 4 및 도 5는 제2 기판 상에 수행되는 공정을 나타낸다. 여기서, 상기 반도체 장치는 NAND형 플래쉬 메모리 셀들이 적층되어 스택 구조를 이루고 있는 스택형 메모리 장치이다.
도 1 및 도 2를 참조하면, 실리콘웨이퍼와 같은 제1 기판(100) 및 제2 기판(200)의 표면 부위에 제1 및 제2 기판(100, 200)을 제1 방향으로 가로지르는 트렌치들을 형성하고 상기 트렌치들에 필드 절연막을 매립하여 소자 분리막(101)을 형성함으로써 상기 제1 기판(100) 및 제2 기판(200)을 액티브 영역과 소자 분리 영역으로 정의한다. 구체적으로, 상기 소자 분리막(101)은 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정 또는 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 수행하여 제1 기판(100) 및 제2 기판(200)의 표면 부위에 형성할 수 있다. 상기 기판(100)은 콘택 영역(A), 스트링 선택 트랜지스터 영역(B)과 메모리 셀 영역(C)과 그라운드 선택 트랜지스터 영역(D) 및 공통 소스 라인 형성 영역(E)을 포함한다. 특히, 콘택 영역(A)은 비트라인의 플러그와 연결되는 영역을 포함하고, 공통 소스 형성 영역(B)은 금속 배선의 플러그와 연결되는 영역을 포함한다.
이어서, 상기 제1 및 제2 기판(100, 200)의 액티브 영역 상에 각각 서로 나란한 다수의 워드 라인들(WL)을 이루는 메모리 셀들(120,220)을 형성한다. 상기 워드 라인들(WL)을 형성할 때, 상기 워드 라인들(WL)의 양측에는 각각 상기 워드 라인들(WL)과 나란한 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 이루는 선택 트랜지스터들(130, 230)이 형성된다. 상기 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 그 사이에 개재된 복수개의 워드 라인들(WL)은 하나의 NAND형 플래시 메모리 소자를 구성하는 단위 스트링에 해당하고, 대칭적으로 반복되도록 형성된다.
상기 메모리 셀들(120, 220)은 터널 산화막, 전하 트랩핑 막, 유전막 및 컨트롤 게이트 전극이 적층된 구조를 갖고, 상기 선택 트랜지스터들(130, 230)은 게이트 산화막 및 게이트 전극이 적층된 구조를 가질 수 있다. 이때, 상기 메모리 셀들(120, 220)은 금속-제1 산화물-질화 실리콘-제1 산화물-실리콘(metal-oxide-silicon nitride-oxide-silicon, M0NOS) 구조를 갖는 제1 및 제2 게이트 전극 구조물들(110, 210)을 포함한다. 일 예로서, 상기 금속에는 탄탈륨 질화물(tantalum nitride)을 포함할 수 있으며, 상기 제1 산화물에는 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO4), 하프늄 산화물(HfO2) 또는 하프늄 실리케이트(HfSiO)을 포함할 수 있다.
상기 제1 및 제2 게이트 전극 구조물들(110, 210)의 양측 제1 및 제2 기판(100, 200)의 표면 부위에는 제1 및 제2 불순물 영역들(125, 225)이 형성된다.
이때, 상기 메모리 셀들(120, 220)은 직렬 연결될 수 있으며, 상기 제1 및 제2 불순물 영역들(125, 225)은 이웃하는 셀들에 공통 소스/드레인으로 제공될 수 있다.
다시 도 1을 참조하면, 상기 제1 게이트 전극 구조물들(110)은 상기 제1 기판(100) 상에 제1 터널 산화막(미도시), 제1 전하 트랩핑 막(미도시), 제1 유전막(미도시) 및 제1 도전막(미도시)을 순차적으로 적층한 다음 패터닝하여 형성할 수 있다.
상기 제1 터널 산화막은 열산화(thermal oxidation) 공정, 화학 기상 증착 공정(chemical vapor deposition) 공정, 원자층 증착(atomic layer deposition) 공정 등을 수행하여 형성할 수 있다. 일 예로서, 상기 제1 터널 산화막은 실리콘 산화물로 이루어지며, 열산화 공정을 통해 10 내지 50Å의 두께로 형성될 수 있다. 예를 들면, 상기 제1 터널 산화막은 상기 제1 기판(100) 상에 약 35Å 정도의 두께로 형성될 수 있다. 또는, 상기 메모리 셀들의 제1 터널 산화막 및 상기 선택 트랜지스터들의 제1 게이트 산화막의 두께를 서로 다르게 하기 위하여, 상기 제1 기 판(100) 상에 제1 게이트 산화막을 성장시킨 후 사진 식각 공정으로 셀 트랜지스터 영역의 상기 제1 게이트 산화막을 습식 식각 공정으로 제거한 후 제1 터널 산화막을 형성할 수도 있다.
상기 제1 전하 트랩핑 막은 상기 제1 기판(100)의 채널 영역으로부터 전자들을 트랩하기 위하여 제1 터널 산화막 상에 형성한다. 상기 제1 전하 트랩핑 막은 메모리 셀 트랜지스터(120)의 플로팅 게이트로 사용될 트랩 사이트를 갖는 실리콘 질화물을 포함할 수 있으며, 저압 화학 기상 증착에 의해 상기 제1 터널 절연막 상에 20 내지 50Å의 두께로 형성될 수 있다. 예를 들면, 상기 제1 전하 트랩핑 막은 상기 제1 터널 절연막 상에 약 35Å 정도의 두께로 형성될 수 있다.
상기 제1 유전막은 상기 제1 전하 트랩핑 막과 상기 제1 도전막 사이에서 전기적 절연을 제공하기 위해 상기 제1 전하 트랩핑 막 상에 형성한다. 상기 제1 유전막은 실리콘 산화물 또는 실리콘 산화물에 비해 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물의 예로서는 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO4), 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSiO) 등을 들 수 있다. 일 예로서, 상기 제1 유전막은 알루미늄 산화물(Al2O3)로 이루어질 수 있으며, 화학 기상 증착 또는 원자층 증착에 의해 형성될 수 있다. 예를 들면, 상기 제1 유전막은 상기 제1 전하 트랩핑 막 상에 100 내지 400Å 정도의 두께로 형성될 수 있다. 특히, 상기 제1 유전막은 상기 제1 전하 트랩핑 막 상에 약 200Å 정도의 두께로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 유전막을 형성한 후 고온에서 열처리 공정을 수행할 수 있다. 예를 들면, 상기 열처리 공정은 약 850 내지 1200℃ 정도의 온도로 수행될 수 있으며, N2, O2, NH3, N2O 등의 가스 분위기 또는 이들의 혼합 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 열처리 공정은 약 1080℃ 정도의 온도에서 약 120초 동안 수행될 수 있으며, 퍼니스(furnace)를 이용하여 수행될 수 있다.
상기 제1 도전막은 상기 메모리 셀 트랜지스터들의 컨트롤 게이트로 사용하기 위하여 상기 제1 유전막 상에 형성한다. 이때, 상기 제1 도전막은 제1 금속 질화막, 제2 금속 질화막 및 제1 금속막을 포함할 수 있다.
상기 제1 금속 질화막은 금속 장벽막으로서 기능하며, 티타늄 질화물, 탄탈륨 질화물, 탄탈륨카본 질화물, 하프늄 질화물 등으로 이루어질 수 있다. 예를 들면, 상기 제1 금속 질화막은 탄탈륨 질화물로 이루어질 수 있으며, 상기 제1 유전막 상에 약 200Å 정도의 두께로 형성될 수 있다.
상기 제2 금속 질화막은 접착막으로서 기능하며, 텅스텐 질화물로 이루어질 수 있다. 예를 들면, 상기 제2 금속 질화막은 상기 제1 금속 질화막 상에 약 50Å 정도의 두께로 형성될 수 있다.
상기 제1 금속막은 텅스텐으로 이루어질 수 있으며, 상기 제2 금속 질화막 상에 약 300Å 정도의 두께로 형성될 수 있다. 이와는 다르게, 상기 제1 금속막은 금속 실리사이드로 이루어질 수도 있다. 상기 금속 실리사이드로는 텅스텐 실리사 이드, 탄탈륨 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등이 사용될 수 있다.
상기 제1 도전막을 형성한 후, 상기 제1 도전막 상에 제1 포토레지스트 패턴(미도시)을 형성한 후 통상의 이방성 식각 공정을 이용하여 패터닝하여 상기 제1 도전막, 제1 유전막 및 제1 전하 트랩핑 막을 순차적으로 식각할 수 있다. 그 결과, 상기 제1 도전막은 상기 제1 유전막 상에 제1 금속 질화막 패턴(미도시), 제2 금속 질화막 패턴(미도시) 및 제1 금속막 패턴(미도시)이 적층된 제1 컨트롤 게이트 전극(110)으로 형성된다.
상기 제1 금속 질화막 패턴은 실질적인 게이트 전극으로서 기능할 수 있으며, 상기 제1 금속막 패턴은 실질적인 워드 라인으로서 기능할 수 있다.
상기 제1 포토레지스트 패턴에 노출된 제1 유전막, 제1 전하 트랩핑 막 및 제1 터널 산화막을 순차적으로 건식 식각하여 상기 제1 기판(100)의 메모리 셀 영역 상에 제1 터널 산화막 패턴(102), 제1 전하 트랩핑 막 패턴(104), 제1 유전막 패턴(106) 및 제1 컨트롤 게이트 전극(108)을 포함하는 제1 게이트 전극 구조물들(110)을 형성한다. 상기 제1 포토레지스트 패턴은 상기 제1 게이트 전극 구조물들(110)을 형성한 후, 애싱 및 스트립 공정을 통해 제거된다.
이와 동시에, 스트링 선택 라인(SSL)의 게이트 전극 구조물(110S) 및 접지 선택 라인(GSL)의 게이트 전극 구조물(110G)도 형성된다. 상기 스트링 선택 라인(SSL)의 게이트 전극 구조물(110S) 및 접지 선택 라인(GSL)의 게이트 전극 구조물(110G)은 제1 게이트 산화막 패턴(102) 및 제1 게이트 전극(108)을 포함한다. 상 기 제1 게이트 산화막(102)은 실리콘 산화물로 이루어지며, 상기 제1 게이트 전극(108)은 다결정 실리콘이나 텅스텐 실리사이드로 이루어질 수 있다. 상기 스트링 선택 라인의 게이트 전극 구조물(110S)은 비트라인(미도시)에 접속하며, 상기 접지 선택 라인의 게이트 전극 구조물(110G)은 공통 소스 전극(미도시) 및 배선(미도시)에 접속하게 된다.
일 예로서, 상기 제1 게이트 전극 구조물들(110)을 형성하는 동안 발생된 상기 제1 기판(100) 및 상기 제1 게이트 전극 구조물들(110)의 식각 손상을 치유하기 위한 재산화 공정을 수행할 수 있다. 상기 재산화 공정에 의해 상기 제1 게이트 전극 구조물들(110) 측벽에 제1 게이트 스페이서(미도시)를 형성할 수 있다.
이어서, 상기 메모리 셀들(120) 및 선택 트랜지스터들(130)의 상기 제1 게이트 전극 구조물들(110)과 인접한 제1 기판(100)의 표면 부위들에 소스/드레인을 형성하기 위한 제1 불순물 영역(125)을 형성한다. 상기 제1 불순물 영역들(125)은 상기 제1 게이트 전극 구조물들(110) 및 상기 제1 게이트 스페이서를 이온 주입 마스크로서 이용하는 이온 주입 공정 및 열처리 공정에 의해 형성할 수 있다.
다시 도 2를 참조하면, 상기 제2 기판(200)의 액티브 영역 상에 서로 나란한 다수의 워드 라인들(WL)을 이루는 제2 게이트 전극 구조물들(210)을 포함하는 메모리 셀들(220)을 형성한다. 이와 동시에 스트링 선택 라인(SSL)의 게이트 전극 구조물(210S)과 접지 선택 라인(GSL)의 게이트 전극 구조물(210G)을 포함하는 선택 트랜지스터들(230)을 형성한다.
상기 워드 라인(WL)의 제2 게이트 전극 구조물들(210)은 제2 터널 산화막 패 턴(202), 제2 전하 트랩핑 막 패턴(204), 제2 유전막 패턴(206) 및 제2 컨트롤 게이트 전극(208)을 포함한다. 상기 스트링 선택 라인(SSL)의 게이트 전극 구조물(210S)과 접지 선택 라인(GSL)의 게이트 전극 구조물(210G)은 제2 게이트 산화막 패턴(202) 및 제2 게이트 전극(208)이 적층된 구조를 포함한다.
또한, 상기 메모리 셀들(220) 및 선택 트랜지스터들(230)의 상기 제2 게이트 전극 구조물들(210)과 인접한 제2 기판(200)의 표면 부위들에는 소스/드레인을 형성하기 위한 제2 불순물 영역들(225)이 형성된다. 이때, 상기 제2 메모리 셀들(220)은 직렬 연결될 수 있으며, 상기 제2 불순물 영역들(225)은 이웃하는 셀들에 공통 소스/드레인으로 제공될 수 있다.
이때, 도 2의 제2 게이트 전극 구조물들(210)과 제2 불순물 영역들(225)을 형성하는 공정은 도 1을 참조하여 설명한 공정들과 실질적으로 동일한 공정을 수행하여 형성되므로, 반복되는 설명은 생략한다.
특히, 본 발명의 일 실시예에 따르면, 제2 전하 트랩핑 막(미도시) 상에 제2 유전막(미도시)을 형성한 후에 상기 제2 유전막을 결정화시키기 위해 고온에서 열처리 공정을 수행할 수 있다. 구체적으로, 상기 열처리 공정은 약 850 내지 1200℃ 정도의 온도에서 수행될 수 있으며, N2, O2, NH3, N2O 등의 가스 분위기 또는 이들의 혼합 가스 분위기에서 수행될 수 있다.
이와 같이, 본 발명에서는 제2 기판(200) 상에 형성하는 다수의 제2 메모리 셀(220)을 제1 기판(100)과 분리시킨 상태에서 형성시킨 다음, 후속의 접합 공정을 통해 접합시킨다. 반면에, 종래 기술에서는 두 기판을 접합한 후 상부 기판에 상부 메모리 셀 트랜지스터들을 형성하였다. 따라서, 종래 기술에서는 상부 기판 상에 제2 유전막을 형성한 다음 고온 열처리할 때, 그 온도 범위에서 하부에 접합된 기판 내 불순물 이온이 열 확산(thermal diffusion)되어 채널 영역이 형성되지 못하였다. 그러나, 본 발명에 따르면, 상기 제2 유전막을 치밀화시키기 위한 고온 열처리 공정을 불순물 이온의 열 확산 문제없이 충분히 높은 온도에서 수행할 수 있다. 따라서, 제2 기판 상에 형성되는 제2 메모리 셀 트랜지스터들의 신뢰도를 향상시킬 수 있다.
도 3 및 도 4를 참조하면, 상기 제1 및 제2 기판(100, 200) 상에 다수의 메모리 셀들(120, 220) 및 선택 트랜지스터들(130, 230)을 덮도록 각각 제1 층간 절연막(140) 및 제2 층간 절연막(240)을 형성한다. 일 예로서, 상기 제1 층간 절연막(140) 및 제2 층간 절연막(240)은 USG(undoped silicate glass), PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), SOG(spin on glass), FOx(flowable oxide), PE-TEOS(plasma enhanced-tetra ethyl ortho silicate) 등과 같은 산화물을 사용하여 형성할 수 있다. 또한, 상기 제1 층간 절연막(140) 및 제2 층간 절연막(240)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성할 수 있다.
일 예로서, 상기 제1 층간 절연막(140)은 상기 제2 층간 절연막(240)과 동일한 실리콘 산화물로 형성될 수 있다. 다른 예로서, 상기 제1 층간 절연막(140)은 상기 제2 층간 절연막(240)과 다른 실리콘 산화물로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 기판(200) 상에 형성되는 제2 층간 절연막(240)은 상기 제1 층간 절연막(140)보다 두꺼운 두께를 갖도록 형성시킬 수 있다. 예를 들면, 상기 제2 층간 절연막(240)은 상기 제1 층간 절연막(140)의 두께보다 1.5 내지 3배의 두께로 형성시킬 수 있다. 여기서, 상기 제2 기판(200)은 후속의 두 기판의 접합 공정에서 상부에 위치하게 되는 기판이며, 상기 제2 기판(200)의 하부면에는 평탄화 공정 및 습식 식각 공정이 수행되어 얇아지게 된다. 따라서, 상기 제2 층간 절연막(240)의 두께를 두껍게 형성시킴으로써, 후속의 제2 기판(200)의 두께를 감소시키는 공정 중이나 이후에 상기 두께가 감소된 제2 기판(250, 도 5)의 부러짐을 방지시킬 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 상기 제2 층간 절연막(240)의 두께를 상기 제1 층간 절연막(140)의 두께와 실질적으로 동일하게 형성시키면서, 상기 제2 층간 절연막(240) 상에 보호막을 형성시킬 수 있다. 여기서, 상기 보호막도 후속의 제2 기판(200)의 하부면 부위를 제거하는 공정 중이나 이후에 두께가 감소된 제2 기판(250)의 부러짐을 방지하기 위한 역할을 수행할 수 있다. 따라서, 상기 보호막은 공정 완료 후에 쉽게 제거가 가능한 물질로 형성된다. 상기 보호막의 예로서는 실리콘 산화막 또는 포토레지스트막을 사용할 수 있다.
일 예로서, 상기 보호막은 상기 제2 층간 절연막(240)이 산화물로 이루어진 경우, 상기 제2 층간 절연막(240)보다 식각 속도가 빠른 산화막으로 형성될 수 있다. 이에 따라 반도체 소자 공정이 완료된 후에 상기 제2 층간 절연막(240)을 식각 저지막으로 하여 상기 보호막만을 용이하게 제거시킬 수 있다. 상기 보호막에 사용되는 산화물의 예로서는 USG(Undoped Silicate Glass), PSG(Phosphor Silicate Glass), BPSG(Boro-Phosphor Silicate Glass), SOG(Spin On Glass), FOx(Flowable Oxide), HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 산화물 등을 들 수 있다.
다른 예로서, 상기 보호막은 포토레지스트를 코팅하여 형성할 수 있다. 상기 보호막으로 포토레지스트막을 사용하는 경우, 상기 포토레지스트막은 반도체 소자 공정 완료 이후에 에싱 및 스트립 공정에 의해 용이하게 제거될 수 있다.
도 5를 참조하면, 상기 제2 기판(200)의 하부면 부위를 제거하여 상기 제2 기판(200)의 두께를 감소시킨다.
이때, 상기 제2 기판(200)의 두께를 감소시키는 공정은 상기 제2 기판(200)의 하부면 부위를 화학적 기계적으로 연마하여 평탄화시킨 다음 상기 평탄화된 제2 기판(200)의 하부면을 습식 식각 공정으로 제거하여 수행할 수 있다.
구체적으로, 먼저, 상기 제2 기판(200)의 상면에 형성된 집적 회로를 보호하기 위한 보호 테이프를 임시적으로 부착할 수 있다. 이어서, 거친 연마 휠을 이용하여 제2 기판(200)의 하부면을 기계적으로 연삭하는 황삭(rough grinding)에 의하여 연마 평탄화 공정을 수행한다. 상기 황삭에서는 연마속도가 큰 편이기 때문에 상기 제2 기판(200)의 하부면 부위의 최종 목표 두께에서 수십 ㎛ 정도만 남기고 제거된다. 여기서, 상기 거친 연마 휠은 하단에 다이아몬드와 같은 연마제 입자들이 형성된 통상적인 구성을 갖는다.
상기 황삭이 진행된 후, 식각 용액을 이용한 습식 식각 공정을 수행한다. 상기 습식 식각 공정에서는 얇아진 제2 기판(250)을 회전시키면서 분사 노즐을 통하여 두께가 감소된 제2 기판(250)의 하부면에 식각 용액을 분사한다. 상기 식각 용액은 두께가 감소된 제2 기판(250)의 실리콘(Si) 성분과 화학적으로 반응하면서 상기 두께가 감소된 제2 기판(250)의 후면을 식각시킨다. 상기 식각 용액의 예로서는 질산(HNO3)과 불산(HF)을 물이나 초산(CH3COOH)에 섞은 용액을 사용한다. 이때, 식각의 정밀도를 유지하기 위하여 식각 공정을 여러 단계로 나누어 진행할 수 있으며, 각 단계에서는 식각 용액의 조성을 달리하여 식각률을 조절한다.
상기 기계적 연삭 및 습식 식각을 통해 소정의 두께만큼 제2 기판(200)의 하부면을 연마한 다음, 두께가 감소된 제2 기판(250)의 상면에 부착된 보호 테이프를 제거한다.
본 발명의 일 실시예에 따르면, 상기 두께가 감소된 제2 기판(250)은 상기 제1 기판(100)에 대하여 0.01 내지 0.03배의 두께를 갖도록 형성된다. 예를 들면, 상기 두께가 감소된 제2 기판(250)은 약 0.05 내지 1.50㎛의 두께를 갖도록 형성될 수 있다. 이와 같이, 상기 제2 기판(200)의 두께는 크게 감소되나, 상기 제2 불순물 영역들(225)의 형성 두께보다 두껍게 형성된다.
상기 습식 식각 이후에, 상기 두께가 감소된 제2 기판(250)의 하부면에 발생된 불순물을 제거하기 위하여 세정 공정을 더 수행할 수 있다. 상기 세정 공정에 사용되는 세정액의 예로서는 SC1 용액, 탈이온수와 불산(HF)의 혼합액 등을 들 수 있다. 여기서, 상기 SC1 용액은 암모니아수(NH4OH), 과산화수소(H2O2), 탈이온수의 혼합액이다. 또한, 상기 탈이온수와 불산(HF)의 혼합액은 불산의 순도는 49%이며, 탈이온수와 불산의 부피비가 200 : 1 내지 1000 : 1인 혼합액이다.
이에 따라, 상기 두께가 감소된 제2 기판(250)은 얇고, 평탄한 하부면을 갖도록 형성되며, 내부에 불순물 이온이 주입된 제2 불순물 영역들(225)이 형성되어 있어 직렬로 연결된 제2 메모리 셀들(220)의 채널 형성 영역으로 이용될 수 있다.
도 6을 참조하면, 상기 제1 기판(100)의 제1 층간 절연막(140) 상에 상기 두께가 감소된 제2 기판(250)의 평탄한 하부면을 위치시켜 접합(300)시킨다.
상기 제1 및 제2 기판(100, 200)의 접합(300)은 350 내지 450℃의 온도에서 열처리하여 수행된다. 상기 접합(300) 공정이 수행된 후에, 상기 제1 기판(100) 상에는 제1 메모리 셀 트랜지스터들(120)과 상기 제2 메모리 셀 트랜지스터들(220)이 수직으로 적층된 형태를 갖는다. 따라서, 직렬로 연결된 메모리 셀들(120, 220)에 의해 채널이 2중 구조로 형성된다.
이때, 상기 메모리 셀 트랜지스터들(120, 220)의 제1 및 2 게이트 전극 구조물들(110, 210)과 선택 트랜지스터들(130, 230)의 게이트 전극 구조물들은 후속의 전기적인 콘택을 용이하게 형성할 수 있도록 실질적으로 수직하게 얼라인 되는 것이 바람직하다.
도 7을 참조하면, 상기 제2 층간 절연막(240) 상에 상기 제1 기판(100) 및 두께가 감소된 제2 기판(250) 상의 선택 트랜지스터들(130, 230)과 전기적으로 연 결되는 플러그들(310a, 310b)이 형성되는 부분을 노출시키는 제2 포토레지스트 패턴(미도시)을 형성한다. 즉, 상기 제2 포토레지스트 패턴은 상기 제2 불순물 영역들(225)의 상부와 대응하는 제2 층간 절연막(240)의 표면의 일부분을 노출시키는 개구를 갖도록 형성된다. 여기서, 상기 플러그들(310a, 310b)은 접지 선택 라인의 일측에 배치되는 금속 배선과 연결되는 웰-콘택 플러그(310a)와 스트링 선택 라인의 일측에 배치되는 비트라인과 연결되는 비트라인 콘택 플러그(310b)를 포함한다.
상기 개구에 노출된 제2 층간 절연막(240)의 표면에 대하여 식각 공정을 수행하여 상기 제2 층간 절연막(240), 두께가 감소된 제2 기판(250) 및 제1 층간 절연막(140)을 수직하게 관통하고 제1 기판(100)의 표면을 노출시키는 콘택홀들(302)을 형성한다. 상기 콘택홀들(302)의 내부를 도전성 물질로 매립한다. 상기 도전성 물질의 예로는 구리(Cu), 금(Au), 텅스텐(W) 등의 금속, 불순물이 도핑된 폴리실리콘 및 금속 실리사이드 등을 들 수 있다. 예를 들면, 상기 콘택홀들(302)을 매립하는 플러그들(310a, 310b)은 텅스텐(W)으로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 콘택홀(302) 내부에 금속막을 매립하기 이전에, 상기 콘택홀들(302)의 내측 표면들 및 상기 제2 층간 절연막(240)의 상면에 장벽막(304)을 형성할 수 있다. 상기 장벽막(304)은 상기 플러그들(310a, 310b)의 형성시 콘택홀들(302) 내에 포함되는 금속 물질이 제1 및 제2 층간 절연막(140, 240)으로 확산되는 것을 방지하여 플러그들(310a, 310b)의 전기적 특성을 향상시킨다. 상기 장벽막(304)의 예로서는 티타늄막, 티타늄질화막, 티타늄/텅스텐막, 백금/실리콘막 및 알루미늄막, 또는 이들의 합금막을 포함할 수 있다. 상기 장벽 막(304) 상에 시드막(미도시)을 더 형성할 수도 있다. 상기 시드막은 플러그들(310a, 310b)의 형성을 위한 전기 도금 공정을 위해 사용된다. 상기 시드막에 대해서 전해 도금 공정을 수행하여 금속막을 시드막 상에 형성시킬 수 있다.
본 발명의 다른 실시예에 따르면, 상기 장벽막(304) 및 시드막의 형성을 제외하고, 상기 콘택홀(302)을 매립하면서 상기 제2 층간 절연막(240) 상에 금속막을 연속적으로 형성할 수 있다. 상기 금속막은 스퍼터링 증착, 물리적 기상증착(PVD), 원자층 증착(ALD) 등의 방법으로 형성할 수 있다.
상기 금속막을 형성시킨 후에, 상기 제2 층간 절연막(240) 상에 위치한 금속막 부분을 연마에 의해 제거하여 상기 선택 트랜지스터들(130, 230)의 일측에 배치되는 상기 제1 불순물 영역들(125) 및 제2 불순물 영역들(225)을 전기적으로 연결시키는 플러그들(310a, 310b)을 완성할 수 있다. 즉, 상기 접지 선택 라인(GSL) 일측에 웰-콘택 플러그(310a)가 형성되며, 상기 스트링 선택 라인(SSL) 일측에 비트 라인 콘택 플러그(310b)가 형성된다.
또한, 제1 불순물 영역들(125)을 연결하는 제1 공통 소스 전극(미도시)과 제2 불순물 영역들(225)을 연결하는 제2 공통 소스 전극(미도시)에 접속하는 소스 콘택 플러그(미도시) 및 상기 제1 및 제2 게이트 전극 구조물들(110, 210)에 접속하는 게이트 콘택 플러그들(미도시)이 더 형성될 수 있다.
상기 플러그들(310a, 310b)이 형성된 결과물 상에는 상기 비트라인 콘택 플러그(310b)를 전기적으로 연결하는 비트라인(미도시) 및 상기 웰-콘택 플러그(310a)를 전기적으로 연결하는 배선(미도시)을 더 형성할 수 있다.
상기와 같이 플러그들(310a, 310b)은 상기 직렬로 연결된 2중 구조의 메모리 셀들(120, 220)의 양측부에 연결되는 선택 트랜지스터들(130, 230)을 전기적으로 연결시킴으로써 스택형 메모리 셀들을 갖는 반도체 장치를 동작시킬 수 있다.
상기와 같이, 상기 두께가 감소된 제2 기판(200) 상에 제2 메모리 셀들(220)을 형성하는 공정을 제1 기판(100)과 분리시킨 상태에서 수행할 수 있어, 종래의 접합된 상부 기판에 메모리 셀들에서 유전막의 결정화를 위하여 고온 열처리할 경우 발생되었던 하부 기판 내 불순물 이온의 열 확산(thermal diffusion) 문제를 방지할 수 있다.
또한, 스택 구조의 메모리 셀들 및 선택 트랜지스터들을 형성한 다음 상기 선택 트랜지스터들의 일측에 배치되는 제1 불순물 영역(125) 및 제2 불순물 영역(225)을 전기적으로 연결하도록 플러그들을 한번에 형성시킬 수 있어 공정을 단순화시킬 수 있다.
상기와 같은 본 발명에 따르면, 2 개의 기판 상에 각각 다수의 메모리 셀들 및 선택 트랜지스터들과 이를 덮는 층간 절연막을 형성시키고, 제2 기판의 하부면을 연마 및 화학적 식각하여 얇고 평탄하게 형성시킨 다음 제1 기판 상에 얇아진 제2 기판을 접합시킴으로써 스택 구조를 갖는 메모리 셀을 형성할 수 있다.
이와 같이, 제2 기판 상에 형성되는 다수의 메모리 셀들은 제1 기판과 분리시킨 상태에서 형성시킬 수 있어, 종래의 접합된 상부 기판에 메모리 셀을 형성할 때 고온 열처리 공정에 의한 하부 기판 내 불순물 이온의 열 확산(thermal diffusion) 문제를 차단시킬 수 있다. 따라서, 상기 고온 열처리 공정과 상관없이 제1 기판 내 채널 영역이 용이하게 형성되어 메모리 셀의 동작 특성이 향상될 수 있으며, 유전막이 치밀화되어 메모리 셀의 신뢰도를 향상시킬 수 있다.
또한, 스택 구조의 메모리 셀들을 형성한 다음 상기 메모리 셀들을 전기적으로 연결하도록 플러그들을 한번에 형성시킬 수 있어 공정을 단순화시킬 수 있다. 따라서, 공정 시간이 단축되어 메모리 셀을 포함하는 반도체 장치의 수율이 개선될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있다.

Claims (18)

  1. 다수의 메모리 셀들 및 선택 트랜지스터들이 각각 형성된 제1 기판 및 제2 기판을 마련하는 단계;
    상기 제1 기판 및 제2 기판 상에 상기 다수의 메모리 셀들 및 선택 트랜지스터들을 덮도록 각각 제1 층간 절연막 및 제2 층간 절연막을 형성하는 단계;
    상기 제2 기판의 하부면 부위를 제거하여 상기 제2 기판의 두께를 감소시키는 단계;
    상기 두께가 감소된 제2 기판의 하부면과 상기 제1 층간 절연막을 접합시키는 단계; 및
    상기 제2 층간 절연막, 두께가 감소된 제2 기판 및 제1 층간 절연막을 관통하며, 상기 제1 기판 및 제2 기판 상의 선택 트랜지스터들과 전기적으로 연결되는 플러그들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 층간 절연막은 상기 제1 층간 절연막의 두께보다 1.5 내지 3배로 두껍게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 기판의 하부면 부위를 제거하는 단계는,
    상기 제2 기판의 하부면 부위를 화학적 기계적으로 연마하여 평탄화시키는 단계; 및
    상기 평탄화된 제2 기판의 하부면 부위를 습식 식각 공정을 이용하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제2 기판의 하부면 부위를 제거하는 동안 상기 제2 기판의 부러짐을 방지하기 위하여 상기 제2 기판 상에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 보호막은 실리콘 산화막 또는 포토레지스트막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서, 상기 습식 식각에 이용되는 식각 용액은 질산(HNO3)과 불산(HF)을 물이나 초산(CH3COOH)에 섞은 용액인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제3항에 있어서, 상기 습식 식각은 상기 평탄화된 제2 기판을 회전시키면서 상기 평탄화된 제2 기판의 하부면에 분사노즐을 통하여 식각 용액을 분사시켜 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제3항에 있어서, 상기 습식 식각 이후에 상기 제2 기판 상의 불순물을 제거 하기 위하여 상기 제2 기판을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 두께가 감소된 제2 기판은 상기 제1 기판에 대하여 0.01 내지 0.03 배의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 두께가 감소된 제2 기판은 0.05 내지 1.50㎛의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 각각의 메모리 셀들은, 금속-제1 산화물-질화실리콘-제2 산화물-실리콘(metal-oxide-silicon nitride-oxide-silicon, MONOS) 구조의 게이트 구조물 및 상기 게이트 구조물의 양측 기판 표면 부위에 불순물 영역들을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 금속은 탄탈륨 질화물(tantalum nitride)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 제1 산화물은 알루미늄 산화물(aluminium oxide, Al2O3), 지르코늄 산화물(zirconium oxide, ZrO2), 지르코늄 실리케이트(zirconium silicate, ZrSiO4), 하프늄 산화물(hafnium oxide, HfO2) 및 하프늄 실리케이트(hafnium silicate, HfSiO)로 이루어지는 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 게이트 구조물은 상기 제1 산화물을 결정화시키기 위하여 850 내지 1200℃의 온도에서 열처리되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서, 상기 제1 및 제2 기판들은 350 내지 450℃의 온도에서 수행되는 열처리에 의해 접합되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제1항에 있어서, 상기 플러그들은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 실리사이드를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제1항에 있어서, 상기 플러그들을 형성하는 단계는,
    상기 제2 층간 절연막, 두께가 감소된 제2 기판 및 제1 층간 절연막을 관통하는 콘택홀들을 형성하는 단계; 및
    상기 콘택홀들을 매립하여 상기 플러그들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 콘택홀들을 형성하는 단계 이후에,
    상기 콘택홀들의 내측 표면들 및 상기 제2 층간 절연막의 상면에 장벽막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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