JP4137328B2 - ３次元半導体集積回路装置の製造方法 - Google Patents
３次元半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP4137328B2 JP4137328B2 JP37561999A JP37561999A JP4137328B2 JP 4137328 B2 JP4137328 B2 JP 4137328B2 JP 37561999 A JP37561999 A JP 37561999A JP 37561999 A JP37561999 A JP 37561999A JP 4137328 B2 JP4137328 B2 JP 4137328B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor substrate
- substrate
- semiconductor
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、３次元半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置の高集積化・高密度化等の目的から、複数の回路機能ブロックを立体的に集積した３次元半導体集積回路装置の開発が進められている。３次元半導体集積回路装置は、当初はレ−ザ再結晶化等によるＳＯＩ（Silicon On Insulator）技術を利用して、ＳＯＩ基板形成とＳＯＩ基板への半導体装置の形成を繰り返すモノリシック法によりその製造が検討されてきたが、ＳＯＩを多層に積層するには、結晶性の確保が難しい、製造時間が長い等の問題があった。
【０００３】
このため、半導体装置または半導体集積回路装置が予め作製された単結晶半導体基板を貼り合わせる、貼り合わせ技術による３次元半導体集積回路装置の製造が種々検討されている。
【０００４】
月刊セミコンダクターワールド（林善宏等、１９９０年９月号ｐ５８〜６４）には、貼り合わせ技術の一種として、研磨により薄膜化した半導体基板を貼り合わせるＣＵＢＩＣ技術が提案されている。ＣＵＢＩＣ技術では、まずシリコン基板上に半導体素子が形成された第１の半導体基板を支持基板に接着した後、余分なシリコン基板をポリッシングして薄膜化する。次に、埋め込み配線、裏面配線、バンプ／プールからなるコンタクト部材等のデバイスの縦方向の接続に必要な配線を形成し、第１の半導体基板とシリコン基板上に半導体素子の形成された第２の半導体基板とを貼り合わせる。最後に、支持基板を取り外して多層構造の半導体装置が完成する。
【０００５】
また、特開平６−２６０５９４号公報には、貼り合わせ技術により形成された３次元半導体集積回路装置が開示されている。シリコン基板上に半導体素子が形成された第１の半導体基板を支持基板に接着した後、余分なシリコン基板をポリッシングして薄膜化するのはＣＵＢＩＣ技術と同様であるが、第１の半導体基板に予め埋め込み配線を形成するための深溝が設けられている点、及び第１の半導体基板とシリコン基板上に半導体素子の形成された第２の半導体基板とを貼り合わせ、貼り合わせ後に支持基板を取り除き埋め込み配線を形成する点で、ＣＵＢＩＣ技術とは異なっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、いずれの製造方法も、第１の半導体基板を支持基板に貼り合わせ、研磨した後に支持基板から剥離する工程を含んでおり、製造工程が煩雑であるという問題があった。
【０００７】
また、ＣＵＢＩＣ技術では、余分なシリコン基板をポリッシングして薄膜化した後に支持基板を取り除くため、支持基板を取り除く際に半導体基板上に形成された集積回路が破損する、という問題があった。
【０００８】
また、特開平６−２６０５９４号公報に開示の技術では、埋め込み配線を形成するための深溝が予め設けられた第１の半導体基板を支持基板に接着するため、深溝に入り込んだ接着剤の除去が困難である、という問題や、第１の半導体基板と第２の半導体基板とを接着した後に深溝の側壁を酸化して絶縁膜を形成するため、接着剤の耐熱温度以上に酸化温度を上げることができず、信頼性のある絶縁膜を形成することができないという問題があった。
【０００９】
従って、本発明の目的は、支持基板の着脱工程が不要で製造工程を大幅に簡略化することができ、簡素かつ容易な工程により半導体基板の多層積層が可能である３次元半導体集積回路装置の製造方法を提供することにある。また、本発明の他の目的は、信頼性の高い絶縁膜で囲まれた埋め込み配線を形成することができる３次元半導体集積回路装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の３次元半導体集積回路装置の製造方法は、表層に第１の集積回路が形成された第１の半導体基板と、表層に第２の集積回路が形成された第２の半導体基板とを、第１の集積回路と第２の集積回路とが電気的に接続されるように、集積回路面同士を対向させて接着し、第２の半導体基板の裏面側を研磨し、第２の半導体基板に、一端が前記第１の集積回路及び前記第２の集積回路の少なくとも一方に電気的に接続され、第２の半導体基板の裏面側に他端が露出した埋め込み配線を形成し、表層に第３の集積回路が形成された第３の半導体基板の集積回路面を、該第３の集積回路が前記埋め込み配線の露出部に電気的に接続されるように、前記第２の半導体基板の裏面側に接着して、３次元半導体集積回路装置を製造することを特徴とする。
【００１１】
本発明の３次元半導体集積回路装置の製造方法は、支持基板等を用いることなく、表層に第１の集積回路が形成された第１の半導体基板と、表層に第２の集積回路が形成された半導体基板とを、第１の集積回路と第２の集積回路とが電気的に接続されるように、集積回路面同士を対向させて直接接着するため、支持基板への接着工程、および支持基板からの除去工程が不要であり、製造工程を大幅に簡略化することができる。また、埋め込み配線が基板を貫通するように形成されるため、基板厚さをある程度厚くすることができる。
【００１２】
また、本発明では、第１の半導体基板と第２の半導体基板とを接着した後、第２の半導体基板の裏面側を研磨し、第２の半導体基板に、一端が前記第１の集積回路及び前記第２の集積回路の少なくとも一方に電気的に接続され第２の半導体基板の裏面側に他端が露出した埋め込み配線を形成し、表層に第３の集積回路が形成された第３の半導体基板の集積回路面を該第３の集積回路が前記埋め込み配線の露出部に電気的に接続されるように前記第２の半導体基板の裏面側に接着する、接着、研磨、及び埋め込み配線の形成という簡素かつ容易な工程により、３次元半導体集積回路装置を製造することができる。
【００１３】
なお、第３の半導体基板の裏面側をさらに研磨し、第３の半導体基板に、一端が前記第１の集積回路、前記第２の集積回路、及び前記第３の集積回路の少なくとも１つに電気的に接続され第３の半導体基板の裏面側に他端が露出した埋め込み配線を形成し、表層に第４の集積回路が形成された第４の半導体基板の集積回路面を、該第４の集積回路が前記埋め込み配線の露出部に電気的に接続されるように前記第３の半導体基板の裏面側に接着すれば、４層構成の３次元半導体集積回路装置を製造することができ、上記の工程を繰り返すことによって５層以上の３次元半導体集積回路装置を製造することができる。
【００１４】
第２の半導体基板が二酸化ケイ素からなる絶縁層を内部に含むシリコン基板であり、第２の半導体基板の裏面側を該絶縁層まで研磨することが好ましい。半導体基板としてニ酸化ケイ素からなる絶縁層を内部に含むシリコン基板を用いると、ニ酸化ケイ素はシリコンに比べて硬度が高いため研磨されにくく、絶縁層の手前で研磨を止めることが容易になる。
【００１５】
また、第２の半導体基板に設けられた絶縁領域を貫通するように前記埋め込み配線を形成することが好ましい。第２の半導体基板に設けられた絶縁領域を貫通するように前記埋め込み配線を形成すると、埋め込み配線の周囲には絶縁領域が存在するため、別途、絶縁膜を形成する必要がない。
【００１６】
【発明の実施の形態】
以下、本発明の３次元半導体集積回路装置の製造方法を、図面を参照しつつ具体的に説明する。図１〜図５は、３次元半導体集積回路装置１０の製造工程を示す断面図である。
【００１７】
まず、図２に示すように、シリコン基板２１に集積回路が形成された第１の半導体基板２０と、ＳＯＩ基板に集積回路が形成された第２の半導体基板３０とを、集積回路面同士が対向するように接着する。
【００１８】
第１の半導体基板２０を作製するためには、基板上に絶縁膜３２により絶縁されたゲート２６、ソース２４、及びドレイン２８からなる複数のＭＯＳＦＥＴ２２（本実施の形態では２つのＭＯＳＦＥＴを図示する）が形成され、隣接するＭＯＳＦＥＴ２２がニ酸化ケイ素からなる素子分離膜３６で分離されたシリコン基板２１を用意する。なお、ゲート２６、ソース２４、及びドレイン２８上の絶縁膜３２には、電極引き出し用のコンタクトホールがそれぞれ設けられている。
【００１９】
ＭＯＳＦＥＴ２２が形成されたシリコン基板２１上に、スパッタリングにより配線となるアルミニウム膜を形成し、コンタクトホールを埋める。フォトリソグラフィーによりアルミニウム膜を加工して、所定のパターンに整形されたアルミニウム配線３４を形成する。これによって、第１の半導体基板２０の表層に第１の集積回路が形成される。
【００２０】
形成された第１の集積回路上に、ニ酸化ケイ素からなる絶縁膜３８Ａを堆積させて第１の集積回路を被覆し、第１の半導体基板２０の集積回路面側の表面を平坦化する。絶縁膜３８Ａに開口を設け、絶縁膜３８で覆われたアルミニウム配線３４の一部を延長して表面に露出させる。最後に、露出したアルミニウム配線３４と接触するように、集積回路面側の表面に、レジストマスクを用いたリフトオフにより、例えば金とインジウムとの合金、またはインジウム等の金属からなるマイクロバンプ４２Ａを形成して、第１の半導体基板２０を得る。なお、本実施の形態では絶縁膜３８Ａの材料にはニ酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミド等の絶縁性有機材料を用いてもよい。
【００２１】
第２の半導体基板３０を作製するために、ニ酸化ケイ素からなる絶縁層４４が内部に形成されたＳＯＩ基板を用いて、基板上に絶縁膜３２により絶縁されたゲート２６、ソース２４、及びドレイン２８からなる複数のＭＯＳＦＥＴ２２（本実施の形態では２つのＭＯＳＦＥＴを図示する）が形成され、隣接するＭＯＳＦＥＴ２２がニ酸化ケイ素からなる素子分離膜３６で分離されたシリコン基板３１を用意する。なお、ゲート２６、ソース２４、及びドレイン２８上の絶縁膜３２には、電極引き出し用のコンタクトホールがそれぞれ設けられている。
【００２２】
ＭＯＳＦＥＴ２２が形成されたシリコン基板３１上に、スパッタリングにより配線となるアルミニウム膜を形成し、コンタクトホールを埋める。フォトリソグラフィーによりアルミニウム膜を加工して、所定のパターンに整形されたアルミニウム配線３４を形成する。これによって、第２の半導体基板３０の表層に第２の集積回路が形成される。
【００２３】
形成された第２の集積回路上に、ニ酸化ケイ素からなる絶縁膜３８Ｂを堆積させて第２の集積回路を被覆し、第２の半導体基板３０の集積回路面側の表面を平坦化する。レジストマスクを用いて、絶縁膜３８Ｂに反応性イオンエッチングにより開口を設け、絶縁膜３８で覆われたアルミニウム配線３４の一部を延長して表面に露出させる。最後に、露出したアルミニウム配線３４と接触するように、集積回路面側の表面に、レジストマスクを用いたリフトオフにより、例えば金とインジウムとの合金、またはインジウム等の金属からなるマイクロバンプ４２Ｂを形成して、第２の半導体基板３０を得る。なお、本実施の形態では絶縁膜３８Ｂの材料にはニ酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミド等の絶縁性有機材料を用いてもよい。
【００２４】
図１に示すように、第１の半導体基板２０の集積回路面側の表面に設けられたマイクロバンプ４２Ａと、第２の半導体基板３０の集積回路面側の表面に設けられたマイクロバンプ４２Ｂと、が接触するように、第２の半導体基板３０上に第１の半導体基板２０を重ね合わせ、マイクロバンプ４２Ａとマイクロバンプ４２Ｂとの仮接着を強固にするため、ロードセルにより圧力をモニターしながら基板間を均一に加圧する。なお、第１の半導体基板２０と第２の半導体基板３０との位置合わせは、シリコンウエハを透過することができる赤外線を用いた位置合わせ装置により行う。
【００２５】
仮接着した第１の半導体基板２０と第２の半導体基板３０を、液状のエポキシ樹脂を保持した容器と共に気圧調整が可能なチャンバーに入れて、チャンバー内を真空にし、仮接着した第１の半導体基板２０と第２の半導体基板３０の一部を、液状のエポキシ樹脂にディップする。その後常圧に戻し、基板間の隙間のマイクロバンプの存在しない部分に液状のエポキシ樹脂５０を注入する。基板を引き上げた後にエポキシ樹脂５０を硬化させて、図２に示すように、第２の半導体基板３０の集積回路面側を第１の半導体基板２０の集積回路面側に接着する。
【００２６】
次に、第２の半導体基板３０を裏面側から研磨して薄膜化する。
【００２７】
第１の半導体基板２０と貼り合わせた後の第２の半導体基板３０を、裏面側から化学的機械研磨により均一な厚さに研磨する。絶縁層４４を構成するニ酸化ケイ素はシリコンよりも研磨耐性が大きいため、図３に示すように、研磨は絶縁層４４の手前で止まり絶縁層４４が露出する。また、このとき第１の半導体基板２０が支持基板の役割を果たすが、後で取り外されることはない。
【００２８】
次に、第２の半導体基板３０の隣接する２つのＭＯＳＦＥＴの間にあって、絶縁層４４と素子分離膜３６とが連続している絶縁領域に、プラズマエッチングにより、第２の半導体基板３０の裏面側表面から第１の半導体基板２０または第２の半導体基板３０のアルミニウム配線３４に達するトレンチ（深溝）を設ける。図４に示すように、このトレンチに例えばタングステンのような高融点の金属を導電材料として充填して、埋め込み電極４８を形成する。裏面側に露出した埋め込み配線４８と接触するように、第２の半導体基板３０の裏面側の表面に、レジストマスクを用いたリフトオフにより、例えば金とインジウムとの合金、またはインジウム等の金属からなるマイクロバンプ４２Ｃを形成する。
【００２９】
次に、図５に示すように、第３の半導体基板４０の集積回路面を、第３の集積回路が埋め込み配線４８の露出部に電気的に接続されるように、第２の半導体基板３０の裏面側に接着する。
【００３０】
第３の半導体基板４０を作製するために、基板上に絶縁膜３２により絶縁されたゲート２６、ソース２４、及びドレイン２８からなる複数のＭＯＳＦＥＴ２２（本実施の形態では３つのＭＯＳＦＥＴを図示する）が形成され、隣接するＭＯＳＦＥＴ２２がニ酸化ケイ素からなる素子分離膜３６で分離されたシリコン基板４１を用意する。なお、ゲート２６、ソース２４、及びドレイン２８上の絶縁膜３２には、電極引き出し用のコンタクトホールがそれぞれ設けられている。
【００３１】
ＭＯＳＦＥＴ２２が形成されたシリコン基板４１上に、スパッタリングにより配線となるアルミニウム膜を形成し、コンタクトホールを埋める。フォトリソグラフィーによりアルミニウム膜を加工して、所定のパターンに整形されたアルミニウム配線３４を形成する。これによって、第３の半導体基板４０の表層に第３の集積回路が形成される。
【００３２】
形成された第３の集積回路上に、ニ酸化ケイ素からなる絶縁膜３８Ｃを堆積させて第３の集積回路を被覆し、第３の半導体基板４０の集積回路面側の表面を平坦化する。絶縁膜３８Ｃに開口を設け、絶縁膜３８で覆われたアルミニウム配線３４の一部を延長して表面に露出させる。最後に、露出したアルミニウム配線３４と接触するように、集積回路面側の表面に、レジストマスクを用いたリフトオフにより、例えば金とインジウムとの合金、またはインジウム等の金属からなるマイクロバンプ４２Ｄを形成して、第３の半導体基板４０を得る。なお、本実施の形態では絶縁膜３８Ｃの材料にはニ酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミド等の絶縁性有機材料を用いてもよい。
【００３３】
第２の半導体基板３０の裏面側の表面に設けられたマイクロバンプ４２Ｃと、第３の半導体基板４０の集積回路面側の表面に設けられたマイクロバンプ４２Ｄと、が接触するように、第３の半導体基板４０上に第２の半導体基板３０を重ね合わせ、マイクロバンプ４２Ｃとマイクロバンプ４２Ｄとの仮接着を強固にするため、ロードセルにより圧力をモニターしながら基板間を均一に加圧する。
【００３４】
仮接着した第２の半導体基板３０と第３の半導体基板４０との隙間に液状のエポキシ樹脂５０を注入し、エポキシ樹脂５０を硬化させて、第３の半導体基板４０の集積回路面側を、第２の半導体基板３０の裏面側に接着する。なお、第２の半導体基板３０と第３の半導体基板４０との位置合わせ及び接着の方法は、第１の半導体基板２０と第２の半導体基板３０とを接着する場合と同様である。
【００３５】
以上の工程により、第１の半導体基板２０、第２の半導体基板３０、及び第３の半導体基板４０の３つの半導体基板から構成され、第１の半導体基板２０上に第２の半導体基板３０が積層され、第２の半導体基板３０上に第３の半導体基板４０が積層された３次元半導体集積回路装置１０を得ることができる。
【００３６】
上記実施の形態では、第３の半導体基板にニ酸化ケイ素からなる絶縁層を含まないシリコン基板を使用して、３層構成の３次元半導体集積回路装置を作製する例について説明したが、第３の半導体基板を裏面側から研磨した後、第３の半導体基板へ埋め込み配線を形成することにより、さらに第４の半導体基板の積層が可能となり、４層以上の多層構成の３次元半導体集積回路装置を得ることができる。その際、第３の半導体基板に基板内部にニ酸化ケイ素からなる絶縁層が内部に形成されたシリコン基板を使用することで、第３の半導体基板の研磨や第３の半導体基板への埋め込み配線の形成が容易になる。
【００３７】
上記実施の形態では、研磨を受ける第２の半導体基板に使用するシリコン基板として、基板内部にニ酸化ケイ素からなる絶縁層が内部に形成されたシリコン基板を使用したが、ニ酸化ケイ素からなる絶縁層を含まないシリコン基板を使用してもよい。
【００３８】
上記実施の形態では、第１の集積回路と第２の集積回路、及び第３の集積回路と第２の半導体基板の埋め込み配線の端部を、マイクロバンプを介して電気的に接続したが、他のコンタクト部材により電気的に接続されていても良い。また、上記実施の形態では、半導体基板の両方の表面にマイクロバンプを形成し、対向するマイクロバンプが重なり合うように２つの半導体基板を接着したが、図６に示すように、１つのマイクロバンプを介して電気的に接続されていてもよく、マイクロバンプはいずれか一方の基板に形成されていればよい。
【００３９】
なお、上記実施の形態において使用するシリコン基板は、ウエハスケールでもチップスケールでもよい。
【００４０】
【発明の効果】
本発明の３次元半導体集積回路装置の製造方法は、支持基板の着脱工程が不要で製造工程を大幅に簡略化することができ、簡素かつ容易な工程により半導体基板の多層積層が可能であるという効果を奏する。また、絶縁領域を貫通するように前記埋め込み配線を形成することで、信頼性の高い絶縁膜で囲まれた埋め込み配線を形成することができるという効果を奏する。
【図面の簡単な説明】
【図１】本実施の形態の３次元半導体集積回路装置の製造工程を示す概略断面図である。
【図２】本実施の形態の３次元半導体集積回路装置の製造工程を示す概略断面図である。
【図３】本実施の形態の３次元半導体集積回路装置の製造工程を示す概略断面図である。
【図４】本実施の形態の３次元半導体集積回路装置の製造工程を示す概略断面図である。
【図５】本実施の形態の３次元半導体集積回路装置の製造工程を示す概略断面図である。
【図６】本実施の形態の３次元半導体集積回路装置のコンタクト部に関する変形例を示す部分図である。
【符号の説明】
１０ ３次元半導体集積回路装置
２０ 第１の半導体基板
３０ 第２の半導体基板
４０ 第３の半導体基板
２２ ＭＯＳＦＥＴ
３４ アルミニウム配線
３８Ａ〜Ｃ 絶縁膜
４２Ａ〜Ｄ マイクロバンプ
４４ 絶縁層
４８ 埋め込み配線
５０ エポキシ樹脂
【発明の属する技術分野】
本発明は、３次元半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置の高集積化・高密度化等の目的から、複数の回路機能ブロックを立体的に集積した３次元半導体集積回路装置の開発が進められている。３次元半導体集積回路装置は、当初はレ−ザ再結晶化等によるＳＯＩ（Silicon On Insulator）技術を利用して、ＳＯＩ基板形成とＳＯＩ基板への半導体装置の形成を繰り返すモノリシック法によりその製造が検討されてきたが、ＳＯＩを多層に積層するには、結晶性の確保が難しい、製造時間が長い等の問題があった。
【０００３】
このため、半導体装置または半導体集積回路装置が予め作製された単結晶半導体基板を貼り合わせる、貼り合わせ技術による３次元半導体集積回路装置の製造が種々検討されている。
【０００４】
月刊セミコンダクターワールド（林善宏等、１９９０年９月号ｐ５８〜６４）には、貼り合わせ技術の一種として、研磨により薄膜化した半導体基板を貼り合わせるＣＵＢＩＣ技術が提案されている。ＣＵＢＩＣ技術では、まずシリコン基板上に半導体素子が形成された第１の半導体基板を支持基板に接着した後、余分なシリコン基板をポリッシングして薄膜化する。次に、埋め込み配線、裏面配線、バンプ／プールからなるコンタクト部材等のデバイスの縦方向の接続に必要な配線を形成し、第１の半導体基板とシリコン基板上に半導体素子の形成された第２の半導体基板とを貼り合わせる。最後に、支持基板を取り外して多層構造の半導体装置が完成する。
【０００５】
また、特開平６−２６０５９４号公報には、貼り合わせ技術により形成された３次元半導体集積回路装置が開示されている。シリコン基板上に半導体素子が形成された第１の半導体基板を支持基板に接着した後、余分なシリコン基板をポリッシングして薄膜化するのはＣＵＢＩＣ技術と同様であるが、第１の半導体基板に予め埋め込み配線を形成するための深溝が設けられている点、及び第１の半導体基板とシリコン基板上に半導体素子の形成された第２の半導体基板とを貼り合わせ、貼り合わせ後に支持基板を取り除き埋め込み配線を形成する点で、ＣＵＢＩＣ技術とは異なっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、いずれの製造方法も、第１の半導体基板を支持基板に貼り合わせ、研磨した後に支持基板から剥離する工程を含んでおり、製造工程が煩雑であるという問題があった。
【０００７】
また、ＣＵＢＩＣ技術では、余分なシリコン基板をポリッシングして薄膜化した後に支持基板を取り除くため、支持基板を取り除く際に半導体基板上に形成された集積回路が破損する、という問題があった。
【０００８】
また、特開平６−２６０５９４号公報に開示の技術では、埋め込み配線を形成するための深溝が予め設けられた第１の半導体基板を支持基板に接着するため、深溝に入り込んだ接着剤の除去が困難である、という問題や、第１の半導体基板と第２の半導体基板とを接着した後に深溝の側壁を酸化して絶縁膜を形成するため、接着剤の耐熱温度以上に酸化温度を上げることができず、信頼性のある絶縁膜を形成することができないという問題があった。
【０００９】
従って、本発明の目的は、支持基板の着脱工程が不要で製造工程を大幅に簡略化することができ、簡素かつ容易な工程により半導体基板の多層積層が可能である３次元半導体集積回路装置の製造方法を提供することにある。また、本発明の他の目的は、信頼性の高い絶縁膜で囲まれた埋め込み配線を形成することができる３次元半導体集積回路装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の３次元半導体集積回路装置の製造方法は、表層に第１の集積回路が形成された第１の半導体基板と、表層に第２の集積回路が形成された第２の半導体基板とを、第１の集積回路と第２の集積回路とが電気的に接続されるように、集積回路面同士を対向させて接着し、第２の半導体基板の裏面側を研磨し、第２の半導体基板に、一端が前記第１の集積回路及び前記第２の集積回路の少なくとも一方に電気的に接続され、第２の半導体基板の裏面側に他端が露出した埋め込み配線を形成し、表層に第３の集積回路が形成された第３の半導体基板の集積回路面を、該第３の集積回路が前記埋め込み配線の露出部に電気的に接続されるように、前記第２の半導体基板の裏面側に接着して、３次元半導体集積回路装置を製造することを特徴とする。
【００１１】
本発明の３次元半導体集積回路装置の製造方法は、支持基板等を用いることなく、表層に第１の集積回路が形成された第１の半導体基板と、表層に第２の集積回路が形成された半導体基板とを、第１の集積回路と第２の集積回路とが電気的に接続されるように、集積回路面同士を対向させて直接接着するため、支持基板への接着工程、および支持基板からの除去工程が不要であり、製造工程を大幅に簡略化することができる。また、埋め込み配線が基板を貫通するように形成されるため、基板厚さをある程度厚くすることができる。
【００１２】
また、本発明では、第１の半導体基板と第２の半導体基板とを接着した後、第２の半導体基板の裏面側を研磨し、第２の半導体基板に、一端が前記第１の集積回路及び前記第２の集積回路の少なくとも一方に電気的に接続され第２の半導体基板の裏面側に他端が露出した埋め込み配線を形成し、表層に第３の集積回路が形成された第３の半導体基板の集積回路面を該第３の集積回路が前記埋め込み配線の露出部に電気的に接続されるように前記第２の半導体基板の裏面側に接着する、接着、研磨、及び埋め込み配線の形成という簡素かつ容易な工程により、３次元半導体集積回路装置を製造することができる。
【００１３】
なお、第３の半導体基板の裏面側をさらに研磨し、第３の半導体基板に、一端が前記第１の集積回路、前記第２の集積回路、及び前記第３の集積回路の少なくとも１つに電気的に接続され第３の半導体基板の裏面側に他端が露出した埋め込み配線を形成し、表層に第４の集積回路が形成された第４の半導体基板の集積回路面を、該第４の集積回路が前記埋め込み配線の露出部に電気的に接続されるように前記第３の半導体基板の裏面側に接着すれば、４層構成の３次元半導体集積回路装置を製造することができ、上記の工程を繰り返すことによって５層以上の３次元半導体集積回路装置を製造することができる。
【００１４】
第２の半導体基板が二酸化ケイ素からなる絶縁層を内部に含むシリコン基板であり、第２の半導体基板の裏面側を該絶縁層まで研磨することが好ましい。半導体基板としてニ酸化ケイ素からなる絶縁層を内部に含むシリコン基板を用いると、ニ酸化ケイ素はシリコンに比べて硬度が高いため研磨されにくく、絶縁層の手前で研磨を止めることが容易になる。
【００１５】
また、第２の半導体基板に設けられた絶縁領域を貫通するように前記埋め込み配線を形成することが好ましい。第２の半導体基板に設けられた絶縁領域を貫通するように前記埋め込み配線を形成すると、埋め込み配線の周囲には絶縁領域が存在するため、別途、絶縁膜を形成する必要がない。
【００１６】
【発明の実施の形態】
以下、本発明の３次元半導体集積回路装置の製造方法を、図面を参照しつつ具体的に説明する。図１〜図５は、３次元半導体集積回路装置１０の製造工程を示す断面図である。
【００１７】
まず、図２に示すように、シリコン基板２１に集積回路が形成された第１の半導体基板２０と、ＳＯＩ基板に集積回路が形成された第２の半導体基板３０とを、集積回路面同士が対向するように接着する。
【００１８】
第１の半導体基板２０を作製するためには、基板上に絶縁膜３２により絶縁されたゲート２６、ソース２４、及びドレイン２８からなる複数のＭＯＳＦＥＴ２２（本実施の形態では２つのＭＯＳＦＥＴを図示する）が形成され、隣接するＭＯＳＦＥＴ２２がニ酸化ケイ素からなる素子分離膜３６で分離されたシリコン基板２１を用意する。なお、ゲート２６、ソース２４、及びドレイン２８上の絶縁膜３２には、電極引き出し用のコンタクトホールがそれぞれ設けられている。
【００１９】
ＭＯＳＦＥＴ２２が形成されたシリコン基板２１上に、スパッタリングにより配線となるアルミニウム膜を形成し、コンタクトホールを埋める。フォトリソグラフィーによりアルミニウム膜を加工して、所定のパターンに整形されたアルミニウム配線３４を形成する。これによって、第１の半導体基板２０の表層に第１の集積回路が形成される。
【００２０】
形成された第１の集積回路上に、ニ酸化ケイ素からなる絶縁膜３８Ａを堆積させて第１の集積回路を被覆し、第１の半導体基板２０の集積回路面側の表面を平坦化する。絶縁膜３８Ａに開口を設け、絶縁膜３８で覆われたアルミニウム配線３４の一部を延長して表面に露出させる。最後に、露出したアルミニウム配線３４と接触するように、集積回路面側の表面に、レジストマスクを用いたリフトオフにより、例えば金とインジウムとの合金、またはインジウム等の金属からなるマイクロバンプ４２Ａを形成して、第１の半導体基板２０を得る。なお、本実施の形態では絶縁膜３８Ａの材料にはニ酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミド等の絶縁性有機材料を用いてもよい。
【００２１】
第２の半導体基板３０を作製するために、ニ酸化ケイ素からなる絶縁層４４が内部に形成されたＳＯＩ基板を用いて、基板上に絶縁膜３２により絶縁されたゲート２６、ソース２４、及びドレイン２８からなる複数のＭＯＳＦＥＴ２２（本実施の形態では２つのＭＯＳＦＥＴを図示する）が形成され、隣接するＭＯＳＦＥＴ２２がニ酸化ケイ素からなる素子分離膜３６で分離されたシリコン基板３１を用意する。なお、ゲート２６、ソース２４、及びドレイン２８上の絶縁膜３２には、電極引き出し用のコンタクトホールがそれぞれ設けられている。
【００２２】
ＭＯＳＦＥＴ２２が形成されたシリコン基板３１上に、スパッタリングにより配線となるアルミニウム膜を形成し、コンタクトホールを埋める。フォトリソグラフィーによりアルミニウム膜を加工して、所定のパターンに整形されたアルミニウム配線３４を形成する。これによって、第２の半導体基板３０の表層に第２の集積回路が形成される。
【００２３】
形成された第２の集積回路上に、ニ酸化ケイ素からなる絶縁膜３８Ｂを堆積させて第２の集積回路を被覆し、第２の半導体基板３０の集積回路面側の表面を平坦化する。レジストマスクを用いて、絶縁膜３８Ｂに反応性イオンエッチングにより開口を設け、絶縁膜３８で覆われたアルミニウム配線３４の一部を延長して表面に露出させる。最後に、露出したアルミニウム配線３４と接触するように、集積回路面側の表面に、レジストマスクを用いたリフトオフにより、例えば金とインジウムとの合金、またはインジウム等の金属からなるマイクロバンプ４２Ｂを形成して、第２の半導体基板３０を得る。なお、本実施の形態では絶縁膜３８Ｂの材料にはニ酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミド等の絶縁性有機材料を用いてもよい。
【００２４】
図１に示すように、第１の半導体基板２０の集積回路面側の表面に設けられたマイクロバンプ４２Ａと、第２の半導体基板３０の集積回路面側の表面に設けられたマイクロバンプ４２Ｂと、が接触するように、第２の半導体基板３０上に第１の半導体基板２０を重ね合わせ、マイクロバンプ４２Ａとマイクロバンプ４２Ｂとの仮接着を強固にするため、ロードセルにより圧力をモニターしながら基板間を均一に加圧する。なお、第１の半導体基板２０と第２の半導体基板３０との位置合わせは、シリコンウエハを透過することができる赤外線を用いた位置合わせ装置により行う。
【００２５】
仮接着した第１の半導体基板２０と第２の半導体基板３０を、液状のエポキシ樹脂を保持した容器と共に気圧調整が可能なチャンバーに入れて、チャンバー内を真空にし、仮接着した第１の半導体基板２０と第２の半導体基板３０の一部を、液状のエポキシ樹脂にディップする。その後常圧に戻し、基板間の隙間のマイクロバンプの存在しない部分に液状のエポキシ樹脂５０を注入する。基板を引き上げた後にエポキシ樹脂５０を硬化させて、図２に示すように、第２の半導体基板３０の集積回路面側を第１の半導体基板２０の集積回路面側に接着する。
【００２６】
次に、第２の半導体基板３０を裏面側から研磨して薄膜化する。
【００２７】
第１の半導体基板２０と貼り合わせた後の第２の半導体基板３０を、裏面側から化学的機械研磨により均一な厚さに研磨する。絶縁層４４を構成するニ酸化ケイ素はシリコンよりも研磨耐性が大きいため、図３に示すように、研磨は絶縁層４４の手前で止まり絶縁層４４が露出する。また、このとき第１の半導体基板２０が支持基板の役割を果たすが、後で取り外されることはない。
【００２８】
次に、第２の半導体基板３０の隣接する２つのＭＯＳＦＥＴの間にあって、絶縁層４４と素子分離膜３６とが連続している絶縁領域に、プラズマエッチングにより、第２の半導体基板３０の裏面側表面から第１の半導体基板２０または第２の半導体基板３０のアルミニウム配線３４に達するトレンチ（深溝）を設ける。図４に示すように、このトレンチに例えばタングステンのような高融点の金属を導電材料として充填して、埋め込み電極４８を形成する。裏面側に露出した埋め込み配線４８と接触するように、第２の半導体基板３０の裏面側の表面に、レジストマスクを用いたリフトオフにより、例えば金とインジウムとの合金、またはインジウム等の金属からなるマイクロバンプ４２Ｃを形成する。
【００２９】
次に、図５に示すように、第３の半導体基板４０の集積回路面を、第３の集積回路が埋め込み配線４８の露出部に電気的に接続されるように、第２の半導体基板３０の裏面側に接着する。
【００３０】
第３の半導体基板４０を作製するために、基板上に絶縁膜３２により絶縁されたゲート２６、ソース２４、及びドレイン２８からなる複数のＭＯＳＦＥＴ２２（本実施の形態では３つのＭＯＳＦＥＴを図示する）が形成され、隣接するＭＯＳＦＥＴ２２がニ酸化ケイ素からなる素子分離膜３６で分離されたシリコン基板４１を用意する。なお、ゲート２６、ソース２４、及びドレイン２８上の絶縁膜３２には、電極引き出し用のコンタクトホールがそれぞれ設けられている。
【００３１】
ＭＯＳＦＥＴ２２が形成されたシリコン基板４１上に、スパッタリングにより配線となるアルミニウム膜を形成し、コンタクトホールを埋める。フォトリソグラフィーによりアルミニウム膜を加工して、所定のパターンに整形されたアルミニウム配線３４を形成する。これによって、第３の半導体基板４０の表層に第３の集積回路が形成される。
【００３２】
形成された第３の集積回路上に、ニ酸化ケイ素からなる絶縁膜３８Ｃを堆積させて第３の集積回路を被覆し、第３の半導体基板４０の集積回路面側の表面を平坦化する。絶縁膜３８Ｃに開口を設け、絶縁膜３８で覆われたアルミニウム配線３４の一部を延長して表面に露出させる。最後に、露出したアルミニウム配線３４と接触するように、集積回路面側の表面に、レジストマスクを用いたリフトオフにより、例えば金とインジウムとの合金、またはインジウム等の金属からなるマイクロバンプ４２Ｄを形成して、第３の半導体基板４０を得る。なお、本実施の形態では絶縁膜３８Ｃの材料にはニ酸化ケイ素を用いたが、他の絶縁性無機材料やポリイミド等の絶縁性有機材料を用いてもよい。
【００３３】
第２の半導体基板３０の裏面側の表面に設けられたマイクロバンプ４２Ｃと、第３の半導体基板４０の集積回路面側の表面に設けられたマイクロバンプ４２Ｄと、が接触するように、第３の半導体基板４０上に第２の半導体基板３０を重ね合わせ、マイクロバンプ４２Ｃとマイクロバンプ４２Ｄとの仮接着を強固にするため、ロードセルにより圧力をモニターしながら基板間を均一に加圧する。
【００３４】
仮接着した第２の半導体基板３０と第３の半導体基板４０との隙間に液状のエポキシ樹脂５０を注入し、エポキシ樹脂５０を硬化させて、第３の半導体基板４０の集積回路面側を、第２の半導体基板３０の裏面側に接着する。なお、第２の半導体基板３０と第３の半導体基板４０との位置合わせ及び接着の方法は、第１の半導体基板２０と第２の半導体基板３０とを接着する場合と同様である。
【００３５】
以上の工程により、第１の半導体基板２０、第２の半導体基板３０、及び第３の半導体基板４０の３つの半導体基板から構成され、第１の半導体基板２０上に第２の半導体基板３０が積層され、第２の半導体基板３０上に第３の半導体基板４０が積層された３次元半導体集積回路装置１０を得ることができる。
【００３６】
上記実施の形態では、第３の半導体基板にニ酸化ケイ素からなる絶縁層を含まないシリコン基板を使用して、３層構成の３次元半導体集積回路装置を作製する例について説明したが、第３の半導体基板を裏面側から研磨した後、第３の半導体基板へ埋め込み配線を形成することにより、さらに第４の半導体基板の積層が可能となり、４層以上の多層構成の３次元半導体集積回路装置を得ることができる。その際、第３の半導体基板に基板内部にニ酸化ケイ素からなる絶縁層が内部に形成されたシリコン基板を使用することで、第３の半導体基板の研磨や第３の半導体基板への埋め込み配線の形成が容易になる。
【００３７】
上記実施の形態では、研磨を受ける第２の半導体基板に使用するシリコン基板として、基板内部にニ酸化ケイ素からなる絶縁層が内部に形成されたシリコン基板を使用したが、ニ酸化ケイ素からなる絶縁層を含まないシリコン基板を使用してもよい。
【００３８】
上記実施の形態では、第１の集積回路と第２の集積回路、及び第３の集積回路と第２の半導体基板の埋め込み配線の端部を、マイクロバンプを介して電気的に接続したが、他のコンタクト部材により電気的に接続されていても良い。また、上記実施の形態では、半導体基板の両方の表面にマイクロバンプを形成し、対向するマイクロバンプが重なり合うように２つの半導体基板を接着したが、図６に示すように、１つのマイクロバンプを介して電気的に接続されていてもよく、マイクロバンプはいずれか一方の基板に形成されていればよい。
【００３９】
なお、上記実施の形態において使用するシリコン基板は、ウエハスケールでもチップスケールでもよい。
【００４０】
【発明の効果】
本発明の３次元半導体集積回路装置の製造方法は、支持基板の着脱工程が不要で製造工程を大幅に簡略化することができ、簡素かつ容易な工程により半導体基板の多層積層が可能であるという効果を奏する。また、絶縁領域を貫通するように前記埋め込み配線を形成することで、信頼性の高い絶縁膜で囲まれた埋め込み配線を形成することができるという効果を奏する。
【図面の簡単な説明】
【図１】本実施の形態の３次元半導体集積回路装置の製造工程を示す概略断面図である。
【図２】本実施の形態の３次元半導体集積回路装置の製造工程を示す概略断面図である。
【図３】本実施の形態の３次元半導体集積回路装置の製造工程を示す概略断面図である。
【図４】本実施の形態の３次元半導体集積回路装置の製造工程を示す概略断面図である。
【図５】本実施の形態の３次元半導体集積回路装置の製造工程を示す概略断面図である。
【図６】本実施の形態の３次元半導体集積回路装置のコンタクト部に関する変形例を示す部分図である。
【符号の説明】
１０ ３次元半導体集積回路装置
２０ 第１の半導体基板
３０ 第２の半導体基板
４０ 第３の半導体基板
２２ ＭＯＳＦＥＴ
３４ アルミニウム配線
３８Ａ〜Ｃ 絶縁膜
４２Ａ〜Ｄ マイクロバンプ
４４ 絶縁層
４８ 埋め込み配線
５０ エポキシ樹脂
Claims (3)
- 表層に第１の集積回路が形成された第１の半導体基板と、表層に第２の集積回路が形成された第２の半導体基板とを、第１の集積回路と第２の集積回路とが電気的に接続されるように、集積回路面同士を対向させて接着し、
第２の半導体基板の裏面側を研磨し、
第２の半導体基板に、一端が前記第１の集積回路及び前記第２の集積回路の少なくとも一方に電気的に接続され、第２の半導体基板の裏面側に他端が露出した埋め込み配線を形成し、
表層に第３の集積回路が形成された第３の半導体基板の集積回路面を、該第３の集積回路が前記埋め込み配線の露出部に電気的に接続されるように、前記第２の半導体基板の裏面側に接着して、３次元半導体集積回路装置を製造する
３次元半導体集積回路装置の製造方法。 - 第２の半導体基板が二酸化ケイ素からなる絶縁層を内部に含むシリコン基板であり、第２の半導体基板の裏面側を該絶縁層まで研磨する請求項１に記載の３次元半導体集積回路装置の製造方法。
- 第２の半導体基板に設けられた絶縁領域を貫通するように前記埋め込み配線を形成する請求項１または２に記載の３次元半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37561999A JP4137328B2 (ja) | 1999-12-28 | 1999-12-28 | ３次元半導体集積回路装置の製造方法 |
| US09/745,874 US6525415B2 (en) | 1999-12-28 | 2000-12-26 | Three-dimensional semiconductor integrated circuit apparatus and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37561999A JP4137328B2 (ja) | 1999-12-28 | 1999-12-28 | ３次元半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189419A JP2001189419A (ja) | 2001-07-10 |
| JP4137328B2 true JP4137328B2 (ja) | 2008-08-20 |
Family
ID=18505802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37561999A Expired - Fee Related JP4137328B2 (ja) | 1999-12-28 | 1999-12-28 | ３次元半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4137328B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060181A (ja) * | 2001-08-16 | 2003-02-28 | Konica Corp | 放射線画像検出器 |
| JP4383274B2 (ja) | 2004-06-30 | 2009-12-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置および半導体ウエハの製造方法 |
| US7785938B2 (en) | 2006-04-28 | 2010-08-31 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor integrated circuit, manufacturing method thereof, and semiconductor device using semiconductor integrated circuit |
| JP5227536B2 (ja) * | 2006-04-28 | 2013-07-03 | 株式会社半導体エネルギー研究所 | 半導体集積回路の作製方法 |
| FR2910705B1 (fr) * | 2006-12-20 | 2009-02-27 | E2V Semiconductors Soc Par Act | Structure de plots de connexion pour capteur d'image sur substrat aminci |
| KR100873894B1 (ko) | 2007-06-29 | 2008-12-15 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| JP5366517B2 (ja) | 2007-12-03 | 2013-12-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5240437B2 (ja) * | 2008-04-24 | 2013-07-17 | 信越半導体株式会社 | 多層シリコン半導体ウェーハの作製方法 |
| JP5240651B2 (ja) * | 2008-04-30 | 2013-07-17 | 信越半導体株式会社 | 多層シリコン半導体ウェーハ及びその作製方法 |
| US7858468B2 (en) | 2008-10-30 | 2010-12-28 | Micron Technology, Inc. | Memory devices and formation methods |
| JP2010185882A (ja) * | 2010-05-20 | 2010-08-26 | Konica Minolta Holdings Inc | 可搬型放射線画像検出器 |
| TWI509713B (zh) * | 2011-03-31 | 2015-11-21 | Soitec Silicon On Insulator | 形成結合的半導體結構之方法及用該方法所形成之半導體結構 |
| CN107078202B (zh) * | 2014-10-09 | 2019-07-19 | 德尔塔蒂研究财团 | 一种集成热电发电机 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6130059A (ja) * | 1984-07-20 | 1986-02-12 | Nec Corp | 半導体装置の製造方法 |
| JP4063944B2 (ja) * | 1998-03-13 | 2008-03-19 | 独立行政法人科学技術振興機構 | ３次元半導体集積回路装置の製造方法 |
-
1999
- 1999-12-28 JP JP37561999A patent/JP4137328B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001189419A (ja) | 2001-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6525415B2 (en) | Three-dimensional semiconductor integrated circuit apparatus and manufacturing method therefor | |
| JP4486229B2 (ja) | ウエハパッケージの製造方法 | |
| US6506664B1 (en) | Method of transferring ultra-thin substrates and application of the method to the manufacture of a multi-layer thin film device | |
| US5656552A (en) | Method of making a thin conformal high-yielding multi-chip module | |
| US5637536A (en) | Method for interconnecting semiconductor chips in three dimensions, and component resulting therefrom | |
| JP5621155B2 (ja) | ３ｄ電子モジュールをビアにより垂直に相互接続する方法 | |
| JP4137328B2 (ja) | ３次元半導体集積回路装置の製造方法 | |
| JP4694305B2 (ja) | 半導体ウエハの製造方法 | |
| TWI392054B (zh) | 用於三維電子模組之集體式製造的製程 | |
| US7691672B2 (en) | Substrate treating method and method of manufacturing semiconductor apparatus | |
| US20120086135A1 (en) | Interposers, electronic modules, and methods for forming the same | |
| JPH0344067A (ja) | 半導体基板の積層方法 | |
| JPH07506936A (ja) | ３次元集積回路およびその製造方法 | |
| WO2005119776A1 (ja) | 三次元積層構造を持つ半導体装置及びその製造方法 | |
| JP2009181981A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH0736350B2 (ja) | 電気接続要素の製造方法 | |
| CN112039458B (zh) | 体声波谐振器的封装方法及封装结构 | |
| CN104867865B (zh) | 一种晶圆三维集成引线工艺 | |
| JP2003257930A (ja) | 半導体装置およびその製造方法 | |
| JP4819320B2 (ja) | 半導体装置の製造方法 | |
| TWI266375B (en) | Semiconductor device and manufacture method thereof | |
| KR100253352B1 (ko) | 적층가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법 | |
| JP2001250913A (ja) | ３次元半導体集積回路装置及びその製造方法 | |
| JPH02199860A (ja) | 高密度半導体構造体及びその製造方法 | |
| JP3962443B2 (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080507 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080604 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140613 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |