JPH07506936A - ３次元集積回路およびその製造方法 - Google Patents

３次元集積回路およびその製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ３次元集積回路およびその製造方法 発明の分野 本発明は、一般に集積回路製造技術に関し、特に多重層の３次元集積回路を製造 する方法に関する。
発明の背景 ３次元（３ｄ）集積回路の製造は、従来幾つかの技術によって達成されている。
１つの方法は、能動的なシリコンフィルムか絶縁層を介在する連続的な層におい て成長される製造技術を使用する。しかしながら、この方法は難しい材料の問題 を克服し、通常、装置の個々の層の試験を排除する。さらに、全体の製造時間は 層の数に比例し、３または４層以上の能動回路の層を有している構造に関しては 長くなる。
別の既知の方法は、立方体の縁部に金属相互接続する付加的な処理により立方体 中に通常の集積回路ダイスを薄くして積重ねることを含む。立方体は、はんだバ ンプの使用によって基板に取付けられ、電気的に接続される。しかしながら、こ の方法は、小さいダイスのかなりの処理を必要とし、それ故、高い処理費用がか かる。さらに、垂直に積重ねられたダイスの間の全相互接続は、縁部で行われな ければならない。
これは、信号を縁部との間で伝送するために導体の付加的な長さを必要とするこ とによって動作速度を制限する傾向がある。
第３の方法は、ＶＬＳ　Ｉ技術に関する１９９０年のシンポジウムの林氏らによ る文献（「“累積的に接若された集積回路（ＣＵＢ　Ｉ　Ｃ）技術”を使用して いる３次元集積回路の製造」）に記載されており、集積回路機能的ブロックを薄 くして積重ね、隣接した機能的ブロック間の垂直な相互接続を伴う方法を使用す る。支持基板は、Ｓｉ結晶が選択的な研磨方法によって除去されるときにＳｉ層 を支持するために使用される。
支持基板は、後で除去される。この方法に対する認知された欠点は、バルクシリ コン結晶が研磨停止としてＬＯＣＯ３の埋込まれた５ｉ０２を使用して機械的に 薄くされる必要があることである。この処理はＬＯＧＯ３の埋込まれた５ｉ０２ を除去しないように制御することは難しく、ＬＯＣＯ５絶縁ＣＭ　ＯＳと異なる 技術に容易に適用されることはできない。
この処理は、ＬＯＣＯ３の埋込まれた５ｉ０２がＳｉにおける能動的な装置より もＳｉに広がることを必要とすることは明白である。これは、多くの応用に対し て厳しい制限が存在する。
本発明の目的は、これらおよび従来技術の別の問題を克服することである。
本発明の別の目的は、シリコン基板がエツチングして止めとして埋込まれた酸化 物を使用して化学的にエツチングして除去される絶縁体上のシリコン（ＳＯＩ） 集積回路ウェーハの積層によって小さな体積の３次元集積回路を構成するために 新しい半導体製造技術を提供することである。
本発明の別の目的は、金属酸化物半導体（ＭＯＳ）、バイポーラ、あるいはそれ を組合わせた技術を支持する３次元回路を生じ、小さな垂直の貫通接続部を有す る薄いシリコンフィルムの使用によって高い回路密度を達成する製造技術を提供 することである。
発明の概要 前述および他の問題は克服され、本発明の目的は３次元集積回路を製造する新し い方法によって実現される。本発明の好ましい実施例における方法は、第１およ び第２の絶縁体上のシリコン（ＳＯＩ）ウェーハを形成する工程を含み、それに おける各ＳＯＩウェーハは、典型的に５ｉ０２である誘電体材料の薄い層によっ てバルクシリコン基板から分離された薄いシリコン層を含む。次の工程で、薄い 各シリコン層に少なくとも１つの電気的貫通接続部を形成し、薄い各シリコン層 に所望の能動的および受動的層を形成するために薄いシリコン層を処理する。次 の工程は、薄いシリコン層上に重なり、少なくとも１つの貫通接続部に電気的に 結合される相互接続を形成する。ウェーハの１つは、相互接続が薄いシリコン層 と仮の基板の間に位置するように仮の基板に取付けられる。
ウェーハのバルクシリコン基板は、誘電体層を露出するようにバルクシリコン基 板をエツチングする工程によって除去される。さらに、相互接続は、少なくとも １つの貫通接続部と電気的に接触させるために露出された誘電体層を通って形成 される。この結果、処理されたシリコン層を含む第１の回路装置の形成、処理さ れたシリコン層の第１の主表面（上層表面）上に形成されている相互接続、およ び処理されたシリコン層の第２の主表面（下層表面）上に形成されている相互接 続が形成される。次の工程は、回路装置のこの別の相互接続をバルク基板と、基 板の表面に重なっている誘電体層と、および誘電体層に重なっている処理された シリコンの層とを有している第２のＳｏｌウェーハのような支持基板の相互接続 に結合する。仮の基板はそれから除去される。付加的な回路装置は、所望の複雑 さの３次元集積回路を形成するために積重ねられ、相互接続される。
完全な３次元ウェーハ積層体はウェーハ形態において使用され、あるいは積層後 に３次元ダイスに切断される。その代りに、個々のダイスは上記されたように処 理された回路装置から切断され、３次元構造を形成するために積重ねられること もできる。
８０１ウエーハのＳｉ層内に貫通接続部を形成する方法も開示されている。
図面の簡単な説明 図１乃至７は、本発明の製造方法の工程を示す断面図であり、 図８は、大きな直径の支持体ウェーハに接続されている３次元集積回路の実施例 を示し、 図９および１０は、薄いＳｉフィルムがフィルム全体の厚さにわたって広がる能 動的な装置構造を有する本発明の実施例を示す断面図である。
実施例 図１を参照すると、第１の製造工程は、Ｓ　ｉ　０２　Ｒ］　］によってバルク シリコンウェーハＩＯから分離されたシリコンフィルム１２を含むＳＯＩウェー ハ１を提供する。Ｓ　ｓ　Ｏ２層１１の存在は、以下説明されるエツチング工程 の実行を容易にする。
通常、シリコンフィルム１２の厚さは、約０．２マイクロメートル乃至約１０マ イクロメートルの範囲内である。ＳｉＯ２層１１の厚さは臨界的ではなく、通常 、約０．１マイクロメートル乃至約１．５マイクロメートルの範囲内である。基 板ＩＯの厚さは、約６００マイクロメートルである。通常、ウェーハ１の全直径 は、約１００ｍｍ乃至約２００ｍの範囲内である。
Ｓｉフィルム１２を形成する本発明の好ましい方法は、溶融された酸化物屑と共 に２つのシリコン層を接着し、薄膜Ｓｔ層１２を形成するためにウェーハの１つ を薄くすることによる。
この技術は、埋込まれた絶縁体１１の厚さおよび組成における最適な制御を可能 にし、高品質のＳｉフィルムを提供する。
両方のウェーハが結晶Ｓｉである必要はないことは注目するへきである。例えば 、ウェーハの１つは多結晶質のＳｉであり、他方は結晶Ｓｉであり、結晶Ｓｉは 中に能動的装置が形成されるＳｉフィルム１２を設けるために薄くされている。
その代りに、ＳＩＭＯＸ（注入された酸素による分離）あるいはＺＭＲ（帯域溶 融および再結晶）ウェーハが使用される。
Ｓｏｌウェーハ１は市販されていることに注目すべきである。
いかなる方法でＳＯＩウェーハ１が得られても、処理の次の工程はＳｉフィルム １２の厚さに依存する。一般に、Ｓｉフィルム１２は、約１マイクロメートルよ り厚さの厚い「厚い」フィルム、あるいは約１マイクロメ−１−ルより厚さの薄 い「薄い」フィルムを特徴とする。厚いフィルムの場合、溝が垂直な貫通接続部 を得るために形成される。薄いフィルムの場合、垂直な貫通接続部はトランジス タメサ間に形成されたキャップ内に容易に形成されることができる。図２乃至６ は厚いフィルムの場合を示し、図９および１０は薄いフィルムの場合を示す。
図２において、通常のＬＯＧＯ３処理は、Ｓｉ層１２の表面上に同一平面の３１ ０２１３の領域を形成するために使用されている。トランジスタは、能動的領域 、すなわち同一平面の酸化物１３で彼覆されていない偵域内に形成されることか できる。
図３は、溝１４か異方性プラズマエツチング処理によってエツチングされた後の ＳＯＩウェーハ１を示す。典型的に、溝は、最適な垂直相互接続配置の柔軟性を 提供するために能動的領域（溝１４ａ）および同一平面のフィールド領域（溝１ ４ｂ）内に形成される。
さらに詳細に図４を参照すると、貫通接続部１６はシリコン層１２を通って下層 のエツチング止めとして機能しているＳｉＯ２層ＩＩまで溝１４ａおよび＋４ｂ をエツチングすることによって形成される。溝壁およびシリコンフィルム１２の 上部表面は、厚さ約０．１ミクロンの誘電体５ＩＯ２層１５を形成するために通 常の熱酸化処理を使用して酸化される。それから各溝内の残りの開口部は、導電 材料１６ａで満たされる。タングステンのような別の導電材料も使用されること ができるが、多量にドープされた多結晶質シリコン（ポリシリコン）は好ましい 導電材料である。燐あるいは砒素は、適用に依存して変化する要求された導電度 を与えるのに十分な濃度の好ましいドーパントである。
代りに、図９および１０を参照して以下に記載される薄いフィルムに関して、貫 通接続部は、Ｓｉフィルム１２かトランジスタか形成される島を形成するために エツチングされるときに形成される。これらの島の間の空間は、貫通接続部によ って利用可能にされる。さらに、通常、拡散（例えば、ＭＯＳトランジスタのソ ースおよびドレイン拡散）はＳｉ層１２を通って完全に広がり、貫通接続部とし て使用される。
厚いフィルムの場合において、各貫通接続部１６は電気絶縁５ｉ０２領域（１５ ）で囲まれた導電部材１６ａを含む。
図５において、ここまで形成された構造は、集積回路を形成するために処理され ている。ＣＭ　ＯＳ処理が説明されているが、バイポーラあるいはバイポーラ／ ＣＭＯ３のような任意の別の処理も使用されることができる。Ｎ型およびＰ型の 領域は、シリコンフィルム１２内の所望された場所に形成される。これらの領域 はフォトリソグラフ処理によって輪郭が描かれ、拡散あるいはイオン注入工程に よって形成される。犠牲用５ｉ０２層１５は除去され、さらにシリコンフィルム １２を酸化することによって形成されている別の５ｉ０２屑１７はゲート酸化物 として作用するように形成される。１以上のポリシリコンゲート電画１８は、要 求されたように５ｉ０２層１７上に付着されている。Ｐ生型およびＮ生型の領域 １９ａおよび１９ｂは、それぞれフォトリソグラフ法により定められており、そ れぞれｐおよびｎチャンネルトランジスタのソースおよびドレイン領域として作 用するように拡散あるいは注入される。
５ｉ０２の層２０は、ポリシリコンゲート電極１８を覆って付着される。開口部 は５ｉ０２層２０内に定められ、エツチングされており、金属被覆２１は導電性 貫通接続部１６、ポリシリコン電極１８、およびシリコンフィルム１２内のｐ＋ およびｎ＋領域１９ａおよび１９ｂに接触するように付着されている。見られる ように、多数の能動的装置（ＦＥＴ）は、ポリシリコン抵抗および他の通常の装 置となるように形成されることができる。金属相互接続の付加的な層は（以下に 記載されるように）付加され、続いて通常の方法で絶縁ガラス被覆層２２が付着 される。最後に、開口部はガラス被覆層２２中に定められてエツチングされ、「 上層の」インジウムハンプ２３は開口部内の金属被覆２１に接触するように形成 される。
インジウムバンプ２３が、これまで説明されたように処理され、垂直な貫通接続 部１６上に直接位置される必要のない別のウェーハへの最後の相互接続のために 所望されている位置に位置されていることに注［１すべきである。すなわち、経 路設定金属被覆は、所望の位置に位置するためのガラス被覆層２２の付着前に施 されることができる。
図６において、通常、Ｓｉから成る第２の仮の基板２６は、図５に示されている 完成したウェーハの上部表面に取付けられる。第２の基板２６用の他の適切な材 料は、水晶および結晶性のＡｌ２Ｏ３（サファイア）を含む。第２の基板２６用 の材料の選択において考慮すべきことは、以下に記載される付加的な処理工程が 上昇した温度で実行される場合に材料の熱膨張率である。すなわち、第２の基板 ２６用に選択された材料は、装置が加熱されたときのＳｉフィルム１２の過度の 変形を防ぐためにＳｉと同様の熱膨張率を有するべきである。
基板２６の仮の取付けは、後で容易に取り外すことのできるワックスあるいはそ れに類似した材料から成る接着層２４によって行われる。第２の基板２６は方法 の次の工程中の機械的支持をシリコン層１２に与え、要求された機械的支持を与 えるのに適切な厚さを有する。
次に、第１のシリコン基板ＩＯが除去される。これは、基板１０の一部分を除去 するためにエツチング処理あるいはエツチング処理により後続されるラッピング 処理の使用による本発明の観点によって達成される。エツチング液は、能動的お よび受動的回路を含んでいる薄いシリコンフィルム１２からシリコン基板１０を 分離する５ｉ０２層＋１で止まるように選択される。適切なエツチング処理は、 熱Ｋ　ＯＨ溶液（６０℃乃至８０℃）あるいはＳｉの高度に選択的なプラズマエ ツチングの使用を含む。結果として、シリコン基板１０の適切に制御された完全 な除去か達成される。必要であれば、薄いエポキシの層のような保護層が、エツ チング処理中のＳｉ層１２を保護するためにウェーハの周辺に設けられる。
これに関して、仮の基板２６は、ウェーハ１の周辺に保護層を設けることを容易 にするためにウェーハ１より大きな直径で設けられる。例えは、ウェーハ１の直 径が１００　ｍ　ｍである場合、仮の基板２６に適切な直径は１２’５ｍｍであ る。
ここまで形成された構造は、典型的にアルミニウムから成る接続パッド２８、ガ ラス被覆層２９、および「下側の」インジウムバンプ３０の形成によって後続さ れる露出されている誘電体層１１に接続部開口部を定め、エツチングするために 通常の処理工程によって処理される。
さらに、この処理は、シリコン層１２内に位置された能動的および受動的電気部 品を有する中間構造あるいは回路装置、および他の構造に結合する上層および下 層の相互接続の形成を生じる。
一般ニ、下層のインジウムバンプ３０の１つは、垂直な貫通接続部１６の１つと 関連される。しかしながら、下層のインジウムバンプ３０は、貫通接続部上に直 接型なるように配置される必要はない。すなわち、コンタクト２８から下層の表 面上の任意の所望の位置に導かれる信号を供給するように、ガラス被覆層２９の 適用前に下層の金属被覆が適用され、それによってインジウムバンプ３０がウェ ーハの周辺あるいは任意の所望の位置に位置されること可能にする。このような インジウムバンプの１つは、一般に３０ａで示されている。バンプ３０ａは、信 号を導く金属被覆３１の間にあるストリップを通って各貫通接続部に接続される 。
図９および１０は薄いフｆルムに関するそれぞれ図５および６に対応する断面図 であり、それにおけるＳｉ層は１マイクロメートルより薄い厚さを有しており、 約０．５マイクロメートルより薄いことか好ましい。図９および１０において、 図５および６における参照符号に対応する参照符号がダッシュを付けて示されて いる。
図９に見られるように、Ｓｉ層１２’　は５ｉ０２層１１’　まで下方に選択的 に除去される。残りのＳｉ材料は、その中に能動的および受動的装置が選択的ド ーピングによって形成されている島あるいはメサを形成する。Ｓｉ＠１２’　の 厚さによって、ドープされた領域は５ｉ８１２’　を通って完全に広がる。
貫通接続部１６′　は、メサ間の領域内の誘電体層１１’　上にドープされたポ リシリコンバッド１８′　を付着し、ドープされたポリシリコンバッド１８′　 を金属被覆２１’　と接触させることによって部分的に形成される。
図１０において、バルク基板１０′　は除去されており、仮の基板２６′　が取 付けられている。さらに、開口が誘電体層１１’に開けられており、下層の金属 被覆２８’　が下層のインジウムバンプ３０′　か形成された後に供給される。
見られるように、本発明のこの実施例において、一般に「Ａ」で示されているト ランジスタ装置は構造の上層および下層の両方から電気的に接触されている。金 属被覆は上層あるいは下層の表面、あるいはトランジスタ装置Ａの場合における ような両表面から設けられているが、一般にｒＢＪで示されているトランジスタ 装置は上層からも下層からも接触されていない。貫通接続部１６′　は、誘電体 層１１′　内に開口を開け、ポリシリコンバッド１８′　を金属被覆２１′　お よび２８′　とインジウムバンプ２３′　および３０′　と接触させることによ って形成される。
図１乃至６、あるいは図９および１０に示されている工程はまた、多数の別のウ ェーハ１によって実行される。これらの別のウェーハは積重ねられるように共通 の位置に位置される貫通接続部および、またはインジウムバンプを有するように 形成されており、回路は各ウェーハにおいて異なっていてよい。
図７は、３次元集積回路装置４０を形成するための積層および相互接続後の多重 構造あるいはウェーハを示している。底部の構造１は、積重なっている積層体の 剛体の機械的支持体を与える。構造１は、図５あるいはりに示されている構造と 同等であり、もとのシリコン基板１０は機械的支持を行うためにその位置に残さ れている。
代りに、構造１は、上部表面上に能動的および、または受動的回路、および相互 接続バンプを含んでいる任１行の適当なＳｉあるいはＳＯＩウェーハてあっても よい。構造２および３は、図６あるいは１０に示されている構造と同等であり、 もとのシリコン基板１０および仮のシリコン基板２６は除去されている。構造４ は、アルミニウム接続パッド３２を除いて図６あるいは１０に示されている構造 に類似しており、それはインジウムバンプ２３の代りに上層の表面上に形成され ている。
３次元集積回路４０を形成する本発明の好ましい方法は次の通りである。赤外線 顕微鏡を使用して、２つの処理されたつ工−ハは、構造２の底部のインジウムバ ンプ３０か構造１の上部表面上のインジウムバンプ２３と整列するように互いに 整列される。それからインジウムバンプは、互いに接触され、融着される。通常 の冷間溶接処理は、インジウムバンプを相互接続するために使用される。融着さ れたインジウムバンプの外側のいたるところに、バンプの高さおよびバンプ融着 中に生じる圧縮度に依存して厚さ約５乃至１５マイクロメートルのエアギャップ が存在する。このギャップは、機械的支持を与えるためにエポキシ接着剤のよう な適切な材料で満たされる。仮の基板２６は上部ウェーハ（構造２）から除去さ れ、上層の表面上にインジウムバンプ２３を露出する。
付加的な処理された構造は、所望な数の構造が３次元集積回路４０に組み込まれ るまで下層の構造の上部に次々に積重ねられる。積層体に加えられる各付加的な 構造は、その下側のインジウムバンプ３０がその下の構造の上層のインジウムバ ンプ２３に融着され、仮のシリコン基板２６がその上部表面から除去されること を要求する。これらの処理は、所望の数の能動的な層を積重ねることが要求され るたびごとに繰返される。
図７に示された実施例において、インジウムバンプは最上部構造の上部表面上に は必要とされない。むしろ、接続パッド３２へ金属を導くために通常の技術が使 用される。
代りに、図８に示されているように、全体の３次元集積回路４０は構造４の上層 のインジウムバンプ２３および大きな直径のウェーハ４２上の対応しているイン ジウムバンプ４４を通して大きな直径のウェーハ４２にバンプ結合される。大き な直径のウェーハ４２は、３次元集積回路４０の領域あるいは投影位置の外側に 位置されている接続パッド４６が設けられている。外部回路への接続は、図７の 接続パッドとは異なって接続パッド４６を通して行われる。通常のワイヤボンド は、３次元集積回路４０にインターフェイスするために使用されることができる 。
構造を積重ねるときに考慮すべきことは、各ウェーハ上の個々のダイスあるいは 回路領域の全体の生産量である。冗長回路の配置および相互接続は、欠陥のある 回路の除去および動作上同じ回路の置換を可能にするのに効果的である。つ工− ハの試験は、上層のガラス被覆およびバンプを供給する前に実行されることがで きる。それにおいて、バンプ形成は典型的に高い生産処理であり、ガラス被覆お よびバンプを加えるための次の処理はウェーハの生産量に大きい悪影響を及ぼさ ない。
再び図６および１０を参照すると、本発明の技術的範囲内において、処理された Ｓｉフィルムおよび仮の基板２６を個々のダイス中に切断され、ウェーハの大き さにされた構造の場合に関して上記されたようにダイスを積重ね、相互接続する ことかできる。さらに、本発明の技術的範囲は図７の３次元集積回路４０を形成 し、続いて回路を個々のダイス中に切断することを含む。いずれの場合において も、結果的な３次元回路は、それぞれ所望の回路を含み、層間を相互接続されて いる多数の垂直に積重ねられた薄いシリコン層を含む。
十分に理解されることができるように、３次元集積回路４０の各構造は、別の構 造の回路と異なる回路を含むことができる。さらに、回路は増幅器およびミキサ のようなアナログ回路、あるいはメモリおよびマイクロプロセッサのようなデジ タル回路であることが可能である。また、複数の構造はアナログ回路を含み、一 方複数の別の構造はデジタル回路を含んでいてもよい。単一の構造内のアナログ およびデジタル回路の混合も可能である。これは、高度に集積され、混合された アナログおよびデジタル機能を有している小体積の装置を可能にする。
ウェーハの１つにおける所定の貫通接続部１６が、ウェーハのＳｉ層１２内に形 成されている任意の能動的あるいは受動的部品に電気的に結合される必要はない ことが理解されるべきである。すなわち、複数の貫通接続部１６は、２つの隣接 していないウェーハ内の回路を垂直に相互接続するために多数のウェーハを貫通 することができる。
さらに、用語「上層」および「下層」は図面の参照の目的で使用されているだけ で、ウェーハの特定の１つあるいはつ工−ハの組合わせの最終的な位置の方向を 絶対的な意味で示することを意味するものではないことも理解されるべきである 。さらに、本発明のは、シリコンを基礎としだウェーハのみの使用に限定される ものではない。すなわち、中に回路が形成される層１２はＧａＡｓのようなシリ コンと異なる半導体材料から構成され、誘電体層１１はＳ　ｉ　０２以外のもの でもよく、バルク基板ｌＯはシリコン以外のものでもよい。この場合におけるエ ツチング処理は、バルク基板材料を除去するのに効果的なエツチング液を選択す るように適切に調整される。
個々の能動的回路層間の相互接続手段がインジウムバンプである必要はないこと も指摘される。例えば、はんだパンプが代りに使用され、個々の構造を接合する 処理はそれに応じて共に調整される。
このように、本発明は特に好ましい実施例に関して示され、記載されており、形 態および詳細における変化が本発明の技術的範囲内から逸脱することなしに行わ れることは、当業者によって理解されるであろう。
八 手続補正書 平成　６年１１月１１日

Claims (35)

    【特許請求の範囲】
  1. １．第１の基板と、第１の基板の表面に重なっている誘電体層と、および誘電体 層に重なっている半導体材料の層とを有している多層ウェーハを形成し、 少なくとも１つの導電性貫通接続部を形成し、半導体材料層内に回路を形成する ために半導体材料の層を処理し、半導体材料層に重なり、少なくとも１つの貫通 接続部に電気的に結合される相互接続手段を形成し、相互接続手段が半導体材料 層と仮の基板との間に介在するように仮の基板を取付け、 第１の基板を除去し、その除去工程が、誘電体層を露出するように第１の基板を エッチングする工程を含み、少なくとも１つの貫通接続部に少なくとも電気的に 結合するために誘電体層を通って別の相互接続手段を形成する工程を含んでいる 回路装置の製造方法。
  2. ２．取付け工程が多層ウェーハの周辺に保護材料を設ける工程を含み、保護材料 が半導体材料の層の縁部を保護するために選択されたエッチング液に抵抗するよ うに選択されている請求項１記載の方法。
  3. ３．第１の基板がシリコンから成り、エッチング工程がＫＯＨ溶液を使用する請 求項１記載の方法。
  4. ４．エッチング工程がプラズマエッチングを使用する請求項１記載の方法。
  5. ５．相互接続手段を形成する工程が半導体材料の層上に電気的に絶縁しているガ ラス被覆層を付着させる最初の工程を含む請求項１記載の方法。
  6. ６．第１の基板を除去する工程が第１の基板を最初にラッピングし、エッチング する工程を含む請求項１記載の方法。
  7. ７．相互接続手段およびなお一層の相互接続手段を形成する工程が、それぞれ前 記少なくとも１つの貫通接続部を有する重ね合せにおいて前記少なくとも１つの 貫通接続部に電気的に結合されているインジウムバンプを形成する工程を含む請 求項１記載の方法。
  8. ８．相互接続手段および別の相互接続手段を形成する工程が、それぞれ選択され た位置にインジウムバンプを形成する工程を含み、そのインジウムバンプが前記 少なくとも１つの貫通接続部に電気的に結合されている請求項１記載の方法。
  9. ９．相互接続手段およびなお一層の相互接続手段を形成する工程が、それぞれ選 択された位置に前記少なくとも１つの貫通接続部に電気的に結合されているはん だ付けバンプを形成する工程を含む請求項１記載の方法。
  10. １０．さらに複数の小さな回路装置に回路装置に切断する工程を含んでいる請求 項１記載の方法。
  11. １１．第１の小さな回路装置から仮の基板の一部分を除去し、第１の小さな回路 装置上に第２の小さな回路装置を積重ね、第２の小さな回路装置の別の相互接続 手段を第１の小さな回路装置の相互接続手段に電気的に相互接続し、第２の小さ な回路装置から仮の基板の一部分を除去する工程を含んでいる請求項１０記載の 方法。
  12. １２．第１の回路装置から仮の基板を除去し、第１の回路装置上に第２の回路装 置を積重ね、第２の回路装置の前記別の相互接続手段を第１の回路の相互接続手 段に電気的にし、 第２の回路装置から仮の基板を除去する工程をさらに含んでいる請求項記載の方 法。
  13. １３．複数の小さな電気的に相互接続された回路装置中に電気的に相互接続され た第１および第２の回路装置に切込みを入れる工程を含んでいる請求項１２記載 の方法。
  14. １４．第１の基板と、第１の基板の表面に重なっている誘電体層と、および誘電 体層に重なっている半導体材料層とを有している第１の多層ウェーハを形成し、 少なくとも１つの導電性貫通接続部を形成し、半導体材料層内に必要とされる回 路を形成するために半導体材料層を処理し、 半導体材料層に重なり、少なくとも１つの貫通接続部に電気的に結合される相互 接続手段を形成し、相互接続手段が半導体材料層と仮の基板との間に介在するよ うに仮の基板に第１のウェーハを取付け、第１の基板を除去し、その除去工程が 誘電体層を露出するように第１の基板をエッチングする工程を含み、少なくとも １つの貫通接続部を電気的に接触させるために誘電体層を通って別の相互接続手 段を形成し、その別の相互接続手段を形成する工程が処理された半導体材料を含 む第１の回路装置を生成し、相互接続手段が処理された半導体材料層の第１の主 表面上に形成され、前記別の相互接続手段が処理された半導体層の第２の主表面 上に形成され、前記別の相互接続手段を支持基板含む第２の多層ウェーハの相互 接続手段に結合し、 仮の基板を除去する工程を含んでいる３次元集積回路装置の製造方法。
  15. １５．第１の基板がシリコンから成り、エッチング工程がＫＯＨ溶液を使用する 請求項１４記載の方法。
  16. １６．エッチング工程がプラズマエッチングの工程を含む請求項１４記載の方法 。
  17. １７．第２の回路装置の前記別の相互接続手段を第１の回路装置の相互接続手段 に結合し、それによって回路装置の積層体を形成し、 第２の回路装置から仮の基板を除去する工程を含んでいる請求項１４記載の方法 。
  18. １８．最後の回路装置が回路装置の積層体に結合された後、最後の回路装置の相 互接続手段を別の基板の相互接続手段に結合する工程を含み、前記別の基板が回 路装置の積層体の表面積より大きな表面積を有し、前記別の基板が回路装置の積 層体を別の回路に結合する電気的接触手段を設けられている請求項１７記載の装 置。
  19. １９．回路装置の積層体に結合されている最後の回路装置が回路装置の積層体を 別の回路に結合する電気的接触手段を含む請求項１７記載の方法。
  20. ２０．相互接続手段を形成する工程が半導体材料の層に電気的に絶縁しているガ ラス被覆層を付着する最初の工程を含む請求項１４記載の方法。
  21. ２１．第１の基板を除去する工程が第１の基板を最初にラッピングし、エッチン グする工程を含む請求項１４記載の方法。
  22. ２２．相互接続手段およびなお一層の相互接続手段を形成する工程が、それぞれ 少なくとも１つの貫通接続部に電気的に結合されているインジウムバンプを形成 する工程を含む請求項１４記載の方法。
  23. ２３．相互接続手段およびなお一層の相互接続手段を形成する工程が、それぞれ 少なくとも１つの貫通接続部に電気的に結合されているはんだ付けバンプを形成 する工程を含む請求項１４記載の方法。
  24. ２４．最後の回路装置が回路装置の積層体に結合された後、回路装置の複数の積 層体中に回路装置の積層体を切断する工程を含んでいる請求項１７記載の方法。
  25. ２５．支持基板と、 支持基板上に付着された複数の半導体材料のフィルム層から成り、各フィルム層 はその第１の表面上に付着された誘電体層を有し、そこに形成された受動的およ び能動的装置と少なくとも前記誘電体層にわたって形成された垂直な相互接続手 段を含み、少なくとも複数の装置および前記各フィルムに関係した垂直な相互接 続手段がフィルム層間に形成された相互接続手段によって共に電気的に結合され 、所定のフィルム層の相互接続手段が第１の表面と反対側の第２の表面上、およ び誘電体層にわたって形成されている開口を通って第１の表面に供給されている 積層体とを具備している３次元集積回路装置。
  26. ２６．前記フィルム層は、それぞれ初めから取付けられており、開口および相互 接続手段の形成を可能にするように誘電体層を露出するためにエッチング除去さ れているバルク基板をエッチング除去することによって供給されている請求項２ ５記載の装置。
  27. ２７．フィルム層の第１の表面の表面積より大きな表面積を角し、その上に付着 され、装置が外部の回路に電気的に結合されることを可能にする前記相互接続手 段に接続された接続パッドを有している付加的な基板を具備している請求項２５ 記載の装置。
  28. ２８．相互接続手段が導電性材料のバンプから成る請求項２５記載の装置。
  29. ２９．前記各フィルム層間に置かれているエポキシ接着剤の層を具備している請 求項２５記載の装置。
  30. ３０．Ｓｉ層にわたって完全に広がっており、ＳＯＩウェーハ内の誘電体材料の 層で終端している溝をＳｉ層にわたってエッチングし、 壁に誘電体材料の層を形成するために溝の壁を酸化し、導電性材料で溝を満たし てる工程を具備しているＳＯＩウェーハのＳｉ層にわたって導電性貫通接続部を 形成する方法。
  31. ３１．導電性材料の第１の端部部分に電気的に結合されている第１の接触パッド を形成し、 ＳＯＩウェーハの誘電体層の表面を露出するためにＳＯＩウェーハの支持基板を 除去し、 誘電体層内に開口を開け、 導電性材料の第２の端部部分に電気的に結合されている第２のコンタクトパッド を開口を通して形成し、導電性材料から成り、それぞれ第１および第２のコンタ クトパッドに電気的に結合されている第１および第２のバンプを提供する工程を 含んでいる請求項３０記載の方法。
  32. ３２．下側の誘電体層の第１の表面の一部分を露出するためにＳＯＩウェーハの Ｓｉ層の一部分を選択的に除去し、誘電体層の第１の表面の露出された部分上に 導電性パッドを形成し、 パッドの第１の表面に接触する第１の導電性部材を形成し、誘電体層の第２の表 面を露出するためにＳＯＩウェーハの支持基板を除去し、 誘電体層の第２の表面にわたって開口を開け、パッドの第２の表面に接触するよ うに開口を通る第２の導電材料を形成する工程を含んでいるＳＯＩウェーハに導 電性貫通接続部を形成する方法。
  33. ３３．導電性材料の１つにそれぞれ電気的に結合される導電性材料の第１および 第２のバンプを供給する工程を含んでいる請求項３２記載の方法。
  34. ３４．中に回路が形成されている半導体材料を含み、第１および第２の主表面を 有している能動的な層の領域と、少なくとも複数の前記回路に電気的に結合する ために前記第１の主表面上に配置されている第１の電気的相互接続手段と、 第２の主表面上に配置された誘電体材料の層と、少なくとも複数の前記回路に電 気的に結合するために前記第２の表面上に配置されており、誘電体材料の前記層 内の開口を通過している前記第２の電気相互接続手段と、前記第１の主表面上に 配置され、それに材料の介在層によって取外し可能に結合されている支持基板と を具備している３次元集積回路の構成における使用に関する中間回路構造。
  35. ３５．前記第１および第２の主表面の間を通過し、誘電体材料の前記層内の開口 を通る少なくとも１つの電気的貫電接続部手段を具備している請求項３４記載の 中間回路構造。
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