KR100347656B1 - 3차원회로를형성하기위한방법 - Google Patents
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Abstract
3차원 회로를 생산하기 위하여, 제 1 기판(1)은 제 2 기판(2)에 얇게, 적층되고 추후에 고정되게 접속된다. 이런 경우 제 1 기판(1) 및 제 2 기판(2) 각각은 회로 구조(12,22) 및 금속화 평면(13,23)을 포함한다. 하나 이상의 제 1 접촉 홀(16) 및 하나의 제 2 접촉 홀(4)은 개방되고, 그것은 제 1 기판(1) 및 제 2 기판(2)에서 금속화 평면(13,23)에 도달하고, 제 2 접촉 홀(4)은 제 1 기판(1)을 통하여 통과한다. 두개의 기판(1,2)중 금속화 평면(13,23)은 전도층(7)을 통하여 다른 하나에 전기적으로 접속된다.
Description
현재 반도체 회로에 주로 사용되는 플레이너(planar) 기술에서, 하나의 칩상에 달성할수 있는 집적 레벨은 한편으로는 칩의 크기와 다른 한편으로는 달성할수 있는 구조의 세밀성에 의해 제한된다. 플레이너 기술을 사용하여 달성되고 서로 접속되는 다수의 칩을 포함하는 시스템의 성능은 접속 접촉부를 통한 각각의 칩 사이의 가능한 접속수, 상기 접속을 통하여 달성될 수 있는 신호 전송 속도(소위 주파수 성능), 및 전력 소비에 의해 제한된다.
3차원 회로의 사용은 상기 제한 사항을 극복하기 위하여 제안되었다(예를들어, T. Kunio등, IEDM '89, p. 837 또는 K. Oyama., IEDM '90, p. 59). 다수의 칩 평면은 상기 3차원 회로에서 층층이 배열된다. 칩 평면 사이의 필요한 전기 접속은 직접적인 접촉에 의해 이루어진다.
3차원 집적 회로를 형성하기 위하여, 구성요소들의 한 평면이 형성된 기판상에 추가의 반도체 층을 배치하는 것이 공지되었다(예를들어, T. Kunio 등., IEDM '89, p 837 또는 K. Oyama 등., IEDM '90, p. 59). 이런 반도체 층은 예를들어 레이저 어닐링에 의해 재결정화된다. 그 다음 추가 구성요소의 평면은 재결정화 층에서 형성된다. 추가의 반도체 층을 배치하기 전에 기판에 형성된 구성요소는 재결정화동안 나중에 제공될 열 로딩에 노출되고, 이런 열로딩은 다수의 결함을 유발하여 매우 제한된 수율을 유도한다.
3차원 집적 회로를 형성하기 위하여, 우선 상이한 여러 기판이 서로 분리되게 서로의 개별 구성요소 평면을 형성하는 것이 Y. Hayashi등. Symp. VLSI Technol. 1990, p. 95에 공지되었다. 그 다음 이들 기판은 몇 ㎛로 얇아지고 웨이퍼 본딩 방법으로 서로 접속된다. 여러 구성요소 평면의 전기접속을 위하여, 보다 얇아진 기판에는 상호 칩 접속을 위한 접촉부가 전면 및 후면측상에 제공된다. 이것은 얇아진 웨이퍼의 전면 및 후면측이 처리되어야 한다는 단점을 가진다. 후면측 처리는 표준 플레이너 기술에서 제공되지 않는다. 이것과 관련하여 다수의 처리 문제점이 해결되지 않았다. 공지된 방법의 다른 단점은 각각의 구성요소 평면이 서로 결합기전에, 각각의 구성요소 평면의 기능이 쉽게 검사될수 없다는 점인데, 그 이유는 완전한 회로가 아닌 각각의 구성요소가 각각의 개별 평면에 형성되기 때문이다.
양쪽 공지된 방법에서, 구성요소 및 3차원 회로는 필수적으로 동시에 형성되어야 하는데, 그 결과 상기 방법은 칩 제조자에 의해 수행되어야 한다.
본 발명은 각각의 구성요소의 형성이 3차원 회로의 형성과 무관하게 이루어질 수 있는 3차원 회로를 형성하기 위한 방법을 바탕으로 한다.
본 발명은 청구범위 제 1항에 따른 방법에 의해 해결된다. 더욱이, 본 발명의 다른 개선점은 나머지 청구범위에 기술된다.
본 발명에 따른 방법에서, 회로 구조 및 금속화 평면을 각각 포함하는 두 개의 완성된 처리 기판은 부착층에 의해 서로 접속된다. 이 경우 상부 기관은 후면측이 이미 얇아져있다. 상부 기판의 표면에서 시작하여, 접촉 홀은 상부 기판의 금속화 평면에서 하부 기판의 금속화 평면쪽으로 개방된다. 이런 경우에 하부 기판의 금속화 평면에 도달한 접촉 홀은 완전히 상부 기판을 통과한다. 전도층은 추후에 상부 기판의 표면에 인가되고 접촉홀을 통하여 두 기판의 금속화 평면 사이에 전기 접속부를 형성한다.
적당한 기판으로는 단결정 실리콘 기판, SOI 기판 또는 III-V 반도체 같은 다른 기술 분야의 기판들이다. 본 발명에 따른 방법에 의해 형성된 이 중 또는 일반적으로 다중 구조는 기판으로서 적당하고, 그 결과 본 발명에 따른 방법은 목표된 바와같은 많은 구성요소 평면을 가지는 3차원 회로를 형성하기에 적당하다. 상부 기판으로서 SOI 기판의 사용은 상부 기판이 얇아질 때, SOI 기판의 매몰된 산화물 층이 정지층으로서 사용되는 장점을 가진다.
인접한 기판 사이의 고정된 접속을 위해 적당한 부착층은 예를들어, 중합화에 의해 경화되는 폴리이미드이다.
각각의 상부 기판을 얇게하고 기판을 서로 결합하는 것을 제외하고, 본 발명에 따른 방법은 플레이너 기술로부터 유도되고 공지된 처리 방법만 사용한다. 다른 처리 단계가 필요없기 때문에, 본 발명에 따른 방법은 수율이 크다.
기판이 서로 결합될 때 서로에 대해 기판을 정렬하기 위하여, 각각의 경우에 기판에 정렬 마크를 제공하고, 정렬이 적외선 전송광을 사용함으로써 수행되는 것은 본 발명의 범위내에 놓인다.
추거 패시베이션 층을 전도층의 전체 영역에 제공하는 것은 본 발명의 범위내에 놓이고, 상기 추가 패시베이션층에서 기판의 금속화 평면 및/또는 전도층 및/또는, 기판의 추가 전도 구조 또는 금속화 평면에 접속 개구부를 개방시키는 것은 가능하다.
실제적으로, 하부 기판의 금속화 평면에 접촉 홀의 형성은 접촉홀의 직경보다 큰 깊이로 에칭을 요구한다. CHF3및 HBr 플라즈마를 사용하는 이방성 에칭 처리는 특히 이런 목적을 위하여 적당하다.
본 발명은 도면을 참조하고 실시예를 사용하여 아래 상세히 설명된다.
제 1 도는 회로 구조 및 금속화 평면을 가지는 제 1 기판을 도시한 도.
제 2 도는 제 1 부착 층 및 보조 기판을 가지는 제 1 기판을 도시한 도.
제 3 도는 회로 구조 및 금속화 평면을 가지는 제 2 기판을 도시한 도.
제 4 도는 제 2 부착층을 가지는 제 2 기판을 도시한 도.
제 5 도는 제 1 기판이 그라인딩에 의해 얇아지고 두 개의 기판이 서로 접합된후 제 1 기판 및 제 2 기판을 도시한 도.
제 6 도는 제 2 기판의 금속화 평면에 도달하는 제 2 접촉 홀의 개방후 제 1 기판 및 제 2 기판을 도시한 도.
제 7 도는 측면 절연층의 형성 및 전도층의 형성후 제 1 기판 및 제 2 기판을 도시한 도.
제 8 도는 제 2 기판의 금속화 평면에 도달하고 이방성 에칭 처리를 사용하여 개방되는 제 2 접촉 홀을 가지는 제 1 기판 및 제 2 기판을 도시한 도.
예를들어, 단결정 실리콘으로 이루어진 제 1 기판은 제 1 메인 영역(11)에, 제 1 회로 구조(12), 예를들어 MOS 트랜지스터, 및 제 1 금속화 평면(13)을 포함한다. 제 1 금속화 평면(13)은 예를들어 SiO3/Si3N4으로 만들어진 제 1 패시베이션 층(14)에 의해 덮혀진다. 제 1 금속화 평면(13) 아래, 제 1 기판(1)은 산화물층(19)에 의해 둘러싸인 추가의 금속화 평면(15)을 포함한다. 제 1 금속화 평면(13)은 예를들어 알루미늄 또는 알루미늄 합금으로 구성된다. 제 1 회로 구조(12) 아래 제 1 기판(1)은 제 1 메인 영역(11)에 대해 수직으로 625㎛ 크기를 가진다. 제 1 접촉 홀(16)은 제 1 패시베이션층(14)에서 개방되고 제 1 금속화 평면(13)(제 1 도 참조)의 표면에 도달한다.
예를들어, 폴리이미드 또는 폴리아크릴레이트로 만들어진 제 1 부착층(17)은 제 1 메인 영역(11) 전체 영역상에 제공된다. 즉 상기 제 1 부착층은 제 1 패시베이션층(14)의 표면에 제공된다. 제 1 부착층(17)은 예를들어 1.5㎛의 두께로 제공된다. 보조 기판(18)은 제 1 부착층(17)에 본딩된다. 예를들어 Si 웨이퍼는 보조 기판(18)으로서 적당하다. 보조 기판(18)은 조절웨이퍼 또는 조절 칩으로서 사용되고 제 1 기판(제 2 도 참조)의 추가 처리동안 제 1 메인 영역(11)을 보호한다.
제 1 기판(1)은 제 1 메인 영역(11)에 대해 반대편의 제 2 메인 영역이 그라인딩 또는 에칭됨으로써 회로 구조(12) 아래의 제 1 메인 영역(11)에 수직인 기판의 두께가 몇 ㎛, 바람직하게 5㎛의 잔류 두께를 가질때까지 얇아진다.
제 2 기판(2)은 예를들어 단결정 실리콘으로 구성되고 제 3 메인 영역(21)의 영역에서, 적어도 하나의 회로 구조(22), 예를들어 MOS 트랜지스터, 및 제 2 금속화 평면(23)을 포함한다. 제 2 금속화 평면(23)은 예를들어 SiO2/Si3N4로 이루어진 패시베이션층에 의해 덮혀진다. 제 2 금속화 평면아래에서 기판(2)은 예를들어 산화물 층(27)에 의해 둘러싸인 추가의 금속화평면(25)을 포함한다. 제 2 금속화 평면(23)은 예를들어 알루미늄 또는 알루미늄 합금(제 3 도 참조)으로 구성된다.
폴리이미드로 이루어진 제 2 부착층은 예를들어 제 3 메인 영역(21) 전체 영역상에 제공된다(제 4 도 참조). 즉 상기 제 2 부착층은 제 2 패시베이션 층(24)의 표면에 제공된다. 얇아진 제 1 기판(1)은 추후에 제 2 기판(2)과 서로 결합된다. 이런 경우에, 제 1 메인 영역(11)에 대해 반대편의 제2 메인 영역은 제 2 부착층(26)의 표면에 제공된다. 제 1 기판(1) 및 제 2기판(2)은 적외선 전송 광(제 5 도 참조)을 사용하여 제 1 기판(1) 및 제 2 기판(2)상 정렬 마크에 의해 바람직하게 서로 정밀하게 정렬된다. 제 1 기판(1) 및 제 2 기판(2)이 함께 결합된후, 제 2 부착층(26)은 후처리 되어서 제 1 기판(1) 및 제 2 기판(2) 사이에 고정된 접속을 형성한다. 후처리는 예를들어 폴리이미드의 중합화를 포함한다.
보조 기판(18)은 예를들어 에칭에 의해 추후에 제거된다. 그 다음 노출된 제 1 부착층(17)은 예를들어 산소 플라즈마 또는 용매를 사용하여 전체영역에서 제거된다. 제 1 패시베이션층(14)에서 제 1 금속화 평면(13)에 대한 제 1 접촉 홀(16)은 처리시 개방된다.
제 2 접촉홀(4)의 위치를 한정하는 포토레지스트 마스크(3)가 형성된다. 제 2 접촉 홀(4)은 에칭 처리로 개방된다. 이런 목적을 위하여, 추가의 금속화 평면(15)을 둘러싸는 제 1 패시베이션 층(14) 및 산화물층(19)은 예를들어, HNO9/HF를 사용하는 등방성 에칭 처리로 첫째로 에칭된다. 예를들어, HBr 플라즈마를 사용하는 이방성 에칭 처리에서, 제 1 기판(1)의 실리콘, 제 2 부착층(26) 및 제 2 패시베이션층(24)은 제 2 접촉 홀(4)이 제 2 금속화 평면(23)(제 6 도 참조)에 도달할 때 까지 에칭된다.
포토레지스트 마스크(3)의 제거 및 적당한 정화 단계후, 예를들어 산화물을 덮는 필수적으로 등각의 가장 자리 커버링을 가지는 절연층이 증착된다. 측면 절연부(5)는 측면 절연부가 제 2 접촉홀(4)(제 7 도 참조)의 측면 벽상 노출된 실리콘을 덮는, 추가의 포토그래픽 기술 또는 바람직하게 스페이서 기술을 이용한 자체 정렬 방식을 사용하여 절연층으로부터 형성된다.
예를들어 Ti/TiN으로 만들어진 확산 장벽층(6)이 제공되고 이것의 상부상에, 예를들어 알루미늄 또는 CVD 텅스텐으로 이루어진 전도층(7)이 제공된다. 전도성인 전도층(7) 및 확산 장벽 층(6)은 제 2 접촉홀(4)에 노출된 제 2 금속화 평면(23)의 표면 및 제 1 접촉 홀(16)에 노출된 제 1 금속화 평면(13)의 표면 양쪽을 덮는다. 따라서, 제 1 금속화 평면(13) 및 제 2 금속화 평면(23)은 확산 장벽(6) 및 전도 층(7)을 통하여 서로 전기적으로 접속된다. 확산 장벽층(6) 및 전도층(7)은 추후에 구성된다. 상기 구성된 전도층(7)은 제 1 기판(1) 및 제 2 기판(2)(제 7 도 참조)사이에 수직 전기 접속부를 형성한다.
마지막으로, 예를들어 SiO2로 만들어진 다른 추가의 패시베이션층이 상기 구조에 제공되고, 여기서 층 접속 영역(본딩 영역)은 전도층(7) 및/또는 다른 금속화 평면에 대해 개방된다.
제 1 패시베이션층(14) 및 산화물 층(19)을 에칭하기 위하여 등방성 에칭 공정의 사용은 제 2 접촉 홀(4) 비교적 큰 단면 영역을 유발한다. 그러므로 본 발명의 실시예는 비교적 세밀하지 않은 상호 접속 그리드에 적당하다.
선택적으로, 제 5 도에 도시된 구조를 취하면, 제 2 접촉 홀(4)은 이방성 에칭 공정으로 형성될수 있다. 에칭은 CHF3및 HBr 플라즈마의 도움으로 바람직하게 수행된다. 이런 경우, 접촉 홀(4)은 보다 극단의 종횡비(즉 접촉 홀의 단면 영역 대 깊이의 비율)(제 8 도 참조)로 구성된다. 1:20의 종횡비는 이런 에칭 공정으로 이루어질수 있다. 본 발명의 이런 실시예는 바람직하게 세밀한 상호 접속 그리드에 사용된다. 측면 절연부(5)는 또한 본 발명의 이런 실시예에서 제 2 접촉 홀(4)의 측면 벽을 따라 형성된다. 이런 목적을 위하여, 예를들어 오존 TEOS 방법을 사용하여, 필연적으로 등각의 가장 자리 커버링을 가지는 SiO2층이 증착되고 추후에 제 2 금속화 평면(23)의 표면이 노출될때까지 이방성으로 에칭된다. 제 2 접촉 홀은 확산 장벽 층(6) 및 전도층(7)(제 8 도 참조)으로 추후에 채워진다, 이런 경우, 확산장벽 층(6) 및 전도 층(7)은 예를들어 CVD TiN 및 CVD W로부터 형성된다.
제 1 접촉 홀(16)은 실시예에서 기술된 바와같이, 제 1 기판(1) 및 제 2 기판(2)이 서로 결합하기전에, 또는 제 1 기판(1) 및 제 2 기판(2)이 서로 결합된후 개방될수 있다. 제 1 금속화 평면(13)에 도달하는 제 1 접촉 홀(16)은 확산 장벽층(6) 및 전도층(7)의 증착전에 개방되어야 한다.
Claims (11)
- 제 1 메인 영역(11)의 지역에서, 하나 이상의 제 1 회로 구조(12), 제 1 금속화 평면(13) 및 상기 제 1 금속화 평면(13)을 덮는 제 1 패시베이션 층(14)을 포함하는 제 1 기판(1)은 제 1 메인 영역(11)에 제공된 제 1 부착층(17)을 통하여 보조 기판(18)에 접속되고,상기 제 1 기판(1)은 상기 제 1 메인 영역(11)에 대해 반대편의 제 2 메인 영역이 얇아지고,제 3 메인 영역(21)의 지역에서, 하나 이상의 제 2 회로 구조(22), 제 2 금속화 평면(23) 및 상기 제 2 금속화 평면(23)을 덮는 제 2 패시베이션층(24)을 포함하는 제 2 기판(2)은 제 3 메인 영역(21)상에 제 2 부착 영역(26)이 제공되고,상기 제 1 기판(1) 및 제 2 기판(2)은 제 1 기판(1)의 제 2 메인 영역이 제 2 기판(2)상의 제 2 부착층(26)에 인접하고, 제 1 기판(1) 및 제 2 기판(2)이 제 2 부착층(26)을 통하여 고정되게 접속되는 방식으로 서로 결합되고,제 1 접촉 홀(16)은 제 1 메인 영역(11)으로부터 제 1 금속화 평면(13)으로 개방되고,보조 기판(18) 및 제 1 부착 층(17)의 제거후, 하나 이상의 제 2 접촉홀(4)은 제 I 메인 영역(11)으로부터 시작하여 제 2 금속화 평면으로 개방되고:전도층(7)은 제 1 메인 영역(11)상에 형성되고 제 1 금속화 평면(13)및 제 2 금속화 평면(23)을 전기적으로 서로 접속시키는 것을 특징으로 하는 3차원 회로 형성 방법.
- 제 1 항에 있어서, 측면 절연부(5)는 전도층(7)의 형성전에 적어도 제 2 접촉 홀(4)의 측면 벽상에 형성되는 것을 특징으로 하는 3차원 회로 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 기판(1) 및 상기 제 2 기판(2)에는 제 1 기판(1) 및 제 2 기판(2)이 서로 결합될 적외선 전송 광을 사용하여 정렬을 이루기 위하여 사용되는 정렬 마크가 각각 제공되는 것을 특징으로 하는 3차원 회로 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 기판(1)은 그라인딩 및/또는 에칭에 의해 얇아지는 것을 특징으로 하는 3차원 회로 형성 방법.
- 제 4 항에 있어서, 상기 제 1 기판(1)은 단결정 실리콘층, 매몰된 SiO2층 및 실리콘 웨이퍼를 포함하는 SOI 기판이고,실리콘 웨이퍼는 제 1 기판이 얇아지는 동안 제거되고,상기 제 1 회로 구조(12)는 SOI 기판의 단결정 실리콘 층에서 만들어지는 것을 특징으로 하는 3차원 회로 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 추가의 패시베이션 층은 전도층(7)의 전체 영역에 제공되는 것을 특징으로 하는 3차원 회로 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 추가의 금속화 평면(15, 25)은 제 1 금속화 평면(13) 아래 제 1 기판 및/또는 제 2 금속화 평면(23) 아래 제 2 기판(2)에 배열되는 것을 특징으로 하는 3차원 회로 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 부착층(17)은 폴리이미드 또는 폴리아크릴레이트로 형성되고 O2플라즈마 또는 습식화학 수단에 의해 제거되는 것을 특징으로 하는 3차원 회로 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 부착층(26)은 제 1 기판(1) 및 제 2 기판(2)이 서로 결합된후 중합화에 의해 경화되는 폴리이미드로 형성되는 것을 특징으로 하는 3차원 회로 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 접촉 홀(4)은 HNO3/HF를 사용하는 등방성 에칭 및 HBr 플라즈마를 사용하는 이방성에칭을 포함하는 결합된 에칭을 사용하여 개방되는 것을 특징으로 하는 3차원 회로 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 접촉 홀(4)은 CHF3및 HBr 플라즈마를 사용하는 이방성 에칭을 사용하여 개방되는 것을 특징으로 하는 3차원 회로 형성 방법.
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