KR100663549B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100663549B1
KR100663549B1 KR1020050127069A KR20050127069A KR100663549B1 KR 100663549 B1 KR100663549 B1 KR 100663549B1 KR 1020050127069 A KR1020050127069 A KR 1020050127069A KR 20050127069 A KR20050127069 A KR 20050127069A KR 100663549 B1 KR100663549 B1 KR 100663549B1
Authority
KR
South Korea
Prior art keywords
printed circuit
circuit board
passive
elements
twill
Prior art date
Application number
KR1020050127069A
Other languages
English (en)
Inventor
김홍권
서호성
강석명
길연경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050127069A priority Critical patent/KR100663549B1/ko
Priority to US11/471,385 priority patent/US7483276B2/en
Application granted granted Critical
Publication of KR100663549B1 publication Critical patent/KR100663549B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09909—Special local insulating pattern, e.g. as dam around component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2036—Permanent spacer or stand-off in a printed circuit or printed circuit assembly
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding

Abstract

본 발명은 패키지의 경박단소화 및 고밀도 실장에 적합한 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명은 반도체 칩 및 복수의 능/수동 소자를 포함하는 반도체 패키지에 있어서, 주 기판으로서, 상기 반도체 칩과, 상기 복수의 능/수동 소자 중 높이가 가장 높은 소자를 포함하는 일부 소자가 탑재되는 제1 인쇄회로기판과; 상기 복수의 능/수동 소자 중 상기 제1 인쇄회로기판에 탑재된 소자를 제외한 나머지 소자가 탑재되며, 적어도 상기 제1 인쇄회로기판 상의 상기 높이가 가장 높은 소자가 관통하도록 관통홀을 구비하여 상기 제1 인쇄회로기판 상의 빈 공간에 상기 제1 인쇄회로기판과 중첩하도록 접속 배치되는 적어도 하나의 부 인쇄회로기판을 포함함을 특징으로 한다.
인쇄회로기판, 표면장착, 중첩, 패키지

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR DEVICE PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래 일반적인 반도체 패키지의 구조를 나타낸 도면,
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 나타낸 도면,
도 3a 내지 도 3h는 도 2의 구조를 구현하는 과정을 도시한 측면도,
도 4a 내지 도 4h는 도 3a 내지 도 3h 각각에 대응되는 평면도.
본 발명은 반도체 칩과 능동 또는 수동소자들을 인쇄회로기판에 실장하여 제작하는 반도체 패키지에 관한 것으로, 특히 패키지의 경박단소화 및 고밀도 실장에 적합하도록 한 반도체 패키지 및 그 제조방법에 관한 것이다.
휴대용 단말기 등이 점차 소형화, 고집적화 됨에 따라 이에 소요되는 부품 또한 소형화 요구가 증대되고 있으며, 이러한 요구를 충족시키기 위하여 다양한 형태의 패키지가 개발되고 있다.
도 1은 종래 일반적인 반도체 패키지의 구조를 도시한 것으로, 도면부호 100 은 인쇄회로기판(PCB)을 나타내고, 1은 입출력 패드, 2는 본딩 와이어, 3은 액상의 성형수지, 4는 댐(dam), 10~30은 능동소자, 40~90은 수동소자, 110은 반도체 칩을 각각 나타낸다.
도 1에 나타낸 바와 같이, 종래의 패키지는 인쇄회로기판(100)의 동일 평면 내에 능동 및 수동소자가 2차원적으로 표면장착되는 구조로 설계되며, 실장되는 소자의 두께에 따라 입체적으로 남는 공간(A)이 발생하게 된다. 따라서, 도 1의 패키지는 3차원적인 체적의 개념으로 보면 많은 손실부분이 발생하는 구조로써, 결국 패키지의 사이즈가 커지게 된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로 본 발명의 목적은 반도체 패키지의 내부 소자를 3차원적으로 배치함으로써 입체적으로 남는 공간을 최소화하고 패키지의 경박단소화 및 고밀도 실장에 적합한 반도체 패키지를 제공함에 있다.
또한, 본 발명은 반도체 패키지의 내부 소자를 3차원적으로 배치하여 입체적으로 남는 공간을 활용함으로써 패키지의 사이즈를 최소화하는 반도체 패키지의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명의 일실시예에 따른 반도체 패키지는 반도체 칩 및 복수의 능/수동 소자를 포함하는 반도체 패키지에 있어서, 주 기판으로서, 상기 반도체 칩과, 상기 복수의 능/수동 소자 중 높이가 가장 높은 소자를 포함하는 일부 소자가 탑재되는 제1 인쇄회로기판과; 상기 복수의 능/수동 소자 중 상기 제1 인쇄회로기판에 탑재된 소자를 제외한 나머지 소자가 탑재되며, 적어도 상기 제1 인쇄회로기판 상의 상기 높이가 가장 높은 소자가 관통하도록 관통홀을 구비하여 상기 제1 인쇄회로기판 상의 빈 공간에 상기 제1 인쇄회로기판과 중첩하도록 접속 배치되는 적어도 하나의 부 인쇄회로기판을 포함함을 특징으로 한다.
바람직하게는, 상기 부 인쇄회로기판에 탑재되는 능/수동 소자는 상기 부 인쇄회로기판과 상기 제1 인쇄회로기판의 접속 후에 상기 부 인쇄회로의 최종 높이가 상기 제1 인쇄회로기판에 배치된 소자 중 높이가 가장 높은 소자 위로 돌출하지 않는 범위 내에서 선택됨을 특징으로 한다.
바람직하게는, 상기 부 인쇄회로기판은 적어도 하나의 능/수동 소자를 구비하며, 상기 반도체 칩 위에 접속 배치된 제2 인쇄회로기판과; 일측 면 위에 탑재된 적어도 하나의 능/수동 소자와, 상기 반도체 칩과 상기 제2 인쇄회로기판의 접속부가 노출되도록 하는 개구 및 상기 제1 인쇄회로기판 상의 상기 높이가 가장 높은 소자가 관통하는 관통홀을 구비하며, 상기 제 1 인쇄회로기판 및 제2 인쇄회로기판과 중첩하도록 배치되는 제3 인쇄회로기판을 포함함을 특징으로 한다.
또한, 상기 목적을 달성하기 위하여 본 발명의 일실시예에 따른 반도체 패키지의 제조방법은 인쇄회로기판에 반도체 칩 및 복수의 능/수동 소자를 실장하여 반도체 패키지를 제조하는 방법에 있어서, 상기 반도체 칩과, 상기 복수의 능/수동 소자 중 높이가 가장 높은 소자를 포함하는 일부 소자를 제1 인쇄회로기판에 부착하는 과정과; 적어도 상기 제1 인쇄회로기판 상의 상기 높이가 가장 높은 소자가 관통하도록 관통홀을 구비하는 적어도 하나의 부 인쇄회로기판의 일측 면에 상기 복수의 능/수동 소자 중 상기 제1 인쇄회로기판에 탑재된 소자를 제외한 나머지 소자를 부착하는 과정과; 상기 부 인쇄회로기판의 상기 능/수동 소자가 탑재된 면이 상기 제1 인쇄회로기판의 능/수동 소자가 탑재된 면과 마주보도록 상기 제1 인쇄회로기판 상의 빈 공간에 상기 부 인쇄회로기판을 배치하고 상기 제1 인쇄회로기판과 전기적으로 접속시키는 과정을 포함함을 특징으로 한다.
바람직하게는, 상기 부 인쇄회로기판에 탑재되는 능/수동 소자는 상기 제1 인쇄회로기판 위로 돌출되는 높이가 상기 제1 인쇄회로기판에 배치된 소자 중 가장 높이가 높은 소자의 두께를 초과하지 않는 범위 내에서 선택됨을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 구조를 나타낸 도면이다.
도 2에서 본 발명에 따른 반도체 패키지는, 주(main) 기판인 제1 인쇄회로기판(200)과; 상기 제1 인쇄회로기판(200)의 상부에 배치된 제2 인쇄회로기판(300) 및 제3 인쇄회로기판(400)을 구비한다.
상기 제1 인쇄회로기판(200)은 패키지를 구성하는 소자 중 상대적으로 큰 사 이즈(size)의 능동소자(10~30) 및 수동소자(40,70)와, 반도체 칩(110)이 탑재되는 주된 기판으로써 기능한다.
상기 제2 인쇄회로기판(300)은 상기 반도체 칩(110) 위에 탑재되며 적어도 하나의 능동소자 또는 수동소자를 구비한다. 본 실시예에서는 제2 인쇄회로기판(300) 위에 수동소자(50)가 탑재된 경우에 대해 개시하고 있으나, 하부에 배치된 반도체 칩(110)의 두께와 인쇄회로기판(300)의 두께 및 상부에 탑재되는 소자(50) 두께의 총합이 상기 제1 인쇄회로기판(200)에 배치된 소자 중 가장 높이가 높은 소자(30)의 두께를 초과하지 않는 범위 내에서 적절하게 선택하여 배치할 수 있다.
상기 제3 인쇄회로기판(400)은 적어도 하나의 수동소자(60,80,90)를 구비하며 상기 제1 인쇄회로기판(200)에 탑재된 큰 사이즈의 능동소자(20,30)가 배치된 부분은 개구가 형성되어 상기 제1 인쇄회로기판(200) 위의 빈 공간에 상기 제1 인쇄회로기판과 공간적으로 중첩(overlap) 배치된다. 이와 같이 제3 인쇄회로기판은 제1 인쇄회로기판 위(Z축 방향)의 빈 공간에 배치됨으로써 패키지의 X축 방향 점유면적을 축소시킬 수 있다. 또한, Y축 및 Z축 방향을 기준으로 할 경우에도 패키지 소자 중 가장 큰 소자(30)가 차지하는 폭 및 높이 범위를 초과하지 않도록 배치함으로써 Y축 및 Z축 방향으로의 부가적인 공간을 필요로 하지 않는다. 즉, Y축 및 Z축 방향으로는 기존과 동일한 사이즈를 유지하면서 X축 방향으로의 점유면적을 크게 줄일 수 있다.
한편, 상기 제1 인쇄회로기판(200), 제2 인쇄회로기판(300), 제3 인쇄회로기판(400)은 본딩 와이어(2)에 의해 상호 전기적으로 연결 가능하며, 와이어 본딩된 부분을 보호하기 위한 액상의 성형수지(3)와 댐(4) 봉합부를 구비한다. 또한, 주 기판인 제1 인쇄회로기판(200)은 입출력 패드(1)를 구비한다.
상기 구성을 갖는 본 발명에 따른 반도체 패키지의 제조공정을 설명하면 다음과 같다.
도 3a 내지 도 3h는 도 2의 반도체 패키지를 구현하는 과정을 나타낸 측면도(side view)이고, 도 4a 내지 도 4h는 도 3a 내지 도 3h에 각각 대응되는 평면도(top view)이다.
먼저, 도 3a 및 도 4a에 도시된 바와 같이, 입출력 패드(1)를 구비하는 제1 인쇄회로기판(200) 위에 반도체 칩(110)을 부착하고, 반도체 칩(110) 위에 제2 인쇄회로기판(300)을 부착한다.
도 3b 및 도 4b에서, 상기 제1 인쇄회로기판(200) 및 제 2 인쇄회로기판(300) 상부에 솔더 패이스트를 바르고 SMT(Surface Mount Device) 공정을 이용하여 능동소자(10,20,30)와 수동소자(40,50,70)을 부착한다. 이때, 제2 인쇄회로기판(300) 상부에 부착되는 소자(50)는 소자(50) 자체의 두께와 2 인쇄회로기판(300)의 두께 및 반도체 칩 두께(110)의 총합이 제1 인쇄회로기판(200)에 배치된 소자 중 가장 높이가 높은 소자(30)의 두께를 초과하지 않는 범위 내에서 적절하게 선택하여 배치한다. 또한, 본 실시예에서는 제 2 인쇄회로기판(300)이 반도체 칩(110)의 상부에 탑재되는 구성에 대해 개시하고 있으나, 제2 인쇄회로기판(300)의 위치가 반도체 칩(110) 상부에 한정되는 것은 아니다.
도 3c 및 도 4c에서, 반도체 칩(110)과 제1 인쇄회로기판(200) 및 제2 인쇄 회로기판(300)을 금속 와이어(2)로 접속하여 전기적으로 연결하는 와이어 본딩 공정을 수행한다.
도 3d 및 도 4d에서, 두께가 두꺼운 능동소자(a,b)와 제1 인쇄회로기판에 연결된 반도체 칩의 와이어 본딩 된 부분(c)에 관통홀이 형성된 제3 인쇄회로기판(400)을 준비한다. 이때 제3 인쇄회로기판에는 일부 수동소자(60,80,90) 혹은 두께가 얇은 능동소자가 SMT 공정에 의해 부착된다.
한편, 본 실시예의 설명에서 두께가 "두꺼운" 또는 "얇은"이라는 표현은 상대적인 개념으로써, 특정 수치를 한정하는 것은 아니며 다만, 전체 패키지에서의 점유 높이를 기준으로 1/2 정도를 초과하는 경우 "두껍다"고 표현하기로 한다.
도 3e 및 4e에서, 제1 인쇄회로기판(200)에 탑재된 소자 중 와이어 본딩된 부분을 보호하기 위하여 액상의 성형 수지로(3)로 봉합한다. 일차적으로 반도체 칩(110)과 제1 인쇄회로기판(200) 사이에 연결된 와이어 본딩만을 액상수지로 봉합하고 반도체 칩(110) 상단에 위치한 제2 인쇄회로기판(300)의 패드 부위는 추가적인 와이어 본딩을 위해 덮히지 않도록 높이를 조절한다. 액상 성형수지의 경화가 완료되면 제3 인쇄회로기판(400)을 접합하기 위한 댐(4)을 형성한다. 이때 사용되는 댐(4)은 절연이 되는 액상의 수지 또는 양면 접착이 가능한 접착형 물질을 사용할 수 있다.
도 3f 및 도 4f에서, 상기 도 3d 단계에서 마련된 제3 인쇄회로기판(400)을 뒤집어서 소자(60,80,90)가 탑재된 부분이 제2 인쇄회로기판을 향하도록 하여 제2 인쇄회로기판의 상단에 부착한다. 이때 제1 인쇄회로기판과 제3 인쇄회로기판은 댐 에 의해 접합된다. 또한 높이를 균일하게 하기 위해 소자의 정렬(array)시를 고려해 패키지의 가장자리에 가이드 바를 두고 부착할 수도 있다. 이와 같이 제3 인쇄회로기판은 개구를 통해 제1 인쇄회로기판과 중첩 되어 입체적(Z축 방향)으로 배치됨으로써 패키지의 X축 방향 점유면적을 축소시킬 수 있다. 또한, Y축 및 Z축 방향을 기준으로 할 경우에도 패키지 소자 중 가장 큰 소자(30)가 차지하는 폭 및 높이 범위를 초과하지 않도록 배치함으로써 Y축 및 Z축 방향으로의 부가적인 공간을 필요로 하지 않는다. 즉, Y축 및 Z축 방향으로는 기존과 동일한 사이즈를 유지하면서 X축 방향으로의 점유면적을 크게 줄일 수 있다.
도 3g 및 도 4g에서, 제2 인쇄회로기판(300)과 제 3 인쇄회로기판(400)의 접합을 완료한 후 본딩 와이어를 이용하여 제2 인쇄회로기판(300)과 제3 인쇄회로기판(400) 사이의 패드를 전기적으로 연결한다.
도 3h 및 도 4h에서, 상기 본딩 와이어를 보호하기 위해 액상 수지를 도포한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 초과하지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 주 기판인 제1 인쇄회로기판 외에 적어도 하나의 부가적인 기판 예를 들면, 제2 인쇄회로기판 또는 제3 인쇄회로기판에 패키지 소자 중 일부를 탑재한 후 이들 제2 인쇄회로기판과 제3 인쇄회로기판을 상기 제1 인쇄회로기판 위의 빈 공간에 배치함으로써 패키지 높이를 크게 변화시키지 않으면서 패키지 점유 면적을 크게 줄일 수 있다. 따라서, 본 발명에 의하면 반도체 패키지를 경박단소화 하는 효과가 있다.

Claims (7)

  1. 반도체 칩 및 복수의 능/수동 소자를 포함하는 반도체 패키지에 있어서,
    주 기판으로서, 상기 반도체 칩과, 상기 복수의 능/수동 소자 중 높이가 가장 높은 소자를 포함하는 일부 소자가 탑재되는 제1 인쇄회로기판과;
    상기 복수의 능/수동 소자 중 상기 제1 인쇄회로기판에 탑재된 소자를 제외한 나머지 소자가 탑재되며, 적어도 상기 제1 인쇄회로기판 상의 상기 높이가 가장 높은 소자가 관통하도록 관통홀을 구비하여 상기 제1 인쇄회로기판 상의 빈 공간에 상기 제1 인쇄회로기판과 중첩하도록 접속 배치되는 적어도 하나의 부 인쇄회로기판을 포함함을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 부 인쇄회로기판에 탑재되는 능/수동 소자는
    상기 부 인쇄회로기판과 상기 제1 인쇄회로기판의 접속 후에 상기 부 인쇄회로의 최종 높이가 상기 제1 인쇄회로기판에 배치된 소자 중 높이가 가장 높은 소자 위로 돌출하지 않는 범위 내에서 선택됨을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 부 인쇄회로기판은
    적어도 하나의 능/수동 소자를 구비하며, 상기 반도체 칩 위에 접속 배치된 제2 인쇄회로기판과;
    일측 면 위에 탑재된 적어도 하나의 능/수동 소자와, 상기 반도체 칩과 상기 제2 인쇄회로기판의 접속부가 노출되도록 하는 개구 및 상기 제1 인쇄회로기판 상의 상기 높이가 가장 높은 소자가 관통하는 관통홀을 구비하며, 상기 제 1 인쇄회로기판 및 제2 인쇄회로기판과 중첩하도록 배치되는 제3 인쇄회로기판을 포함함을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1 인쇄회로기판과 상기 부 인쇄회로기판을 전기적으로 접속하는 본딩 와이어를 더 포함함을 특징으로 하는 반도체 패키지.
  5. 제 3 항에 있어서, 상기 제 3 인쇄회로기판은
    상기 능/수동 소자가 탑재된 면이 상기 제1 인쇄회로기판의 능/수동 소자가 탑재된 면과 마주보도록 배치됨을 특징을 하는 반도체 패키지.
  6. 인쇄회로기판에 반도체 칩 및 복수의 능/수동 소자를 실장하여 반도체 패키지를 제조하는 방법에 있어서,
    상기 반도체 칩과, 상기 복수의 능/수동 소자 중 높이가 가장 높은 소자를 포함하는 일부 소자를 제1 인쇄회로기판에 부착하는 과정과;
    적어도 상기 제1 인쇄회로기판 상의 상기 높이가 가장 높은 소자가 관통하도록 관통홀을 구비하는 적어도 하나의 부 인쇄회로기판의 일측 면에 상기 복수의 능/수동 소자 중 상기 제1 인쇄회로기판에 탑재된 소자를 제외한 나머지 소자를 부착하는 과정과;
    상기 부 인쇄회로기판의 상기 능/수동 소자가 탑재된 면이 상기 제1 인쇄회로기판의 능/수동 소자가 탑재된 면과 마주보도록 상기 제1 인쇄회로기판 상의 빈 공간에 상기 부 인쇄회로기판을 배치하고 상기 제1 인쇄회로기판과 전기적으로 접속시키는 과정을 포함함을 특징으로 하는 반도체 패키지 제조방법.
  7. 제 6 항에 있어서, 상기 부 인쇄회로기판에 탑재되는 능/수동 소자는
    상기 제1 인쇄회로기판 위로 돌출되는 높이가 상기 제1 인쇄회로기판에 배치된 소자 중 가장 높이가 높은 소자의 두께를 초과하지 않는 범위 내에서 선택됨을 특징으로 하는 반도체 패키지 제조방법.
KR1020050127069A 2005-12-21 2005-12-21 반도체 패키지 및 그 제조방법 KR100663549B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050127069A KR100663549B1 (ko) 2005-12-21 2005-12-21 반도체 패키지 및 그 제조방법
US11/471,385 US7483276B2 (en) 2005-12-21 2006-06-20 Semiconductor package and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050127069A KR100663549B1 (ko) 2005-12-21 2005-12-21 반도체 패키지 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100663549B1 true KR100663549B1 (ko) 2007-01-02

Family

ID=37866616

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050127069A KR100663549B1 (ko) 2005-12-21 2005-12-21 반도체 패키지 및 그 제조방법

Country Status (2)

Country Link
US (1) US7483276B2 (ko)
KR (1) KR100663549B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101613073B (zh) * 2008-06-26 2012-08-29 鸿富锦精密工业（深圳）有限公司 微机电系统
TWI449657B (zh) * 2008-07-04 2014-08-21 Hon Hai Prec Ind Co Ltd 微機電系統
DE102012200648B4 (de) 2012-01-18 2020-06-04 Robert Bosch Gmbh Sensorvorrichtung
US10867955B2 (en) * 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having adhesive layer surrounded dam structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09507612A (ja) * 1994-01-14 1997-07-29 シーメンス アクチエンゲゼルシヤフト 三次元回路装置の製造方法
KR20020073648A (ko) * 2001-03-15 2002-09-28 주식회사 글로텍 수동소자 내장형 패키지

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311407A (en) * 1992-04-30 1994-05-10 Siemens Components, Inc. Printed circuit based for mounted semiconductors and other electronic components
US6835898B2 (en) * 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
TW373308B (en) * 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
CN1094717C (zh) * 1995-11-16 2002-11-20 松下电器产业株式会社 印刷电路板的安装体
US6847529B2 (en) * 1999-07-15 2005-01-25 Incep Technologies, Inc. Ultra-low impedance power interconnection system for electronic packages
US6455930B1 (en) * 1999-12-13 2002-09-24 Lamina Ceramics, Inc. Integrated heat sinking packages using low temperature co-fired ceramic metal circuit board technology
US6888235B2 (en) * 2001-09-26 2005-05-03 Molex Incorporated Power delivery system for integrated circuits utilizing discrete capacitors
KR100430001B1 (ko) * 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
TWI322448B (en) * 2002-10-08 2010-03-21 Chippac Inc Semiconductor stacked multi-package module having inverted second package
US6816378B1 (en) * 2003-04-28 2004-11-09 Hewlett-Packard Development Company, L.P. Stack up assembly
TWI229434B (en) * 2003-08-25 2005-03-11 Advanced Semiconductor Eng Flip chip stacked package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09507612A (ja) * 1994-01-14 1997-07-29 シーメンス アクチエンゲゼルシヤフト 三次元回路装置の製造方法
KR20020073648A (ko) * 2001-03-15 2002-09-28 주식회사 글로텍 수동소자 내장형 패키지

Also Published As

Publication number Publication date
US7483276B2 (en) 2009-01-27
US20070139900A1 (en) 2007-06-21

Similar Documents

Publication Publication Date Title
JP3143893U (ja) マルチチップ封止パッケージ
KR100445073B1 (ko) 듀얼 다이 패키지
US8525329B2 (en) Component stacking for integrated circuit electronic package
JP2008535273A (ja) 上面および下面に露出した基板表面を有する半導体積層型パッケージアセンブリ
JP2011040602A (ja) 電子装置およびその製造方法
JPH03169062A (ja) 半導体装置
JP2007207802A (ja) 電子回路モジュールとその製造方法
US20080073779A1 (en) Stacked semiconductor package and method of manufacturing the same
KR100663549B1 (ko) 반도체 패키지 및 그 제조방법
JPH11243175A (ja) 複合半導体装置
JP2007324294A (ja) 半導体装置
JPH09107067A (ja) 半導体装置
KR100592784B1 (ko) 멀티 칩 패키지
JPH03187253A (ja) 半導体装置
KR20000040586A (ko) 회로배선이 형성된 기판을 갖는 멀티 칩 패키지
JP2006245396A (ja) 半導体装置及びその製造方法
US20030234434A1 (en) Semiconductor device
JP2004165525A (ja) 半導体装置及びその製造方法
JP2005079387A (ja) 半導体装置、半導体モジュールおよび半導体装置の製造方法
KR980012334A (ko) 적층형 반도체 칩 패키지와 그 제조방법
JPH06216492A (ja) 電子装置
JPH0613535A (ja) 電子部品搭載装置
JPS62219531A (ja) 半導体集積回路装置
KR20020028454A (ko) 반도체패키지 및 그 제조 방법
KR100546285B1 (ko) 칩 스케일 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131128

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141127

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151127

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee