KR100546285B1 - 칩 스케일 패키지 및 그 제조방법 - Google Patents

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Abstract

칩 스케일 패키지(chip scale package) 및 그 제조 방법을 개시한다. 본 발명의 일 관점은 제1반도체 칩 상에 제2반도체 칩이 올려진다. 하면에 완충막이 접착된 절연 테이프가 제2반도체 칩 상에 접착되고, 랜드 패드(land pad)에 연속되는 빔 리드들이 제1반도체 칩 및 제2반도체 칩의 본딩 패드에 각각 본딩된다.

Description

칩 스케일 패키지 및 그 제조 방법{Chip scale package &manufacturing method thereof}
도 1은 종래의 패키지를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2는 본 발명의 칩 스케일 패키지를 설명하기 위해서 개략적으로 도시한 단면도이다.
본 발명은 반도체 장치에 관한 것으로, 특히 칩 스케일 패키지(chip scale package) 및 그 제조 방법에 관한 것이다.
전자, 정보 기기의 소형화 및 고성능화가 진전됨에 따라 전자 기기 개별 부품의 대용량화 및 소형 경량화가 요구되고 있다. 특히, 반도체 장치의 패키지 부분에 있어서는 이러한 요구가 크게 대두되고 있다.
반도체 칩의 집적도의 증가 속도가 반도체 칩의 용량 증가 속도를 충족시키기 못함에 따라 반도체 칩의 크기는 점점 커지고 있다. 따라서, 완제품 반도체 패키지의 전체 크기를 줄일 수 있게 반도체 칩을 포장하는 패키지 기술의 개발이 요구되고 있다.
이와 같은 크기 감소를 구현하는 패키지로는 볼 그리드 어레이(ball grid array;이하 "BGA"라 한다) 패키지 등과 같은 칩 스케일 패키지를 예로 들 수 있다. 이와 같은 칩 스케일 패키지의 발전된 형태로는 반도체 칩 크기에 근접한 크기를 가지는 미세 간극 볼 그리드 어레이(fine pitch BGA) 패키지 등을 들 수 있다.
도 1은 종래의 미세 간극 BGA 패키지의 단면 형상을 개략적으로 나타낸다.
구체적으로, 종래의 미세 간극 BGA 패키지는 반도체 칩(10) 상에 접착된 절연 테이프(20) 등을 구비한다. 절연 테이프(20)와 반도체 칩(10)간의 계면에는 반도체 칩(10)과 절연 테이프(20)에 가해지는 열에 따른 온도 차이에 따른 열적 스트레스 등을 완화하기 위한 완충막(50)이 도입된다.
한편, 절연 테이프(20)의 일 측면에는 랜드 패턴(30)이 형성되어 있으며, 랜드 패턴(land pattern;30)에서 연속되게 신장되는 빔 리드(40)가 반도체 칩(10)의 표면의 본딩 패드(bonding pad;15)에 연결된다. 랜드 패턴(30)의 표면에는 회로 기판 등의 외부 단자와의 연결을 위한 솔더 볼(solder ball;60)이 형성된다. 그리고, 노출되는 반도체 칩(10)의 표면은 수지(resin) 등과 같은 밀봉 수단(70)에 의해서 외부 환경 등으로부터 안전하게 보호된다.
이와 같은 패키지는 단지 하나의 반도체 칩(10)만이 탑재될 수 있다. 따라서, 패키지의 대용량화, 고성능화 또는 원칩(one chip)화를 구현하는 데 한계가 도출될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 대용량화 및 고성능화가 가능한 칩 스케일 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 칩 스케일 패키지를 제조하는 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은 제1본딩 패드를 표면에 가지는 제1반도체 칩과, 제2본딩 패드를 표면에 가지고 상기 제1본딩 패드를 노출하며 상기 제1반도체 칩 상에 올려지는 제2반도체 칩과, 상기 제2반도체 칩 상에 상기 제2본딩 패드를 노출하며 접착되는 완충막과, 상기 완충막 상에 접착되는 절연 테이프와, 상기 절연 테이프의 일 측면에 표면이 노출되게 형성된 랜드 패턴과, 상기 랜드 패턴에서 신장되어 상기 제1본딩 패드 및 제2본딩 패드 각각에 연결되는 제1빔 리드 및 제2빔 리드, 및 상기 제1반도체 칩 및 상기 제2반도체 칩의 노출된 표면을 덮어 밀봉하는 밀봉 수단을 포함하는 칩 스케일 패키지를 제공한다.
여기서, 제1반도체 칩과 상기 제2반도체 칩은 서로 다른 크기를 가지며, 상기 제1반도체 칩과 상기 제2반도체 칩과의 계면에는 상기 제2반도체 칩을 상기 제1반도체 칩 상에 접착하는 기능을 하며 절연 물질로 이루어진 접착막이 도입된다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 일 관점은 제1본딩 패드를 표면에 가지는 제1반도체 칩을 도입한다. 제2본딩 패드를 표면에 가지는 제2반도체 칩을 상기 제1본딩 패드를 노출하며 상기 제1반도체 칩 상에 올린다. 이때, 상기 제1반도체 칩 및 상기 제2반도체 칩의 계면에 상기 제2반도체 칩을 상기 제1반도체 칩에 접착하는 기능을 하며 절연 물질로 이루어진 접착막을 형성한다.
상기 제2반도체 칩 상에 상기 제2본딩 패드를 노출하며 완충막을 접착한다. 상기 완충막 상에 일 측면에 표면이 노출되게 랜드 패턴이 부착된 절연 테이프를 접착한다. 상기 랜드 패턴에서 신장되는 제1빔 리드 및 제2빔 리드를 상기 제1본딩 패드 및 제2본딩 패드 각각에 연결한다. 상기 제1반도체 칩 및 상기 제2반도체 칩의 노출된 표면을 밀봉 수단으로 밀봉한다.
본 발명에 따르면, 대용량화 및 고성능화가 가능한 칩 스케일 패키지를 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본 발명에 의한 칩 스케일 패키지는 하나의 패키지에 적어도 둘 이상의 다수의 반도체 칩이 함께 탑재된다. 이하, 두 개의 적층된 반도체 칩이 하나의 패키지에 탑재되는 것을 묘사한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 이에 한정되지는 않고 다수의 반도체 칩들이 적층되어 하나의 패키지에 탑재될 수 있다.
도 2는 본 발명의 실시예에 의한 칩 스케일 패키지의 단면 형상을 개략적으 로 나타낸다.
구체적으로, 본 발명의 실시예에 의한 칩 스케일 패키지는 제1반도체 칩(100) 상에 적층된 제2반도체 칩(150) 및 마운트 테이프(mount tape) 등을 구비한다.
제1반도체 칩(100)과 제2반도체 칩(150)은 표면에 제1본딩 패드(105) 및 제2본딩 패드(155)를 각기 가지며, 서로 다른 크기를 가진다. 바람직하게는, 제2반도체 칩(150)이 제1반도체 칩(100)에 비해 작은 크기를 가져, 제1본딩 패드(105)를 노출하며 제1반도체 칩(100) 상에 적층된다.
제1반도체 칩(100)과 제2반도체 칩(150)의 계면에는 접착막(800)이 도입된다. 접착막(800)은 절연 물질 등으로 이루어져 제2반도체 칩(150)을 제1반도체 칩(100)으로부터 절연시키며, 제2반도체 칩(150)을 제1반도체 칩(100) 상에 접착시키는 역할을 한다. 예를 들어, 절연 특성을 가지는 접착제를 제2반도체 칩(150)의 하면에 바른 후 제1반도체 칩(100) 상에 제2반도체 칩(150)을 접착시킴으로써, 제2반도체 칩(150)을 제1반도체 칩(100) 상에 고정시킨다. 또는 제2반도체 칩(150)의 하면 또는 제1반도체 칩(100)의 상면에 그 양면에 접착제가 도포된 절연 물질의 테이프를 사용함으로써 제1반도체 칩(100)과 제2반도체 칩(150)을 접착시킨다.
마운트 테이프는 절연 테이프(200)와 상기 절연 테이프(200) 상에 부착되는 랜드 패턴(300) 등으로 이루어진다. 랜드 패턴(300)들은 입출력 단자 등으로 이용된다. 또한, 랜드 패턴(300)들은 절연 테이프(200)를 관통하여 절연 테이프(200)의 양 측면에서 노출되도록 구성될 수 있으며, 이에 따라, 랜드 패턴(300)들의 사이에 는 절연 테이프(200)가 존재하게되어 랜드 패턴(300)들을 상호 절연시킬 수 있다. 절연 테이프(200)는 폴리 이미드(polyimide) 등과 같은 절연 물질로 이루어진다.
랜드 패턴(300)으로부터 신장되어 제1본딩 패드(105) 및 제2본딩 패드(155)에 각각 연결되는 제1빔 리드(450) 및 제2빔 리드(410)에 의해서 랜드 패턴(300)과 제1반도체 칩(100) 및 제2반도체 칩(150)이 각각 전기적으로 연결된다.
마운트 테이프와 제2반도체 칩(150)의 사이에는 완충막(500)이 도입된다. 완충막(500)은 탄성 중합체(elastomer) 등으로 이루어지며 제2반도체 칩(150)과 마운트 테이프, 보다 상세하게는 절연 테이프(200)를 접착하는 중간 접착막으로 이용된다. 그리고, 완충막(500)은 제1반도체 칩(100) 또는 제2반도체 칩(150) 등과 절연 테이프(200)와의 온도 차이 등에 의해 발생하는 열적 스트레스 등을 완화하는 역할을 한다. 한편, 완충막(500)은 제2반도체 칩(150) 상에 제2본딩 패드(155)를 노출하도록 도입되어, 제2본딩 패드(155)에 제2빔 리드(410)가 연결될 수 있게 한다.
노출되는 제1반도체 칩(100) 및 제2반도체 칩(150)의 측면 또는 표면 등은 포팅 수지(potting resin) 등과 같은 밀봉 수단(700)에 의해서 덮여 외부 환경 등에 노출되지 않도록 밀봉된다. 이와 같이 하여 하나의 패키지에 두 개의 반도체 칩이 탑재된다. 이후에, 노출되는 랜드 패턴(300)의 표면에는 솔더 볼(600)을 형성하여 외부 회로와 연결되는 수단으로 이용된다.
이와 같이 구비되는 본 발명의 실시예에 의한 칩 스케일 패키지를 제조하는 방법을 도 2를 다시 참조하여 설명한다.
제1본딩 패드(105)를 표면에 가지는 제1반도체 칩(100)에 제2본딩 패드(155) 를 표면에 가지는 제2반도체 칩(150)을 올리고 마운트 테이프를 제2반도체 칩(150) 상에 접착한다.
예를 들어, 제2반도체 칩(150)의 상면을 마운트 테이프, 보다 상세하게는 절연 테이프(200)의 하면에 접합된 완충막(500)의 어느 한 면에 접합한 후, 제1반도체 칩(100)을 제2반도체 칩(150)의 하면에 순차적으로 접합할 수 있다. 이때, 제1반도체 칩(100)과 제2반도체 칩(150)은 절연 특성의 접착제를 이용하여 접합하거나 양면에 접착제가 도포된 절연 특성의 테이프를 접착막(800)으로 이용하여 접합될 수 있다. 또는, 제1반도체 칩(100) 상에 제2반도체 칩(150)을 접합한 후 순차적으로 제2반도체 칩(150) 상에 절연 테이프(200)의 하면에 부착된 완충막(500)을 정합적으로 접합할 수 있다. 이때, 제1본딩 패드(105) 또는 제2본딩 패드(155) 등은 노출되도록 한다.
이후에, 랜드 패턴(300)에서 신장되는 제1빔 리드(450) 및 제2빔 리드(410)를 상기 제1본딩 패드(105) 및 제2본딩 패드(155) 각각에 연결한다. 예를 들어, 캐필러리(capillary;도시되지 않음)를 사용하여 제2반도체 칩(150)의 제2본딩 패드(155)와 동일한 위치에 정렬된 제2빔 리드(410)를 제2본딩 패드(155)에 열압착하여 본딩한다. 이후에, 캐필러리를 사용하여 제1반도체 칩(100)의 제1본딩 패드(105)와 동일한 위치에 정렬된 제1빔 리드(450)를 제1본딩 패드(105)에 열압착하여 본딩한다.
다음에, 제1빔 리드(450)와 제2빔 리드(410) 등이 제1본딩 패드(105) 및 제2본딩 패드(155) 등과 본딩된 부분과 제1반도체 칩(100) 및 제2반도체 칩(150)의 노 출된 표면 등을 외부 환경으로부터 보호하기 위해서 포팅 공정을 수행한다. 즉, 플라스틱 수지 등을 밀봉 수단(700)으로 이용하여 제1반도체 칩(100)의 하면을 제외한 노출되는 제1반도체 칩(100) 및 제2반도체 칩(150)의 측면 또는 표면 등을 외부로부터 차단한다.
이후에, 인쇄 회로 기판 등에 패키지를 표면 실장하기 위해서 솔더 볼(600)을 랜드 패턴(300)의 노출되는 표면에 부착한다. 다음에, 마운트 테이프, 보다 상세하게는 절연 테이프(200)를 트리밍(trimming)하여 절연 테이프(200)로부터 패키지를 분리한다.
상술한 본 발명에 따르면, 적어도 2개의 반도체 칩이 적층되어 있는 미세 간극 볼 그리드 어레이 패키지를 제공할 수 있다. 이에 따라, 패키지의 대용량화 또는 고성능화를 구현할 수 있다.
음성 또는 영상 등의 데이터를 저장하는 데 이용될 경우 대용량화된 패키지가 가능하고, 이동 통신 등의 휴대 기기용 제품에 적용될 경우 소형화를 통한 전체 제품의 소형, 경량화가 가능하다.
한편, 반도체 회로 장치 제조 공정에 있어서 패키지의 고밀도 실장을 위해서는 하나의 반도체 칩에 여러 가지 기능을 통합하여 원칩화하는 것이 요구되고 있다. 그러나, 반도체 회로 장치의 특성이 다르면 그 제조 방법이 달라지므로 다양한 특성을 하나의 칩에 집약하는 것은 매우 어렵다. 그러나, 본 발명의 실시예에 의하면, 동종뿐만 아니라 다양한 특성을 가지는 서로 다른 종류의 반도체 칩들을 하나 의 패키지에 탑재할 수 있어, 여러 가지 기능을 단일 반도체 칩에 집약한, 즉, 원칩화한 것과 대등한 효과를 구현할 수 있다. 따라서, 다기능, 고성능 또는 고집적화된 패키지를 구현할 수 있어 전체 제품의 소형화 및 고집적화가 가능하다.

Claims (6)

  1. 제1본딩 패드를 표면에 가지는 제1반도체 칩;
    제2본딩 패드를 표면에 가지고 상기 제1본딩 패드를 노출하며 상기 제1반도체 칩 상에 올려지는 제2반도체 칩;
    상기 제2반도체 칩 상에 상기 제2본딩 패드를 노출하며 접착되는 완충막;
    상기 완충막 상에 접착되는 절연 테이프;
    상기 절연 테이프의 일 측면에 표면이 노출되게 형성된 랜드 패턴;
    상기 랜드 패턴에서 신장되어 상기 제1본딩 패드 및 제2본딩 패드 각각에 연결되는 제1빔 리드 및 제2빔 리드; 및
    상기 제1반도체 칩 및 상기 제2반도체 칩의 노출된 표면을 덮어 밀봉하는 밀봉 수단을 포함하는 것을 특징으로 하는 칩 스케일 패키지.
  2. 제1항에 있어서, 상기 제1반도체 칩과 상기 제2반도체 칩은 서로 다른 크기를 가지는 것을 특징으로 하는 칩 스케일 패키지.
  3. 제1항에 있어서, 상기 제1반도체 칩과 상기 제2반도체 칩과의 계면에는 상기 제2반도체 칩을 상기 제1반도체 칩 상에 접착하는 기능을 하며 절연 물질로 이루어진 접착막이 도입되는 것을 특징으로 하는 칩 스케일 패키지.
  4. 제1본딩 패드를 표면에 가지는 제1반도체 칩을 도입하는 단계;
    제2본딩 패드를 표면에 가지는 제2반도체 칩을 상기 제1본딩 패드를 노출하며 상기 제1반도체 칩 상에 올리는 단계;
    상기 제2반도체 칩 상에 상기 제2본딩 패드를 노출하며 완충막을 접착하는 단계;
    상기 완충막 상에 일 측면에 표면이 노출되게 랜드 패턴이 부착된 절연 테이프를 접착하는 단계;
    상기 랜드 패턴에서 신장되는 제1빔 리드 및 제2빔 리드를 상기 제1본딩 패드 및 제2본딩 패드 각각에 연결하는 단계; 및
    상기 제1반도체 칩 및 상기 제2반도체 칩의 노출된 표면을 밀봉 수단으로 밀봉하는 단계를 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  5. 제4항에 있어서, 상기 제1반도체 칩 및 상기 제2반도체 칩의 계면에
    상기 제2반도체 칩을 상기 제1반도체 칩에 접착하는 기능을 하며 절연 물질로 이루어진 접착막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  6. 제4항에 있어서, 상기 제1빔 리드 및 제2빔 리드를 상기 제1본딩 패드 및 제2본딩 패드 각각에 연결하는 단계는
    상기 제2빔 리드를 상기 제2본딩 패드에 열압착하는 단계; 및
    상기 제1빔 리드를 상기 제1본딩 패드에 열압착하는 단계를 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
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