CN100524736C - 堆叠型晶片封装结构 - Google Patents

堆叠型晶片封装结构 Download PDF

Info

Publication number
CN100524736C
CN100524736C CNB200510115213XA CN200510115213A CN100524736C CN 100524736 C CN100524736 C CN 100524736C CN B200510115213X A CNB200510115213X A CN B200510115213XA CN 200510115213 A CN200510115213 A CN 200510115213A CN 100524736 C CN100524736 C CN 100524736C
Authority
CN
China
Prior art keywords
wafer
substrate
packaging structure
those
stacking type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB200510115213XA
Other languages
English (en)
Other versions
CN1964036A (zh
Inventor
沈更新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Original Assignee
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BERMUDA CHIPMOS TECHNOLOGIES Co Ltd, Chipmos Technologies Inc filed Critical BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Priority to CNB200510115213XA priority Critical patent/CN100524736C/zh
Publication of CN1964036A publication Critical patent/CN1964036A/zh
Application granted granted Critical
Publication of CN100524736C publication Critical patent/CN100524736C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Packaging Frangible Articles (AREA)

Abstract

本发明是有关于一种堆叠型晶片封装结构，其包括一基板、一第一晶片、多数条打线导线、一第二晶片和多个具有B阶特性的导电凸块(B-stageconductive bump)。其中，第一晶片设置在基板上，且第一焊垫是配置于其主动表面上。此外，第一焊垫经由打线导线而与基板电性连接。第二晶片设置在第一晶片的上方，且其主动表面上设置有多个第二焊垫。第二晶片上的第二焊垫分别经由各具有B阶特性的导电凸块而电性连接至第一晶片的第一焊垫，且各具有B阶特性的导电凸块覆盖于相应的打线导线的一部分。

Description

堆叠型晶片封装结构
技术领域
本发明是有关于一种晶片封装结构，且特别是有关于一种堆叠型晶片封装结构。
背景技术
在高度情报化社会的今日，多媒体应用的市场不断地急速扩张着。积体电路封装技术亦需配合电子装置的数位化、网路化、区域连接化以及使用人性化的趋势发展。为达成上述的要求，必须强化电子元件的高速处理化、多机能化、积集化、小型轻量化及低价化等多方面的要求。因此便有人开发出不同种类的高密度封装，例如：球栅阵列封装(Ball grid arrays，BGA)、晶片级封装(Chip Scale Package，CSP)、覆晶式封装(Flip Chip)和堆叠型多晶片封装模组。
图1是习知的堆叠型晶片封装结构的剖面示意图。请参见图1，堆叠型晶片封装结构100主要包括一基板110、一第一晶片120、一第二晶片130、一间隔物140、多数条第一打线导线150、多数条第二打线导线160与一封装胶体180。基板110具有第一表面110a与第二表面110b。第一晶片120经由黏着层170黏着于基板110的第一表面110a上，并且经由第一打线导线150电性连接到基板110上。同样地，第二晶片130设置在第一晶片120的上方，并且经由第二打线导线160电性连接到基板110上。
间隔物140设置在第一晶片120和第二晶片130之间，用以将第二晶片130固定于第一晶片120上，并且保护第一打线导线150免于受损。封装胶体180设置在基板110上，并且覆盖第一晶片120、第二晶片130、第一打线导线150与第二打线导线160，其目的同样是为保护上述元件免于受损，并具有防潮的功能。此外，多数个焊球190设置在基板110的另一表面，因此堆叠型晶片封装结构100可经由焊球190电性连接到其他电子装置(图中未示)。
上述堆叠型晶片封装结构100是利用间隔物140而将第二晶片130置于第一晶片120上，并且保护第一打线导线150免于受损。然而，由于堆叠型晶片封装结构100中配置有间隔物140，因此，其高度无法降低，且亦无法精实(compact)的要求。因此，在积体电路封装技术中，如何使堆叠型晶片封装结构更小、更为精实，实为一亟待解决的问题。
发明内容
本发明的一主要目的在于提出一种堆叠型晶片封装结构，此晶片封装结构是利用具有B阶特性的导电凸块以电性连接一晶片与另一晶片，进而使晶片封装结构的体积达到小型化的要求。
本发明的另一目的在于提出一种堆叠型晶片封装结构，使晶片封装结构更精实。
基于上述或其他目的，本发明提出一种堆叠型晶片封装结构，其包含一基板、一第一晶片、多数个打线导线、一第二晶片与多数个具有B阶特性的导电凸块。第一晶片设置在基板上，且其主动表面上设置有多数个第一焊垫。此外，第一焊垫经由打线导线而电性连接至基板。第二晶片设置在第一晶片上方，且其主动表面上设置有多数个第二焊垫，该第二晶片的主动表面与该第一晶片的主动表面面对面设置。第二晶片的第二焊垫经由具有B阶特性的导电凸块分别电性连接到第一晶片的第一焊垫上，且每一具有B阶特性的导电凸块覆盖相应打线导线的一部分。
根据本发明的一实施例，基板具有第一表面和第二表面，第一晶片是设置于基板的第一表面上。而基板具有多数个焊球，且焊球是配置于基板的第二表面上。
根据本发明的一实施例，各具有B阶特性的导电凸块是由具有多数个异方性导电粒子的具有B阶特性的胶材所组成。
根据本发明的一实施例，具有B阶特性的导电凸块的玻璃转换温度是介于-40℃-175℃之间。
根据本发明的一实施例，堆叠型晶片封装结构更包括一黏着层，其中第一晶片是经由黏着层而黏着于基板上。
根据本发明的一实施例，堆叠型晶片封装结构更包括一封装胶体，此封装胶体是设置于基板上，且覆盖第一晶片、第二晶片和打线导线。
基于上述或其他目的，本发明另提出一种堆叠型晶片封装结构，其包括一基板、一第一晶片、多数个打线导线、一第二晶片和多数个具有B阶特性的导电凸块。第一晶片是配置于基板上，且其主动表面上设置有多数个第一焊垫和多数个第二焊垫。第一焊垫经由打线导线电性连接到基板上。第二晶片设置在第一晶片上方，且其主动表面上设置有多数个第三焊垫，该第二晶片的主动表面与该第一晶片的主动表面面对面设置。第二晶片的第三焊垫经由具有B阶特性的导电凸块分别电性连接到第一晶片的第二焊垫上。
根据本发明的一实施例，第一晶片更包括一重配置线路层(Redistributedlayer，RDL)，并且第一焊垫经由重配置线路层而电性连接至第二焊垫。
根据本发明的一实施例，基板有第一表面和第二表面，第一晶片设置在基板的第一表面上，且基板包括多数个焊球，此焊球是设置于其第二表面上。
根据本发明的一实施例，堆叠型晶片封装结构更包括一黏着层。第一晶片经由黏着层黏着于基板。
根据本发明的一实施例，堆叠型晶片封装结构更包括一封装胶体。此封装胶体设置于基板上，且覆盖第一晶片、第二晶片和打线导线。
根据本发明的一实施例，各具有B阶特性的导电凸块是由具有多数个异方性导电粒子的具有B阶特性的胶材所组成。
根据本发明的一实施例，具有B阶特性的导电凸块的玻璃转换温度是介于-40℃-175℃之间。
综上所述，本发明的堆叠型晶片封装结构是利用具有B阶特性的导电凸块以电性连接两晶片，这二片晶片的主动表面是面对面的配置。如此一来，即可降低晶片封装结构的高度，且其体积也可更为精实。此外，具有B阶特性的导电凸块不仅适合于电性连接两个晶片，并且亦可覆盖打线导线的一部分，以保护它们免于受到压挤。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是传统堆叠型晶片封装结构的剖面示意图。
图2是本发明的堆叠型晶片封装结构其第一实施例的剖面示意图。
图3是本发明的堆叠型晶片封装结构其第二实施例的剖面示意图。
100：堆叠型晶片封装结构               110：基板
110a：第一表面                        110b：第二表面
120：第一晶片                         130：第二晶片
140：间隔物                           150：第一打线导线
160：第二打线导线                     170：黏着层
180：封装胶体                         190：焊球
200：堆叠型晶片封装结构               200’：堆叠型晶片封装结构
210：基板                             210a：第一表面
210b：第二表面                        212：第一焊垫
214：第二焊垫                         220：第一晶片
220a：主动表面                        222：第三焊垫
224：第五焊垫                         226：第六焊垫
230：打线导线                         240：第二晶片
240a：主动表面                        242：第四焊垫
250：具有B阶特性的导电凸块                       260：黏着层
270：封装胶体                         280：焊球
具体实施方式
图2是本发明的堆叠型晶片封装结构其第一实施例的剖面示意图。请参见图2，本发明的堆叠型晶片封装结构200主要包括一基板210、一第一晶片220、多数条打线导线230、一第二晶片240与多数个具有B阶特性的导电凸块250。基板210的第一表面210a和第二表面210b上分别设置多数个第一焊垫212和多数个第二焊垫214。第一晶片220设置于基板210的第一表面210a上，且其主动表面220a上设置有多数个第三焊垫222。在本发明的一实施例中，第一晶片220是经由一黏着层260黏着于基板210上。然而，第一晶片亦可藉由其他方法固定在基板210上，本发明对此固定方式不作任何限制。第一晶片220的第三焊垫222经由打线导线230分别电性连接到基板210的第一焊垫212上。打线导线230是利用打线接合制程制作而成，且其材料可为金。
第二晶片240设置在第一晶片220的上方，且其主动表面240a与第一晶片220的主动表面220a相对。第二晶片240的主动表面240a上设置有多数个第四焊垫242。具有B阶特性的导电凸块250设置在第一晶片220和第二晶片240之间，用以分别电性连接第二晶片240的第四焊垫242和第一晶片220的第三焊垫222。各具有B阶特性的导电凸块250亦覆盖住相应打线导线230的一部分，以保护打线导线230以免受挤压，进而确保第一晶片220与第二晶片240间的电性连接关系。各具有B阶特性的导电凸块是由具有多数个异方性导电粒子的具有B阶特性的胶材所组成。此外，具有B阶特性的导电凸块250的玻璃转换温度是介于-40℃～175℃之间。
堆叠型晶片封装结构200更包括一封装胶体270，此封装胶体270是设置于基板210上，且覆盖第一晶片220、第二晶片240和打线导线230以保护它们免于受损，并可防潮。此外，基板210的第二焊垫214上可选择性地配置多数个焊球280。如此一来，堆叠型晶片封装结构200可经由焊球280而电性连接至其他电子设备、载体等。
图3是本发明的堆叠型晶片封装结构其第二实施例的剖面示意图。请参见图3，第二实施例的堆叠型晶片封装结构200’是与第一实施例雷同。而二者不同之处在于：第二实施例的第一晶片220’更包括多数个第五焊垫224和多数个第六焊垫226。如图3所示，第一晶片220’的第五焊垫224经由打线导线230电性连接到基板210的第一焊垫212上，而第二晶片240的第四焊垫242经由具有B阶特性的导电凸块250电性连接到第一晶片220’的第六焊垫226上。此外，第一晶片220’更包括一重配置线路层228。因此，第五焊垫224可经由重配置线路层228而电性连接至第六焊垫226。
综上所述，本发明的堆叠型晶片封装结构是利用具有B阶特性的导电凸块以电性连接两晶片，这二片晶片的主动表面是面对面的配置。如此一来，即可降低晶片封装结构的高度，且其体积也可更为精实。此外，具有B阶特性的导电凸块不仅适合于电性连接两个晶片，并且亦可覆盖打线导线的一部分，以保护它们免于受到压挤。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视前述的权利要求所界定者为准。

Claims (10)

1、一种堆叠型晶片封装结构，包括：
一基板；
一第一晶片，配置于该基板上，该第一晶片的主动表面上设置有多数个第一焊垫；
多数条打线导线，该些第一焊垫是经由该些打线导线而与该基板电性连接；
一第二晶片，配置于该第一晶片之上，该第二晶片的一主动表面上设置有多数个第二焊垫，该第二晶片的主动表面与该第一晶片的主动表面面对面设置；以及
多数个具有B阶特性的导电凸块，其中该第二晶片的该些第二焊垫是经由该些具有B阶特性的导电凸块分别电性连接至该第一晶片的该些第一焊垫，且各该具有B阶特性的导电凸块覆盖相对应的该打线导线的一部分。
2、根据权利要求1所述的堆叠型晶片封装结构，其中该基板具有一第一表面与一第二表面，该第一晶片是设置在该基板的该第一表面上，且该基板包括多数个焊球，该些焊球是配设置于该第二表面上。
3、根据权利要求1所述的堆叠型晶片封装结构，其中各该具有B阶特性的导电凸块是由具有多数个异方性导电粒子的具有B阶特性的胶材所组成。
4、根据权利要求1所述的堆叠型晶片封装结构，更包括一黏着层，其中该第一晶片是经由该黏着层黏着于该基板。
5、根据权利要求1所述的堆叠型晶片封装结构，更包括设置一封装胶体，该封装胶体是位于该基板上，且该封装胶体是覆盖该第一晶片、该第二晶片及该些打线导线。
6、一种堆叠型晶片封装结构，包括：
一基板；
一第一晶片，配置于该基板上，该第一晶片的一主动表面上配置有多数个第一焊垫及多数个第二焊垫；
多数条打线导线，其中该些第一焊垫是经由该些打线导线而与该基板电性连接；
一第二晶片，配置于该第一晶片的上方，该第二晶片的一主动表面上配置有多数个第三焊垫，该第二晶片的主动表面与该第一晶片的主动表面面对面设置；以及
多数个具有B阶特性的导电凸块，其中该第二晶片的该些第三焊垫是经由该些具有B阶特性的导电凸块分别电性连接至该第一晶片的该些第二焊垫。
7、根据权利要求6所述的堆叠型晶片封装结构，其中该第一晶片更包括一重配置线路层，且该些第一焊垫是经由该重配置线路层而电性连接至该些第二焊垫。
8、根据权利要求6所述的堆叠型晶片封装结构，其中该基板具有一第一表面与一第二表面，该第一晶片是设置于该基板的该第一表面上，且该基板包括多数个设置于该第二表面上的焊球。
9、根据权利要求6所述的堆叠层晶片封装结构，更包括一封装胶体，该封装胶体是设置于该基板上，且该封装胶体覆盖该第一晶片、该第二晶片与该些打线导线。
10、根据权利要求6所述的堆叠型晶片封装结构，其中各该具有B阶特性的导电凸块是由具有多数个异方性导电粒子的具有B阶特性的胶材所组成。
CNB200510115213XA 2005-11-11 2005-11-11 堆叠型晶片封装结构 Expired - Fee Related CN100524736C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB200510115213XA CN100524736C (zh) 2005-11-11 2005-11-11 堆叠型晶片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB200510115213XA CN100524736C (zh) 2005-11-11 2005-11-11 堆叠型晶片封装结构

Publications (2)

Publication Number Publication Date
CN1964036A CN1964036A (zh) 2007-05-16
CN100524736C true CN100524736C (zh) 2009-08-05

Family

ID=38083021

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510115213XA Expired - Fee Related CN100524736C (zh) 2005-11-11 2005-11-11 堆叠型晶片封装结构

Country Status (1)

Country Link
CN (1) CN100524736C (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100483703C (zh) * 2007-05-25 2009-04-29 日月光半导体制造股份有限公司 堆叠式半导体封装结构及其制造方法
CN102315196B (zh) * 2010-07-08 2014-08-06 南茂科技股份有限公司 多晶粒堆栈封装结构
US8866302B2 (en) * 2011-01-25 2014-10-21 Infineon Technologies Ag Device including two semiconductor chips and manufacturing thereof
CN103681639B (zh) * 2012-09-25 2017-02-08 格科微电子（上海）有限公司 系统级封装结构及其封装方法
TWI585924B (zh) * 2015-11-09 2017-06-01 力晶科技股份有限公司 隨機動態記憶體晶片封裝結構
US20190214367A1 (en) * 2018-01-10 2019-07-11 Powertech Technology Inc. Stacked package and a manufacturing method of the same
WO2021092777A1 (zh) * 2019-11-12 2021-05-20 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备

Also Published As

Publication number Publication date
CN1964036A (zh) 2007-05-16

Similar Documents

Publication Publication Date Title
JP3762844B2 (ja) 対向マルチチップ用パッケージ
US8269328B2 (en) Stacked die package for peripheral and center device pad layout device
KR101070913B1 (ko) 반도체 칩 적층 패키지
US7391105B2 (en) Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same
US6376914B2 (en) Dual-die integrated circuit package
US7989943B2 (en) Staircase shaped stacked semiconductor package
US9312239B2 (en) Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US20080042253A1 (en) Stack type ball grid array package and method for manufacturing the same
US20060261492A1 (en) Multi-chip module and methods
CN103620778A (zh) 倒装芯片、正面和背面中心键合存储线键合组件
JP2004172157A (ja) 半導体パッケージおよびパッケージスタック半導体装置
CN100524736C (zh) 堆叠型晶片封装结构
US20060125093A1 (en) Multi-chip module having bonding wires and method of fabricating the same
US7385282B2 (en) Stacked-type chip package structure
KR101219484B1 (ko) 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈
US20030015803A1 (en) High-density multichip module and method for manufacturing the same
US20120286426A1 (en) Semiconductor device
US20100264540A1 (en) IC Package Reducing Wiring Layers on Substrate and Its Carrier
CN117393534A (zh) 一种芯片封装结构及电子设备
KR20120093580A (ko) 반도체 패키지
KR20090011570A (ko) 스택 패키지
KR20060133802A (ko) 반도체 패키지
KR20020032881A (ko) 적층형 반도체 패키지 및 그 제조 방법
KR20070000181A (ko) 칩 스택 패키지
KR20000061184A (ko) 칩 스케일 패키지 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090805

Termination date: 20181111

CF01 Termination of patent right due to non-payment of annual fee