JP2006245396A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 半導体装置の小型化を図る。
【解決手段】 半導体装置は、第1の面に電子部品の電極に接続される電極パッドが複数設けられ、第1の面の反対面となる第2の面に電子部品の電極に接続される電極パッド及び外部電極端子が複数設けられ、外部電極端子及び電極パッドは必要に応じて配線によって電気的に接続されており、かつ第1の面の周縁には前記周縁に沿ってグランド層が設けられてなる配線基板と、配線基板の第1の面及び前記第2の面に電極を介して前記電極パッドに接続される少なくとも一つの電子部品と、配線基板の第1の面に接続される電子部品を覆うように配線基板に接着剤を介して固定される一面が開口した箱状のキャップとを有し、キャップの開口端面は前記グランド層に対面し、前記接着剤はグランド層の表面とキャップの開口端面との間に介在されている構造になっている。キャップの外周縁から配線基板の外周縁に至る距離は0・5mm以下である。
【選択図】 図4

Description

本発明は半導体装置及びその製造方法に係わり、特に、半導体装置の小型化に適応して有効な技術に関する。
トランジスタ等の能動素子を組み込んだ半導体チップ(電子部品)、抵抗やコンデンサ等の受動素子を組み込んだチップ型電子部品をそれぞれ配線基板に搭載した半導体装置の一例として、混成集積回路装置が知られている。
この混成集積回路装置は、例えば、携帯電話や無線LAN等に組み込まれて使用されている(例えば、非特許文献1参照)。
http://www.alps.co.jp/j/press/new2004/0518_j.htm、プレスリリース//IEEE802.11b 用通信モジュール「UGGZシリーズ」を開発/新製品/、1/2及び2/2ページ。
通信モジュール等を構成する半導体装置(混成集積回路装置)の一つの構造は、前記文献で示すように、配線基板(モジュール基板)と、この配線基板の上面に固定されるキャップとを有する構造からなっている。配線基板の上面には半導体チップ(電子部品)やチップ型電子部品が搭載されるとともに、これら電子部品はキャップで覆われている。また、配線基板の下面にバンプ電極等の外部電極端子が設けられている。
図16は本発明に先立って検討した半導体装置(混成集積回路装置)80の一部を示す模式的断面図である。配線基板(モジュール基板)81の上面には一面が開口した箱型のキャップ82が、開口面側を配線基板81に対面するように重ねられ、かつ接着剤83によって配線基板81に固定されている。配線基板81の上面に搭載された図示しない半導体チップを含む電子部品はキャップ82に覆われている。
図16は半導体装置1の右端部分を示す図である。配線基板81の上面には部分的に導体層84が形成され、接着剤83はこの導体層84とキャップ82の外周面85とに亘る隅部に塗布されて形成される。
キャップの82の外側に接着剤83を塗布してキャップ82を配線基板81に固定する構造では、キャップ82の外周縁から配線基板81の外周縁に至る間隔(距離)が、接着剤83の塗布のため、例えば、最小でも2mm程度必要であり、半導体装置の小型化を妨げるものであった。また、四角形体のキャップの各辺を接着剤で固定するような場合、手作業では作業時間も長くなり、製造コストも高騰してしまう難点があった。
本発明の目的は、小型の半導体装置及びその製造方法を提供することにある。
本発明の他の目的は、半導体装置の製造コストの低減を図ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
(1)半導体装置は、
第1の面に電子部品の電極に接続される電極パッドが複数設けられ、前記第1の面の反対面となる第2の面に電子部品の電極に接続される電極パッド及び外部電極端子が複数設けられ、前記外部電極端子及び前記電極パッドは必要に応じて配線によって電気的にそれぞれ接続されており、かつ前記第1の面の周縁には前記周縁に沿ってグランド層が設けられてなる配線基板と、
前記配線基板の前記第1の面及び前記第2の面に電極を介して前記電極パッドに接続される少なくとも一つの電子部品と、
前記配線基板の前記第1の面に接続される前記電子部品を覆うように前記配線基板に導電性の接着剤を介して固定される一面が開口した箱状の導電体からなるキャップと、
前記外部電極端子に重ねて形成された突起電極とを有し、
前記キャップの開口端面は前記グランド層に対面し、前記接着剤は前記グランド層の表面と前記キャップの開口端面との間に介在されている構造になっている。
また、前記配線基板の縁には二つ以上の窪みが設けられ、前記キャップには前記窪みに対応する突起が設けられ、前記キャップは前記突起を前記窪みに嵌合させて固定されている。前記配線基板の前記第1の面に前記キャップを固定しても目視できる方向識別用マークが設けられている。前記キャップの外周縁から前記配線基板の外周縁に至る距離が0.2mm〜0.5mm以下である。前記電子部品の一部は一面に複数の電極を有する半導体チップであり、前記電子部品の一部は両端に電極を有するチップ型電子部品である。
このような半導体装置は下記の製造方法によって製造される。半導体装置は、
(a)第1の面及び前記第1の面の反対面となる第2の面を有し、かつ製品形成部がマトリックス状に配列された配線母基板を準備する工程を有し、
前記製品形成部は、前記配線母基板の枠部から延在する複数の支持片に支持された四角形の配線基板となり、前記配線基板は、第1の面に電子部品の電極に接続される電極パッドが複数設けられ、前記第1の面の反対面となる第2の面に電子部品の電極に接続される電極パッド及び外部電極端子が複数設けられ、前記外部電極端子及び前記電極パッドは必要に応じて配線によって電気的にそれぞれ接続されており、かつ前記第1の面の周縁には前記周縁に沿ってグランド層が設けられる構造となり、
(b)前記各製品形成部に対して、前記第1の面及び前記第2の面に、前記電極パッドに電極を接続することによって少なくとも一つの電子部品をそれぞれ接続する工程と、
(c)前記各製品形成部に対して、一面が開口した箱状の導電体からなるキャップの開口端面を前記グランド層に対面させ、この対面間に予め介在させる導電性の接着剤で前記キャップを前記配線基板に固定して前記配線基板の前記第1の面に接続される前記電子部品を覆う工程と、
(d)前記各製品形成部に対して、前記外部電極端子に重ねて突起電極を形成する工程と、
(e)前記各製品形成部に対して、前記支持片を切断して前記配線基板を個片化する工程とによって製造される。
また、前記工程(c)において、前記キャップの開口端面に前記接着剤を塗布し、または前記グランド層の表面に前記接着剤を塗布し、その後前記キャップを前記配線基板に重ねた後、少なくとも前記接着剤部分を一時的に加熱処理し、前記キャップを前記配線基板に固定する。
また、前記製品形成部の前記配線基板の縁に二つ以上の窪みを設けるとともに、この窪みに嵌合する突起を前記キャップに設けておき、前記キャップを前記製品形成部に固定する際、前記キャップの前記突起を前記窪みに嵌合させて前記キャップを固定する。
また、前記製品形成部の前記配線基板の前記第1の面に前記キャップを固定しても目視できる方向識別用マークを設けておき、前記キャップの固定時には前記マークを基準にして前記キャップの位置を決定し、その後前記接着剤で前記キャップを前記配線基板に固定する。
また、前記各製品形成部において、前記キャップの外周を構成する辺から前記配線基板の外周を構成する辺との間隔を0.2mm〜0.5mm以下に形成する。
また、前記各製品形成部の前記第1の面及び第2の面に接続する前記電子部品は、一面に複数の電極を有する半導体チップや両端に電極を有するチップ型電子部品である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記(1)の手段によれば、(a)半導体装置のキャップは、配線基板の周縁に沿って設けられたグランド層上に接着剤を介して付き合わせ状態で接続されるため、キャップの外側に張り出す配線基板の長さは0.5mm以下と短くなり、従来の2mm程度に比較して半導体装置の小型化が可能になる。
(b)配線基板とキャップの接続は、キャップの開口端面または配線基板のグランド層の表面に塗布した接着剤を利用する付き合わせ接続であることから、作業性が良好になり、接続時間の短縮が可能になる。
(c)配線基板とキャップの接続においては、配線基板に設けた窪みにキャップの突起を嵌合させて位置決め固定することから、接続の作業性が向上するとともに正確な接続が可能になる。この結果、歩留りが向上し、製品コストの低減を図ることができる。
(d)キャップに開口部を形成し、この開口部に背の高いチップ型電子部品を位置させる。これにより、背の高いチップ型電子部品と金属からなるキャップのショート不良の発生を抑止できるとともに、キャップを薄型化できる。この結果、半導体装置の薄型化が達成できる。
(e)配線基板にはキャップを固定しても目視できる方向識別用マークが設けられていることから、キャップ接続作業の際便利である。
(f)キャップは導電体で形成され、かつ導電性接着剤を介して配線基板のグランド層に接続されることから、キャップに覆われる電子部品の電磁シールド化が可能になり、半導体装置は安定動作するようになる。
(g)半導体装置の製造において、複数の製品形成部を有するマトリックス状配線母基板を使用することから、一度に複数の半導体装置を製造することがきて、製品コストが軽減する。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1乃至図13は本発明の実施例1である半導体装置及びその製造方法に係わる図である。図1乃至図6は本実施例1の半導体装置の構造を示す図である。図1は半導体装置の平面図、図2は半導体装置の底面図、図3は図1のA−A線に沿う拡大断面図、図4は配線基板とキャップの接続状態を示す一部の拡大断面図、図5はキャップを付けない本実施例1の半導体装置の平面図、図6は本実施例1の半導体装置の模式的断面図である。
本実施例1の半導体装置1は、図1及び図3に示すように、外観的には、平板状の配線基板(パッケージ基板)2と、この配線基板2の第1の面2a側(図3では上面)に取り付けられる箱型のキャップ3とからなっている。
配線基板2は、例えば、ガラス・エポキシ樹脂基板で形成されている。配線基板2は、四角形状となり、キャップ3で覆われる第1の面2aには半導体部品4、例えばBGA等(電子部品)やチップ型電子部品5が固定されている。配線基板2の第1の面2aの反対面となる第2の面2bに、半導体チップ(電子部品)6が接続されている。半導体チップ6はその電極を介して配線基板2に接続される構造(フリップチップボンディング)になっている。配線基板2の下面に接続された半導体チップ6は、そのフリップチップ面側に絶縁性樹脂からなるアンダーフィル樹脂7が充填されている。この結果、半導体チップ6の電極8(図6参照)はアンダーフィル樹脂7によって囲まれて保護されている。
半導体チップ6は、配線基板2の第2の面2bの中央に位置する構造になっている。そして、この半導体チップ6の外側の配線基板2の領域には、半導体チップ6を囲むように複数の外部電極端子10が設けられている。外部電極端子10は、四角形の配線基板2の各辺に沿って一列に並んで配列されている(図2参照)。
外部電極端子10は、配線基板2の第2の面2bに設けられた板状の電極となっている。本実施例1では、この板状の電極上に突起電極11を形成した構造になっている。突起電極11は、例えば、半田ボールによって形成されている。半田ボールによる電極、即ち、バンプ電極を形成しない場合には、外部電極端子10をそのまま外部電極端子として使用することも可能である。外部電極端子10は板状であることから、外部電極端子はLGA(ランド・グリッド・アレイ)構造となる。
突起電極11の配線基板2からの突出高さは、半導体チップ6の厚さよりも大きくなり、半導体装置1は実装基板等に実装する際、確実に実装できるようになっている。
半導体装置1を実装基板に搭載(実装)する際、配線基板2に固定される半田等の接着剤は軟化したり、あるいは溶融することは部品接続の信頼性が損なわれるため好ましくない。このため、本実施例1の半導体装置1の突起電極11は融点が220℃のもの(例えば、Pbフリー半田)を使用し、配線基板2に固定する半導体部品4及び半導体チップ6及びチップ型電子部品5の接続に用いる接着剤は融点が183℃のもの(例えば、PbSn半田)を使用するキャップ3は金属(導電性)によって形成され、下面側が開口した箱型構造となっている。四角形枠となるキャップ3の周辺のうち、対面する一対の辺のそれぞれの中央には下方に向かって延在する突起15が設けられている。この一対の突起15は、配線基板2の対面する一対の辺の中央部分にそれぞれ設けられた窪み16に嵌合するようになっている(図3右端参照)。窪み16に対して突起15は所定の嵌め合い寸法に形成されることから、突起15を窪み16に挿入することによって、キャップ3の取り付け位置が一義的に決まるようになっている。
また、キャップ3の前記突起15から外れた開口端面は、配線基板2の周縁近傍に対面して重なるようになっている。キャップ3の開口端面が重なる配線基板2の表面にはグランド層17が設けられている。この結果、キャップ3の開口端面に予め付着させておいた接着剤18によってキャップ3の開口端面はグランド層17に接続される(図3左端及び図4参照)。図5は配線基板2の第1の面2aに設けたグランド層17を示す図である。グランド層17は配線基板2の周縁に広がる点々を施した領域である。また、図5において、キャップ3を二点鎖線で示してある。2本の二点鎖線による間がキャップ3の開口端面である。キャップ3の開口端面は窪み16以外の配線基板2の部分では、グランド層17上に重なり合い、窪み16では嵌合状態となっている。
キャップ3は配線基板2に付き当てて接着剤18によって接続する構造となることから、図16に示すように、キャップ82の外周面85側を接着剤83で固定する構造に比較して、キャップ3からの配線基板2の張り出し長さを短くすることができる。即ち、図16の場合は、張り出し長さが2mm程度であるのに対して、本実施例1の場合には、張り出し長さa(図4参照)は0.5mm以下とすることができる。
また、配線基板2の第1の面2aの一隅には方向識別用マーク19が設けられている。この方向識別用マーク19は、図5及び図1においては左上隅に三角形のマークとして表示されている。この方向識別用マーク19は、キャップ3の取り付けの前後で確認できるように、一部はキャップ3の取り付けた後でもキャップ3から外側にはみ出るパターンになっている。
一方、キャップ3は図1及び図3に示すように、部分的に開口部20が設けられている。この開口部20は、背の高いチップ型電子部品5の搭載箇所に対応して設けられている。そして、背の高いチップ型電子部品5の上部は開口部20内に位置する。この開口部20の採用によって、背の高いチップ型電子部品5とキャップ3とのショートを防止することができる。また、開口部20の採用によって、全ての電子部品を覆う構造に比較して、キャップ3は低く形成できる。即ち、背の高いチップ型電子部品5をキャップ3の開口部20内に突出させることから、背の高いチップ型電子部品5よりもキャップ3を低くすることが可能になり、キャップ3の被覆高さを低くでき、結果として半導体装置1の薄型化が達成できることになる。
つぎに、本実施例1の半導体装置の製造方法について説明する。図7乃至図13は実施例1の半導体装置の製造方法に係わる図である。図7(a)〜(c)は配線母基板準備から電子部品接続までの各工程の状態を示す断面図、図8(a)〜(c)はキャップ固定から配線母基板分割までの各工程の状態を示す断面図である。
半導体装置1の製造においては、図7(a)及び図9に示す配線母基板30が準備される。配線母基板30は、半導体装置を製造する四角形状の製品形成部31を縦横に整列配置した構造になっている。図9は配線母基板30の第1の面30aを示すものである。図9においては、製品形成部31は、その概要を示す図である。半導体装置1を製造する製品形成部31は、左右を細い支持片32,33で支持される四角形体を有している。支持片32,33を形成するために、配線母基板30には屈曲した2本の溝34,35が形成されている。前記四角形体は、支持片32,33との付け根で切断されると、既に説明した配線基板2となる。そこで、この四角形体部分の説明は省略する。また、製品形成部31の四角形体部分も配線基板2と呼称する。配線基板2の第1の面2aが配線母基板30の第1の面30aとなる。また、配線母基板30の周縁部分には、この配線母基板30を搬送したり、位置決めしたりする際使用されるガイド孔30d,30eが設けられている。
図10(a),(b)は製品形成部31の表裏を示す図である。図10(a)は製品形成部31の第1の面30aを示す平面図であり、配線基板2の第1の面2aが示されている。図10(b)は製品形成部31の第2の面30bを示す平面図であり、配線基板2の第2の面2bが示されている。
図10(a)に示すように、配線基板2の周縁に沿ってグランド層17が設けられている。そして、このグランド層17の内側の領域には、半導体部品4の電極12を接続するための電極パッド13及びチップ型電子部品5の両端の電極を接続する電極パッド13が配置されている。また、配線基板2の左上には方向識別用マーク19が設けられている。また、配線基板2の両側の辺中央には窪み16が設けられている。
図10(b)に示すように、配線基板2の中央には半導体チップ6の電極8が接続される電極パッド13が矩形枠列状に複数配置されるとともに、配線基板2の各辺に沿って辺の近傍には外部電極端子10が配列されている。
図11は、配線基板2の支持構造が異なる製品形成部31の他の例である。配線基板2の両側に設ける窪み16を各辺の一方の外れに設け、四角形の配線基板2の各辺の中央部分を支持片32aでそれぞれ支持するパターンである。窪み16の位置が変わるだけで、他の構造は実施例1の場合と同様である。なお、図示しないが、この変形例によって製造する半導体装置においては、当然ながらキャップ3の突起の位置は、図11の配線基板2の窪み16の位置に一致させる必要がある。
つぎに、図7(b)に示すように、配線基板2の第2の面2bを上面とした状態で半導体チップ6をフリップチップボンディングするとともに、絶縁性樹脂からなるアンダーフィル樹脂7でフリップチップ接続面側の隙間を塞ぐ。なお、図7(a)〜(c)及び図8(a),(b)は単一の製品形成部31を拡大して示す断面図である。
つぎに、図7(c)に示すように、第1の面2aを上面とした状態で半導体部品4及びチップ型電子部品5を配線基板2の上面に搭載(接続)する。半導体部品4の電極12を図10(a)の電極パッド13に接続するとともに、チップ型電子部品5の両端の電極を図10(a)の一対の電極パッド13に接着剤9によって接続する(図6参照)。図12が半導体部品4及びチップ型電子部品5の搭載した状態を示す平面図である。
つぎに、図8(a)に示すように、キャップ3を各製品形成部31に取り付ける。即ち、キャップ3の突起15を配線基板2の両側の窪み16に挿入する[図8(a)右端参照]。キャップ3の両側の一対の突起15は、配線基板2の両側中央の窪み16に挿入された時点で配線基板2を弾力的にクランプするようになる。このクランプ作用によってキャップ3は、図13の紙面横方向の位置決めがなされる。また、図13の紙面上下方向の位置は、突起15が窪み16に嵌合することによって決まる。このキャップ3の取り付け時、取り付け前にキャップ3の開口端面に接着剤18を塗布しておくことによって、キャップ3の開口端面と配線基板2のグランド層17との間に接着剤18が介在するようになる。そこで、所定時間硬化処理を行い、前記接着剤18を硬化させる。これにより、キャップ3は配線基板2の第1の面2a側に取り付けられることになる。実施例1では、キャップ3の開口端面に接着剤18を予め塗布するとしたが、配線基板2の所定のグランド層17上に接着剤18を塗布しておいてもよい。そして、キャップ3をグランド層17上に重ねた時点で接着剤18をリフロー(一時溶融)して接続を行ってもよい。
つぎに、図8(b)に示すように、第1の面30aが上面となる状態にして、外部電極端子10上に突起電極11を形成する。例えば、外部電極端子10上に半田ボールを載せ、その後半田ボールを溶かしてバンプ電極を形成する。突起電極11の突出高さは半導体チップ6の厚さ以上となる。
つぎに、各製品形成部31において、配線基板2を支持する支持片32,33を配線基板2の付け根で切断し、図8(c)に示すように、複数の半導体装置1を製造する。
本実施例1によれば、以下の効果を有する。
(1)半導体装置1のキャップ3は、配線基板2の周縁に沿って設けられたグランド層17上に接着剤18を介して付き合わせ状態で接続されるため、キャップ3の外側に張り出す配線基板2の長さは0.5mm以下と短くなり、従来の2mm程度に比較して半導体装置1の小型化が可能になる。
(2)配線基板2とキャップ3の接続は、キャップ3の開口端面または配線基板2のグランド層17の表面に塗布した接着剤18を利用する付き合わせ接続であることから、作業性が良好になり、配線基板2とキャップ3の接続時間の短縮が可能になる。
(3)配線基板2とキャップ3の接続においては、配線基板2に設けた窪み16にキャップ3の突起15を嵌合させて位置決め固定することから、接続の作業性が向上するとともに正確な接続が可能になる。この結果、半導体装置1の製造歩留りが向上し、製品コストの低減を図ることができる。
(4)キャップ3に開口部20を形成し、この開口部20に背の高いチップ型電子部品5を位置させる。これにより、背の高いチップ型電子部品5と金属からなるキャップ3のショート不良の発生を抑止できるとともに、キャップ3を薄型化できる。この結果、半導体装置1の薄型化が達成できる。
(5)配線基板2にはキャップ3を固定しても目視できる方向識別用マーク19が設けられていることから、キャップ接続作業の際便利である。
(6)キャップ3は導電体(金属)で形成され、かつ導電性接着剤18を介して配線基板2のグランド層17に接続されることから、キャップ3に覆われる電子部品の電磁シールド化が可能になり、半導体装置1は安定動作するようになる。
(7)半導体装置1の製造において、複数の製品形成部31を有するマトリックス状配線母基板30を使用することから、一度に複数の半導体装置1を製造することが出来て、製品コストが軽減する。
図14及び図15は本発明の実施例2である半導体装置に係わる図である。図14は半導体装置の正面図、図15は半導体装置の模式的斜視図である。
本実施例2の半導体装置1は、実施例1の半導体装置1において、四角形の箱からなるキャップ3の少なくとも1隅は前記四角形の隣接する2辺にそれぞれ交差する平坦な面取面40で形成した構造になっている。即ち、四角形のキャップ3の角部を四角形のキャップ3の一辺に45度傾いた平坦な面取面40としたものである。これにより、キャップ3の強度が向上する。2ヶ所以上に面取面を設けることも可能である。また、平坦な面取面40の外側に方向識別用マーク19が位置するようにして、方向識別用マーク19を認識しやすいようになっている。
本実施例2の半導体装置1も前記実施例1と同様に、半導体装置1の小型・薄型化等の効果を有する。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の実施例1である半導体装置の平面図である。 本実施例1の半導体装置の底面図である。 図1のA−A線に沿う拡大断面図である。 配線基板とキャップの接続状態を示す一部の拡大断面図である。 キャップを付けない本実施例1の半導体装置の平面図である。 本実施例1の半導体装置の模式的断面図である。 本実施例1の半導体装置の製造方法における配線母基板準備から電子部品接続までの各工程の状態を示す断面図である。 本実施例1の半導体装置の製造方法におけるキャップ固定から配線母基板分割までの各工程の状態を示す断面図である。 本実施例1の半導体装置の製造方法で使用する配線母基板の模式的平面図である。 前記配線母基板の製品形成部の第1及び第2の面を示す模式図である。 本実施例1の変形例である配線母基板における製品形成部の第1の面を示す模式図である。 本実施例1において製品形成部の第1の面に電子部品を接続した状態を示す平面図である。 本実施例1において製品形成部の第1の面にキャップを固定した状態を示す平面図である。 本発明の実施例2である半導体装置の正面図である。 本実施例2の半導体装置の模式的斜視図である。 本発明に先立つ半導体装置の製造におけるキャップ固定状態を示す一部の断面図である。
符号の説明
1…半導体装置、2…配線基板、2a…第1の面、2b…第2の面、3…キャップ、4…半導体部品、5…チップ型電子部品、6…半導体チップ、7…アンダーフィル樹脂、8…電極、9…接着剤、10…外部電極端子、11…突起電極、12…電極、13…電極パッド、15…突起、16…窪み、17…グランド層、18…接着剤、19…方向識別用マーク、20…開口部、30…配線母基板、30a…第1の面、30b…第2の面、30d,30e…ガイド孔、31…製品形成部、32,32a,33…支持片、34,35…溝、40…平坦な面取面、80…半導体装置(混成集積回路装置)、81…配線基板、82…キャップ、83…接着剤、84…導体層、85…外周面

Claims (18)

  1. 第1の面に電子部品の電極に接続される電極パッドが複数設けられ、前記第1の面の反対面となる第2の面に電子部品の電極に接続される電極パッド及び外部電極端子が複数設けられ、前記外部電極端子および前記電極パッドは必要に応じて配線によって電気的にそれぞれ接続されており、かつ前記第1の面の周縁には前記周縁に沿ってグランド層が設けられてなる配線基板と、
    前記配線基板の前記第1の面及び前記第2の面に電極を介して前記電極パッドに接続される少なくとも一つの電子部品と、
    前記配線基板の前記第1の面に接続される前記電子部品を覆うように前記配線基板に接着剤を介して固定される一面が開口した箱状のキャップとを有し、
    前記キャップの開口端面は前記グランド層に対面し、前記接着剤は前記グランド層の表面と前記キャップの開口端面との間に介在されていることを特徴とする半導体装置。
  2. 前記配線基板は四角形であり、前記キャップは四角形の箱であり、前記キャップの少なくとも1隅は前記四角形の隣接する2辺にそれぞれ交差する平坦な面取面で形成されていることを特徴とする請求項1に記載の半導体装置。
  3. 前記配線基板の縁には二つ以上の窪みが設けられ、
    前記キャップには前記窪みに対応する突起が設けられ、
    前記キャップは前記突起を前記窪みに嵌合させて固定されていることを特徴とする請求項1に記載の半導体装置。
  4. 前記配線基板の前記第1の面に前記キャップを固定しても目視できる方向識別用マークが設けられていることを特徴とする請求項1に記載の半導体装置。
  5. 前記キャップの外周縁から前記配線基板の外周縁に至る距離が0.2mm〜0.5mm以下であることを特徴とする請求項1に記載の半導体装置。
  6. 前記電子部品の一部は一面に複数の電極を有する半導体チップであり、前記電子部品の一部は両端に電極を有するチップ型電子部品であることを特徴とする請求項1に記載の半導体装置。
  7. 前記配線基板の第1の面に接続される前記電子部品において、背の高い前記電子部品に対応する前記キャップ部分には開口が設けられ、前記背の高い電子部品の一部は前記開口内に位置していることを特徴とする請求項1に記載の半導体装置。
  8. 前記キャップは導電体からなり、前記接着剤は導電性接着剤であることを特徴とする請求項1に記載の半導体装置。
  9. 前記外部電極端子は突起電極であることを特徴とする請求項1に記載の半導体装置。
  10. 半導体装置の製造方法であって、
    (a)第1の面に電子部品の電極に接続される電極パッドが複数設けられ、前記第1の面の反対面となる第2の面に電子部品の電極に接続される電極パッド及び外部電極端子が複数設けられ、前記外部電極端子及び前記電極パッドは必要に応じて配線によって電気的にそれぞれ接続されており、かつ前記第1の面の周縁には前記周縁に沿ってグランド層が設けられてなる配線基板を準備する工程と、
    (b)前記配線基板の前記第1の面及び前記第2の面に、前記電極パッドに電極を接続することによって少なくとも一つの電子部品をそれぞれ接続する工程と、
    (c)一面が開口した箱状の導電体からなるキャップの開口端面を前記グランド層に対面させ、この対面間に予め介在させる導電性の接着剤で前記キャップを前記配線基板に固定して前記配線基板の前記第1の面に接続される前記電子部品を覆う工程とを有することを特徴とする半導体装置の製造方法。
  11. 前記工程(c)の後、(d)前記外部電極端子に重ねて突起電極を形成する工程を有することを特徴とする請求項10に記載の半導体装置の製造方法。
  12. 前記キャップの外周を構成する辺から前記配線基板の外周を構成する辺との間隔を0.2mm〜0.5mm以下に形成することを特徴とする請求項9に記載の半導体装置の製造方法。
  13. 半導体装置の製造方法であって、
    (a)第1の面及び前記第1の面の反対面となる第2の面を有し、かつ製品形成部がマトリックス状に配列された配線母基板を準備する工程を有し、
    前記製品形成部は、前記配線母基板の枠部から延在する複数の支持片に支持された四角形の配線基板となり、前記配線基板は、第1の面に電子部品の電極に接続される電極パッドが複数設けられ、前記第1の面の反対面となる第2の面に電子部品の電極に接続される電極パッド及び外部電極端子が複数設けられ、前記外部電極端子及び前記電極パッドは必要に応じて配線によって電気的にそれぞれ接続されており、かつ前記第1の面の周縁には前記周縁に沿ってグランド層が設けられる構造となり、
    (b)前記各製品形成部に対して、前記第1の面及び前記第2の面に、前記電極パッドに電極を接続することによって少なくとも一つの電子部品をそれぞれ接続する工程と、
    (c)前記各製品形成部に対して、一面が開口した箱状の導電体からなるキャップの開口端面を前記グランド層に対面させ、この対面間に介在させる導電性の接着剤で前記キャップを前記配線基板に固定して前記配線基板の前記第1の面に接続される前記電子部品を覆う工程と、
    (d)前記各製品形成部に対して、前記外部電極端子に重ねて突起電極を形成する工程と、
    (e)前記各製品形成部に対して、前記支持片を切断して前記配線基板を個片化する工程とを有することを特徴とする半導体装置の製造方法。
  14. 前記工程(c)において、前記キャップの開口端面に前記接着剤を塗布し、または前記グランド層の表面に前記接着剤を塗布し、その後前記キャップを前記配線基板に重ねた後、少なくとも前記接着剤部分を一時的に加熱処理し、前記キャップを前記配線基板に固定することを特徴とする請求項13に記載の半導体装置の製造方法。
  15. 前記製品形成部の前記配線基板の縁に二つ以上の窪みを設けるとともに、この窪みに嵌合する突起を前記キャップに設けておき、前記キャップを前記製品形成部に固定する際、前記キャップの前記突起を前記窪みに嵌合させて前記キャップを固定することを特徴とする請求項13に記載の半導体装置の製造方法。
  16. 前記製品形成部の前記配線基板の前記第1の面に前記キャップを固定しても目視できる方向識別用マークを設けておき、前記キャップの固定時には前記マークを基準にして前記キャップの位置を決定し、その後前記接着剤で前記キャップを前記配線基板に固定することを特徴とする請求項13に記載の半導体装置の製造方法。
  17. 前記各製品形成部において、前記キャップの外周を構成する辺から前記配線基板の外周を構成する辺との間隔を0.2mm〜0.5mm以下に形成することを特徴とする請求項13に記載の半導体装置の製造方法。
  18. 前記各製品形成部の前記第1の面及び第2の面に接続する前記電子部品は、一面に複数の電極を有する半導体チップや両端に電極を有するチップ型電子部品であることを特徴とする請求項13に記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016371A (ja) * 2007-06-29 2009-01-22 Casio Comput Co Ltd シールド機能付きモジュールの製造方法
JP2010005785A (ja) * 2007-02-22 2010-01-14 Denso Corp 半導体装置およびその製造方法
JP2010239180A (ja) * 2009-03-30 2010-10-21 Citizen Finetech Miyota Co Ltd 圧電デバイスの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116089A (ja) * 1995-10-23 1997-05-02 Kokusai Electric Co Ltd リードレスモジュール基板
JP2002057234A (ja) * 2000-08-14 2002-02-22 Murata Mfg Co Ltd 電子部品およびその製造方法
JP2004064604A (ja) * 2002-07-31 2004-02-26 Kyocera Corp 送受信制御装置
JP2004193404A (ja) * 2002-12-12 2004-07-08 Alps Electric Co Ltd 回路モジュール、及びその製造方法
JP2004319728A (ja) * 2003-04-16 2004-11-11 Toyo Commun Equip Co Ltd シールドキャップ型電子装置
JP2005039024A (ja) * 2003-07-14 2005-02-10 Taiyo Yuden Co Ltd 回路モジュール

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116089A (ja) * 1995-10-23 1997-05-02 Kokusai Electric Co Ltd リードレスモジュール基板
JP2002057234A (ja) * 2000-08-14 2002-02-22 Murata Mfg Co Ltd 電子部品およびその製造方法
JP2004064604A (ja) * 2002-07-31 2004-02-26 Kyocera Corp 送受信制御装置
JP2004193404A (ja) * 2002-12-12 2004-07-08 Alps Electric Co Ltd 回路モジュール、及びその製造方法
JP2004319728A (ja) * 2003-04-16 2004-11-11 Toyo Commun Equip Co Ltd シールドキャップ型電子装置
JP2005039024A (ja) * 2003-07-14 2005-02-10 Taiyo Yuden Co Ltd 回路モジュール

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010005785A (ja) * 2007-02-22 2010-01-14 Denso Corp 半導体装置およびその製造方法
US8349634B2 (en) 2007-02-22 2013-01-08 Denso Corporation Semiconductor device with sealed cap
JP2009016371A (ja) * 2007-06-29 2009-01-22 Casio Comput Co Ltd シールド機能付きモジュールの製造方法
JP2010239180A (ja) * 2009-03-30 2010-10-21 Citizen Finetech Miyota Co Ltd 圧電デバイスの製造方法

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