JP4556671B2 - 半導体パッケージ及びフレキシブルサーキット基板 - Google Patents

半導体パッケージ及びフレキシブルサーキット基板 Download PDF

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Description

本発明は、FPC(フレキシブルサーキット基板)を半導体チップに組み合わせて形成したBGA(Ball Grid Array)型の半導体パッケージに関し、例えば携帯端末機、パソコン、カメラ等のディジタル機器に搭載される半導体パッケージ及びフレキシブルサーキット基板に関する。
FPCは、柔軟性のある回路基板であり、薄く、軽く、自由に曲がるという特性を有することから、エレクトロニクス機器のデザインの多様化、形状の複雑化に対応すると共に、設計時の自由度を高める材料として多用されている。このFPCを、ベアチップや小型パッケージ(CSP)等の半導体チップに組み合わせてBGAの半導体パッケージを構成する技術として、特許文献1に記載のものがある。
この特許文献1の半導体パッケージは、図5に示すように、上面に複数のチップのパッド3aが設けられた半導体チップ1と、この半導体チップ1の少なくとも上面、1側面及び下面の一部を覆い半導体チップ1の少なくとも下面に接着され、半導体チップ1の稜に沿って折り曲げられ、半導体チップ1の上面を覆う部分に上記のパッド3aに電気的に接続された上面のパッド3bが設けられ、半導体チップ1の下面を覆う部分の外側の面に上面のパッド3bに電気的に接続された下面のパッド3cが設けられたFPC2と、下面のパッド3c上に設けられた下面の半田ボール6とを備えて構成されている。但し、7は接着シート、9は樹脂封止用穴、11は封止用樹脂である。
この半導体パッケージを形成する場合、図6に示すように、半導体チップ1の上面のパッド3aにバンプ4を設け、このバンプ4の表面を導電性物質5で覆う。半導体チップ1の上面にFPC2の中央部を位置合わせして載せ、両者を押し付け加熱してバンプ4にFPC2のパッド3bを接続し、FPC2を溝10で折り曲げて半導体チップ1の上面、側面及び下面をFPC2で覆い、接着シート7で接着する。
特許2570628号公報
上記のように特許文献1の半導体パッケージにおいては、FPC2を半導体チップ1の外形に沿って、電気的な接続が必要な部分は電気的に接続しながら外面に密着して包み込んで裏側に折り曲げていた。
しかし、この構造では、図7に示すように、半導体チップ1の上にこれよりも小さい第2の半導体チップ12が載置されて2層(又は2層以上)に積層されると、FPC2と半導体チップ1との重なり合う部分の距離Lが小さくなり、また接続後に折り曲げ加工を行うため、FPC2を折り曲げる作業が難しいという問題がある。
この他、ベースとなる半導体チップ1に代え、ベースにシリコン基板等のチップ部品を用い、これよりも小さい半導体チップを載置して積層し、この積層型半導体チップを上記同様にFPCに組み合わせる場合でも、同様の問題が生じる。
本発明は、このような課題に鑑みてなされたものであり、半導体チップ又はシリコン基板等のチップ部品上にこれと外形の異なる半導体チップが2層以上に積層されて外面に段差を有する積層型半導体部品に、FPCを組み合わせてBGAを形成する際に、容易に形成可能とした半導体パッケージ及びフレキシブルサーキット基板を提供することを目的としている。
上記目的を達成するために、本発明の請求項1による半導体パッケージは、電気回路が形成されたシリコン基板あるいは第1の半導体チップ等の第1の部材上に第2の半導体チップを積層した積層型半導体部品を、フレキシブルサーキット基板に実装した半導体パッケージにおいて、前記フレキシブルサーキット基板は、中央部分に開口部を有し、該開口部の周囲に枠形状あるいは離隔平行状に配置した棒形状の第1の補強部材が接着され、端部が折り曲げられて前記第1の補強部材の前記接着面とは反対側の面に接着されることにより直方体形状に構成され、前記第2の半導体チップが前記開口部を通って前記直方体の内部に位置し、前記直方体の上面に設けた実装用パッドと前記第1の部材に設けられたパッドとが接続されるように前記直方体の上面に前記第1の部材が取り付けられ、前記直方体の下面に半田ボールが設けられることを特徴とする。
この構成によれば、フレキシブルサーキット基板に第1の補強部材を接着したので、このフレキシブルサーキット基板を単独で、表面が露出するように、第1の補強部材が内部に位置するように折り曲げ、直方体形状に加工しておき、この加工された基板にシリコン基板あるいは第1の半導体チップ等を実装することによりBGA型の半導体パッケージを形成することが容易に可能となる。また、第1の補強部材の上方でシリコン基板あるいは第1の半導体チップ等を固定するようにすれば、シリコン基板あるいは第1の半導体チップ等を強固に固定することができる。
らに、実装の際、積層型半導体部品の第2の半導体チップが、第1の補強部材の枠内または平行な棒状の間に縦横高さとも収まるようすることが可能なので、実装が容易になる。
また、本発明の請求項による半導体パッケージは、請求項1において、前記フレキシブルサーキット基板は、前記半田ボールが設けられた部分の内部側に板状の第2の補強部材が接着されてなることを特徴とする。
この構成によれば、半田ボールが設けられた部分の内部側に板状の第2の補強部材を接着したので、多数のボールが溶着されるプリント基板への実装面を、容易かつ正確に平坦とすることができる。
また、本発明の請求項によるフレキシブルサーキット基板は、電気回路が形成されたシリコン基板あるいは第1の半導体チップ等の第1の部材上に第2の半導体チップを積層した積層型半導体部品を実装するフレキシブルサーキット基板において、前記フレキシブルサーキット基板は、前記第2の半導体チップが通る開口部を中央部分に有し、該開口部の周囲に枠形状あるいは離隔平行状に配置した棒形状の第1の補強部材が接着され、端部が折り曲げられて前記第1の補強部材の前記接着面とは反対側の面に接着されることにより前記開口部を通った前記第2の半導体チップが内部に位置する直方体形状に構成され
前記直方体の上面に、前記第1の部材に設けられたパッドと接続される第1の部材実装用パッドが設けられ、前記直方体の下面に、半田ボール実装用パッドが設けられることを特徴とする。
この構成によれば、BGA型の半導体パッケージを形成する場合、先ず、フレキシブルサーキット基板を単独で折り曲げて、表面が露出するように、第1の補強部材に接着することにより、直方体形状に加工しておく、そして、その加工された基板にシリコン基板あるいは第1の半導体チップを実装することにより、BGA型の半導体パッケージを形成することが可能となる。
また、実装の際、積層型半導体部品の第2の半導体チップが第1の補強部材の枠内または平行な棒状の間に縦横高さとも収まるようにすることが可能なるので、実装が容易となる。
また、本発明の請求項によるフレキシブルサーキット基板は、請求項において、前記直方体の下面の内部側に板状の第2の補強部材が接着されてなることを特徴とする。
この構成によれば、本フレキシブルサーキット基板をBGA型の半導体パッケージ形成に用いる場合、直方体の下面の内部側に板状の第2の補強部材を接着したので、多数のボールが溶着されるプリント基板への実装面を、容易かつ正確に平坦にすることができるので、これによって、半導体パッケージをプリント基板に適正に実装することができる。
以上説明したように本発明によれば、FPCを直方体形状に加工するようにしたので、FPCを組み合わせてBGAを形成することが容易になる。また、半導体チップ又はシリコン基板等のチップ部品上にこれと外形の異なる半導体チップが2層以上に積層されて外面に段差を有する積層型半導体部品に、FPCを組み合わせてBGAを形成する際に、容易に形成可能として製造工数を低くすることができるという効果がある。
以下、本発明の実施の形態を、図面を参照して説明する。
図1は、本発明の実施の形態に係る半導体パッケージの構成を示す断面図である。
図1に示す半導体パッケージ20は、BGA形状を成し、所定の配線回路が形成されたシリコン基板21と、このシリコン基板21の配線回路にバンプ22、パッド22a,22bを介したフリップチップ接続により実装された半導体チップ23と、後述で説明するように折り曲げられ、シリコン基板21の配線回路にバンプ24、シリコン基板実装用パッド34及び半導体チップ実装用パッド37を介したフリップチップ接続によって接続されたFPC25とを備えて構成されている。但し、半導体チップ23は、半田ボールを持ったパッケージ又は半田ボールの無いむき出しのベアチップそのもの等である。
FPC25は、図2(a)のFPC表面図及び(b)の裏面図に示すように、中央部分に積層される半導体チップが通過できる大きさの開口部38が設けられた長方形の柔軟なシート状を成し、この長方形両側の所定幅領域に多数の半田ボール実装用パッド31を形成したリード部32の裏面に、当該リード部32と略同じ長方形の板状補強部材33を貼り付け、また、FPC25の開口部38の周囲に形成されたシリコン基板実装用パッド34の裏面に、四角枠形状の中央補強部材35を貼り付けて構成されている。
但し、板状補強部材33及び中央補強部材35は、丈夫な絶縁材料を用いたものである。また、中央補強部材35の高さは、ベースとなるシリコン基板21に実装される半導体チップ23の高さよりも高いサイズとする。
なお、半田ボール実装用パッド31とシリコン基板実装用パッド34は、所定の配線回路によりそれぞれ接続されている。
このような構成のFPC25を、電気的に接続されて積層されるシリコン基板21及び半導体チップ23に組み合わせてBGA型の半導体パッケージ20を製造する工程を説明する。
まず、図2(a)に示すように、FPC25の表面が露出する状態で、柔軟なシート状部分を中央補強部材35の角々で折り曲げ、更に、図1に示すように、中央補強部材35の下方に両側の板状補強部材33が平坦に配置されるように折り曲げて中央補強部材35と板状補強部材33とを接着剤にて固定し、FPCを直方体形状に加工する。
これによって、両側の板状補強部材33が平坦に配置された状態で固定されるので、シリコン基板実装用パッド34に多数の半田ボール36を溶着させた際に、多数の半田ボール36も平坦状に配置される状態となる。
次に、シリコン基板21にフリップチップ接続により半導体チップ23を実装した積層型半導体部品を、当該半導体チップ23が開口部38を通って直方体の内部に入るように合わせてFPC25に載置し、パッド34,37とバンプ24とによりフリップチップ接続することによって実装する。これによって、BGA型の半導体パッケージ20が完成する。
以上説明したように本実施の形態の半導体パッケージ20によれば、FPC25を、当該FPC25の両側リード部32の裏面に板状補強部材33を貼り付け、また、FPC25の開口部38の周囲に設けられたシリコン基板実装用パッド34の裏面に中央補強部材35を貼り付けて形成する。その板状補強部材33と中央補強部材35の貼り付けはシート部材に接着剤によって貼り付けるだけなので、容易に行うことができる。
このFPC25を、シリコン基板21に半導体チップ23を実装した積層型半導体部品とは別に単独で折り曲げて直方体形状に加工しておき、このFPC25に積層型半導体部品を組み合わせてフリップチップによって実装することによりBGA型の半導体パッケージ20を形成するようにした。
FPC25と積層型半導体部品との組合せの際、積層型半導体部品の2層目の半導体チップ23は、FPC25の中央補強部材35の枠内に縦横高さ方向とも収まるので、組合せが容易となる。これによって、形成が容易なFPC25に、積層型半導体部品を容易に組み合わせて実装可能としたので、容易にBGA型の半導体パッケージ20を形成することができる。
従って、シリコン基板21又は半導体チップ等のチップ部品上にこれと外形の異なる半導体チップ23が2層以上に積層されて外面に段差を有する積層型半導体部品に、FPC25を組み合わせてBGA型の半導体パッケージ20を形成する際に、容易に形成することが可能なので、製造工数を低くすることができる。
また、中央補強部材35の上方にシリコン基板21が固定されるので、積層型半導体部品を強固に固定することができる。
また、両側のリード部32の裏面に板状補強部材33を貼り付けたので、リード部32の多数の半田ボール36が溶着される図示せぬプリント基板への実装面を容易且つ正確に平坦とできる。これによって、半導体パッケージ20をプリント基板に適正に実装することができる。
また、中央補強部材35は、図2ではシリコン基板実装用パッド34が開口部38の周囲全てに形成されているので、四角枠状のものを用いた。しかし、図3に示すように、シリコン基板実装用パッド41が、例えば開口部38の2辺にのみ設けられている場合、当該2辺の裏面に角棒状の中央補強部材42を用いる。この構成のFPC43を用いても上記FPC25と同様の効果を得ることができる。
また、上記実施の形態では、シリコン基板21に2層目部品として1つの半導体チップ23が実装されるケースを例に挙げたが、シリコン基板21に2層目部品として複数の半導体チップが実装されている場合でも、中央補強部材35の枠を、それら半導体チップが全て収まるサイズとすれば、上記同様の効果を得ることができる。
また、以上の実施の形態では、FPCは両端のみを折り曲げて直方体形状に加工する例を示したが、特許2570628号に記載されているように、図4に示す通り4方向から折り曲げて直方体形状に加工しても良いことは勿論である。図4(a)はFPCの構成を示しており、中央部分に設けられた開口部38の4辺方向にリード部32が設けられている。これらの4つのリード部32を折り曲げることにより、図4(b)の加工後の上面図に示すように直方体形状に加工されたFPCを構成することができる。
更には、FPC25又は43において、両側のリード部32に板状補強部材33が無く、中央補強部材35又は42のみが貼り付けられた構造のものであってもよい。この場合、半導体パッケージをプリント基板に実装する際に、リード部32を平坦に保持しながら実装する手間が上記構成に比べると掛かるが、この他の効果は同様に得ることができる。
本発明の実施の形態に係る半導体パッケージの構成を示す断面図である。 上記実施の形態に係るFPCの構成を示し、(a)は表面図、(b)は裏面図である。 上記実施の形態に係る他のFPCの構成を示し、(a)は表面図、(b)は裏面図である。 本発明の他の実施の形態に係るFPCの構成を示し、(a)はFPCの表面図、(b)は加工後の上面図である。 従来の半導体パッケージの構成を示す断面図である。 従来の半導体パッケージ形成時の説明図である。 従来の半導体パッケージの問題点を説明するための図である。
符号の説明
20 半導体パッケージ
21 シリコン基板
22 バンプ
23 半導体チップ
24 バンプ
25,43 FPC
31 半田ボール実装用パッド
32 リード部
33 板状補強部材
34,41 シリコン基板実装用パッド
35,42 中央補強部材
38 開口部

Claims (4)

  1. 電気回路が形成されたシリコン基板あるいは第1の半導体チップ等の第1の部材上に第2の半導体チップを積層した積層型半導体部品を、フレキシブルサーキット基板に実装した半導体パッケージにおいて、
    前記フレキシブルサーキット基板は、中央部分に開口部を有し、該開口部の周囲に枠形状あるいは離隔平行状に配置した棒形状の第1の補強部材が接着され、端部が折り曲げられて前記第1の補強部材の前記接着面とは反対側の面に接着されることにより直方体形状に構成され、
    前記第2の半導体チップが前記開口部を通って前記直方体の内部に位置し、前記直方体の上面に設けた実装用パッドと前記第1の部材に設けられたパッドとが接続されるように前記直方体の上面に前記第1の部材が取り付けられ、前記直方体の下面に半田ボールが設けられる
    ことを特徴とする半導体パッケージ。
  2. 前記フレキシブルサーキット基板は、前記半田ボールが設けられた部分の内部側に板状の第2の補強部材が接着されてなる
    ことを特徴とする請求項1に記載の半導体パッケージ。
  3. 電気回路が形成されたシリコン基板あるいは第1の半導体チップ等の第1の部材上に第2の半導体チップを積層した積層型半導体部品を実装するフレキシブルサーキット基板において、
    前記フレキシブルサーキット基板は、
    前記第2の半導体チップが通る開口部を中央部分に有し、
    該開口部の周囲に枠形状あるいは離隔平行状に配置した棒形状の第1の補強部材が接着され、
    端部が折り曲げられて前記第1の補強部材の前記接着面とは反対側の面に接着されることにより前記開口部を通った前記第2の半導体チップが内部に位置する直方体形状に構成され、
    前記直方体の上面に、前記第1の部材に設けられたパッドと接続される第1の部材実装用パッドが設けられ、
    前記直方体の下面に、半田ボール実装用パッドが設けられる
    ことを特徴とするフレキシブルサーキット基板
  4. 前記直方体の下面の内部側に板状の第2の補強部材が接着されてなる
    ことを特徴とする請求項3に記載のフレキシブルサーキット基板。
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* Cited by examiner, † Cited by third party
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JPWO2009119904A1 (ja) 2008-03-28 2011-07-28 日本電気株式会社 半導体装置、その製造方法、プリント回路基板および電子機器
JP5626892B2 (ja) * 2011-01-17 2014-11-19 日本電気株式会社 3次元実装型半導体装置、および電子機器
KR101453328B1 (ko) * 2012-01-02 2014-10-21 박병규 반도체 패키지 및 반도체 패키지 방법
JP5839503B2 (ja) * 2013-03-28 2016-01-06 Necプラットフォームズ株式会社 半導体装置、LSI(LargeScaleIntegration)及び電子機器
WO2021134402A1 (zh) * 2019-12-31 2021-07-08 瑞声声学科技(深圳)有限公司 导电连接件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252301A (ja) * 2001-02-21 2002-09-06 Sony Corp 電子部品実装基板及びその製造方法
JP2004288815A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体装置及びその製造方法
JP2006080350A (ja) * 2004-09-10 2006-03-23 Denso Corp 半導体装置およびその実装構造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252301A (ja) * 2001-02-21 2002-09-06 Sony Corp 電子部品実装基板及びその製造方法
JP2004288815A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体装置及びその製造方法
JP2006080350A (ja) * 2004-09-10 2006-03-23 Denso Corp 半導体装置およびその実装構造

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