JP5626892B2 - ３次元実装型半導体装置、および電子機器 - Google Patents

３次元実装型半導体装置、および電子機器 Download PDF

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Description

本発明は、３次元実装型半導体装置、およびそれを搭載した電子機器に関するものである。
近年、複数の半導体デバイスの実装面積を低減させる技術として、半導体デバイスを３次元的に実装する技術が数多く提案されている。例えばその代表例として、特許文献１（米国特許第６２２５６８８号）で開示されているような３次元実装技術がある（図１参照）。
図１に示す通常の３次元実装型半導体装置では、可撓性回路基板１０２を折り曲げることにより、（１）複数の半導体デバイス１０１を、可撓性回路基板１０２の一方の同一面上に実装し、（２）複数の半導体デバイス１０１が互いに縦方向に重なり合うようにする。更に、半導体デバイス１０１を２つずつ接着剤１０３で固定している。更に、可撓性回路基板１０２を固定素子１０４に実装する。更に、全体を筐体１０５で囲う。更に、一番下に位置する箇所に外部端子となる導電性端子１０６を設ける。
このように図１に示す従来の３次元実装型半導体装置では、複数の半導体バイス１０１をただ単に同一平面上に並べて、プリント回路基板上へ実装した場合よりも、実装面積を小さくできるというメリットがあり、モバイル機器を代表とする小型電子機器への搭載に好適である。
また、複数の半導体デバイス１０１を可撓性回路基板１０２上にリフロープロセスによって実装する際、プロセスが１回で済むため、リフロー工程の熱履歴により半導体デバイス１０１の特性が劣化するのを防止できるというメリットもある。
米国特許第６２２５６８８号
しかしながら従来の３次元実装型半導体装置の構造は、半導体装置の形状を一定に保つ必要があるため（折り曲げた可撓性回路基板が、反発力によって元の形状に戻らないようにする必要があるため）、半導体デバイス１０１どうしを接着剤１０３によって接着させた構造であるため、例えば高速プロセッサーのような消費電力の高い半導体デバイスとメモリとを組み合わせた３次元実装型半導体装置を作る場合、高速プロセッサーで発生した熱が接着剤を介して、メモリに効率よく伝達されてしまうため、メモリの温度が上昇して動作保証温度以上となり、メモリの誤動作または故障が生じてしまうという問題がある。その結果、従来の３次元実装型半導体装置では、半導体デバイスとして、消費電力が高い高速プロセッサーを用いることができない。
本発明は、以上のような課題を鑑みてなされたものであり、複数の半導体デバイスを組み合わせて作製した小型の３次元実装型半導体装置でありながら、半導体デバイスとして消費電力が大きいデバイス（発熱量が大きいデバイス）を用いた場合でも、そのデバイスから発生する熱が、その他の半導体デバイスに伝わりにくく、その結果、半導体デバイスの誤動作を招くことなく、高性能な半導体装置を提供することを目的としている。
また、本発明は、このような半導体装置、または３次元実装型半導体装置を搭載することによって、より薄型になり、且つ、実装面積が小さくなり、その結果、軽量で安価なモジュール、電子機器を提供することを目的としている。
本発明によれば、下側部と上側部と少なくとも１つの側部を有する可撓性回路基板と、前記可撓性回路基板の上側部を支える支持体と、前記可撓性回路基板に実装される少なくとも２つのデバイスと、を備え、少なくとも１つのデバイスは、前記可撓性回路基板の下側部の上面に実装され、少なくとも他の１つのデバイスは、前記可撓性回路基板の上側部の下面に実装され、前記可撓性回路基板の下側部の上面に実装された少なくとも１つのデバイスと、前記可撓性回路基板の上側部の下面に実装された少なくとも１つのデバイスとの間には空間が設けられていることを特徴とする３次元実装型半導体装置が提供される。
本発明によれば、可撓性回路基板の下側部の上面に実装された少なくとも１つのデバイスと、可撓性回路基板の上側部の下面に実装された少なくとも１つのデバイスとの間には空間が設けられているので、半導体デバイスとして消費電力が大きいデバイス（発熱量が大きいデバイス）を用いた場合でも、そのデバイスから発生する熱が、その他の半導体デバイスに伝わりにくく、その結果、半導体デバイスの誤動作を招くことがない。
従来の３次元実装型半導体装置の断面図である。 本発明の第１の実施の形態を示す半導体装置の断面図である。 本発明の半導体装置に用いる可撓性回路基板の第１の面にデバイス１とデバイス２を平面的に実装した時の図（真上から見た）である。 デバイス１とデバイス２を可撓性回路基板に実装した後に、デバイス１を囲むように、貫通穴が設けられた支持体を、可撓性回路基板の第１の面に接着し、または、第１の面に形成された外部電極と接続した後の図（真上から見た）である。 図４における５−５’の断面図である。 本発明の第１の実施の形態の半導体装置を実装基板に搭載した時の断面図を示す。 本発明の第１の実施の形態の半導体装置を実装基板に搭載し、半導体装置を動作させたときの熱の流路を示す。 本発明の第２の実施の形態を示す半導体装置の断面図である。 本発明の第２の実施の形態を示す半導体装置の変形例（その１）の断面図である。 本発明の第２の実施の形態を示す半導体装置の変形例（その２）の断面図である。 本発明の第３の実施の形態を示す半導体装置の断面図である。 本発明の半導体装置に用いる可撓性回路基板の第１の面にデバイス１とデバイス２を平面的に実装した時の図（真上から見た）である。 図１２における１３−１３’の断面図である。 本発明の第４の実施の形態を示す半導体装置の断面図である。 本発明の半導体装置に用いる可撓性回路基板の第１の面にデバイス１とデバイス２を平面的に実装した時の図（真上から見た）である。 図１５における１６−１６’の断面図である。 本発明の第５の実施の形態を示す半導体装置の断面図である。 本発明の半導体装置に用いる可撓性回路基板の第１の面にデバイス１とデバイス２を平面的に実装した時の図（真上から見た）である。 図１８における１９−１９’の断面図である。 本発明の第６の実施の形態を示す半導体装置の断面図である。 本発明の第７の実施の形態を示す半導体装置の断面図である。 本発明の第８の実施の形態を示す半導体装置の断面図である。 本発明の半導体装置に用いる可撓性回路基板の第１の面にデバイス１とデバイス２と受動部品（コンデンサ、抵抗、インダクタなど）を平面的に実装した時の図（真上から見た）である。 デバイス１とデバイス２と受動部品を可撓性回路基板に実装した後に、デバイスＡと受動部品を囲むように、貫通穴が設けられた支持体を、可撓性回路基板の第１の面に接着し、または、第１の面に形成された外部電極と接続した後の図（真上から見た）である。 図２４における２５−２５’の断面図である。 本発明の第９の実施の形態を示す半導体装置の断面図である。 本発明の半導体装置に用いる可撓性回路基板の第１の面にデバイス１とデバイス２と受動部品と支持体を平面的に実装した時の図（真上から見た）である。 図２７における２８−２８’の断面図である。 半導体デバイス１を示す断面図である。 半導体デバイス２を示す断面図である。 中心に貫通穴が開いている支持体を示す外観図（真上から見た図）である。 可撓性回路基板の一例を示す断面図である。 実施例で説明した３次元実装型半導体装置（外部端子を実装する前の状態）の断面図である。
以下、図面を参照して本発明を実施するための形態について詳細に説明する。
（実施の形態１）
図２は本発明の実施の形態１を示す半導体装置の断面図である。また、図３は、本発明の半導体装置に用いる可撓性回路基板３の第１の面９にデバイス１とデバイス２を平面的に実装した時の図（真上から見た）である。また、図４はデバイス1とデバイス２を可撓性回路基板３に実装した後に、デバイス１を囲むように、貫通穴２４が設けられた支持体５を、可撓性回路基板３の第１の面９に接着し、または、第１の面９に形成された外部電極１０と接続した後の図（真上から見た）である。また、図５は、図４における５−５’の断面図である。
図２に示す本発明の第１の実施形態の半導体装置では、配線層を１層以上有する１つの可撓性回路基板３を用いており、可撓性回路基板３の第１の面９に第１の外部電極１０と第２の外部電極１３がそれぞれ１つ以上設けられており、また可撓性回路基板３の第２の面１１には第３の外部電極１２が１つ以上設けられている。また、互いに上下の位置関係にあるデバイス１とデバイス２と、デバイス１、およびデバイス２を内部に収納可能な１つ以上の貫通穴２４が設けられた支持体５と、外部電極１２と電気的に接続された外部端子４とを含む。
図２において、可撓性回路基板３の下側部の一部にはデバイス１が搭載されており、可撓性回路基板３の上側部の一部にはデバイス２が搭載されている。可撓性回路基板３の側部は、可撓性回路基板３の下側部と可撓性回路基板３の上側部の間にある部分である。図２において、可撓性回路基板３の下側部の断面は、水平に伸びる下側の断面であり、可撓性回路基板３の上側部の断面は、水平に伸びる上側の断面であり、可撓性回路基板３の側部の断面は、垂直に伸びる左側及び右側の断面である。
また、可撓性回路基板３を支持体５の対抗する２辺の端部で折り曲げて、デバイス１とデバイス２と支持体５とを包み込んだ構造であり、且つ、デバイス１とデバイス２の間には空隙がある構造になっている。このようにデバイス１とデバイス２との間に空隙がある構造にすることにより、一方のデバイスで発生した熱が、もう一方のデバイスに直接伝わらない構造を実現している。例えばデバイス１が、ＣＰＵ（中央演算処理装置）で、デバイス２がＤＲＡＭやフラッシュメモリなどのメモリであった場合、一般的にＣＰＵの消費電力は大きく、発熱量も大きいが、本発明の実施の形態１の構造を用いることによって、ＣＰＵで発生した熱をメモリに伝わりにくくすることができる。つまり、デバイス１で発生した熱がデバイス２に直接伝わらないため、デバイス２の温度上昇を抑える効果を有している。
上記の説明では、デバイス１が最も温度が高いデバイスであることを想定しているが、デバイス２が最も温度が高いデバイスであった場合でも、デバイス２で発生した熱が、デバイス１に直接伝わらないため、デバイス１の温度上昇を抑える効果を有している。
図６に本発明の実施の形態１の半導体装置を実装基板２４に搭載した時の断面図を示す。また図７に本発明の実施の形態１の半導体装置を実装基板２４に搭載し、半導体装置を動作させたときの熱の流路を示す。
デバイス１で発生した熱は、デバイス１の外部端子１４に伝わり、その後、可撓性回路基板３の外部電極１０に伝わり、その後、可撓性回路基板３内の配線を伝わり、外部電極１２に伝わり、その後、外部電極１２に接続されている、外部端子４を伝わり、実装基板２４に放熱がされる。また、デバイス２で発生した熱はデバイス２の外部端子１５に伝わり、その後、可撓性回路基板３の外部電極１３に伝わり、その後、可撓性回路基板３内の配線を伝わり、外部電極１２に伝わり、その後、外部電極１２に接続されている、外部端子４を伝わり、実装基板１６に放熱がされる。
デバイス１とデバイス２が接触しており、デバイス１の温度がデバイス２よりも高い場合はデバイス１で発生した熱がデバイス２に伝わり、デバイス２の温度が上昇してしまうが、本発明の実施の形態１の構造では、デバイス１とデバイス２との間に空隙があり、デバイス１とデバイス２とが可撓性回路基板３と支持体５以外のものを介して接触していないため、デバイス１で発生した熱がデバイス２に伝わりにくく、デバイス２の温度上昇を緩和することができる。
また、可撓性回路基板３の第２の面１１にある第２の外部電極１２には、実装基板２４との接続のための外部端子４が形成されており、外部端子４としては、例えば、Ｓｎを含んだ金属材料で構成されたいわゆるはんだボール等が好ましい。ここでは、外部端子４の形状としてははんだボールを使用しているが、表面実装型部品の形状であれば、他の形状でも対応できるのは言うまでもない。
また、デバイス１、デバイス２は特に限定されるわけではない。デバイス１、デバイス２としてベアチップを用いてもよいが、検査済み（動作保証済み）のパッケージ化された半導体デバイスを用いてもよい。パッケージ化された半導体デバイスを用いれば、半導体ベアチップを用いて本実施形態の半導体装置を作製した場合と比べて、検査コスト（検査装置の設備投資費、検査用ソフトウエアの開発費、等）を大幅に削減でき、製造コストを安くできるメリットがある。
支持体５の材料としては、特に限定されるわけではないが、例えば金属（鉄、アルミニウム、アルミニウムを含んだ合金、ＮｉとＦｅを含んだ合金、ＮｉとＣｒを含んだ合金、Ｃｒを含んだ合金、銅）、シリコン、樹脂材料（ナイロン、ポリプロピレン、エポキシ樹脂、カーボン、アラミド樹脂）、雲母（マイカ）などを用いることができる。半導体装置の重量を軽減したい場合は、支持体５の材料としてアルミニウムが好適である。またその他の方法で支持体５の重量を軽減したい場合は、図での描写は割愛するが、支持体５に貫通穴、または溝を設けて、支持体５を構成している材料の体積を減らすという方法も好ましい。また、半導体装置の温度サイクル寿命を長くさせるには、使用する半導体デバイスと熱膨張係数が同等な支持体材料を用いることが好ましい。例えば半導体デバイスが半導体ベアチップである場合で、ベアチップがＳｉ基板上に作製された場合は、支持体５の材料として、Ｓｉと熱膨張係数が同等な４２アロイ合金を用いることが好ましい。
（実施の形態２）
図８は、本発明の第２の実施の形態を示す半導体装置の断面図である。
図８に示す本発明の第２の実施形態の半導体装置では、配線層を１層以上有する１つの可撓性回路基板３を用いており、可撓性回路基板３の第１の面９に第１の外部電極１０と第２の外部電極１３がそれぞれ１つ以上設けられており、また可撓性回路基板３の第２の面１１には第３の外部電極１２が１つ以上設けられている。また、互いに上下の位置関係にあるデバイス１とデバイス２およびデバイス２０と、デバイス１、デバイス２、およびデバイス２０を内部に収納可能な１つ以上の貫通穴が設けられた支持体５と、外部電極１２と電気的に接続された外部端子４とを含む。第２の実施の形態が第２の実施の形態と違う点は、デバイス１の上部にデバイス２だけでなく、デバイス２０も実装されている点である。
また、可撓性回路基板３を支持体５の対抗する２辺の端部で折り曲げて、デバイス１とデバイス２とデバイス２０と支持体５とを可撓性回路基板３で包み込んだ構造であり、且つ、デバイス１とデバイス２との間とデバイス１とデバイス２０との間とデバイス２とデバイス２０との間に空隙がある構造になっている。このようにデバイス１とデバイス２との間とデバイス１とデバイス２０との間とデバイス２とデバイス２０との間に空隙があることにより、デバイス１で発生した熱がデバイス２とデバイス２０に直接伝わらないため、デバイス２、デバイス２０の温度上昇を抑える効果を有している。
上記の説明では、デバイス１が最も温度が高いデバイスであることを想定しているが、デバイス２が最も温度が高いデバイスであった場合でも、デバイス２で発生した熱が、デバイス１やデバイス２０に直接伝わらず、また、デバイス２０が最も温度が高いデバイスであった場合でも、デバイス２０で発生した熱が、デバイス１やデバイス２に直接伝わらないため、相対的に消費電力が小さいデバイスの温度上昇を抑える効果を有している。
図９は、本発明の第２の実施の形態を示す半導体装置の変形例（その１）の断面図である。図８との違いは、デバイスが３個ではなく４個ある点である。デバイス１の隣にもう一つのデバイスが横並びに実装されている。図９ではデバイスを４個用いた半導体装置の例を描写しているが、同様にして５個以上のデバイスがある場合にも本実施形態を拡張することができる。
図１０は、本発明の第２の実施の形態を示す半導体装置の変形例（その２）の断面図である。図８との違いは、デバイスの位置が上下反対になっているところである。
（実施の形態３）
図１１は本発明の第３の実施の形態を示す半導体装置の断面図である。また、図１２は、本発明の半導体装置に用いる可撓性回路基板３の第１の面９にデバイスＡ１とデバイスＢ２を平面的に実装した時の図（真上から見た）である。また、図１３は、図１２における１３−１３’の断面図である。
図１１に示す本発明の第３の実施形態の半導体装置では、配線層を１層以上有する１つの可撓性回路基板３を用いており、可撓性回路基板３の第１の面９に第１の外部電極１０と第２の外部電極１３がそれぞれ１つ以上設けられており、また可撓性回路基板３の第２の面１１には、可撓性回路基板の第２の面に形成された第１の外部電極１２が１つ以上設けられている。また、互いに上下の位置関係にあるデバイス１とデバイス２と、デバイス１、およびデバイス２を内部に収納可能な１つ以上の貫通穴が設けられた支持体５と、外部電極１２と電気的に接続された外部端子４とを含む。
また、第３の実施の形態が第１の実施の形態と相違する点は、可撓性回路基板３を支持体５の対向する２辺で折り曲げた構造ではなく、支持体の１辺だけで折り曲げた構造である点である。本発明の実施の形態３の半導体装置は、可撓性回路基板３を支持体５の片側の辺の端部で折り曲げて、デバイス１とデバイス２と支持体５とを挟み込んだ構造であり、且つ、デバイス１とデバイス２との間に空隙がある構造になっている。このようにデバイス１とデバイス２との間に空隙があり、デバイス１とデバイス２とが可撓性回路基板３と支持体５以外のものを介して接触していないため、デバイス１で発生した熱がデバイス２に直接伝わらず、デバイス２の温度上昇を抑える効果を有している。
上記の説明では、デバイス１が最も温度が高いデバイスであることを想定しているが、デバイス２が最も温度が高いデバイスであった場合でも、デバイス２で発生した熱が、デバイス１に直接伝わらないため、デバイス１の温度上昇を抑える効果を有している。
（実施の形態４）
図１４は本発明の第４の実施の形態を示す半導体装置の断面図である。また、図１５は、本発明の半導体装置に用いる可撓性回路基板３の第１の面９にデバイス１とデバイス２を平面的に実装した時の図（真上から見た）である。また、図１６は、図１５における２２−２２’の断面図である。
本発明の第４の実施の形態と本発明の実施の形態１〜３との大きな違いは、第４の実施形態では複数の支持体５を用いている点である。
図１４に示す本発明の第４の実施形態の半導体装置では、配線層を１層以上有する１つの可撓性回路基板３を用いており、可撓性回路基板３の第１の面９に第１の外部電極１０と第２の外部電極１３がそれぞれ１つ以上設けられており、また可撓性回路基板３の第２の面１１には第３の外部電極１２が１つ以上設けられている。また、互いに上下の位置関係にあるデバイス１とデバイス２と、デバイス１、およびデバイス２を内部に収納可能な１つ以上の貫通穴が設けられた複数の支持体５（図１５では２個の支持体の場合を描写している）と、外部電極１２と電気的に接続された外部端子４とを含む。また、可撓性回路基板３を支持体５の対抗する２辺（図１５では支持体５の４辺のうち短い方の辺を指している）の端部で折り曲げて、デバイス１とデバイス２と支持体５とを包み込んだ構造であり、且つ、デバイス１とデバイス２の間に空隙がある構造になっている。このようにデバイス１とデバイス２との間に空隙があり、デバイス１とデバイス２とが可撓性回路基板３と支持体５以外のものを介して接触していないことにより、デバイス１で発生した熱がデバイス２に直接伝わらず、デバイス２の温度上昇を抑える効果を有している。
上記の説明では、デバイス１が最も温度が高いデバイスであることを想定しているが、デバイス２が最も温度が高いデバイスであった場合でも、デバイス２で発生した熱が、デバイス１に直接伝わらないため、デバイス１の温度上昇を抑える効果を有している。
本発明の実施の形態４では、支持体５の面積を小さくできるので、空いた空間により多くの、またはより大きいデバイスや部品の実装が可能になり、実装密度を上げる効果を有している。
（実施の形態５）
図１７は本発明の第５の実施の形態を示す半導体装置の断面図である。また図１８は、本発明の半導体装置に用いる可撓性回路基板３の第１の面９にデバイス１とデバイス２を平面的に実装した時の図（真上から見た）である。また、図１９は、図１８における１９−１９’の断面図である。
本発明の第５の実施の形態と前記第４の実施の形態との構造上の違いは、可撓性回路基板３を支持体５の対向する２辺で折り曲げた構造ではなく、支持体の１辺だけで折り曲げた構造である点である。
図１７に示す本発明の第５の実施形態の半導体装置では、配線層を１層以上有する１つの可撓性回路基板３を用いており、可撓性回路基板３の第１の面９に第１の外部電極１０と第２の外部電極１３がそれぞれ１つ以上設けられており、また可撓性回路基板３の第２の面１１には第３の外部電極１２が１つ以上設けられている。また、２つの支持体を含んでおり、可撓性回路基板３は２つの支持体５の短い辺に沿って折り曲げられ、可撓性回路基板３は支持体５の表面（図１８に示す長方形の領域）と接着されている。また、２つの支持体によって挟まれた内側の領域に互いに上下の位置関係にあるデバイス１とデバイス２が実装されている構造であり、さらには外部電極１２と電気的に接続された外部端子４とを含む。
また、可撓性回路基板３を支持体５の片側の辺の端部で折り曲げて、デバイス１とデバイス２と支持体５とを挟み込んだ構造であり、且つ、デバイス１とデバイス２の間に空隙がある構造になっている。このようにデバイス１とデバイス２との間に空隙があり、デバイス１とデバイス２とが可撓性回路基板３と支持体５以外のものを介して接触していないことにより、デバイス１で発生した熱がデバイス２に直接伝わらず、デバイス２の温度上昇を抑える効果を有している。
上記の説明では、デバイス１が最も温度が高いデバイスであることを想定しているが、デバイス２が最も温度が高いデバイスであった場合でも、デバイス２で発生した熱が、デバイス１に直接伝わらないため、デバイス１の温度上昇を抑える効果を有している。
本発明の実施の形態５では、支持体５の面積を小さくできるので、空いた空間により多くの、またはより大きいデバイスや部品の実装が可能になり、実装密度を上げる効果を有している。
また、２つの支持体５の間に隙間があり、２５−２５’方向の２５’側は外側に開放された構造となるため、半導体装置内部と外気が直接触れることができ、本発明の実施の形態１〜４に示す半導体装置よりも放熱性を向上させる効果を有している。
（実施の形態６）
図２０は、本発明の第６の実施の形態を示す半導体装置の断面図である。図２０に示す本発明の第６の実施形態の半導体装置では、配線層を１層以上有する１つの可撓性回路基板３を用いており、可撓性回路基板３の第１の面９に第１の外部電極１０と第２の外部電極１３がそれぞれ１つ以上設けられており、また可撓性回路基板３の第２の面１１には第３の外部電極１２が１つ以上設けられている。また、互いに上下の位置関係にあるデバイス１とデバイス２およびデバイス２０と、デバイス１、デバイス２、およびデバイス２０を内部に収納可能な１つ以上の貫通穴が設けられた支持体５と、外部電極１２と電気的に接続された外部端子４とを含む。
また、可撓性回路基板３を支持体５の対抗する２辺の端部で折り曲げて、デバイス１とデバイス２とデバイス２０と支持体５とを包み込んだ構造であり、且つ、デバイス１とデバイス２の間とデバイス１とデバイス２０の間とデバイス２とデバイス２０の間に空隙がある構造になっており、且つ、半導体装置の上面にその他のデバイス２２が搭載されている。デバイス２２は１個であっても複数個であっても構わない。このような構造にすることにより、デバイスの実装密度をさらに上げることができ、実装面積を少なくする効果を有している。
また、この様に実施の形態１に半導体装置の上面に他のデバイスを載せることを適用して新たな形態の半導体装置を得ることと同様に、実施の形態２、形態３、形態４、形態５に半導体装置の上面に他のデバイスを載せることを適用して新たな形態の半導体装置を得ることができることは言うまでもない。
（実施の形態７）
図２１は本発明の第７の実施の形態を示す半導体装置の断面図である。図２１は実施の形態１の半導体装置を２段に積み重ねた構造になる。これにより、デバイスの実装密度を上げることができ、実装面積を少なくすることができる。
また、この様に実施の形態１の構成の半導体装置を２段に積み重ねることにより新たな形態の半導体装置を得ることと同様に、実施の形態２、形態３、形態４、形態５の構成の半導体装置を２段に積み重ねることにより新たな形態の半導体装置を得ることができることは言うまでもない。
また、実施の形態１〜５の中から相互に異なる形態を２以上選択し、選択した半導体装置を積層することにより新たな形態の半導体装置を得ることができることも言うまでもない。
（実施の形態８）
図２２は本発明の実施の形態８を示す半導体装置の断面図である。また図２３は、本発明の半導体装置に用いる可撓性回路基板３の第１の面９にデバイス１とデバイス２と受動部品２３（コンデンサ、抵抗、インダクタなど）を平面的に実装した時の図（真上から見た）である。また、図２４はデバイス1とデバイス２と受動部品２３を可撓性回路基板３に実装した後に、デバイス１と受動部品２３を囲むように、貫通穴が設けられた支持体５を可撓性回路基板３の第１の面９に接着し、または、第１の面９に形成された外部電極１０と接続した後の図（真上から見た）である。また、図２５は、図２４における２５−２５’の断面図である。
本発明の実施の形態８を示す半導体装置は、図２、図３、図４、図５に示す本発明の実施の形態１に示す半導体装置と類似しているが、デバイス１、デバイス２の周囲に受動部品が実装されている構造であるところが異なっている。デバイス１やデバイス２が例えば高速で動作するＣＰＵ（中央演算処理装置）や高速ＤＲＡＭであるような場合、本発明の実施の形態８の構造を用いれば、インピーダンス整合用の抵抗やバイパスコンデンサなどをデバイスの周囲に実装することにより、半導体装置の誤動作や動作不良を防止できるので好適である。
（実施の形態９）
図２６は本発明の第９の実施の形態を示す半導体装置の断面図である。また、図２７は、本発明の半導体装置に用いる可撓性回路基板３の第１の面９にデバイス１とデバイス２と受動部品２３と支持体５を平面的に実装した時の図（真上から見た）である。また図２８は、図２７中における２８−２８’の断面図である。
本発明の第９の実施の形態は、本発明の実施の形態８と類似しているが、支持体５として２つの平板を用いているところが異なる。支持体５の実装面積を削減できるため、より多くの受動部品２３を実装することができ、電気的ノイズの低減を目的としたインピーダンス整合用の抵抗やバイパスコンデンサの設計自由度を広げられるというメリットがある。
（実施の形態１０）
また、図の説明は割愛するが、これまでに述べた本発明の半導体装置を用いて電子機器を組み立てれば、従来よりもデバイスの温度上昇を抑圧することができるため、動作温度が問題になりやすい小型の電子機器に組み込むことができる。例えば電子機器としては、家庭用ゲーム機、医療機器、ワークステーション、サーバー、パーソナルコンピュータ、カーナビゲーション、携帯電話、ロボットなどが好適である。
本実施形態によれば、可撓性回路基板の第１の面上に実装されたデバイス１とデバイス２とが、可撓性回路基板を折り曲げることによって互いに上下の位置に配置された、いわゆる３次元実装構造となるため、デバイスの実装面積を減らすことができる。また、支持体も可撓性回路基板の第１の面上に実装され、支持体によって囲まれた空間内の領域にデバイス１とデバイス２が収納され、折り曲げられた可撓性回路基板は、支持体に接着されるので、形状の安定した３次元実装型半導体装置が得られ、且つ、あらかじめ支持体の厚さを、デバイス１とデバイス２の実装高さ（厚さ）の合計よりも厚く設計しておくことで、デバイス１とデバイス１との間に空隙を形成することができるので、デバイス１およびデバイス２で発生した熱をお互いに相手側へ伝わりにくい構造を実現できる。その結果、デバイスの温度上昇を抑えることができるので、従来の３次元実装モジュール技術では熱の問題（モジュール動作時の温度がデバイスの動作保証温度を超えてしまう問題）で適用が不可能であったデバイスの組み合わせでも容易に３次元実装モジュール化が可能となり、幅広いシステム機器への搭載が可能な半導体装置を提供することができる。
また、本発明の実施形態による３次元実装型半導体装置を用いれば、半導体装置における支持体として、「中心部に少なくとも１つ以上の貫通穴が設けられた１つの平板」を用いることで、支持体に設けられた貫通穴の内部にデバイス１とデバイス２とを収納できる構造となるため、デバイス１とデバイス２を外部からの機械的な衝撃、力による損傷から保護することができる。
更に、本発明の実施形態による３次元実装型半導体装置を用いれば、半導体装置における支持体として、２つの平板を用い、支持体が四角形形状のデバイス１の互いに向き合う２辺とほぼ平行となるように実装され、可撓性回路基板をデバイス１の互いに向き合う２辺と垂直方向に位置する支持体の少なくとも１つの側面で折り曲げて、支持体と接着させた構造を実現できるので、支持体の面積、体積を小さくすることができ、その結果、より軽量な３次元実装型半導体装置を実現することができる。また、支持体の面積が少なくなった分、可撓性回路基板の第１の面上により多くのデバイスを実装することができ、より高密度実装できる構造を実現できる。
更に、本発明の実施形態による３次元実装型半導体装置を用いれば、デバイス１として一般的に消費電力が大きいＣＰＵ（中央演算処理装置）などの演算処理デバイスを用い、デバイス２としてＤＲＡＭ（Dynamic Random Access Memory）やフラッシュメモリを用いた場合でも、演算処理デバイスで発生した熱がメモリに伝わりにくいので、メモリの誤動作や故障という問題を発生させない、高性能で且つ小型の半導体装置を実現することができる。
更に、本発明の実施形態の３次元実装型半導体装置では、外部端子を一番下と定義した場合、デバイス１（演算処理デバイス）が上方に配置される構造となるため、デバイス１のさらに上側で、可撓性回路基板の上に放熱板を実装すれば、より冷却効果を高めることができる。
更に、本発明の実施形態による３次元実装型半導体装置を用いれば、高速で動作するデバイスを用いた場合でも、デバイス１の周囲、またはデバイス２の周囲、あるいはデバイス１およびデバイス２の両方の周囲に少なくとも１つ以上の受動部品（バイパスコンデンサ、インピーダンス調整抵抗など）を実装した構造であるので、半導体装置の誤動作を回避でき、より高性能で小型の半導体装置を実現することができる。
更に、本発明の実施形態による３次元実装型半導体装置を用いれば、デバイス１またはデバイス２が複数個である、あるいはデバイス１およびデバイス２がそれぞれ複数個である構造であるので、より多くのデバイスを実装した半導体装置であっても、小型の半導体装置を実現することができる。
更に、本発明の実施形態による３次元実装型半導体装置を用いれば、半導体装置に用いる支持体として、Ｆｅ、ＮｉとＦｅを含んだ合金、アルミニウム、アルミニウムを含んだ合金、銅、ＮｉとＣｒを含んだ合金、Ｃｒを含んだ合金などの金属、シリコン、樹脂材料、雲母、マイカのうちいずれかの材料を用いることによって、より形状が安定した半導体装置を得ることができる。また比較的安価な半導体装置を得ることができる。
更に、本発明の実施形態による３次元実装型半導体装置を用いれば、半導体装置に用いる支持体に貫通穴、または溝が形成され、支持体自身の体積を減らしているので、より軽量な半導体装置を得ることができる。ここで貫通穴とは、上記の「中心部に少なくとも１つ以上の貫通穴が設けられた１つの平板」における「貫通穴」以外で平板の部分に設けられた貫通穴を指している。
更に、本発明の実施形態による３次元実装型半導体装置を用いれば、支持体として金属、またはシリコンを用いており、この支持体が可撓性回路基板のグランドと電気的に接続されている構造になっているので、よりノイズの低い高性能な半導体装置を実現することができる。
更に、本発明の実施形態による３次元実装型半導体装置を用いれば、デバイスは半導体ベアチップ、パッケージ化された半導体デバイスのうちいずれかで構成されているので、例えばデバイスとして半導体ベアチップを用いた場合は、より小型で且つ薄型の３次元実装型半導体装置を実現することができる。またデバイスとしてパッケージ化された半導体デバイスを用いた場合は、外形サイズと実装高さは大きくなってしまうが、その代わりにデバイスの検査コスト（検査装置の設備費用、治工具費用、検査作業費用、等）の大幅な削減ができ、より安価な半導体装置を実現することができる。
更に、本発明の実施形態による３次元実装型半導体装置を用いれば、半導体装置の上に別のデバイスが積層され、且つ、半導体装置とデバイスとが電気的に接続された構造となっているので、新たな部品として前記デバイスが加わっても、実装面積は変わらず、より小型の半導体装置を実現できる。
更に、本発明の実施形態による３次元実装型半導体装置を用いれば、上記の３次元実装型半導体装置のうち同一のもの同士、または異なる種類のもの同士を組み合わせて複数積層し、それらが電気的に接続されている構造を実現しているので、より多くのデバイスを用いた半導体装置でありながら、実装面積が小さい半導体装置を実現できる。
更に、本発明の実施形態による電子機器を用いれば、上記の３次元実装型半導体装置を搭載しているので、部品として用いるデバイスの選択範囲が広がり、より高性能で小型の電子機器を提供できる。
以上、実施の形態を複数述べたが、その他、本発明はその要旨を超えない限り、上記の実施の形態に限定されるものではないことは言うまでもない。
次に、本発明の３次元実装型半導体装置の製造実施例について説明する。
本発明の半導体装置を製造するために、図２９に示すような半導体デバイス１（外形サイズ：約２２ｍｍ×２２ｍｍ×高さ１．７ｍｍ）を１個と、図３０に示すような半導体デバイス２（外形サイズ：約１１ｍｍ×１３ｍｍ×高さ１．２ｍｍ）を１個と、図３１に示すような中心に貫通穴が開いている支持体５（外形サイズ：約３３ｍｍ×３５ｍｍ×厚さ４ｍｍ）と、図３２に示すような、例えば、第１の絶縁層１６、第２の絶縁層１７、第３の絶縁層１８からなる配線層数が２層の可撓性回路基板３（外形サイズ：約８０ｍｍ×３５ｍｍ×厚さ０．１４ｍｍ）を１個と、本発明の半導体装置の外部端子として用いるはんだボールとして、直径約０．６ｍｍのＳｎＡｇＣｕはんだボールを約４２９個用意した。本実施例では、可撓性回路基板３については２層構成で説明しているが、配線層数が１層または、３層以上の多層の可撓性回路基板３でも構成できることは言うまでもない。
また、図３２に示すように可撓性回路基板３の第１の面９にはあらかじめ支持体５の表面と接着させる箇所に対応する部分に接着層として厚さ約２５μｍの熱可塑性の接着フィルム１９を貼っておいた。熱可塑性の接着フィルム１９には、１５０℃以上で接着できる材料を用いた。
先ずは可撓性回路基板３の第１の面９の外部電極１０上と外部電極１３上にフラックスまたはクリームはんだを塗布し、実装マウンターを用いて、デバイス１、デバイス２を可撓性回路基板３に仮搭載した。その後、リフロー装置を用いてデバイス１、デバイス２を可撓性回路基板３の外部端子１０、外部端子１３とはんだ接続させた。次に、支持体５を可撓性回路基板３の外部電極（グランドに接続されている外部電極）と導電性接着剤を用いて接続させ、且つ、可撓性回路基板３の第１の面９の一部と接着させた。支持体５と可撓性回路基板３との接続、および接着は、実装マウンターを用いて行った。上記では支持体５と可撓性回路基板３のグランドとを導電性接着剤で接続している例を示しているが、必ずしも支持体５と可撓性回路基板３のグランドとは接続しなくてもよい。可撓性回路基板３と支持体５とが接着されているだけでも構わない。支持体５が金属材料やシリコンなどの導体または半導体の場合、支持体を可撓性回路基板３のグランドと接続した方が半導体装置の電気的なノイズを小さくすることができて好ましいが、支持体５が絶縁材料であれば、支持体５を可撓性回路基板３のグランドと接続することは不要である。
図５は以上の工程までの断面図、図４は以上の工程までの上面図（真上から見た図）になる。
次に、半導体装置を１８０℃に加熱したヒーターステージ上に吸着固定させ、加圧ツールを用いて可撓性回路基板３を支持体５の対向する２辺の辺２０で折り曲げ、支持体５の表面に接着させ、デバイス１、デバイス２を支持体５で囲い、支持体５の周りに可撓性回路基板３を接着させた図３３のような３次元実装型半導体装置を作製した。
このようにして作製したパッケージの外部電極１２に、半導体装置の外部端子４となるはんだボールをフラックスで仮搭載した後、リフロー炉に投入してはんだ接続を行い、図２に示す３次元実装型半導体装置を完成させた。
次に、完成した半導体装置を、マウンターを用いて、実装基板２４に仮搭載し、リフロー装置を用いて、これらの半導体装置を実装基板２４とはんだ接続させた、図６のような半導体装置を完成させた。
以上、本発明の実施例について述べたが、本発明は前記実施例に限定されるものではなく、発明の精神を逸脱しない範囲でさらに多くの改変を施しえるのは言うまでも無いことである。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
下側部と上側部と少なくとも１つの側部を有する可撓性回路基板と、
前記可撓性回路基板の上側部を支える支持体と、
前記可撓性回路基板に実装される少なくとも２つのデバイスと、
を備え、
少なくとも１つのデバイスは、前記可撓性回路基板の下側部の上面に実装され、
少なくとも他の１つのデバイスは、前記可撓性回路基板の上側部の下面に実装され、
前記可撓性回路基板の下側部の上面に実装された少なくとも１つのデバイスと、前記可撓性回路基板の上側部の下面に実装された少なくとも１つのデバイスとの間には空間が設けられていることを特徴とする３次元実装型半導体装置。
（付記２）
付記１に記載の３次元実装型半導体装置であって、
前記可撓性回路基板の下側部の上面に実装されたデバイスと、前記可撓性回路基板の上側部の下面に実装されたデバイスとは、稼働状態において温度が異なることを特徴とする３次元実装型半導体装置。
（付記３）
付記１又は２に記載の３次元実装型半導体装置であって、
前記可撓性回路基板は、下側部と上側部と少なくとも２つの側部を有することを特徴とする３次元実装型半導体装置。
（付記４）
付記１乃至３の何れか１に記載の３次元実装型半導体装置であって、
前記支持体は、中空部を有する柱状であり、少なくとも２つのデバイスは、前記中空部に配置されることを特徴とする３次元実装型半導体装置。
（付記５）
付記１乃至３の何れか１に記載の３次元実装型半導体装置であって、
前記支持体は、相互に離間して配置された２以上の部分より成り、少なくとも２つのデバイスは、前記２以上の部分の離間部に配置されることを特徴とする３次元実装型半導体装置。
（付記６）
付記１又は２に記載の３次元実装型半導体装置であって、
前記可撓性回路基板によっても覆われず、前記支持体によっても覆われない開口部を有することを特徴とする３次元実装型半導体装置。
（付記７）
付記１乃至６の何れか１に記載の３次元実装型半導体装置であって、
前記可撓性回路基板の下側部及び上側部の一方又は双方に２つ以上のデバイスが実装されることを特徴とする３次元実装型半導体装置。
（付記８）
付記１乃至７の何れか１に記載の３次元実装型半導体装置であって、
１以上のデバイスの周辺に１以上の受動部品が実装されていることを特徴とする３次元実装型半導体装置。
（付記９）
付記１乃至８の何れか１に記載の３次元実装型半導体装置であって、
少なくとも１つのデバイスが、前記可撓性回路基板の上側部の上面に実装されることを特徴とする３次元実装型半導体装置。
（付記１０）
付記１乃至８の何れか１に記載の３次元実装型半導体装置が積層されていることを特徴とする３次元実装型半導体装置。
（付記１１）
付記１乃至１０の何れか１に記載の３次元実装型半導体装置であって、
前記支持体がＦｅ、ＮｉとＦｅを含んだ合金、アルミニウム、アルミニウムを含んだ合金、銅、ＮｉとＣｒを含んだ合金、Ｃｒを含んだ合金などの金属、シリコン、樹脂材料、雲母、マイカのうちいずれかの材料で構成されることを特徴とする３次元実装型半導体装置。
（付記１２）
付記１乃至１０の何れか１に記載の３次元実装型半導体装置であって、
前記支持体が金属、またはシリコンであり、前記支持体が前記可撓性回路基板のグランドと電気的に接続されていることを特徴とする３次元実装型半導体装置。
（付記１３）
付記１乃至１２の何れか１に記載の３次元実装型半導体装置であって、
少なくとも１つのデバイスが、半導体ベアチップ、パッケージ化された半導体デバイスのうちの何れか１であることを特徴とする３次元実装型半導体装置。
（付記１４）
付記１乃至１３の何れか１に記載の３次元実装型半導体装置を搭載した電子機器。
１ デバイス
２ デバイス
３ 可撓性回路基板
４ 外部端子
５ 支持体
９ 可撓性回路基板の第１の面
１０ 可撓性回路基板の第１の面に形成された第１の外部電極
１１ 可撓性回路基板の第２の面
１２ 可撓性回路基板の第２の面に形成された第１の外部電極
１３ 可撓性回路基板の第１の面に形成された第２の外部電極
１４ デバイスＡの外部端子
１５ デバイスＢの外部端子
１６ 絶縁層１
１７ 絶縁層２
１８ 絶縁層３
１９ 熱可塑性の接着フィルム
２０ デバイス
２１ 可撓性回路基板の第２の面に形成された第２の外部電極
２２ その他のデバイス
２３ 受動部品（コンデンサ、抵抗、インダクタ）
２４ 実装基板
１０１ 半導体デバイス
１０２ 可撓性回路基板
１０３ 接着剤
１０４ 固定素子
１０５ 筐体
１０６ 導電性端子

Claims (8)

  1. 下側部と上側部と少なくとも１つの側部とを有する可撓性回路基板と、
    前記可撓性回路基板の上側部を支える支持体と、
    前記可撓性回路基板に実装される少なくとも２つのデバイスと、
    を備え、
    少なくとも１つのデバイスは、前記可撓性回路基板の下側部の上面に実装され、
    少なくとも他の１つのデバイスは、前記可撓性回路基板の上側部の下面に実装され、
    前記可撓性回路基板の下側部の上面に実装された少なくとも１つのデバイスと、前記可撓性回路基板の上側部の下面に実装された少なくとも１つのデバイスとの間には空間が設けられており、
    前記可撓性回路基板の下側部の上面に実装されたデバイスと、前記可撓性回路基板の上側部の下面に実装されたデバイスとは、稼働状態において温度が異なり、
    前記支持体は、中空部を有する柱状であり、少なくとも２つのデバイスは、前記中空部に配置され、
    前記可撓性回路基板は、前記中空部の上方でスリットが形成されるように、前記支持体の対向する２辺の端部で折り曲げて、前記中空部に配置された前記少なくとも２つのデバイスを包み込んだ構造であり、
    前記可撓性回路基板の下側部及び上側部の一方又は双方に２つ以上のデバイスが実装され、
    少なくとも１つのデバイスが、前記可撓性回路基板の上側部の上面に実装され、
    前記支持体が導体又は半導体からなり、前記支持体が前記可撓性回路基板のグランドと電気的に接続されていることを特徴とする３次元実装型半導体装置。
  2. 請求項１に記載の３次元実装型半導体装置であって、
    前記支持体がＦｅ、ＮｉとＦｅとを含んだ合金、アルミニウム、アルミニウムを含んだ合金、銅、ＮｉとＣｒとを含んだ合金、Ｃｒを含んだ合金、又はシリコンからなることを特徴とする３次元実装型半導体装置。
  3. 請求項１又は２に記載の３次元実装型半導体装置であって、
    前記可撓性回路基板は、下側部と上側部と少なくとも２つの側部とを有することを特徴とする３次元実装型半導体装置。
  4. 請求項１乃至３の何れか１項に記載の３次元実装型半導体装置であって、
    前記支持体は、前記何れのデバイスとも接触していないことを特徴とする３次元実装型半導体装置。
  5. 請求項１乃至４の何れか１項に記載の３次元実装型半導体装置であって、
    １以上のデバイスの周辺に１以上の受動部品が実装されていることを特徴とする３次元実装型半導体装置。
  6. 請求項１乃至５の何れか１項に記載の３次元実装型半導体装置であって、
    少なくとも１つのデバイスが、半導体ベアチップ及びパッケージ化された半導体デバイスのうちの何れか１であることを特徴とする３次元実装型半導体装置。
  7. 請求項１乃至６の何れか１項に記載の３次元実装型半導体装置が積層されていることを特徴とする３次元実装型半導体装置。
  8. 請求項１乃至７の何れか１項に記載の３次元実装型半導体装置を搭載した電子機器。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019109101A (ja) * 2017-12-18 2019-07-04 株式会社ヨコオ 検査治具
JP6820063B2 (ja) * 2018-03-13 2021-01-27 Ｎｅｃプラットフォームズ株式会社 半導体装置、大規模ｌｓｉまたは電子機器
US11542152B2 (en) * 2019-07-29 2023-01-03 Stmicroelectronics, Inc. Semiconductor package with flexible interconnect

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0442937Y2 (ja) * 1986-12-18 1992-10-12
US6225688B1 (en) * 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
JP2001217388A (ja) * 2000-02-01 2001-08-10 Sony Corp 電子装置およびその製造方法
JP3888037B2 (ja) * 2000-06-20 2007-02-28 セイコーエプソン株式会社 半導体装置
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
JP4062066B2 (ja) * 2002-11-19 2008-03-19 日本電気株式会社 半導体パッケージ及び積層型半導体パッケージ
CN100413070C (zh) * 2004-01-30 2008-08-20 松下电器产业株式会社 部件内置模块、配备部件内置模块的电子设备以及部件内置模块的制造方法
JP4473141B2 (ja) * 2005-01-04 2010-06-02 日立オートモティブシステムズ株式会社 電子制御装置
JP4641801B2 (ja) * 2005-01-05 2011-03-02 ルネサスエレクトロニクス株式会社 サンプルホールドパルス信号生成回路及び情報記録／再生装置
JP4556671B2 (ja) * 2005-01-06 2010-10-06 富士電機システムズ株式会社 半導体パッケージ及びフレキシブルサーキット基板
US8031475B2 (en) * 2007-07-12 2011-10-04 Stats Chippac, Ltd. Integrated circuit package system with flexible substrate and mounded package
KR101065935B1 (ko) * 2007-07-19 2011-09-19 엔이씨 액세스 테크니카 가부시키가이샤 전자 부품 실장 장치 및 그 제조 방법
JP2009231383A (ja) * 2008-03-19 2009-10-08 Toshiba Corp 半導体装置及び半導体装置接続手段
US8338940B2 (en) * 2008-03-28 2012-12-25 Nec Corporation Semiconductor device

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