JPWO2009119904A1 - 半導体装置、その製造方法、プリント回路基板および電子機器 - Google Patents
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Abstract
第1の面に第1の外部電極、第2の面に第2、第3の外部電極が設けられた可撓性回路基板と、複数のメモリデバイスと受動部品と、一方の面に溝が設けられた支持体と、演算処理プロセッサーデバイスとを含む半導体装置。メモリデバイスと受動部品は第1の外部電極に接続され、溝がメモリデバイスと受動部品を収容するように支持体の一方の面が可撓性回路基板の第1面に接着され、可撓性回路基板は支持体の周囲に沿って折り曲げられ、支持体の側面と他方の面とを包む。可撓性回路基板の第1の外部電極に対向する第2の面には第2の外部電極が、また支持体の他方の面に折り曲げられた第2の面には第3の外部電極がそれぞれ設けられ、第2の外部電極には演算処理プロセッサーデバイスが接続され、第3の外部電極にはんだバンプが形成されている。
Description
本発明は、半導体装置、その製造方法、および、その半導体装置を搭載したプリント回路基板および電子機器に関する。特に演算処理プロセッサーデバイスと複数のメモリデバイスおよび/または複数の受動部品とを組み合わせて作製した小型半導体装置とその製造方法等に関するものである。
図20は、関連する実装技術(表面実装技術[SMT:Surface Mount Technology])を用いて半導体部品を実装したプリント回路基板であり、関連する半導体装置(その1)を示すものである。演算処理プロセッサーパッケージ101の周囲に、複数のメモリパッケージ102(例えばDRAMパッケージ)と複数の受動部品103(コンデンサ、抵抗、インダクタ等)とを2次元的に並列実装させた構造を特徴としており、多くの電子機器に用いられている。
また、図21は、関連する半導体装置(その2)の断面図を示すものであり、半導体のベアチップ204、205をピラミッド状に積層し(ベアチップ間はダイアタッチフィルムと呼ばれる接着フィルムで接着させている)、それぞれのベアチップの外部端子をインターポーザー基板206の外部端子にワーヤーボンディングで接続し、全体を樹脂封止した構造を特徴としている。これは、複数のデバイスを用いた半導体装置でありながらデバイスの実装面積を小型化できるパッケージ技術であり、携帯電話において広く使用されている3次元実装型半導体装置の一つである。
また、図22は、特許文献1(特開2006−190834号公報)に記載されている半導体装置(その3)の断面図を示すものであり、外形サイズの異なる第1の半導体チップ301と第2の半導体チップ302の外部端子(パッド304)同士を対面させてそれぞれをバンプ303で接続させ、また、中心部に穴309を設けたインターポーザー基板(可撓性回路基板306)と外形サイズが大きい方の半導体チップ(図では301)の外周部にある外部端子(パッド304)同士をバンプ303で接続させ、前記穴309には外形サイズが小さい方の半導体チップ(図22では302)が収納されたことを特徴とする3次元実装型半導体装置である。
また、図23は、特許文献2(特開2007−188921号公報)に記載されている半導体装置(その4)の断面図を示すものであり、リジッド配線基板402とフレキシブル配線基板403とを合体させたインターポーザー基板を用いて、リジッド配線基板402の部分の両面に半導体素子(LSI401)を実装し、フレキシブル配線基板403の部分を折り曲げて、一方のLSI401の裏面側(外部端子面とは反対面側)にフレキシブル基板403を固定したことを特徴とする3次元実装型半導体装置である。
また、図21は、関連する半導体装置(その2)の断面図を示すものであり、半導体のベアチップ204、205をピラミッド状に積層し(ベアチップ間はダイアタッチフィルムと呼ばれる接着フィルムで接着させている)、それぞれのベアチップの外部端子をインターポーザー基板206の外部端子にワーヤーボンディングで接続し、全体を樹脂封止した構造を特徴としている。これは、複数のデバイスを用いた半導体装置でありながらデバイスの実装面積を小型化できるパッケージ技術であり、携帯電話において広く使用されている3次元実装型半導体装置の一つである。
また、図22は、特許文献1(特開2006−190834号公報)に記載されている半導体装置(その3)の断面図を示すものであり、外形サイズの異なる第1の半導体チップ301と第2の半導体チップ302の外部端子(パッド304)同士を対面させてそれぞれをバンプ303で接続させ、また、中心部に穴309を設けたインターポーザー基板(可撓性回路基板306)と外形サイズが大きい方の半導体チップ(図では301)の外周部にある外部端子(パッド304)同士をバンプ303で接続させ、前記穴309には外形サイズが小さい方の半導体チップ(図22では302)が収納されたことを特徴とする3次元実装型半導体装置である。
また、図23は、特許文献2(特開2007−188921号公報)に記載されている半導体装置(その4)の断面図を示すものであり、リジッド配線基板402とフレキシブル配線基板403とを合体させたインターポーザー基板を用いて、リジッド配線基板402の部分の両面に半導体素子(LSI401)を実装し、フレキシブル配線基板403の部分を折り曲げて、一方のLSI401の裏面側(外部端子面とは反対面側)にフレキシブル基板403を固定したことを特徴とする3次元実装型半導体装置である。
図20に示す半導体装置(その1)の構造では、演算処理プロセッサーパッケージ101の周囲に複数のDRAMパッケージ102と複数の受動部品103(抵抗、コンデンサ、インダクタ等)とを2次元的に並列実装させた構造(いわゆる表面実装技術(SMT)を用いた構造)になっており、前記した演算処理プロセッサーや複数のDRAMの実装総面積が大きくなってしまい、これを適用する電子機器を小型化するのは困難であるという課題がある。また、演算処理プロセッサーやDRAMの動作クロック周波数が高くなると(例えば100MHz以上)、図20に示す構造では演算処理プロセッサーとDRAMとの間の配線距離が長いため、信号遅延の問題が顕著になり、また信号損失が大きくなり動作不良が起こるという課題もある。また、半導体装置の外形サイズを小さくするため、およびデバイス間の配線距離を短くするために複数のデバイスにベアチップを用いる場合は、半導体のベアチップをKGD(Known Good Die)として入手することが不可能または非常に困難であるため、半導体装置の組み立て歩留まりが低くなってしまい、製造コストが高くなるという課題がある。
また、図21に示すチップスタック型半導体装置(その2)の構造を用いて演算処理プロセッサー(ベアチップ)204とメモリ(ベアチップ)205とを3次元実装した半導体装置を作製すると、その構造は、ベアチップ同士が薄い接着層207を介して接触している構造になる。例えば演算処理プロセッサーに3次元画像処理プロセッサーを用いてメモリにDRAMを用いた場合では、3次元画像処理プロセッサーの発熱量が一般的に約5W以上と大きいため、プロセッサーから発生した熱が直接DRAMに伝わってしまい、DRAMの動作保証温度(一般に約70〜80℃以下)以上となってしまい、半導体装置が動作できないという課題がある。
また、図22に示す特許文献1に記載の半導体装置(その3)では、外形サイズの異なる半導体チップ(図中では301と302)の外部端子(パッド304)同士を対向させてそれぞれの外部端子をバンプ303で接続させ、中心部に穴309を設けたインターポーザー基板(可撓性回路基板306)と外形サイズが大きい方の半導体チップ(図中では301)の外周部にある外部端子(バンプ303)とを接続させ、外形サイズの小さい半導体チップ(図中では302)をインターポーザー基板306の中心に設けた穴309に収容した構造になっている。しかし、本構造を実現することができる複数の半導体チップは互いにあらかじめ外部端子のレイアウトを専用に設計したものに限定されてしまい、半導体装置の設計の自由度が低いという課題がある。また、半導体チップを専用に設計する必要があるため、長い開発期間を要して製造コストが高くなることや、メモリ容量を顧客のニーズに合わせて自由に変更できないという課題もある。また、さらには、半導体チップ(特にメモリチップ)の近くに抵抗、コンデンサ、インダクタ等の複数の受動部品を実装することが困難であるため、高速の演算処理プロセッサーと高速のDRAM等のメモリとを組み合わせた半導体装置を動作させることが困難であるという課題がある。
また、図23に示す特許文献2に記載の半導体装置(その4)では、リジッド配線基板402とフレキシブル配線基板403とを合体させたインターポーザー基板を用いて、リジッド配線基板402の部分の両面に半導体素子(LSI401)を実装し、フレキシブル配線基板403の部分を折り曲げて、一方のLSI401の裏面側(外部端子面とは反対面側)にフレキシブル基板403を固定した構造になっている。しかし、先ず初めに、リジッド配線基板402とフレキシブル配線基板403とを合体させたインターポーザー基板の製造コストが高いという課題がある。また、インターポーザー基板に実装するデバイスの外形が大きい場合や、実装するデバイスが複数である場合、インターポーザー基板の面積が大きくなり、基板の反りが大きくなってしまい、実装不良を招きやすいという課題がある。また、これを改善しようとしてインターポーザー基板を厚くする方法も考えられるが、そうすると今度は半導体装置の厚さが増えてしまうという課題がある。
また、上記で述べた技術と関連しているが、メモリデバイスを使用する、使用しないに係わらず、例えばクロック周波数が数百MHzを超えるような高速で動作する演算処理プロセッサーデバイスを回路基板や電子機器に使用する場合、演算処理プロセッサーデバイスが高速でスイッチング(動作のON、OFF)すると、例えば図24に示すように、直流電源505からデバイスまでの配線、およびプリント回路基板のビア、スルーホールに存在する寄生インダクタンス(L)によって、デバイスに供給される直流電圧Vが瞬時的に低下(変動;△V)し、動作不良を起こすという課題がある。
図24は、立ち上がり時間t1で高速にスイッチングする演算処理プロセッサーデバイス504をプリント回路基板507に実装した場合、演算処理プロセッサーデバイス504に供給される直流電圧(V)の変動(△V)を示したものである。図24中には、プリント回路基板507上に直流電圧Vの変動(△V)を抑制または補償するデカップリングコンデンサが実装されていない。図25に図24の等価回路を示す。演算処理プロセッサーデバイス504が高速でスイッチングすると、直流電源と演算処理プロセッサーデバイス504との間の配線、またはプリント回路基板507のビア、スルーホール506に存在する寄生インダクタンスL(=L1+L2+L3+L4+L5+L6)によって、演算処理プロセッサーデバイス504に供給される直流電圧Vが変動(△V)する。ここで、直流電圧の変動量△Vは(1)式で表される。Lの符号が−なのは、誘導起電力が瞬時に発生した電流iを打ち消すように生じるからである。
△V=−L×di/dt ……(1)
したがって、配線501、502、503、ビア、スルーホール506に存在する寄生インダクタンスと、電流の時間的変動率(di/dt)とが大きいほど、電圧変動量△Vが大きくなる。クロック周波数が高くなると立ち上がり時間t1が短くなるため、(1)式より電圧変動量△Vはより大きくなる。また、これに加えて、近年演算処理プロセッサーデバイス504では消費電力を小さくするために入力電圧Vの低電圧化(例えば3.3Vから1.8Vへ)が進んでおり、電圧の変動率(△V/V)が益々大きくなる傾向にあり、△V/Vが演算処理プロセッサーデバイスの動作仕様許容値(例えば一般的に約5%)を超えるようになっている。スイッチング電源がこの電圧の変動を補償できれば良いが、スイッチング電源で補償するには100ns〜数十μsの時間を要するため、高速でスイッチング(数百ps〜1ns)するデバイスの電圧変動に追従できない。
そこで、このような電圧変動による誤動作を防ぐため、図26に示すように演算処理プロセッサーデバイス604の電源ライン−グランド(接地)ライン間にいわゆるデカップリングコンデンサ607を並列に接続している。デカップリングコンデンサ607には、演算処理プロセッサーデバイス604から発生する高速スイッチング信号をバイパスさせて高速信号の経路を短くし、寄生インダクタンスLを小さくさせる(その結果、△V=−L×di/dtを小さくさせる)効果(効果1)と、高速スイッチングの際に一時的に降下した電圧を、デカップリングコンデンサ607から電荷を供給(放電)することによって補償する効果(効果2)の2つがある。(1)式より、△Vを小さくするためには高速信号の経路に存在するインダクタンスL(配線、ビア、スルーホールに存在するL等)を最小にすれば良く、一般的にこのLを最小にするため、図26に示すようにデカップリングコンデンサ607を演算処理プロセッサーデバイス604の真横や、プリント回路基板608を介して演算処理プロセッサーデバイス604の真下に実装している。その結果、デカップリングコンデンサ607の効果1及び効果2により、演算処理プロセッサーデバイス604に供給される直流電圧の変動△Vは低減される。
図27に図26の等価回路を示す。デカップリングコンデンサ(図27ではDCCと略す)の効果1及び効果2により、演算処理プロセッサーデバイスに供給される直流電圧の変動△Vは図27右上のグラフ中の点線のように低減される。しかしながら、一般に、このような直流電圧の変動を抑えるために用いるデカップリングコンデンサの数量は多く、実装占有面積が大きくなり、プリント回路基板の大面積化とそれに伴いコスト高を招くという課題がある。また、デカップリングコンデンサと演算処理プロセッサーとの配線距離が長いと、配線経路に存在する寄生インダクタンスが大きくなってしまい、瞬時の電圧低下を防ぐことができず、半導体装置の安定した動作を実現できないという課題がある。つまり、デカップリングコンデンサと演算処理プロセッサーとの配線距離は短いほど動作の安定した半導体装置を実現できる。
本発明は、以上のような課題に鑑みてなされたものであり、演算処理プロセッサーデバイス、複数のメモリデバイス、複数の受動部品など、多数のデバイスを組み合わせた半導体装置でありながら小型薄型であり、高速で動作するプロセッサーやメモリを用いた場合でも動作が可能であり、放熱特性にも優れ、プロセッサーの消費電力に左右されることなくプロセッサーを自由に選択でき、組み立て歩留まりが高く、且つ実装信頼性が高く、低コストな、3次元実装型半導体装置およびその製造方法を提供することを目的としている。
また、このような3次元実装型半導体装置を搭載することによって、より外形面積や体積が小さくなり、その結果、より低コストを実現できる、プリント回路基板および電子機器を提供することを目的としている。
また、図21に示すチップスタック型半導体装置(その2)の構造を用いて演算処理プロセッサー(ベアチップ)204とメモリ(ベアチップ)205とを3次元実装した半導体装置を作製すると、その構造は、ベアチップ同士が薄い接着層207を介して接触している構造になる。例えば演算処理プロセッサーに3次元画像処理プロセッサーを用いてメモリにDRAMを用いた場合では、3次元画像処理プロセッサーの発熱量が一般的に約5W以上と大きいため、プロセッサーから発生した熱が直接DRAMに伝わってしまい、DRAMの動作保証温度(一般に約70〜80℃以下)以上となってしまい、半導体装置が動作できないという課題がある。
また、図22に示す特許文献1に記載の半導体装置(その3)では、外形サイズの異なる半導体チップ(図中では301と302)の外部端子(パッド304)同士を対向させてそれぞれの外部端子をバンプ303で接続させ、中心部に穴309を設けたインターポーザー基板(可撓性回路基板306)と外形サイズが大きい方の半導体チップ(図中では301)の外周部にある外部端子(バンプ303)とを接続させ、外形サイズの小さい半導体チップ(図中では302)をインターポーザー基板306の中心に設けた穴309に収容した構造になっている。しかし、本構造を実現することができる複数の半導体チップは互いにあらかじめ外部端子のレイアウトを専用に設計したものに限定されてしまい、半導体装置の設計の自由度が低いという課題がある。また、半導体チップを専用に設計する必要があるため、長い開発期間を要して製造コストが高くなることや、メモリ容量を顧客のニーズに合わせて自由に変更できないという課題もある。また、さらには、半導体チップ(特にメモリチップ)の近くに抵抗、コンデンサ、インダクタ等の複数の受動部品を実装することが困難であるため、高速の演算処理プロセッサーと高速のDRAM等のメモリとを組み合わせた半導体装置を動作させることが困難であるという課題がある。
また、図23に示す特許文献2に記載の半導体装置(その4)では、リジッド配線基板402とフレキシブル配線基板403とを合体させたインターポーザー基板を用いて、リジッド配線基板402の部分の両面に半導体素子(LSI401)を実装し、フレキシブル配線基板403の部分を折り曲げて、一方のLSI401の裏面側(外部端子面とは反対面側)にフレキシブル基板403を固定した構造になっている。しかし、先ず初めに、リジッド配線基板402とフレキシブル配線基板403とを合体させたインターポーザー基板の製造コストが高いという課題がある。また、インターポーザー基板に実装するデバイスの外形が大きい場合や、実装するデバイスが複数である場合、インターポーザー基板の面積が大きくなり、基板の反りが大きくなってしまい、実装不良を招きやすいという課題がある。また、これを改善しようとしてインターポーザー基板を厚くする方法も考えられるが、そうすると今度は半導体装置の厚さが増えてしまうという課題がある。
また、上記で述べた技術と関連しているが、メモリデバイスを使用する、使用しないに係わらず、例えばクロック周波数が数百MHzを超えるような高速で動作する演算処理プロセッサーデバイスを回路基板や電子機器に使用する場合、演算処理プロセッサーデバイスが高速でスイッチング(動作のON、OFF)すると、例えば図24に示すように、直流電源505からデバイスまでの配線、およびプリント回路基板のビア、スルーホールに存在する寄生インダクタンス(L)によって、デバイスに供給される直流電圧Vが瞬時的に低下(変動;△V)し、動作不良を起こすという課題がある。
図24は、立ち上がり時間t1で高速にスイッチングする演算処理プロセッサーデバイス504をプリント回路基板507に実装した場合、演算処理プロセッサーデバイス504に供給される直流電圧(V)の変動(△V)を示したものである。図24中には、プリント回路基板507上に直流電圧Vの変動(△V)を抑制または補償するデカップリングコンデンサが実装されていない。図25に図24の等価回路を示す。演算処理プロセッサーデバイス504が高速でスイッチングすると、直流電源と演算処理プロセッサーデバイス504との間の配線、またはプリント回路基板507のビア、スルーホール506に存在する寄生インダクタンスL(=L1+L2+L3+L4+L5+L6)によって、演算処理プロセッサーデバイス504に供給される直流電圧Vが変動(△V)する。ここで、直流電圧の変動量△Vは(1)式で表される。Lの符号が−なのは、誘導起電力が瞬時に発生した電流iを打ち消すように生じるからである。
△V=−L×di/dt ……(1)
したがって、配線501、502、503、ビア、スルーホール506に存在する寄生インダクタンスと、電流の時間的変動率(di/dt)とが大きいほど、電圧変動量△Vが大きくなる。クロック周波数が高くなると立ち上がり時間t1が短くなるため、(1)式より電圧変動量△Vはより大きくなる。また、これに加えて、近年演算処理プロセッサーデバイス504では消費電力を小さくするために入力電圧Vの低電圧化(例えば3.3Vから1.8Vへ)が進んでおり、電圧の変動率(△V/V)が益々大きくなる傾向にあり、△V/Vが演算処理プロセッサーデバイスの動作仕様許容値(例えば一般的に約5%)を超えるようになっている。スイッチング電源がこの電圧の変動を補償できれば良いが、スイッチング電源で補償するには100ns〜数十μsの時間を要するため、高速でスイッチング(数百ps〜1ns)するデバイスの電圧変動に追従できない。
そこで、このような電圧変動による誤動作を防ぐため、図26に示すように演算処理プロセッサーデバイス604の電源ライン−グランド(接地)ライン間にいわゆるデカップリングコンデンサ607を並列に接続している。デカップリングコンデンサ607には、演算処理プロセッサーデバイス604から発生する高速スイッチング信号をバイパスさせて高速信号の経路を短くし、寄生インダクタンスLを小さくさせる(その結果、△V=−L×di/dtを小さくさせる)効果(効果1)と、高速スイッチングの際に一時的に降下した電圧を、デカップリングコンデンサ607から電荷を供給(放電)することによって補償する効果(効果2)の2つがある。(1)式より、△Vを小さくするためには高速信号の経路に存在するインダクタンスL(配線、ビア、スルーホールに存在するL等)を最小にすれば良く、一般的にこのLを最小にするため、図26に示すようにデカップリングコンデンサ607を演算処理プロセッサーデバイス604の真横や、プリント回路基板608を介して演算処理プロセッサーデバイス604の真下に実装している。その結果、デカップリングコンデンサ607の効果1及び効果2により、演算処理プロセッサーデバイス604に供給される直流電圧の変動△Vは低減される。
図27に図26の等価回路を示す。デカップリングコンデンサ(図27ではDCCと略す)の効果1及び効果2により、演算処理プロセッサーデバイスに供給される直流電圧の変動△Vは図27右上のグラフ中の点線のように低減される。しかしながら、一般に、このような直流電圧の変動を抑えるために用いるデカップリングコンデンサの数量は多く、実装占有面積が大きくなり、プリント回路基板の大面積化とそれに伴いコスト高を招くという課題がある。また、デカップリングコンデンサと演算処理プロセッサーとの配線距離が長いと、配線経路に存在する寄生インダクタンスが大きくなってしまい、瞬時の電圧低下を防ぐことができず、半導体装置の安定した動作を実現できないという課題がある。つまり、デカップリングコンデンサと演算処理プロセッサーとの配線距離は短いほど動作の安定した半導体装置を実現できる。
本発明は、以上のような課題に鑑みてなされたものであり、演算処理プロセッサーデバイス、複数のメモリデバイス、複数の受動部品など、多数のデバイスを組み合わせた半導体装置でありながら小型薄型であり、高速で動作するプロセッサーやメモリを用いた場合でも動作が可能であり、放熱特性にも優れ、プロセッサーの消費電力に左右されることなくプロセッサーを自由に選択でき、組み立て歩留まりが高く、且つ実装信頼性が高く、低コストな、3次元実装型半導体装置およびその製造方法を提供することを目的としている。
また、このような3次元実装型半導体装置を搭載することによって、より外形面積や体積が小さくなり、その結果、より低コストを実現できる、プリント回路基板および電子機器を提供することを目的としている。
(1)上記の目的を達成するために、本発明の第1の観点に係る半導体装置は、第1の面に第1の外部電極、第2の面に第2、第3の外部電極が設けられ、配線層を少なくとも2層以上有する1つの可撓性回路基板と、複数のメモリデバイスと、抵抗、コンデンサおよびインダクタのうちの少なくとも1種類以上を含む複数の受動部品と、前記複数のメモリデバイスおよび前記複数の受動部品とを収納する少なくとも1つ以上の溝が設けられた支持体と、1つの演算処理プロセッサーデバイスとを含む半導体装置であって、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数のメモリデバイスと前記複数の受動部品とは前記可撓性回路基板の第1の面に平面的に実装されるとともに前記第1の面の第1の外部電極に電気的に接続され、且つ前記受動部品は前記メモリデバイスの近傍に実装され、前記支持体が前記複数のメモリデバイスと前記複数の受動部品とを囲うように前記可撓性回路基板の第1の面に接着され、または第1の面に設けられた第1の外部電極に電気的に接続されて、該複数のメモリデバイスと該受動部品とが該支持体の溝の内側に収容され、前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、前記複数のメモリデバイスと前記受動部品とが実装された前記第1の外部電極の表裏反対側の第2の面に前記可撓性回路基板の第2の外部電極を有し、前記演算処理プロセッサーデバイスが前記第2の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数のメモリデバイスの外部端子面および複数の受動部品と互いに対面するように実装され、前記支持体の表面のうち溝が形成されている面の表裏反対側の面に前記可撓性回路基板の第3の外部電極を有し、前記第3の外部電極上にはんだバンプが形成され、前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、ことを特徴とする。
この発明によれば、複数のメモリデバイスと複数の受動部品とが可撓性回路基板の一方の面に平面的に実装され、電気的に接続されており、複数のメモリデバイスと複数の受動部品とが実装された面の表裏反対側の面に演算処理プロセッサーデバイスが電気的に接続され、プロセッサーデバイスの外部端子面が可撓性回路基板を挟んで複数のメモリデバイスの外部端子面および複数の受動部品と互いに対面するように実装された3次元実装構造であるので、複数のデバイスを用いた半導体装置でありながら小型の半導体装置を実現でき、また複数のメモリデバイスおよび複数の受動部品は可撓性回路基板の同一面上に平面的に実装されているので薄型の半導体装置を実現でき、且つ演算処理プロセッサーデバイスと複数のメモリデバイスとの配線距離を短くできるので、使用するデバイスの動作周波数が高速(例えば約100MHz以上)になった場合でも信号遅延や信号損失を少なくでき、安定した動作を実現することができる。
また、この発明によれば、演算処理プロセッサーデバイスの消費電力が大きい場合でも、演算処理プロセッサーデバイスが半導体装置の最上面にあるので放熱させやすい構造であり、その結果、演算処理プロセッサーデバイスが発熱しても隣接するメモリデバイスの温度上昇を抑えることができ、環境温度をメモリデバイスの動作保証温度以下に保つことが容易となる。また、この発明によれば、複数の受動部品(コンデンサ、抵抗など)が演算処理プロセッサーデバイスおよびメモリデバイスの近傍に実装されているので、使用するデバイスの動作周波数が例えば約100MHz以上の高速になった場合でも高速信号伝播におけるスイッチングノイズをはじめとする各種ノイズを効果的に低減することができ、半導体装置の安定した動作を実現することができる。また、この発明によれば、溝が設けられた支持体によって複数のメモリデバイスと複数の受動部品とを囲い、支持体の周囲を可撓性回路基板で包み、支持体の表面のうち溝が形成されている面の表裏反対側の面(こちら側は平坦な面)に半導体装置の外部電極を設けた構造であるので、平坦性が良好で実装歩留まりの高い半導体装置を得ることができる。
(2)本発明の半導体装置は、上記第1の観点に係る半導体装置において、演前記演算処理プロセッサーデバイスの面積が、前記複数のメモリデバイスと前記複数の受動部品との合計の面積よりも大きいように構成する。
上記第1の観点に係る半導体装置では、最上面に演算処理プロセッサーデバイスが搭載されているが、この発明によれば、本発明の半導体装置の核となっている演算処理プロセッサー(半導体装置の設計の一番はじめに演算処理プロセッサーのデバイス仕様を決定するため、核となっていると定義した。)の面積を基本として、複数のメモリデバイスと複数の受動部品との合計の面積が演算処理プロセッサーの面積よりも小さくなるように半導体装置を設計すれば、半導体装置全体の外形サイズを最小限に抑えることができる。
(3)上記の目的を達成するために、本発明の第2の観点に係る半導体装置は、第1の面に第1の外部電極、第2の面に第2、第3の外部電極が設けられ、配線層を少なくとも2層以上有する1つの可撓性回路基板と、抵抗、コンデンサおよびインダクタのうちの少なくとも1種類以上を含む複数の受動部品と、前記複数の受動部品を収納する少なくとも1つ以上の溝が設けられた支持体と、1つの演算処理プロセッサーデバイスとを含む半導体装置であって、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数の受動部品が前記可撓性回路基板の第1の面に平面的に実装されるとともに前記第1の面の第1の外部電極に電気的に接続され、前記支持体が前記複数の受動部品を囲うように前記可撓性回路基板の第1の面に接着され、または第1の面に設けられた第1の外部端子に電気的に接続されて、前記複数の受動部品が前記支持体の溝の内側に収容され、前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、前記複数の受動部品が実装された前記第1の外部電極の表裏反対側の第2の面に前記可撓性回路基板の第2の外部電極を有し、前記演算処理プロセッサーデバイスが前記第2の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数の受動部品と互いに対面するように実装され、前記支持体の表面のうち溝が形成されている面と表裏反対側の面に前記可撓性回路基板の第3の外部電極を有し、前記第3の外部電極上にはんだバンプが形成され、前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、ことを特徴とする。
この発明によれば、本来、演算処理プロセッサーデバイスの真横、もしくはプリント回路基板を挟んで演算処理プロセッサーデバイスの反対面に実装していた主に複数のデカップリングコンデンサ(またはバイパスコンデンサとも言う。)を半導体装置の中に取り込むことができるので、プリント回路基板の小型化が実現できる。また、特に本発明ではインターポーザーに配線層数が2層以上の可撓性回路基板を用いており、従来のリジッド回路基板(厚さ:約0.8mm〜1,0mm)と比べて可撓性回路基板の厚さは通常、約0.09mm〜0.15mmと薄く、基板内部の配線、ビア、スルーホールなどに存在する寄生インダクタンスも小さくできるので高周波信号のノイズをより低減できるという特長がある。
また、プリント回路基板(マザーボード)と演算処理プロセッサーデバイスとの間であり、且つ演算処理プロセッサーデバイスの電源端子およびグランド端子の近傍にデカップリングコンデンサを配置させることができるので、従来の実装形態よりも演算処理プロセッサーデバイスとデカップリングコンデンサとの間に存在する寄生インダクタンスを小さくすることができ、演算処理プロセッサーデバイスのスイッチング時に発生する電圧変動を小さくでき、動作の安定した半導体装置を得ることができる。
(4)上記の目的を達成するために、本発明の第3の観点に係る半導体装置は、第1の面に第1の外部電極、第2の面に第2、第3の外部電極が設けられ、配線層を少なくとも2層以上有する1つの可撓性回路基板と、複数のメモリデバイスと、前記複数のメモリデバイスを収納する少なくとも1つ以上の溝が設けられた支持体と、1つの演算処理プロセッサーデバイスとを含む半導体装置であって、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数のメモリデバイスが前記可撓性回路基板の第1の面に平面的に実装されるとともに前記第1の面の第1の外部電極に電気的に接続され、前記支持体が前記複数のメモリデバイスを囲うように前記可撓性回路基板の第1の面に接着され、または前記第1の面に設けられた第1の外部電極に電気的に接続されて、前記複数のメモリデバイスが前記支持体の溝の内側に収容され、前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部を包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、前記複数のメモリデバイスが実装された前記第1の外部電極の表裏反対側の第2の面に前記可撓性回路基板の第2の外部電極を有し、前記演算処理プロセッサーデバイスが前記第2の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数のメモリデバイスの外部端子面と互いに対面するように実装され、前記支持体の表面のうち溝が形成されている面の表裏反対側の面に前記可撓性回路基板の第3の外部電極を有し、前記第3の外部電極上にはんだバンプが形成され、前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、ことを特徴とする。
この構成は上記第1の観点に係る半導体装置と類似しているが、複数の受動部品が半導体装置内部に実装されていないところが異なっている。例えば、半導体装置がモバイル機器向けに用いられ、演算処理プロセッサーデバイスおよび複数のメモリデバイスの動作周波数が約100MHz以下であるような場合など、受動部品を半導体装置内部に有していなくても半導体装置の動作が可能である場合は、この第3の観点に係る構成であっても構わない。複数の受動部品が半導体装置内部に実装されなければ、それだけ半導体装置を小型化できるというメリットがある。また、ユーザー側の都合で受動部品を後からマザーボード上の半導体装置の周囲に実装するというケースもありうるので、そのような場合は、この第3の観点に係る構成が好ましい。
(5)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記演算処理プロセッサーデバイスが、ヒートスプレッダーおよびヒートシンクのうち少なくともどちらかを有するように構成する。
この発明によれば、半導体装置の冷却効果がより一層高まり、半導体装置の温度上昇をより抑えることが可能になり、動作の安定した半導体装置を実現できる。
(6)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記演算処理プロセッサーデバイスおよび複数のメモリデバイス、または前記演算処理プロセッサーデバイスが、BGA(Ball Grid Array)タイプのパッケージであるように構成する。
この発明によれば、複数のメモリデバイスと1つの演算処理プロセッサーデバイス、または1つの演算処理プロセッサーデバイスが、ベアチップではなく、品質保証済みのBGAタイプのパッケージであるように構成したので、高い組み立て歩留まりの半導体装置を得ることができる。また、品質保証済みのパッケージとしては、BGAタイプの他にもTSOP(Thin Small Outline Package)、SOP(Small Outline package)、GFP(Quad Flat Package)、TCP(Tape Carrier Package)タイプ等、いろいろな形態のパッケージがあるが、中でもBGAタイプのパッケージは特に小型であるので、これを用いることによって半導体装置をより小型化できる。なお、BGAタイプのパッケージとは、例えばμ(マイクロ)−BGA、FBGA(Fine pitch BGA)、ウエハレベルCSPなどがあるが、その他のBGAタイプのパッケージも含めて、外部端子としてはんだボール(または、はんだバンプ)を持ったパッケージを指している。
(7)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置(上記(3)の発明を除く。)において、前記複数のメモリデバイスがDRAM(Dynamic Random Access Memory)で、且つ前記演算処理プロセッサーデバイスが画像処理プロセッサーであるように構成する。
この発明によれば、メモリデバイスに複数のDRAMを用いて、演算処理プロセッサーデバイスに画像処理プロセッサーを用いており、大容量な情報を高速で処理できるので、高精細な画像や3次元的に動く画像を画面に映し出すことができる小型の画像処理モジュールを実現することができる。
(8)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置(上記(3)の発明を除く。)において、前記複数のメモリデバイスの少なくとも1つは、マルチチップパッケージまたは互いに積層されたパッケージ・オン・パッケージ構造であるように構成する。
この発明によれば、メモリデバイスの少なくとも1つにマルチチップパッケージ、または互いに積層されたパッケージ・オン・パッケージ(Package on Package)構造を用いているので、同じ面積の中でより多くのメモリデバイスを実装することができ、半導体装置のメモリの大容量化を実現することができる。
(9)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記支持体は金属材料からなり、前記可撓性回路基板のグランドに電気的に接続されているように構成する。
この発明によれば、支持体に金属材料を用いており、且つその支持体を可撓性回路基板のグランドと接続しているので、支持体に金属材料を用いた場合でも、支持体の電位が不安定になることなく、また半導体装置のグランド全体を強化できるので電位の変動の無い、または電位変動が少ないグランドを実現でき、半導体装置の安定した動作を実現できる。
(10)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記支持体は、少なくともその一部が42アロイ、コバール等のNiを含んだ合金、セラミックス、およびSiのうちいずれかの材料で構成する。
この発明によれば、支持体の少なくとも一部が42アロイ、コバール等のNiを含んだ合金、セラミック、Siのいずれかの材料で構成されており、これらの材料の線膨張率は約3ppm〜5ppmと小さいので、支持体の溝の上に配置される可撓性回路基板の弛みや凹凸を防止でき、溝の上の可撓性回路基板上に実装する演算処理プロセッサーデバイスの実装不良を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。
(11)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記支持体は、前記複数のメモリデバイスおよび前記複数の受動部品を収容するための少なくとも1つ以上の貫通穴が設けられた少なくとも1枚以上の板と、1枚の平板とを積層して作製されているように構成する。
この発明によれば、溝を有する支持体を複数のメモリデバイスと複数の受動部品を収容するための少なくとも1つ以上の貫通穴が設けられた少なくとも1枚以上の板と、1枚の平板とを積層して作製しているので、1つの平板材料にエッチングまたは金型を用いて溝を形成する方法に比べて安価で製造することができる。また複数の材料を組み合わせて支持体を作製することができるので、1つの材料で支持体を作製する場合と比べて、支持体に要望される低線膨張率であること、軽量であること、安価であることなどを容易に実現することができる。
(12)本発明の半導体装置は、上記(11)の発明に係る半導体装置において、前記支持体のうち少なくとも貫通穴が設けられた板の部分は、42アロイ、コバール等のNiを含んだ合金を用いて作製されたものであるように構成する。
この発明によれば、可撓性回路基板と接着または接続される少なくとも貫通穴が設けられた板の部分が42アロイ、コバール等のNiを含んだ合金を用いて作製されており、これらの材料の線膨張率は約3ppm〜5ppmと小さいので、支持体の溝の上に配置される可撓性回路基板の撓みや凹凸を防止でき、溝の上の可撓性回路基板上に実装する演算処理プロセッサーデバイスの実装不良を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。また、可撓性回路基板と接着または接続される少なくとも貫通穴が設けられた板の部分が42アロイ、コバール等のNiを含んだ合金であるので、これを可撓性回路基板のグランドと接続して、グランドを強化させることができる。その結果、グランド電位の変動の無い、または電位変動が少ないグランドを実現でき、半導体装置の安定した動作を実現できる。
(13)本発明の半導体装置は、上記(11)の発明に係る半導体装置において、前記支持体を構成する材料のうち少なくとも前記1枚の平板は、アルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、およびSiのうちいずれかの材料で作製されたものであるように構成する。
この発明によれば、支持体を構成する材料のうち少なくとも1枚の平板はアルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、Siのうちいずれかの材料で作製され、これらの材料は比重が小さいので支持体を軽量化することができる。支持体の重量が増えると、半導体装置をプリント基板に2次実装するときに、半導体装置の自重によって外部端子のはんだボールの潰れ量が大きくなってしまい、隣のはんだボールとショートしやすくなり、実装歩留まりが低下するという課題があるが、この構成を用いることにより、ショート不良を改善でき、組み立て歩留まりの高い半導体装置を実現することができる。
(14)本発明の半導体装置は、上記(11)〜(13)の発明に係る半導体装置において、前記支持体を構成している積層された材料は、少なくとも一部が互いに導電性材料または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されているように構成する。
この発明によれば、支持体を構成している貫通穴が設けられた板および平板において、それぞれの少なくとも一部が互いに導電性または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されているので、可撓性回路基板を折り曲げて支持体の周囲に接着させる工程において、安定した形状の支持体を実現することができ(可撓性回路基板を接着させる工程で支持体がバラバラに分解されない)、その結果、組み立て歩留まりの高い半導体装置を実現することができる。
(15)本発明の半導体装置は、上記(11)〜(13)の発明に係わる半導体装置において、前記支持体を構成している積層された材料のうち一方の材料の表面には突起が形成されており、前記材料と互いに重なり合うもう一方の材料には前記突起を受け入れる貫通穴または溝が形成されており、積層された材料どうしが前記突起と前記貫通穴または溝の部分で接続されているように構成する。
この発明によれば、前記支持体を構成している積層された材料のうち一方の材料の表面には突起が形成されており、前記材料と互いに重なり合うもう一方の材料には前記突起を受け入れる貫通穴または溝が形成されており、積層された材料どうしが前記突起と前記貫通穴または溝の部分で接続されているので、(14)と同様に安定した形状の支持体を実現することができ、且つ接着材料や溶接プロセスを用いないで支持体を実現できるので、(14)の半導体装置よりも低コストで支持体を製造することができる。
(16)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記支持体の溝の周囲、前記支持体を構成している貫通穴が設けられた板において前記貫通穴の周囲、および前記支持体を構成している1枚の平板内、のうち少なくともいずれかの箇所に複数の貫通穴が設けられているように構成する。
この発明によれば、支持体の溝の周囲、または支持体を構成している貫通穴が設けられた板において貫通穴の周囲、または支持体を構成している1枚の平板内、のうち少なくともいずれかの箇所に複数の貫通穴を設けることによって、支持体を構成している材料の実質的な体積を減らすことができるので、支持体の重量を減少させることができる。その結果、半導体装置をプリント基板に2次実装するときに、半導体装置の自重による外部端子のはんだボールの潰れ量の増加を抑制することができ、隣のはんだボールとのショート不良という課題を改善でき、組み立て歩留まりの高い半導体装置を実現することができる。
(17)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記メモリデバイスと前記支持体とが、熱伝導材料を介して接触しているように構成する。
この発明によれば、メモリデバイスの消費電力が大きくなった場合でも、熱伝導材料を介してメモリデバイスから発生する熱を支持体に逃がすことができる(支持体がメモリデバイスのヒートシンクの役割を果たす)ので、半導体装置の安定した動作を実現することができる。
(18)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記可撓性回路基板の第1の面の一部に、前記支持体の表面に接着させるための熱可塑性接着樹脂フィルムまたは硬化処理前の熱硬化性接着樹脂フィルムが貼り付けられているように構成する。
この発明によれば、可撓性回路基板の第1の面の1部であり、支持体の表面に接着させる領域に、熱可塑性接着樹脂フィルムまたは硬化処理前の熱硬化性接着樹脂フィルムが貼り付けられているので、可撓性回路基板を加熱しながら折り曲げて支持体の表面に容易に接着させることが可能になり、組み立て歩留まりの高い半導体装置を実現することができる。また、接着材料にフィルム形態の材料を用いることにより、接着層の厚さをほぼ一定にでき、支持体の表面に接着させた可撓性回路基板の表面の凹凸を小さくすることができ、平坦性に優れた半導体装置が得られ、その結果、半導体装置をプリント基板に2次実装する際に高い実装組み立て歩留まりを得ることができる。
また、接着層に熱可塑性接着樹脂フィルムを用いることにより、可撓性回路基板を加熱するとこれらの材料の弾性率が著しく小さくなり(数MPa〜数十MPa程度)、柔らかくなるため、接着層の分だけ可撓性回路基板の厚さが増えても可撓性回路基板を容易に折り曲げることができ、支持体と容易に接着させることができる。また、接着層に熱硬化前(いわゆるBステージ状態)の熱硬化性接着樹脂フィルムを用いることにより、この材料が熱可塑性樹脂と同様に弾性率が小さい(一般に100MPa以下)ため、可撓性回路基板の厚さが増えても可撓性回路基板を容易に折り曲げることができ、支持体と容易に接着させることができる。
(19)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記演算処理プロセッサーデバイスにはヒートシンクが取り付けられ、該ヒートシンクは半導体モジュール全体を覆うような形状であるように構成する。
この発明によれば、半導体装置の最上面側にある演算処理プロセッサーデバイスにはヒートシンクが取り付けられており、且つヒートシンクは半導体モジュール全体を覆うような形状であるので、ヒートシンク全体の表面積を広く取ることができ、放熱性能の優れた半導体装置を実現することができる。
(20)本発明の半導体装置は、上記第1〜第3の観点に係わる半導体装置において、前記可撓性回路基板のうち、前記支持体に沿って折り曲げる領域の配線層数が、折り曲げられない他の領域の配線層数よりも少ないように構成する。
一般に可撓性回路基板では配線層数が増えると、配線材料(一般に金属材料)の体積が増えるため、可撓性回路基板を折り曲げて支持体の表面に接着させるという工程が困難になる(可撓性回路基板の配線層数が増えると、折り曲げた時に、可撓性回路基板が元の形状に戻ろうとする反発力がより大きくなるので、支持体の表面に接着固定することが困難になる)。
この発明によれば、可撓性回路基板のうち、支持体に沿って折り曲げる領域の配線層数が、折り曲げられない他の領域の配線層数よりも少なくなっているので、可撓性回路基板が多層配線基板の場合でも、より容易に折り曲げが可能になり、組み立て歩留まりの高い半導体装置を実現することができる。
(21)上記の目的を達成するために、本発明のプリント回路基板は、上記第1〜第3の観点に係る(1)〜(20)のいずれかの半導体装置を搭載していることを特徴とする。
この発明によれば、本発明のいずれかの半導体装置を搭載したプリント回路基板であるので、従来のような表面実装タイプのプリント回路基板よりも外形サイズを小さくすることができる。
(22)上記の目的を達成するために、本発明の電子機器は、上記第1〜第3の観点に係る(1)〜(20)のいずれかの半導体装置を搭載していることを特徴とする。
(23)上記の目的を達成するために、本発明の電子機器は、上記(21)に係るプリント回路基板を搭載していることを特徴とする。
これら(22)(23)の発明によれば、本発明のいずれかの半導体装置またはプリント回路基板を搭載した電子機器であるので、従来の半導体装置や従来のプリント基板を搭載した電子機器よりも小型の電子機器を実現することができる。
(24)上記の目的を達成するために、本発明の第1の観点に係る半導体装置の製造方法は、(a)可撓性回路基板の第1の面に、複数の受動部品を実装する工程と、(b)前記可撓性回路基板の第1の面に、複数のメモリデバイスを実装する工程と、(c)前記複数のメモリデバイスと前記複数の受動部品とを収納するための溝を有する支持体の、前記可撓性回路基板の第1の面への実装を、該可撓性回路基板の第1の面に実装された前記複数のメモリデバイスと前記複数の受動部品とを覆うように行う工程と、(d)前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、(e)前記複数のメモリデバイスと前記複数の受動部品とが実装された前記可撓性回路基板の第1の外部電極と表裏反対側の第2の面に形成されている前記可撓性回路基板の第2の外部電極に、演算処理プロセッサーデバイスを実装する工程と、(f)前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第3の外部電極上にはんだバンプを形成する工程と、を含んでいることを特徴とする。なお、以下の製造方法の発明は、上記第1〜第3の観点に係る半導体装置にそれぞれ対応する製造方法であることから、第1、第2、第3の観点に係る半導体装置で用いた文言をそのまま使っている。
この発明によれば、演算処理プロセッサーデバイスと複数のメモリデバイスと複数の受動部品とを組み合わせた3次元実装型半導体装置を容易に作製することができる。
(25)本発明の半導体装置の製造方法は、上記第1の観点に係る半導体装置の製造方法において、(a)と(b)の工程、(a)と(b)と(c)の工程、(e)と(f)の工程のうち少なくともいずれかの工程が同時に行われるように構成する。
この発明によれば、上記(24)の半導体装置の製造工程よりも製造工程を減らすことができ、製造コストを低減できる。また、リフロー工程を減らすことができるので、メモリデバイスや受動部品や演算処理プロセッサーデバイスの熱履歴を最小限に減らすことができ、高い組み立て歩留まりの半導体装置を得ることができる。
(26)上記の目的を達成するために、本発明の第2の観点に係る半導体装置の製造方法は、(a)可撓性回路基板の第1の面に、複数の受動部品を実装する工程と、(b)前記複数の受動部品を収納するための溝を有する支持体の、前記可撓性回路基板の第1の面への実装を、該可撓性回路基板の第1の面に実装された前記複数の受動部品を覆うように行う工程と、(c)前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、(d)前記複数の受動部品が実装された前記可撓性回路基板の第1の外部電極と表裏反対側の第2の面に形成されている前記可撓性回路基板の第2の外部電極に、演算処理プロセッサーデバイスを実装する工程と、(e)前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第3の外部電極上にはんだバンプを形成する工程と、を含んでいることを特徴とする。
この発明によれば、演算処理プロセッサーデバイスと複数の受動部品とを組み合わせた3次元実装型半導体装置を容易に作製することができる。
(27)本発明の半導体装置の製造方法は、上記第2の観点に係る半導体装置の製造方法において、(a)と(b)の工程、(d)と(e)の工程のうち少なくともいずれかの工程が同時に行われるように構成する。
この発明によれば、上記(26)の半導体装置の製造方法よりも製造工程を減らすことができ、製造コストを低減できる。また、リフロー回数を減らすことができるので、受動部品や演算処理プロセッサーデバイスの熱履歴を最小限に減らすことができ、高い組み立て歩留まりの3次元実装型半導体装置を得ることができる。
(28)上記の目的を達成するために、本発明の第3の観点に係る半導体装置の製造方法は、(a)可撓性回路基板の第1の面に、複数のメモリデバイスを実装する工程と、(b)前記複数のメモリデバイスを収納するための溝を有する支持体の、前記可撓性回路基板の第1の面への実装を、該可撓性回路基板の第1の面に実装された前記複数のメモリデバイスを覆うように行う工程と、(c)前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、(d)前記複数のメモリデバイスが実装された前記可撓性回路基板の第1の外部電極と表裏反対側の第2の面に形成されている前記可撓性回路基板の第2の外部電極に、演算処理プロセッサーデバイスを実装する工程と、(e)前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第3の外部電極上にはんだバンプを形成する工程と、を含んでいることを特徴とする。
この発明によれば、演算処理プロセッサーデバイスと複数のメモリデバイスとを組み合わせた3次元実装型半導体装置を容易に作製することができる。
(29)本発明の半導体装置の製造方法は、上記第3の観点に係る半導体装置の製造方法において、(a)と(b)の工程、(d)と(e)の工程のうち少なくともいずれかの工程が同時に行われるように構成する。
この発明によれば、上記(28)の半導体装置の製造方法よりも製造工程を減らすことができ、製造コストを低減できる。またリフロー回数を減らすことができるので、演算処理プロセッサーデバイスの熱履歴を最小限に減らすことができ、高い組み立て歩留まりの3次元実装型半導体装置を得ることができる。
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数のメモリデバイスと前記複数の受動部品とは前記可撓性回路基板の第1の面に平面的に実装されるとともに前記第1の面の第1の外部電極に電気的に接続され、且つ前記受動部品は前記メモリデバイスの近傍に実装され、前記支持体が前記複数のメモリデバイスと前記複数の受動部品とを囲うように前記可撓性回路基板の第1の面に接着され、または第1の面に設けられた第1の外部電極に電気的に接続されて、該複数のメモリデバイスと該受動部品とが該支持体の溝の内側に収容され、前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、前記複数のメモリデバイスと前記受動部品とが実装された前記第1の外部電極の表裏反対側の第2の面に前記可撓性回路基板の第2の外部電極を有し、前記演算処理プロセッサーデバイスが前記第2の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数のメモリデバイスの外部端子面および複数の受動部品と互いに対面するように実装され、前記支持体の表面のうち溝が形成されている面の表裏反対側の面に前記可撓性回路基板の第3の外部電極を有し、前記第3の外部電極上にはんだバンプが形成され、前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、ことを特徴とする。
この発明によれば、複数のメモリデバイスと複数の受動部品とが可撓性回路基板の一方の面に平面的に実装され、電気的に接続されており、複数のメモリデバイスと複数の受動部品とが実装された面の表裏反対側の面に演算処理プロセッサーデバイスが電気的に接続され、プロセッサーデバイスの外部端子面が可撓性回路基板を挟んで複数のメモリデバイスの外部端子面および複数の受動部品と互いに対面するように実装された3次元実装構造であるので、複数のデバイスを用いた半導体装置でありながら小型の半導体装置を実現でき、また複数のメモリデバイスおよび複数の受動部品は可撓性回路基板の同一面上に平面的に実装されているので薄型の半導体装置を実現でき、且つ演算処理プロセッサーデバイスと複数のメモリデバイスとの配線距離を短くできるので、使用するデバイスの動作周波数が高速(例えば約100MHz以上)になった場合でも信号遅延や信号損失を少なくでき、安定した動作を実現することができる。
また、この発明によれば、演算処理プロセッサーデバイスの消費電力が大きい場合でも、演算処理プロセッサーデバイスが半導体装置の最上面にあるので放熱させやすい構造であり、その結果、演算処理プロセッサーデバイスが発熱しても隣接するメモリデバイスの温度上昇を抑えることができ、環境温度をメモリデバイスの動作保証温度以下に保つことが容易となる。また、この発明によれば、複数の受動部品(コンデンサ、抵抗など)が演算処理プロセッサーデバイスおよびメモリデバイスの近傍に実装されているので、使用するデバイスの動作周波数が例えば約100MHz以上の高速になった場合でも高速信号伝播におけるスイッチングノイズをはじめとする各種ノイズを効果的に低減することができ、半導体装置の安定した動作を実現することができる。また、この発明によれば、溝が設けられた支持体によって複数のメモリデバイスと複数の受動部品とを囲い、支持体の周囲を可撓性回路基板で包み、支持体の表面のうち溝が形成されている面の表裏反対側の面(こちら側は平坦な面)に半導体装置の外部電極を設けた構造であるので、平坦性が良好で実装歩留まりの高い半導体装置を得ることができる。
(2)本発明の半導体装置は、上記第1の観点に係る半導体装置において、演前記演算処理プロセッサーデバイスの面積が、前記複数のメモリデバイスと前記複数の受動部品との合計の面積よりも大きいように構成する。
上記第1の観点に係る半導体装置では、最上面に演算処理プロセッサーデバイスが搭載されているが、この発明によれば、本発明の半導体装置の核となっている演算処理プロセッサー(半導体装置の設計の一番はじめに演算処理プロセッサーのデバイス仕様を決定するため、核となっていると定義した。)の面積を基本として、複数のメモリデバイスと複数の受動部品との合計の面積が演算処理プロセッサーの面積よりも小さくなるように半導体装置を設計すれば、半導体装置全体の外形サイズを最小限に抑えることができる。
(3)上記の目的を達成するために、本発明の第2の観点に係る半導体装置は、第1の面に第1の外部電極、第2の面に第2、第3の外部電極が設けられ、配線層を少なくとも2層以上有する1つの可撓性回路基板と、抵抗、コンデンサおよびインダクタのうちの少なくとも1種類以上を含む複数の受動部品と、前記複数の受動部品を収納する少なくとも1つ以上の溝が設けられた支持体と、1つの演算処理プロセッサーデバイスとを含む半導体装置であって、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数の受動部品が前記可撓性回路基板の第1の面に平面的に実装されるとともに前記第1の面の第1の外部電極に電気的に接続され、前記支持体が前記複数の受動部品を囲うように前記可撓性回路基板の第1の面に接着され、または第1の面に設けられた第1の外部端子に電気的に接続されて、前記複数の受動部品が前記支持体の溝の内側に収容され、前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、前記複数の受動部品が実装された前記第1の外部電極の表裏反対側の第2の面に前記可撓性回路基板の第2の外部電極を有し、前記演算処理プロセッサーデバイスが前記第2の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数の受動部品と互いに対面するように実装され、前記支持体の表面のうち溝が形成されている面と表裏反対側の面に前記可撓性回路基板の第3の外部電極を有し、前記第3の外部電極上にはんだバンプが形成され、前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、ことを特徴とする。
この発明によれば、本来、演算処理プロセッサーデバイスの真横、もしくはプリント回路基板を挟んで演算処理プロセッサーデバイスの反対面に実装していた主に複数のデカップリングコンデンサ(またはバイパスコンデンサとも言う。)を半導体装置の中に取り込むことができるので、プリント回路基板の小型化が実現できる。また、特に本発明ではインターポーザーに配線層数が2層以上の可撓性回路基板を用いており、従来のリジッド回路基板(厚さ:約0.8mm〜1,0mm)と比べて可撓性回路基板の厚さは通常、約0.09mm〜0.15mmと薄く、基板内部の配線、ビア、スルーホールなどに存在する寄生インダクタンスも小さくできるので高周波信号のノイズをより低減できるという特長がある。
また、プリント回路基板(マザーボード)と演算処理プロセッサーデバイスとの間であり、且つ演算処理プロセッサーデバイスの電源端子およびグランド端子の近傍にデカップリングコンデンサを配置させることができるので、従来の実装形態よりも演算処理プロセッサーデバイスとデカップリングコンデンサとの間に存在する寄生インダクタンスを小さくすることができ、演算処理プロセッサーデバイスのスイッチング時に発生する電圧変動を小さくでき、動作の安定した半導体装置を得ることができる。
(4)上記の目的を達成するために、本発明の第3の観点に係る半導体装置は、第1の面に第1の外部電極、第2の面に第2、第3の外部電極が設けられ、配線層を少なくとも2層以上有する1つの可撓性回路基板と、複数のメモリデバイスと、前記複数のメモリデバイスを収納する少なくとも1つ以上の溝が設けられた支持体と、1つの演算処理プロセッサーデバイスとを含む半導体装置であって、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数のメモリデバイスが前記可撓性回路基板の第1の面に平面的に実装されるとともに前記第1の面の第1の外部電極に電気的に接続され、前記支持体が前記複数のメモリデバイスを囲うように前記可撓性回路基板の第1の面に接着され、または前記第1の面に設けられた第1の外部電極に電気的に接続されて、前記複数のメモリデバイスが前記支持体の溝の内側に収容され、前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部を包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、前記複数のメモリデバイスが実装された前記第1の外部電極の表裏反対側の第2の面に前記可撓性回路基板の第2の外部電極を有し、前記演算処理プロセッサーデバイスが前記第2の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数のメモリデバイスの外部端子面と互いに対面するように実装され、前記支持体の表面のうち溝が形成されている面の表裏反対側の面に前記可撓性回路基板の第3の外部電極を有し、前記第3の外部電極上にはんだバンプが形成され、前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、ことを特徴とする。
この構成は上記第1の観点に係る半導体装置と類似しているが、複数の受動部品が半導体装置内部に実装されていないところが異なっている。例えば、半導体装置がモバイル機器向けに用いられ、演算処理プロセッサーデバイスおよび複数のメモリデバイスの動作周波数が約100MHz以下であるような場合など、受動部品を半導体装置内部に有していなくても半導体装置の動作が可能である場合は、この第3の観点に係る構成であっても構わない。複数の受動部品が半導体装置内部に実装されなければ、それだけ半導体装置を小型化できるというメリットがある。また、ユーザー側の都合で受動部品を後からマザーボード上の半導体装置の周囲に実装するというケースもありうるので、そのような場合は、この第3の観点に係る構成が好ましい。
(5)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記演算処理プロセッサーデバイスが、ヒートスプレッダーおよびヒートシンクのうち少なくともどちらかを有するように構成する。
この発明によれば、半導体装置の冷却効果がより一層高まり、半導体装置の温度上昇をより抑えることが可能になり、動作の安定した半導体装置を実現できる。
(6)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記演算処理プロセッサーデバイスおよび複数のメモリデバイス、または前記演算処理プロセッサーデバイスが、BGA(Ball Grid Array)タイプのパッケージであるように構成する。
この発明によれば、複数のメモリデバイスと1つの演算処理プロセッサーデバイス、または1つの演算処理プロセッサーデバイスが、ベアチップではなく、品質保証済みのBGAタイプのパッケージであるように構成したので、高い組み立て歩留まりの半導体装置を得ることができる。また、品質保証済みのパッケージとしては、BGAタイプの他にもTSOP(Thin Small Outline Package)、SOP(Small Outline package)、GFP(Quad Flat Package)、TCP(Tape Carrier Package)タイプ等、いろいろな形態のパッケージがあるが、中でもBGAタイプのパッケージは特に小型であるので、これを用いることによって半導体装置をより小型化できる。なお、BGAタイプのパッケージとは、例えばμ(マイクロ)−BGA、FBGA(Fine pitch BGA)、ウエハレベルCSPなどがあるが、その他のBGAタイプのパッケージも含めて、外部端子としてはんだボール(または、はんだバンプ)を持ったパッケージを指している。
(7)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置(上記(3)の発明を除く。)において、前記複数のメモリデバイスがDRAM(Dynamic Random Access Memory)で、且つ前記演算処理プロセッサーデバイスが画像処理プロセッサーであるように構成する。
この発明によれば、メモリデバイスに複数のDRAMを用いて、演算処理プロセッサーデバイスに画像処理プロセッサーを用いており、大容量な情報を高速で処理できるので、高精細な画像や3次元的に動く画像を画面に映し出すことができる小型の画像処理モジュールを実現することができる。
(8)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置(上記(3)の発明を除く。)において、前記複数のメモリデバイスの少なくとも1つは、マルチチップパッケージまたは互いに積層されたパッケージ・オン・パッケージ構造であるように構成する。
この発明によれば、メモリデバイスの少なくとも1つにマルチチップパッケージ、または互いに積層されたパッケージ・オン・パッケージ(Package on Package)構造を用いているので、同じ面積の中でより多くのメモリデバイスを実装することができ、半導体装置のメモリの大容量化を実現することができる。
(9)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記支持体は金属材料からなり、前記可撓性回路基板のグランドに電気的に接続されているように構成する。
この発明によれば、支持体に金属材料を用いており、且つその支持体を可撓性回路基板のグランドと接続しているので、支持体に金属材料を用いた場合でも、支持体の電位が不安定になることなく、また半導体装置のグランド全体を強化できるので電位の変動の無い、または電位変動が少ないグランドを実現でき、半導体装置の安定した動作を実現できる。
(10)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記支持体は、少なくともその一部が42アロイ、コバール等のNiを含んだ合金、セラミックス、およびSiのうちいずれかの材料で構成する。
この発明によれば、支持体の少なくとも一部が42アロイ、コバール等のNiを含んだ合金、セラミック、Siのいずれかの材料で構成されており、これらの材料の線膨張率は約3ppm〜5ppmと小さいので、支持体の溝の上に配置される可撓性回路基板の弛みや凹凸を防止でき、溝の上の可撓性回路基板上に実装する演算処理プロセッサーデバイスの実装不良を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。
(11)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記支持体は、前記複数のメモリデバイスおよび前記複数の受動部品を収容するための少なくとも1つ以上の貫通穴が設けられた少なくとも1枚以上の板と、1枚の平板とを積層して作製されているように構成する。
この発明によれば、溝を有する支持体を複数のメモリデバイスと複数の受動部品を収容するための少なくとも1つ以上の貫通穴が設けられた少なくとも1枚以上の板と、1枚の平板とを積層して作製しているので、1つの平板材料にエッチングまたは金型を用いて溝を形成する方法に比べて安価で製造することができる。また複数の材料を組み合わせて支持体を作製することができるので、1つの材料で支持体を作製する場合と比べて、支持体に要望される低線膨張率であること、軽量であること、安価であることなどを容易に実現することができる。
(12)本発明の半導体装置は、上記(11)の発明に係る半導体装置において、前記支持体のうち少なくとも貫通穴が設けられた板の部分は、42アロイ、コバール等のNiを含んだ合金を用いて作製されたものであるように構成する。
この発明によれば、可撓性回路基板と接着または接続される少なくとも貫通穴が設けられた板の部分が42アロイ、コバール等のNiを含んだ合金を用いて作製されており、これらの材料の線膨張率は約3ppm〜5ppmと小さいので、支持体の溝の上に配置される可撓性回路基板の撓みや凹凸を防止でき、溝の上の可撓性回路基板上に実装する演算処理プロセッサーデバイスの実装不良を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。また、可撓性回路基板と接着または接続される少なくとも貫通穴が設けられた板の部分が42アロイ、コバール等のNiを含んだ合金であるので、これを可撓性回路基板のグランドと接続して、グランドを強化させることができる。その結果、グランド電位の変動の無い、または電位変動が少ないグランドを実現でき、半導体装置の安定した動作を実現できる。
(13)本発明の半導体装置は、上記(11)の発明に係る半導体装置において、前記支持体を構成する材料のうち少なくとも前記1枚の平板は、アルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、およびSiのうちいずれかの材料で作製されたものであるように構成する。
この発明によれば、支持体を構成する材料のうち少なくとも1枚の平板はアルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、Siのうちいずれかの材料で作製され、これらの材料は比重が小さいので支持体を軽量化することができる。支持体の重量が増えると、半導体装置をプリント基板に2次実装するときに、半導体装置の自重によって外部端子のはんだボールの潰れ量が大きくなってしまい、隣のはんだボールとショートしやすくなり、実装歩留まりが低下するという課題があるが、この構成を用いることにより、ショート不良を改善でき、組み立て歩留まりの高い半導体装置を実現することができる。
(14)本発明の半導体装置は、上記(11)〜(13)の発明に係る半導体装置において、前記支持体を構成している積層された材料は、少なくとも一部が互いに導電性材料または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されているように構成する。
この発明によれば、支持体を構成している貫通穴が設けられた板および平板において、それぞれの少なくとも一部が互いに導電性または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されているので、可撓性回路基板を折り曲げて支持体の周囲に接着させる工程において、安定した形状の支持体を実現することができ(可撓性回路基板を接着させる工程で支持体がバラバラに分解されない)、その結果、組み立て歩留まりの高い半導体装置を実現することができる。
(15)本発明の半導体装置は、上記(11)〜(13)の発明に係わる半導体装置において、前記支持体を構成している積層された材料のうち一方の材料の表面には突起が形成されており、前記材料と互いに重なり合うもう一方の材料には前記突起を受け入れる貫通穴または溝が形成されており、積層された材料どうしが前記突起と前記貫通穴または溝の部分で接続されているように構成する。
この発明によれば、前記支持体を構成している積層された材料のうち一方の材料の表面には突起が形成されており、前記材料と互いに重なり合うもう一方の材料には前記突起を受け入れる貫通穴または溝が形成されており、積層された材料どうしが前記突起と前記貫通穴または溝の部分で接続されているので、(14)と同様に安定した形状の支持体を実現することができ、且つ接着材料や溶接プロセスを用いないで支持体を実現できるので、(14)の半導体装置よりも低コストで支持体を製造することができる。
(16)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記支持体の溝の周囲、前記支持体を構成している貫通穴が設けられた板において前記貫通穴の周囲、および前記支持体を構成している1枚の平板内、のうち少なくともいずれかの箇所に複数の貫通穴が設けられているように構成する。
この発明によれば、支持体の溝の周囲、または支持体を構成している貫通穴が設けられた板において貫通穴の周囲、または支持体を構成している1枚の平板内、のうち少なくともいずれかの箇所に複数の貫通穴を設けることによって、支持体を構成している材料の実質的な体積を減らすことができるので、支持体の重量を減少させることができる。その結果、半導体装置をプリント基板に2次実装するときに、半導体装置の自重による外部端子のはんだボールの潰れ量の増加を抑制することができ、隣のはんだボールとのショート不良という課題を改善でき、組み立て歩留まりの高い半導体装置を実現することができる。
(17)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記メモリデバイスと前記支持体とが、熱伝導材料を介して接触しているように構成する。
この発明によれば、メモリデバイスの消費電力が大きくなった場合でも、熱伝導材料を介してメモリデバイスから発生する熱を支持体に逃がすことができる(支持体がメモリデバイスのヒートシンクの役割を果たす)ので、半導体装置の安定した動作を実現することができる。
(18)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記可撓性回路基板の第1の面の一部に、前記支持体の表面に接着させるための熱可塑性接着樹脂フィルムまたは硬化処理前の熱硬化性接着樹脂フィルムが貼り付けられているように構成する。
この発明によれば、可撓性回路基板の第1の面の1部であり、支持体の表面に接着させる領域に、熱可塑性接着樹脂フィルムまたは硬化処理前の熱硬化性接着樹脂フィルムが貼り付けられているので、可撓性回路基板を加熱しながら折り曲げて支持体の表面に容易に接着させることが可能になり、組み立て歩留まりの高い半導体装置を実現することができる。また、接着材料にフィルム形態の材料を用いることにより、接着層の厚さをほぼ一定にでき、支持体の表面に接着させた可撓性回路基板の表面の凹凸を小さくすることができ、平坦性に優れた半導体装置が得られ、その結果、半導体装置をプリント基板に2次実装する際に高い実装組み立て歩留まりを得ることができる。
また、接着層に熱可塑性接着樹脂フィルムを用いることにより、可撓性回路基板を加熱するとこれらの材料の弾性率が著しく小さくなり(数MPa〜数十MPa程度)、柔らかくなるため、接着層の分だけ可撓性回路基板の厚さが増えても可撓性回路基板を容易に折り曲げることができ、支持体と容易に接着させることができる。また、接着層に熱硬化前(いわゆるBステージ状態)の熱硬化性接着樹脂フィルムを用いることにより、この材料が熱可塑性樹脂と同様に弾性率が小さい(一般に100MPa以下)ため、可撓性回路基板の厚さが増えても可撓性回路基板を容易に折り曲げることができ、支持体と容易に接着させることができる。
(19)本発明の半導体装置は、上記第1〜第3の観点に係る半導体装置において、前記演算処理プロセッサーデバイスにはヒートシンクが取り付けられ、該ヒートシンクは半導体モジュール全体を覆うような形状であるように構成する。
この発明によれば、半導体装置の最上面側にある演算処理プロセッサーデバイスにはヒートシンクが取り付けられており、且つヒートシンクは半導体モジュール全体を覆うような形状であるので、ヒートシンク全体の表面積を広く取ることができ、放熱性能の優れた半導体装置を実現することができる。
(20)本発明の半導体装置は、上記第1〜第3の観点に係わる半導体装置において、前記可撓性回路基板のうち、前記支持体に沿って折り曲げる領域の配線層数が、折り曲げられない他の領域の配線層数よりも少ないように構成する。
一般に可撓性回路基板では配線層数が増えると、配線材料(一般に金属材料)の体積が増えるため、可撓性回路基板を折り曲げて支持体の表面に接着させるという工程が困難になる(可撓性回路基板の配線層数が増えると、折り曲げた時に、可撓性回路基板が元の形状に戻ろうとする反発力がより大きくなるので、支持体の表面に接着固定することが困難になる)。
この発明によれば、可撓性回路基板のうち、支持体に沿って折り曲げる領域の配線層数が、折り曲げられない他の領域の配線層数よりも少なくなっているので、可撓性回路基板が多層配線基板の場合でも、より容易に折り曲げが可能になり、組み立て歩留まりの高い半導体装置を実現することができる。
(21)上記の目的を達成するために、本発明のプリント回路基板は、上記第1〜第3の観点に係る(1)〜(20)のいずれかの半導体装置を搭載していることを特徴とする。
この発明によれば、本発明のいずれかの半導体装置を搭載したプリント回路基板であるので、従来のような表面実装タイプのプリント回路基板よりも外形サイズを小さくすることができる。
(22)上記の目的を達成するために、本発明の電子機器は、上記第1〜第3の観点に係る(1)〜(20)のいずれかの半導体装置を搭載していることを特徴とする。
(23)上記の目的を達成するために、本発明の電子機器は、上記(21)に係るプリント回路基板を搭載していることを特徴とする。
これら(22)(23)の発明によれば、本発明のいずれかの半導体装置またはプリント回路基板を搭載した電子機器であるので、従来の半導体装置や従来のプリント基板を搭載した電子機器よりも小型の電子機器を実現することができる。
(24)上記の目的を達成するために、本発明の第1の観点に係る半導体装置の製造方法は、(a)可撓性回路基板の第1の面に、複数の受動部品を実装する工程と、(b)前記可撓性回路基板の第1の面に、複数のメモリデバイスを実装する工程と、(c)前記複数のメモリデバイスと前記複数の受動部品とを収納するための溝を有する支持体の、前記可撓性回路基板の第1の面への実装を、該可撓性回路基板の第1の面に実装された前記複数のメモリデバイスと前記複数の受動部品とを覆うように行う工程と、(d)前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、(e)前記複数のメモリデバイスと前記複数の受動部品とが実装された前記可撓性回路基板の第1の外部電極と表裏反対側の第2の面に形成されている前記可撓性回路基板の第2の外部電極に、演算処理プロセッサーデバイスを実装する工程と、(f)前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第3の外部電極上にはんだバンプを形成する工程と、を含んでいることを特徴とする。なお、以下の製造方法の発明は、上記第1〜第3の観点に係る半導体装置にそれぞれ対応する製造方法であることから、第1、第2、第3の観点に係る半導体装置で用いた文言をそのまま使っている。
この発明によれば、演算処理プロセッサーデバイスと複数のメモリデバイスと複数の受動部品とを組み合わせた3次元実装型半導体装置を容易に作製することができる。
(25)本発明の半導体装置の製造方法は、上記第1の観点に係る半導体装置の製造方法において、(a)と(b)の工程、(a)と(b)と(c)の工程、(e)と(f)の工程のうち少なくともいずれかの工程が同時に行われるように構成する。
この発明によれば、上記(24)の半導体装置の製造工程よりも製造工程を減らすことができ、製造コストを低減できる。また、リフロー工程を減らすことができるので、メモリデバイスや受動部品や演算処理プロセッサーデバイスの熱履歴を最小限に減らすことができ、高い組み立て歩留まりの半導体装置を得ることができる。
(26)上記の目的を達成するために、本発明の第2の観点に係る半導体装置の製造方法は、(a)可撓性回路基板の第1の面に、複数の受動部品を実装する工程と、(b)前記複数の受動部品を収納するための溝を有する支持体の、前記可撓性回路基板の第1の面への実装を、該可撓性回路基板の第1の面に実装された前記複数の受動部品を覆うように行う工程と、(c)前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、(d)前記複数の受動部品が実装された前記可撓性回路基板の第1の外部電極と表裏反対側の第2の面に形成されている前記可撓性回路基板の第2の外部電極に、演算処理プロセッサーデバイスを実装する工程と、(e)前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第3の外部電極上にはんだバンプを形成する工程と、を含んでいることを特徴とする。
この発明によれば、演算処理プロセッサーデバイスと複数の受動部品とを組み合わせた3次元実装型半導体装置を容易に作製することができる。
(27)本発明の半導体装置の製造方法は、上記第2の観点に係る半導体装置の製造方法において、(a)と(b)の工程、(d)と(e)の工程のうち少なくともいずれかの工程が同時に行われるように構成する。
この発明によれば、上記(26)の半導体装置の製造方法よりも製造工程を減らすことができ、製造コストを低減できる。また、リフロー回数を減らすことができるので、受動部品や演算処理プロセッサーデバイスの熱履歴を最小限に減らすことができ、高い組み立て歩留まりの3次元実装型半導体装置を得ることができる。
(28)上記の目的を達成するために、本発明の第3の観点に係る半導体装置の製造方法は、(a)可撓性回路基板の第1の面に、複数のメモリデバイスを実装する工程と、(b)前記複数のメモリデバイスを収納するための溝を有する支持体の、前記可撓性回路基板の第1の面への実装を、該可撓性回路基板の第1の面に実装された前記複数のメモリデバイスを覆うように行う工程と、(c)前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、(d)前記複数のメモリデバイスが実装された前記可撓性回路基板の第1の外部電極と表裏反対側の第2の面に形成されている前記可撓性回路基板の第2の外部電極に、演算処理プロセッサーデバイスを実装する工程と、(e)前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第3の外部電極上にはんだバンプを形成する工程と、を含んでいることを特徴とする。
この発明によれば、演算処理プロセッサーデバイスと複数のメモリデバイスとを組み合わせた3次元実装型半導体装置を容易に作製することができる。
(29)本発明の半導体装置の製造方法は、上記第3の観点に係る半導体装置の製造方法において、(a)と(b)の工程、(d)と(e)の工程のうち少なくともいずれかの工程が同時に行われるように構成する。
この発明によれば、上記(28)の半導体装置の製造方法よりも製造工程を減らすことができ、製造コストを低減できる。またリフロー回数を減らすことができるので、演算処理プロセッサーデバイスの熱履歴を最小限に減らすことができ、高い組み立て歩留まりの3次元実装型半導体装置を得ることができる。
以上説明したように本発明によれば、演算処理プロセッサーデバイス、複数のメモリデバイス、複数の受動部品など、多数のデバイスを組み合わせた半導体装置でありながら、小型薄型であり、高速で動作するプロセッサーやメモリを用いた場合でも動作が可能であり、複数のメモリを用いているのでより高性能であり、放熱特性にも優れプロセッサーの消費電力に左右されることなくプロセッサーを自由に選択でき、組み立て歩留まりが高く、且つ実装信頼性の高い低コストな3次元実装型半導体装置を提供できるという効果がある。
また、本発明のような小型な半導体装置をプリント回路基板に搭載することによって、より外形面積の小さいプリント回路基板を提供でき、外形面積が小さくなることによりプリント回路基板をより低コストにすることができる効果がある。
また、本発明のような小型な半導体装置やプリント回路基板をアミューズメント機器、家庭用ゲーム機、医療機器、パーソナルコンピューター、カーナビゲーション、車載モジュールなどを代表とする電子機器に搭載することによって、これらの電子機器の小型化、軽量化、高性能化を実現できるという効果がある。
また、本発明のような小型な半導体装置をプリント回路基板に搭載することによって、より外形面積の小さいプリント回路基板を提供でき、外形面積が小さくなることによりプリント回路基板をより低コストにすることができる効果がある。
また、本発明のような小型な半導体装置やプリント回路基板をアミューズメント機器、家庭用ゲーム機、医療機器、パーソナルコンピューター、カーナビゲーション、車載モジュールなどを代表とする電子機器に搭載することによって、これらの電子機器の小型化、軽量化、高性能化を実現できるという効果がある。
図1A〜図1Cは、本発明の実施の形態1に係わる半導体装置を示す断面図である。
図2は、本発明の本発明の半導体装置に用いる可撓性回路基板の第1の面に複数のメモリデバイスと複数の受動部品を平面的に実装したときの図(真上視)である。
図3は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第1の面に接着または第1の面に形成された第1の外部電極と接続した後の図(真上視)であり、可撓性回路基板を支持体の2辺で折り曲げることを想定した図である。
図4は、図3におけるA−A’の断面を示す図である。
図5は、本発明の半導体装置に用いる可撓性回路基板の一例の断面図である。
図6は、本発明の実施の形態1の変形例を示す断面図である。
図7は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第1の面に接着または第1の面に形成された第1の外部電極と接続した後の図(真上視)であり、可撓性回路基板を支持体の1辺で折り曲げることを想定した図である。
図8は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第1の面に接着または第1の面に形成された第1の外部電極と接続した後の図(真上視)であり、可撓性回路基板を支持体の3辺で折り曲げることを想定した図である。
図9は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第1の面に接着または第1の面に形成された第1の外部電極と接続した後の図(真上視)であり、可撓性回路基板を支持体の4辺で折り曲げることを想定した図である。
図10A〜図10Eは、本発明の実施の形態1の製造方法を説明する図である。
図11は、本発明の実施の形態2を示す半導体装置の断面図である。
図12は、本発明の実施の形態3を示す半導体装置の断面図である。
図13A〜図13Eは、本発明の実施の形態4に用いる支持体の特徴を示す図であり、図13A〜図13Dは断面図を示し、図13Eは溝側の真上から見た平面図である。
図14は、本発明の実施の形態5を示す半導体装置の断面図である。
図15A及び図15Bは、本発明の実施の形態6を示す半導体装置の断面図である。
図16は、本発明の実施の形態7を示す半導体装置の断面図である。
図17は、本発明の実施の形態8を示す半導体装置の断面図である。
図18は、本発明の実施の形態9として、本発明の半導体装置を搭載したプリント基板を示す図である。
図19Aは、本発明の実施例1の半導体装置に用いたBGAタイプのDDR−DRAMパッケージである。
図19Bは、本発明の実施例1の半導体装置に用いたBGAタイプの3次元画像処理プロセッサーパッケージである。
図19Cは、本発明の実施例1の半導体装置に用いた支持体である。
図19Dは、本発明の実施例1の半導体装置に用いた可撓性回路基板の断面図である。
図19Eは、本発明の実施例1の半導体装置の断面図である。
図19Fは、本発明の実施例2の半導体装置に用いる支持体を説明するための図である。
図20は、関連する実装技術(表面実装技術)を用いて作製された半導体部品を実装したプリント回路基板であり、従来の半導体装置(その1)を示すものである。
図21は、関連する半導体装置(その2)の断面図を示すものである。
図22は、特許文献1(特開2006−190834号公報)に記載されている半導体装置(その3)の断面図を示すものである。
図23は、特許文献2(特開2007−188921号公報)に記載されている半導体装置(その4)の断面図を示すものである。
図24は、立ち上がり時間t1で高速にスイッチングする演算処理プロセッサーデバイスをプリント回路基板に実装した場合、演算処理プロセッサーデバイスに供給される直流電圧(V)の変動(△V)を示した図である。
図25は、図24の等価回路を示す図である。
図26は、プリント回路基板に演算処理プロセッサーデバイスを実装し、且つ演算処理プロセッサーデバイスの電源ラインーグランド(接地)ライン間にデカップリングコンデンサを接続している図を示すものである。
図27は、図26の等価回路を示す図である。
図28は、本発明の実施の形態10の半導体装置の可撓性回路基板の折り曲げ部の拡大断面図である。
図2は、本発明の本発明の半導体装置に用いる可撓性回路基板の第1の面に複数のメモリデバイスと複数の受動部品を平面的に実装したときの図(真上視)である。
図3は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第1の面に接着または第1の面に形成された第1の外部電極と接続した後の図(真上視)であり、可撓性回路基板を支持体の2辺で折り曲げることを想定した図である。
図4は、図3におけるA−A’の断面を示す図である。
図5は、本発明の半導体装置に用いる可撓性回路基板の一例の断面図である。
図6は、本発明の実施の形態1の変形例を示す断面図である。
図7は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第1の面に接着または第1の面に形成された第1の外部電極と接続した後の図(真上視)であり、可撓性回路基板を支持体の1辺で折り曲げることを想定した図である。
図8は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第1の面に接着または第1の面に形成された第1の外部電極と接続した後の図(真上視)であり、可撓性回路基板を支持体の3辺で折り曲げることを想定した図である。
図9は、複数のメモリデバイスと複数の受動部品を可撓性回路基板に実装した後に、これらの部品を囲うように、支持体を可撓性回路基板の第1の面に接着または第1の面に形成された第1の外部電極と接続した後の図(真上視)であり、可撓性回路基板を支持体の4辺で折り曲げることを想定した図である。
図10A〜図10Eは、本発明の実施の形態1の製造方法を説明する図である。
図11は、本発明の実施の形態2を示す半導体装置の断面図である。
図12は、本発明の実施の形態3を示す半導体装置の断面図である。
図13A〜図13Eは、本発明の実施の形態4に用いる支持体の特徴を示す図であり、図13A〜図13Dは断面図を示し、図13Eは溝側の真上から見た平面図である。
図14は、本発明の実施の形態5を示す半導体装置の断面図である。
図15A及び図15Bは、本発明の実施の形態6を示す半導体装置の断面図である。
図16は、本発明の実施の形態7を示す半導体装置の断面図である。
図17は、本発明の実施の形態8を示す半導体装置の断面図である。
図18は、本発明の実施の形態9として、本発明の半導体装置を搭載したプリント基板を示す図である。
図19Aは、本発明の実施例1の半導体装置に用いたBGAタイプのDDR−DRAMパッケージである。
図19Bは、本発明の実施例1の半導体装置に用いたBGAタイプの3次元画像処理プロセッサーパッケージである。
図19Cは、本発明の実施例1の半導体装置に用いた支持体である。
図19Dは、本発明の実施例1の半導体装置に用いた可撓性回路基板の断面図である。
図19Eは、本発明の実施例1の半導体装置の断面図である。
図19Fは、本発明の実施例2の半導体装置に用いる支持体を説明するための図である。
図20は、関連する実装技術(表面実装技術)を用いて作製された半導体部品を実装したプリント回路基板であり、従来の半導体装置(その1)を示すものである。
図21は、関連する半導体装置(その2)の断面図を示すものである。
図22は、特許文献1(特開2006−190834号公報)に記載されている半導体装置(その3)の断面図を示すものである。
図23は、特許文献2(特開2007−188921号公報)に記載されている半導体装置(その4)の断面図を示すものである。
図24は、立ち上がり時間t1で高速にスイッチングする演算処理プロセッサーデバイスをプリント回路基板に実装した場合、演算処理プロセッサーデバイスに供給される直流電圧(V)の変動(△V)を示した図である。
図25は、図24の等価回路を示す図である。
図26は、プリント回路基板に演算処理プロセッサーデバイスを実装し、且つ演算処理プロセッサーデバイスの電源ラインーグランド(接地)ライン間にデカップリングコンデンサを接続している図を示すものである。
図27は、図26の等価回路を示す図である。
図28は、本発明の実施の形態10の半導体装置の可撓性回路基板の折り曲げ部の拡大断面図である。
1:演算処理プロセッサーデバイス
2:メモリデバイス
3:可撓性回路基板
4:支持体
5:受動部品
6:溝
7:ヒートシンク
8:はんだバンプ(または、はんだボール)
9:半導体装置の外部端子
10:可撓性回路基板の第1の面
11:可撓性回路基板の第2の面
12:可撓性回路基板の第1の面側にある第1の外部電極
13:可撓性回路基板の第2の面側にある第2の外部電極
14:可撓性回路基板の第2の面側にある第3の外部電極
15:ヒートスプレッダー
16:支持体の側面
17:支持体において溝が形成されている面とは表裏反対側の面
18:支持体の辺
19:演算処理プロセッサーデバイスの外部端子面
20:メモリデバイスの外部端子面
21:貫通穴が設けられた板(支持体の一部)
22:平板
23:貫通穴
24:熱伝導材料
25:プリント回路基板
26:本発明の半導体装置
27:本発明の実施例1を示す半導体装置
28:DDR−DRAMのベアチップ
29:接着層
30:配線パターン
31:第1絶縁層
32:第2絶縁層
33:第3絶縁層
34:第4絶縁層
35:第5絶縁層
36:第6絶縁層
37:第7絶縁層
38:ビアまたはスルーホール
39:突起
40:突起と接続される貫通穴、または溝
41:可撓性回路基板を支持体に沿って折り曲げる領域
42:配線層数が少ない領域
43:外側
101:演算処理プロセッサーパッケージ
102:メモリパッケージ
103:受動部品
104:プリント回路基板
201:封止樹脂
202:はんだバンプ
203:Auワイヤー線
204:半導体ベアチップ、または演算処理プロセッサー(ベアチップ)
205:半導体ベアチップ、またはメモリ(ベアチップ)
206:インターポーザー基板
207:接着層
301:第1の半導体チップ
302:第2の半導体チップ
303:バンプ
304:パッド
305:中央補強部材
306:可撓性回路基板(フレキシブル基板)
307:はんだボール
308:板状補強部材
309:穴
401:LSI
402:リジッド配線基板
403:フレキシブル配線基板
404:アンダーフィル
405:はんだボール
406:マザーボード
407:接着樹脂
501:プリント基板の1層目の配線
502:プリント基板の2層目および3層目の配線
503:プリント基板の4層目の配線
504:演算プロセッサーデバイス
505:直流電源
506:ビア、スルーホール
507:プリント回路基板
601:プリント基板の1層目の配線
602:プリント基板の2層目および3層目の配線
603:プリント基板の4層目の配線
604:演算処理プロセッサーデバイス
605:直流電源
606:ビア、スルーホール
607:デカップリングコンデンサ
608:プリント回路基板
2:メモリデバイス
3:可撓性回路基板
4:支持体
5:受動部品
6:溝
7:ヒートシンク
8:はんだバンプ(または、はんだボール)
9:半導体装置の外部端子
10:可撓性回路基板の第1の面
11:可撓性回路基板の第2の面
12:可撓性回路基板の第1の面側にある第1の外部電極
13:可撓性回路基板の第2の面側にある第2の外部電極
14:可撓性回路基板の第2の面側にある第3の外部電極
15:ヒートスプレッダー
16:支持体の側面
17:支持体において溝が形成されている面とは表裏反対側の面
18:支持体の辺
19:演算処理プロセッサーデバイスの外部端子面
20:メモリデバイスの外部端子面
21:貫通穴が設けられた板(支持体の一部)
22:平板
23:貫通穴
24:熱伝導材料
25:プリント回路基板
26:本発明の半導体装置
27:本発明の実施例1を示す半導体装置
28:DDR−DRAMのベアチップ
29:接着層
30:配線パターン
31:第1絶縁層
32:第2絶縁層
33:第3絶縁層
34:第4絶縁層
35:第5絶縁層
36:第6絶縁層
37:第7絶縁層
38:ビアまたはスルーホール
39:突起
40:突起と接続される貫通穴、または溝
41:可撓性回路基板を支持体に沿って折り曲げる領域
42:配線層数が少ない領域
43:外側
101:演算処理プロセッサーパッケージ
102:メモリパッケージ
103:受動部品
104:プリント回路基板
201:封止樹脂
202:はんだバンプ
203:Auワイヤー線
204:半導体ベアチップ、または演算処理プロセッサー(ベアチップ)
205:半導体ベアチップ、またはメモリ(ベアチップ)
206:インターポーザー基板
207:接着層
301:第1の半導体チップ
302:第2の半導体チップ
303:バンプ
304:パッド
305:中央補強部材
306:可撓性回路基板(フレキシブル基板)
307:はんだボール
308:板状補強部材
309:穴
401:LSI
402:リジッド配線基板
403:フレキシブル配線基板
404:アンダーフィル
405:はんだボール
406:マザーボード
407:接着樹脂
501:プリント基板の1層目の配線
502:プリント基板の2層目および3層目の配線
503:プリント基板の4層目の配線
504:演算プロセッサーデバイス
505:直流電源
506:ビア、スルーホール
507:プリント回路基板
601:プリント基板の1層目の配線
602:プリント基板の2層目および3層目の配線
603:プリント基板の4層目の配線
604:演算処理プロセッサーデバイス
605:直流電源
606:ビア、スルーホール
607:デカップリングコンデンサ
608:プリント回路基板
[実施の形態]
以下、図面を参照し、本発明の実施の形態について詳しく述べる。
(実施の形態1)
図1A〜図1Cは、本発明の実施の形態1を示す半導体装置の断面図である。図2は、本発明の半導体装置に用いる可撓性回路基板3の第1の面に複数のメモリデバイス2と複数の受動部品5とを平面的に実装したときの平面図(真上から見た図)である。図3は、複数のメモリデバイス2と複数の受動部品5とを可撓性回路基板3に実装した後に、これらの部品を囲うように、これらの部品を収容する溝6が設けられた支持体4を可撓性回路基板3の第1の面10に接着、または第1の面10に形成された第1の外部電極12と接続した後の平面図(真上から見た図)である。図4は、図3におけるA−A’の断面を示す図である。
図1Aに示す本発明の実施の形態1の半導体装置は、第1の面10に第1の外部電極12が設けられ、第2の面11に第2の外部電極13と第3の外部電極14が設けられた配線層を少なくとも2層以上有する1つの可撓性回路基板3と、複数のメモリデバイス2と、抵抗、コンデンサ、インダクタのうちの少なくとも1種類以上を含む複数の受動部品5と、複数のメモリデバイス2および複数の受動部品5とを収納する少なくとも1つ以上の溝6が設けられた支持体4と、ヒートスプレッダー15およびヒートシンク7を有する1つの演算処理プロセッサーデバイス1とを備えている。
図1Bに示す本発明の実施の形態1の半導体装置は、図1Aに示す構造の中でヒートスシンク7のみを取り去った構造になっている。演算処理プロセッサーデバイス1に備わっているヒートスプレッダー15だけで半導体装置を動作可能な温度まで冷却できるようであれば、図1Bに示すようにヒートシンク7が無い構造であっても構わない。
図1Cに示す本発明の実施の形態1の半導体装置は、図1Bに示す構造の中でヒートスプレッダー15のみを取り去った構造になっている。演算処理プロセッサーデバイスにヒートスプレッダー15やヒートシンク7が備わっていないものであっても、外付けの冷却ファンや水冷機構などを用いて半導体装置を動作可能な温度まで冷却できるようであれば、図1Cに示すようにヒートシンク7やヒートスプレッダー15が無い構造であっても構わない。これらのことは以下の実施の形態全てにおいて言えることである。
可撓性回路基板3は、信号配線/グランド(マイクロストリップライン)の構造を実現できるように少なくとも2層以上の配線層構造になっている。配線層数は、配線幅/スペースの製造マージンや配線ルールの制約などによって例えば3層、4層などのように決められる。一方、配線層数をできるだけ少なくできれば、可撓性回路基板3の製造工程を減らすことができ、低コストで製造することができるので好ましい。
複数のメモリデバイス2は、ベアチップまたはバーンインテストやファンクションテストが可能なパッケージ形態(TSOP、BGAタイプのパッケージ等)であるDRAM、SRAM(Static Random Access Memory)、フラッシュメモリ等の揮発性または不揮発性メモリからなり、例えば複数のDRAMだけで構成されても良いし、DRAMとフラッシュメモリ、DRAMとSRAMなど、複数の種類のメモリで構成されても良い。
さらに言えば、演算処理プロセッサーデバイス1と複数のメモリデバイス2としては、ベアチップよりもバーンインテストやファンクションテストが可能なパッケージ形態(TSOP、BGA等)を用いる方が、半導体装置全体の組み立て歩留まりが高い、検査に必要な設備投資を削減できる、品質保証が容易である、信頼性が高い、等の点で好ましい。演算処理プロセッサーデバイス1は一般に消費電力が大きい(例えば約5W以上)ものが多く、ヒートスプレッダー15やヒートシンク7を取り付ける必要がある。そのため、これらを後から実装するよりも、あらかじめヒートスプレッダー15またはヒートシンク7を具備したBGAタイプのパッケージを用いることが好ましい。また、メモリデバイス2にもTSOPより外形サイズを小さくできるBGAタイプのパッケージを用いる方が好ましい。
また、半導体装置の高性能化を実現させるには、メモリデバイス2として、演算処理プロセッサーデバイス1と高速でランダムアクセスが可能なDDR(Double Data Rate)−DRAM、DDR2−DRAM、DDR3−DRAMといった高速(クロック周波数:100MHz以上)で動作するDRAMで、且つ記憶容量ができるだけ大容量なDRAMを用いることが好ましい。
受動部品5は、抵抗、コンデンサ、インダクタの機能を持つものであり、チップ形状のものや薄膜形状のものや、コンデンサに関しては電界コンデンサなどのような円柱状の形態であっても良い。また、演算処理プロセッサーデバイス1は、画像処理プロセッサー、音声処理プロセッサー等、各種中央演算処理装置(CPU:Central Processor Unit)等で構成される。
特に本発明は、演算処理プロセッサーデバイス1と複数のメモリデバイス2との配線距離を短くできるという本発明の奏する利点を生かして、大容量で且つ高速のメモリを必要とする3次元画像処理モジュールや高精細な画像処理が可能な電子機器などに適用されるのが好ましい。その場合、複数のメモリデバイス2がDRAMであり、さらに言えばDDR、DDR2、DDR3といった高速のDRAMであり、且つ演算処理プロセッサーデバイス1が画像処理プロセッサーであることが好適である。
支持体4は、金属材料、セラミックス材料、ガラス、Si、樹脂基板、樹脂と金属箔との積層材料などで構成され、安価で平坦性が良い材料が好ましい。これらの材料を化学薬品でエッチングして溝6を形成する、また、金属材料、樹脂基板、樹脂と金属箔との積層材料であれば、金型で溝6を形成しても良い。支持体4に平坦性が良く、安価な材料を用いることにより、はんだボールを用いて形成されたバンプ8を実装しても平坦性(コプラナリティ)の優れた半導体装置を実現でき、2次実装歩留まりの高い半導体装置を提供することができる。
さらには、支持体4は、少なくともその一部が42アロイ、コバール等のNiを含んだ合金、セラミック、Siのいずれかの材料で構成されていることが好ましい。特に可撓性回路基板3と接着または接続されている支持体の一部が、42アロイ、コバール等のNiを含んだ合金、セラミックス、Siのいずれかの材料で構成されていることが好ましい。これらの材料の線膨張率は約3ppm〜5ppmと小さいので、支持体4の溝6の上に配置される可撓性回路基板3の撓み、凹凸を防止でき、溝6の上の可撓性回路基板3上に実装する演算処理プロセッサーデバイス1の実装不良(オープン不良)を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。
また支持体4に金属材料を用いる場合、または支持体4の一部に金属材料を用いる場合は、その金属材料が導体であるので、可撓性回路基板3のグランドと電気的に接続されていることが好ましい。金属材料からなる支持体4が可撓性回路基板3のグランドと電気的に接続されていれば、支持体4の電位が不安定になることがなく、また、半導体装置のグランド全体を強化できるので電位の変動の無いまたは電位変動の少ないグランドを実現でき、半導体装置の安定した動作を実現できる。
図2および図3に示すように、可撓性回路基板3は支持体4よりも大きい面積を有し(図3)、複数のメモリデバイス2と複数の受動部品5とが可撓性回路基板3の第1の面10に平面的に実装され(図2)、第1の面10の第1の外部電極12と電気的に接続され(図2中では第1の面10に第1の外部電極12が形成されているが、真上から見た平面図なのでメモリデバイス2や受動部品の下に隠れている。)、且つ受動部品5はメモリデバイス2の近傍に実装され、支持体4が複数のメモリデバイス2と複数の受動部品5とを囲うように可撓性回路基板3の第1の面10に接着され、または第1の面10に設けられた第1の外部電極12に電気的に接続され、複数のメモリデバイス2と受動部品5は支持体4の溝6の内側に収容されている。
可撓性回路基板3は、支持体4の辺18(図3中では支持体4の向かい合う2辺)に沿って折り曲げられている。そして、その可撓性回路基板3は、支持体4の側面16(図3中では2つの側面)と、支持体4の表面のうち溝が形成されている面の表裏反対側の面17とを包み、支持体4の表面に接着されている。
ここで、可撓性回路基板3と支持体4との接着方法であるが、あらかじめ支持体4の表面に熱硬化性接着剤を塗布しておき、可撓性回路基板3を折り曲げて仮接着させ、最後に熱硬化(キュア)させるという方法がある。ただし、このような方法では、接着剤の厚さを均一にすることが難しく、支持体4の表面に接着させた可撓性回路基板3の表面の凹凸が大きくなるという課題がある。また、液状またはゲル状の熱硬化性接着剤が支持体4と可撓性回路基板3との隙間から外部にはみ出し、それを後で除去するという工程に手間がかかり、製造コストが高くなるという課題がある。
そこで、このような課題を改善するため、可撓性回路基板3の第1の面において、支持体4の表面に接着させる箇所の対応部分に、あらかじめ熱可塑性接着樹脂フィルム、または硬化処理前の熱硬化性接着樹脂フィルムを貼り付けておいた可撓性回路基板3を用いることが好ましい。このような構造を用いることにより、可撓性回路基板3を加熱しながら折り曲げて支持体4の表面に容易に接着させることが可能になり、且つ接着材が可撓性回路基板3や支持体4の外部にはみ出すという不具合も改善でき、接着材層の厚さのばらつきも小さくできるので可撓性回路基板3の表面の凹凸も改善でき、組み立て歩留まりやプリント基板への2次実装信頼性の高い半導体装置を実現することができる。
また、図1に示すように、複数のメモリデバイス2と受動部品5とが実装された第1の外部電極12を備えた第1の面10の表裏反対側の面は、可撓性回路基板3の第2の外部電極13を有し、演算処理プロセッサーデバイス1が第2の外部電極13に電気的に接続され、演算処理プロセッサーデバイス1の外部端子面19が可撓性回路基板3を挟んで複数のメモリデバイス2の外部端子面20および複数の受動部品と互いに対面するように実装されている。ここで、本発明の半導体装置では、半導体装置の設計の一番はじめに演算処理プロセッサーデバイス1の仕様を決定することが多く、演算処理プロセッサーデバイス1が例えばFCBGA(Flip chip BGA)のような大型のデバイスであることが多い。このような場合は、演算処理プロセッサーデバイス1の面積を基本として、複数のメモリデバイス2と複数の受動部品5との合計の面積が演算処理プロセッサーデバイス1の面積よりも小さくなるように半導体装置を設計することが好ましく、その結果、半導体装置全体の外形サイズを最小限に抑えることができるので好ましい。
また、支持体4の表面のうち溝6が形成されている面の表裏反対側の面17は、可撓性回路基板3の第3の外部電極14を有し、第3の外部電極14上にはんだバンプ8が形成され、このはんだバンプ8が半導体装置の外部端子9となっている。
ここで、はんだバンプ8(半導体装置の外部端子9)を下面と定義したとき、演算処理プロセッサーデバイス1が最上面に実装されており、さらに言えば演算処理プロセッサーデバイス1に取り付けられたヒートシンクが最上面になっている。本発明の半導体装置を構成しているデバイスの中で最も消費電力の大きいデバイスは、一般に演算処理プロセッサーデバイス1であるが、演算処理プロセッサーデバイス1が半導体装置の最上面にある構造とすることにより、演算処理プロセッサーデバイス1からの発熱を効率良く外部へ逃がし、且つ近傍に実装されているメモリにできるだけ熱が伝わらないようにすることができる。
図5は、本発明の半導体装置に用いる可撓性回路基板の一例を示す断面図である。図5では、可撓性回路基板3の配線層数が4層の場合を例に挙げている。図5中において、第1絶縁層31と第7絶縁層37は、例えばソルダーレジストやプリプレグ材料が用いられ、ソルダーレジストはリフロー時の温度(SnAg、SnAgCu、SnCu等のPbフリーはんだの場合、ピーク温度が約250℃〜260℃)に耐えられる材料を用いる。また、可撓性回路基板3を折り曲げるときにクラックや断裂が生じないような材料を用いる。また、第2絶縁層32、第4絶縁層34および第6絶縁層36は、一般にポリイミド基材を用いるのが好ましい。また、第3絶縁層33と第5絶縁層35は、両側の絶縁層を接着させるための接着剤であり、こちらも耐熱温度がリフロー時の温度(SnAg、SnAgCu、SnCu等のPbフリーはんだの場合、ピーク温度が約250℃〜260℃)に耐えられる材料を用いる。
また、可撓性回路基板3のうち支持体4に沿って折り曲げる領域の部分は、可撓性回路基板3の折り曲げを容易にするため(より小さな外力で折り曲げられるようにするため)、および可撓性回路基板3を折り曲げた時に生じる元の形状に戻ろうとする反発力を小さくするため(反発力を小さくして支持体との接着をより容易にするため)、折り曲げる部分の領域だけ配線材料の占有率を少なくする(例えば約50%以下とする)ことが好ましい。あるいは同様な目的で、折り曲げる領域だけ配線層数が他の折り曲げない領域の配線層数よりも少なくした構造(その結果、配線材料の占有率が小さくなる)であることが好ましく、例えば折り曲げない領域は配線層数が4層で、折り曲げる領域だけ配線層数を3層にするなどが好ましい。
また、各層の配線パターン30間の接続は、ビアまたはスルーホール38によって行われている。可撓性回路基板3は、第1の面10と第2の面11とを有し、第1の面10側には第1の外部電極12があり、第2の面11側には第2の外部電極13と第3の外部電極14がある。第1の外部電極12には、本実施の形態1の場合、複数のメモリデバイス2と複数の受動部品5とが接続される。一方、第2の外部電極13には、演算処理プロセッサーデバイス1が接続され、第4の外部電極14には、半導体装置の外部端子9となるはんだボール(または、はんだバンプ)8が形成される。
さらに、可撓性回路基板3の第1の面10には、半導体装置の構成資材の一つである接着層29が、支持体4の表面と可撓性回路基板3とを接着させる部分に形成されている。接着層29としては、熱可塑性接着樹脂フィルム、または硬化処理前の熱硬化性接着樹脂フィルムが好ましい。図5では、配線層数が4層の例を示しているが、伝送線路としてマイクロストリップラインを形成でき、且つ配線の引き回しが可能であれば、配線層数が2層、3層であっても構わない。また5層以上であっても構わない。また、図5では、第1の面10上に接着層29が形成されている例が示されているが、接着層29がない可撓性回路基板3を用い、支持体4の表面にあらかじめ接着層を形成しておいても構わない。また、図5中では、第1の外部電極12が2箇所、第2の外部電極13が2箇所、第3の外部電極14が2箇所であるように例示しているが、実際は使用するデバイスの外部端子数に合わせて多数あることは言うまでもない。
図6は、本発明の実施の形態1の簡単な変形例を示す図である。図1に示す本発明の実施の形態1では演算処理プロセッサーデバイス1にヒートシンク7が取り付けられているが、ヒートシンク7を取り付けずに、ヒートスプレッダー15だけで冷却機能が十分であれば、図6に示す例のようにヒートシンク7が無い構造であっても良い。
図7〜図9は、可撓性回路基板3の折り曲げ構造の例を示す説明図である。本実施の形態1においては、可撓性回路基板3を支持体4の2辺で折り曲げる方法をとっているが、図7に示すように可撓性回路基板3を支持体の1辺で折り曲げる構造、または図8に示すように可撓性回路基板3を支持体4の3辺で折り曲げる構造、あるいは図9に示すように可撓性回路基板3を支持体4の4辺で折り曲げる構造であっても良い。これらについては、配線の層数をより少なくできる、または、可撓性回路基板3の折り曲げ工程がより容易にできる、などを考慮した上で最適な可撓性回路基板3の折り曲げ方法を選択するのが好ましい。
次に、本発明の実施の形態1の製造方法について説明する。図10A〜図10Eは、本発明の実施の形態1の製造方法の一例を示す工程図である。
先ず初めに、可撓性回路基板3の第1の面10の第1の外部電極12上にフラックスまたははんだペーストを塗布し、第1の外部電極に複数のメモリデバイス2と複数の受動部品5とを仮実装し、リフロー工程によってはんだを溶融させ、これらのデバイスを可撓性回路基板3の第1の面に実装する(図10A)。この可撓性回路基板3の製造工程において、可撓性回路基板3の第1の面10にあらかじめ複数の受動部品5を実装する方が半導体装置を安く製造できるということであればそれでも良い。
次に、複数のメモリデバイス2と複数の受動部品5とを収納するための溝6を有する支持体4を、可撓性回路基板3の第1の面10上の第1の外部電極12(可撓性回路基板3内のグランドと連結されている)に、はんだまたは導電性接着剤を用いて接続させる(図10B)。支持体4は複数の受動部品5を囲うように実装される。支持体4と可撓性回路基板3とをはんだで接続させる場合はリフロー装置を用いるので、熱履歴を減らすためにも、複数のメモリデバイス2と複数の受動部品5の実装と支持体4の実装とを同時に行うことが好ましい。導電性接着剤で接着させる場合は、支持体4を可撓性回路基板3に接着させた直後にオーブンまたはホットプレートなどを用いて熱硬化させても良いし、これ以降の半導体装置の製造工程の途中や最後の工程で熱硬化させても構わない。また、熱硬化の時間が短い材料を用いれば、途中のリフロー工程で熱硬化が行われ、特に改めて熱硬化プロセスを加える必要は無い。
また、支持体4は、可撓性回路基板3の表面(絶縁層)と絶縁性接着剤を用いて接着させても構わない。熱硬化させる工程については、上記に述べたように導電性接着剤を用いた場合と同様である。
次に、可撓性回路基板3を支持体4の外周に沿って折り曲げて、支持体4の側面16、および支持体4の表面のうち溝が形成されている面の表裏反対側の面17に接着させる(図10C)。
次に、複数の受動部品5が実装された可撓性回路基板3の第1の外部電極12の表裏反対側の面に形成されている可撓性回路基板3の第2の面11の第2の外部電極13に、フラックスまたははんだペーストを塗布し、演算処理プロセッサーデバイス1を重ねて(積層して)、リフロー装置を用いてはんだ接続させる(図10D)。
最後に、支持体4の表面のうち溝6が形成されている面の表裏反対側の面17側に接着された可撓性回路基板3上の第3の外部電極14に、フラックスを塗布し、はんだボール転写法、またはフラックスは塗布せずに第3の外部電極上に直接はんだペーストを印刷する印刷法により塗布し、リフロー装置を用いてはんだバンプ8を形成する(図10E)。こうして、本発明の実施の形態1(図1A)が完成する。
ここで、複数のメモリデバイス2および複数の受動部品5を支持体4で囲い、支持体4の周りを可撓性回路基板3で包んだ形態のパッケージと演算処理プロセッサーデバイス1とを積層する工程(図10D)と、第3の外部電極14上にはんだバンプ8を形成する工程(図10E)は、リフロー装置を用いて同時に行われることが好ましい。半導体装置の製造工程ではできるだけ熱履歴を少なくした方が半導体装置の信頼性をより高めることができる。
このような構成の製造方法を用いることにより、本発明のような演算処理プロセッサーデバイスと複数の受動部品とを組み合わせた3次元実装型半導体装置を容易に作製することができ、且つ信頼性の高い3次元実装型半導体装置を得ることができる。
以上、本発明に実施の形態1を用いれば、演算処理プロセッサーデバイス1、複数のメモリデバイス2、複数の受動部品5など、多数のデバイスを組み合わせた半導体装置でありながら、小型薄型であり、高速で動作するプロセッサーやメモリを用いた場合でも動作が可能であり、複数のメモリを用いているのでより高性能であり、放熱特性にも優れプロセッサーの消費電力に左右されることなくプロセッサーを自由に選択でき、組み立て歩留まりが高く、且つ実装信頼性の高い低コストな3次元実装型半導体装置を提供できる。
(実施の形態2)
図11は、本発明の実施の形態2を示す半導体装置の断面図である。図11に示す本発明の実施の形態2は、図1に示す本発明の実施の形態1に類似した構造になっているが、その実施の形態1とは、BGAタイプのパッケージを積層したもの(いわゆるPackage on Package構造)を複数用いているところが異なっている。
図11ではBGAタイプのパッケージを2段に積層した構造を示しているが、BGAタイプのパッケージに限定しているわけではなく、外部端子にリードを有したTSOPタイプのパッケージを積層したものであっても良い。また、図11ではパッケージを2段に積層したものを2組用いている態様を示しているが、面積制限の許す限り3組以上用いても構わない。また、高さ制限の許す限り、パッケージが3段以上に積層されていても良いし、積層されていないパッケージ単体が含まれていても構わない。さらには、パッケージ単体であっても、内部に複数のメモリベアチップが含まれているようなマルチチップパッケージが含まれているものでも構わない。マルチチップパッケージは、パッケージ単体の内部に複数のベアチップが3次元的に積層された形態で実装されているものや、複数のベアチップが平面的に並んで実装されているような形態などを指している。要は、半導体装置に必要なメモリ容量を実現できればどのような形態のデバイスを組み合わせても良い。本実施形態を用いることにより、半導体装置のメモリ容量を大容量化できるという特長がある。
(実施の形態3)
図12は、本発明の実施の形態3を示す半導体装置の断面図である。図12に示す本発明の実施の形態3は、図1に示す本発明の実施の形態1に類似した構造になっているが、その実施の形態1とは、支持体4として、貫通穴が設けられた板21と、平板22とを積層して作製したものであるところが異なっている。本実施形態を用いれば、図1の本発明の実施の形態1に示したような1つの平板材料にエッチングまたは金型を用いて溝6を形成する方法に比べて安価で製造することができる。また、複数の材料を組み合わせて支持体を作製することができるので、1つの材料で支持体を作製する場合と比べて、支持体に要望される低線膨張率であること、軽量であること、安価であること、などを容易に実現することができる。
また、本発明の実施の形態3においては、支持体4のうち少なくとも貫通穴が設けられた板21の部分は、42アロイ、コバール等のNiを含んだ合金を用いて作製されたものであることが好ましい。これらの合金材料の線膨張率は約3ppm〜5ppmと小さいので、支持体4の溝6の上に配置される可撓性回路基板3の弛み、凹凸を防止でき、溝6の上の可撓性回路基板3上に実装する演算処理プロセッサーデバイス1の実装不良(オープン不良)を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。
また、本発明の実施の形態3においては、支持体4を構成する材料のうち少なくとも平板22は、アルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、Siのうちいずれかの材料で作製されたものであることが好ましい。これらの材料は比重が小さいので支持体4を軽量化することができる。支持体4の重量が増えると、半導体装置をプリント基板に2次実装するときに、半導体装置の自重によって外部端子9のはんだボールの潰れ量が大きくなってしまい、隣のはんだボールとショートしやすくなり、実装歩留まりが低下するという課題があるが、このような構成にすることにより、ショート不良を改善でき、組み立て歩留まりの高い半導体装置を実現することができる。
図12では貫通穴が設けられた板21、および平板22どちらも1枚ずつであり、それらを積層した構造を示しているが、貫通穴が設けられた板21、および平板22がそれぞれ1枚ずつと限定しているわけではなく、それぞれが2枚以上ある場合や、例えば貫通穴が設けられた2枚の板と1枚の平板を積層した構造であっても良い。要は、支持体4の溝の上に配置される可撓性回路基板3の弛みや凹凸を防止でき、且つ支持体4の軽量化が実現できればどのような組み合わせで支持体4が作製されても良い。
また、支持体4を構成している積層された材料は、それぞれの少なくとも一部が互いに導電性または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されていること(例えばスポット溶接など)が好ましい。積層された材料が互いに固定されていないと、可撓性回路基板3を折り曲げて支持体4の周囲に接着させる工程において、積層された複数の材料が動いてしまい組み立て不良が発生しやすいが、本実施の形態を用いることで安定した形状の支持体4を実現することができ、その結果、組み立て歩留まりの高い半導体装置を実現することができる。
(実施の形態4)
図13A〜図13Eは、本発明の実施の形態4に用いる支持体4の特徴を示す図であり、図13A〜図13Dは断面図を示し、図13Eは溝6側の真上から見た平面図である。
本発明の実施の形態4では、他の実施の形態と比べて支持体の構造だけが異なっている。この実施の形態4では、支持体4の軽量化を目的として、支持体4の溝6の周囲、または支持体4を構成している貫通穴が設けられた板21における貫通穴の周囲、または支持体を構成している平板22、のうち少なくともいずれかの箇所に複数の貫通穴23が設けられている。支持体4を構成している材料に複数の貫通穴23を設けることによって、材料の実効的な体積を低減できるので、支持体4の軽量化を実現できる。
また、支持体4の体積が大きいと熱容量も大きくなるため、リフロー工程において外部加熱温度を高くしないと半田を溶融させて半田バンプ8を形成することが困難になる。しかしながら、外部加熱温度を高くすると、可撓性回路基板3を構成しているソルダーレジストが剥離するという課題や、可撓性回路基板3の内部で層間接着剤が剥離するという課題があり好ましくない。特に、SnAg系のPbフリー半田を使用する場合は、支持体4の熱容量が大きいと支持体4に熱が奪われてしまい、外部温度を約260℃以上まで上げないと十分に半田を溶融させることができないため、前記のような課題が顕著となる。一方、支持体4を本実施の形態4のような構造を用いれば支持体4の熱容量を低減できるので、リフロー工程における外部加熱温度をできるだけ低くすることができ、可撓性回路基板3におけるソルダーレジストの剥離や層間接着剤の剥離を防止することができる。
(実施の形態5)
図14は、本発明の実施の形態5を示す半導体装置の断面図である。本発明の実施の形態5と他の実施の形態との構造上の相違点は、複数のメモリデバイス2と支持体4とが熱伝導材料24を介して接触しているというところである。熱伝導材料24は、導電性または絶縁性の材料で熱硬化性の材料や、ゲル状の材料、ゴム材料などで構成される。図14中では、メモリデバイス2の表面のうち表面積が大きいメモリデバイスの外部端子面20の表裏反対側の面と、支持体4とを熱伝導材料24を介して接触させている。
このような構造を用いることにより、メモリデバイス2の消費電力が大きくなった場合でも、熱伝導材料24を介してメモリデバイス2から発生する熱を支持体に逃がすことができるので(支持体4がメモリデバイス2のヒートシンクの役割を果たす)、半導体装置の安定した動作を実現することができる。
支持体4の材料、特にメモリデバイス2と熱伝導材料24を介して接触する部分の材料としては、熱伝導率の高く、安価で製造可能なCuやAl、あるいはこれらの元素を主原料とした合金であることが好ましい。さらに、軽量化を実現させるには、AlまたはAlを主原料とする合金であることが好ましい。
また、このような構造を用いることにより、メモリデバイス2自身の冷却効果だけでなく、複数のメモリデバイス2に演算処理プロセッサー1から伝わる熱を支持体4に逃がすことも可能となり、メモリデバイス2を動作保証温度以下の環境に保つことができるので、半導体装置の安定した動作を実現することができる。
また、熱伝導材料24としては、ゲル状の材料やゴム材料(放熱用ゲル、放熱用ゴムとして市販されているもの等)が好ましい。熱伝導材料24に導電性または絶縁性の接着材で且つ熱硬化性の材料を用い、支持体4とメモリデバイス2とを固定してしまうと、支持体4とメモリデバイス2との熱膨張率の差に起因する応力によって熱伝導材料24にクラックが生じ、冷却効果が低減するという課題や、前記応力によってメモリデバイス2と可撓性回路基板3との接続不良が生じるという課題がある。そこで、熱伝導材料24にゲル状の材料を用いて支持体4とメモリデバイス2とを固定せず、ただ接触させているだけという状態にすれば、前記応力を緩和できるので、信頼性の高い半導体装置を実現することができる。
(実施の形態6)
図15A及び図15Bは、本発明の実施の形態6を示す半導体装置の断面図である。本発明の実施の形態6と他の実施の形態との構造上の相違点は、演算処理プロセッサーデバイス1に取り付けられているヒートシンク7が半導体モジュール全体を覆っているような形状であることである。このようなヒートシンク7の形状にすることにより、先ずはヒートシンク全体の表面積をより広く取ることができ、放熱性の優れた半導体装置を得ることができる。図15A及び図15Bは断面図であるため、メモリデバイス2や受動部品5が見えているが、実際は支持体4の4辺方向をヒートシンクが覆った構造となっている。
また、図15Aのような構造にすれば、ヒートシンク7を含めた半導体装置の実装高さを低くできるという長所もある。ここで、図15のような構造によりヒートシンク7の体積が大きくなるため、ヒートシンク7の材料としては、熱伝導率が高く、且つ軽量なAlまたはAlを主成分とした合金であることが好ましい。
(実施の形態7)
図16は、本発明の実施の形態7を示す半導体装置の断面図である。本発明の実施の形態7の半導体装置は、第1の面10に第1の外部電極12が設けられ、第2の面11に第2、第3の外部電極(それぞれ13、14)が設けられ、配線層を少なくとも2層以上有する1つの可撓性回路基板3と、抵抗、コンデンサ、インダクタのうちの少なくとも1種類以上を含む複数の受動部品5と、複数の受動部品5を収納する少なくとも1つ以上の溝6が設けられた支持体4と、ヒートスプレッダー15またはヒートシンク7を有する1つの演算処理プロセッサーデバイス1とを含む半導体装置である。
そして、可撓性回路基板3は、支持体4よりも大きい面積を有している。複数の受動部品5は、可撓性回路基板3の第1の面10に平面的に実装され、その第1の面10の第1の外部電極12に電気的に接続されている。支持体4は、複数の受動部品5を囲うように可撓性回路基板3の第1の面10に接着され、または第1の面10に設けられた第1の外部端子12と電気的に接続されている。複数の受動部品5は、支持体4の溝6の内側に収容されている。可撓性回路基板3は、支持体4の外周に沿って折り曲げられて、少なくとも支持体4の1つ以上の側面16と、支持体4の表面のうち溝6が形成されている面の表裏反対側の面17の少なくとも一部とを包み、支持体4の表面の少なくとも一部と接着されている。
複数の受動部品5が実装された第1の外部電極12の表裏反対側の面は、可撓性回路基板3の第2の外部電極13を有している。演算処理プロセッサーデバイス1は、その第2の外部電極13に電気的に接続され、演算処理プロセッサーデバイス1の外部端子面19が可撓性回路基板3を挟んで複数の受動部品5と互いに対面するように実装されている。支持体4の表面のうち溝6が形成されている面の表裏反対側の面17は、可撓性回路基板3の第3の外部電極14を有している。その第3の外部電極14上には、はんだバンプ8が形成され、そのはんだバンプ8を下面と定義したとき、演算処理プロセッサーデバイス1が最上面に実装されている構造になっている。
本実施の形態7は他の実施の形態と類似しているが、電子デバイスとしてメモリデバイス2が含まれていないところが構造上異なっている。
この構成によれば、本来、演算処理プロセッサーデバイス1の真横に実装していた、もしくはプリント回路基板(マザーボード)を挟んで演算処理プロセッサーデバイス1の反対面に実装していた、主に複数のデカップリングコンデンサを半導体装置の中に取り込むことができる。そのため、プリント回路基板の小型化が実現できる。また、プリント回路基板と演算処理プロセッサーデバイス1との間であって、且つ演算処理プロセッサーデバイス1の電源端子およびグランド端子の近傍にデカップリングコンデンサを配置させることができるので、従来の実装形態よりも演算処理プロセッサーデバイス1とデカップリングコンデンサとの間の配線に存在している寄生インダクタンスを小さくすることができ、演算処理プロセッサーデバイス1のスイッチング時に発生する電圧変動を小さくでき、動作の安定した半導体装置を得ることができる。
また、本実施の形態7においては、ヒートシンク7を取り付けた構造となっているが、動作時の環境温度を演算処理プロセッサーデバイス1の動作保証温度以下に冷却できるのであれば、ヒートスプレッダー15のみを有する構造、つまりヒートシンク7が無い構造でも構わない。
次に、本発明の実施の形態7の製造方法について説明する。この製造方法の説明の図は、図10A〜図10Eに示す本発明の実施の形態1の製造方法に類似しているので割愛する。図10A〜図10Eのうち、複数のメモリデバイス2を取り去ったものが本発明の実施の形態7の製造方法を説明する図となる。
先ず初めに、可撓性回路基板3の第1の面10の第1の外部電極12上にはんだペーストを塗布し、第1の外部電極12に複数の受動部品5を仮実装し、リフロー装置を用いて受動部品5と可撓性回路基板3とのはんだ接続を行う。
次に、複数の受動部品5を収納するための溝6を有する支持体4を、可撓性回路基板3の第1の面10上の第1の外部電極12(可撓性回路基板3内のグランドと連結されている)に、はんだまたは導電性接着剤を用いて接続させる。支持体4は複数の受動部品5を囲うように実装される。支持体4と可撓性回路基板3とをはんだで接続させる場合はリフロー装置を用いるので、熱履歴を減らすためにも、受動部品5の実装と支持体4の実装とを同時に行うことが好ましい。導電性接着剤で接着させる場合は、支持体4を可撓性回路基板3と接着させた直後にオーブンまたはホットプレートなどを用いて熱硬化させても良いし、これ以降の半導体装置の製造工程の途中や最後の工程で熱硬化させても構わない。
また、熱硬化の時間が短い材料を用いれば、途中のリフロー工程で熱硬化が行われ、特に改めて熱硬化プロセスを加える必要は無い。
また、支持体4は、可撓性回路基板3の表面(絶縁層)と絶縁性接着剤を用いて接着させても構わない。熱硬化させる工程については、上記に述べたように導電性接着剤を用いた場合と同様である。
次に、可撓性回路基板3を支持体4の外周に沿って折り曲げて、支持体4の側面16、および支持体4の表面のうち溝が形成されている面の表裏反対側の面17に接着させる。
次に、複数の受動部品5が実装された可撓性回路基板3の第1の外部電極12の表裏反対側の面に形成されている可撓性回路基板3の第2の面11の第2の外部電極13に、フラックスまたははんだペーストを塗布し、演算処理プロセッサーデバイス1を重ねて(積層して)、リフロー装置を用いてはんだ接続させる。
最後に、支持体4の表面のうち溝6が形成されている面の表裏反対側の面17側に接着された可撓性回路基板3上の第3の外部電極14に、フラックスを塗布し、はんだボール転写法、またはフラックスは塗布せずに第3の外部電極上に直接はんだペーストを印刷する印刷法により塗布し、リフロー装置を用いてはんだバンプ8を形成することにより、本発明の実施の形態7が完成する。
ここで、複数の受動部品5を支持体4で囲い、支持体4の周りを可撓性回路基板3で包んだ形態のパッケージと演算処理プロセッサーデバイス1とを積層する工程と、第3の外部電極14上にはんだバンプ8を形成する工程は、リフロー装置を用いて同時に行われることが好ましい。半導体装置の製造工程ではできるだけ熱履歴を少なくした方が半導体装置の信頼性をより高めることができる。
このような構成の製造方法を用いることにより、本発明のような演算処理プロセッサーデバイスと複数の受動部品とを組み合わせた3次元実装型半導体装置を容易に作製することができ、且つ信頼性の高い3次元実装型半導体装置を得ることができる。
(実施の形態8)
図17は、本発明の実施の形態8を示す半導体装置の断面図である。本実施の形態8は、図1Bに示す本発明の実施の形態1と類似しているが、その実施の形態1とは、半導体装置の内部に複数の受動部品が実装されていないところだけが構造上異なっている。
本実施の形態8を用いるケースとしては、例えば半導体装置がモバイル機器向けに用いられ、演算処理プロセッサーデバイス1および複数のメモリデバイス2の動作周波数が約100MHz以下であるような場合など、受動部品を半導体装置内部に有していなくても半導体装置が単独で動作可能である場合などがあり、より小型の半導体装置を必要とする用途に向いている。
また、ユーザー側の都合で受動部品を後からマザーボード上の半導体装置の周囲に実装したいというケースもありうるので、そのような場合は、本実施の形態の構成が好ましい。製造方法についてはこれまでに述べた他の実施の形態とほぼ同様であるので割愛する。
また、図17においては、演算処理プロセッサーデバイス1にヒートスプレッダー15を有するデバイスを用いた例を示しているが、半導体装置を動作保証温度以下に冷却できるのであれば、ヒートシンク7が搭載された例や、あるいはヒートスプレッダー15もヒートシンク7も無い構造であっても良いことは言うまでもない。
(実施の形態9)
図18は、本発明の実施の形態9として、本発明の半導体装置を搭載したプリント基板を示す断面図である。図18は、表面実装技術により、演算処理プロセッサーデバイス1、複数のメモリデバイス2、複数の受動部品を搭載したプリント回路基板を示している。
本発明の半導体装置は3次元実装を用いている。これまでデバイスの実装面積はそれぞれのデバイスの実装面積の和であったが、本発明によれば、図18に示すようにほぼ演算処理プロセッサーデバイス1の外形サイズにすることができる。その結果、複数のメモリデバイス2の実装総面積、および複数の受動部品5の実装総面積の合計分、プリント回路基板25を小型化でき、製造コストも安くできる。また、従来の表面実装では、実装面積が足りないこと、あるいは配線距離を短くしたいために、プリント回路基板25に両面実装していたデバイスが、本発明を用いることにより片面実装で済まされるので、プリント回路基板25の配線層数を減らすこともでき、その結果、プリント回路基板25の製造コストを安くできる。
(実施の形態10)
図を用いた説明は割愛するが、これまでに述べた本発明の半導体装置、または図18に示す本発明の実施の形態9のような本発明の半導体装置を実装したプリント回路基板を用いて電子機器を組み立てれば、従来よりも小型の電子機器や、プリント回路基板の小型化や配線層数を減らすことができる。その結果、低コストな電子機器を実現することができる。適用する電子機器としては、例えば高精細な画像や3次元的に動く画像を画面に映し出す必要があるアミューズメント機器、家庭用ゲーム機、医療機器、パーソナルコンピューター、カーナビゲーション、車載モジュールなどが好適である。
(実施の形態11)
図28は、本発明の実施の形態10の半導体装置の可撓性回路基板3の折り曲げ部の拡大断面図である。本発明の半導体装置の可撓性回路基板3では、可撓性回路基板3を支持体16に沿って折り曲げる領域41だけ、配線3の層数が可撓性回路基板3を折り曲げていない他の領域の配線3の層数よりも少なくなっている。一般に可撓性回路基板3では配線3の層数が増えると、配線材料(一般に金属材料)の体積が増えるため、可撓性回路基板3を折り曲げて支持体16の表面に接着させるという工程が困難になる(可撓性回路基板の配線層数が増えると、折り曲げた時に、可撓性回路基板が元の形状に戻ろうとする反発力がより大きくなるので、支持体の表面に接着固定することが困難になる)。
この発明によれば、図28に示すように可撓性回路基板3のうち、支持体16に沿って折り曲げる領域41の配線3の層数(図28中では3層になっている)が、折り曲げられない他の領域の配線3の層数(図28では4層になっている)よりも少なくなっているので、可撓性回路基板3が多層配線基板の場合でも、より容易に折り曲げが可能になり、組み立て歩留まりの高い半導体装置を実現することができる。
図28では一例だけを示したが、例えば支持体に沿って折り曲げる領域41の配線3の層数が1層または2層であっても構わない。
また支持体に沿って折り曲げる領域41のうち配線3の層数を他の領域よりも少なくする場所は、特に限定されることは無いが、可撓性回路基板3を折り曲げた時に、支持体16から最も遠い位置にある最も外側43の配線層を無くすことが好ましい。可撓性回路基板3を折り曲げた時に外側43に位置する配線層が最も機械的に伸ばされるので断裂しやすが、外側43に位置する配線を無くすことにより配線が断裂するという不具合を改善できる。
以上、実施の形態を複数述べたが、その他、本発明はその要旨を超えない限り、上記の実施の形態に限定されるものではないことは言うまでも無い。
以下、図面を参照し、本発明の実施の形態について詳しく述べる。
(実施の形態1)
図1A〜図1Cは、本発明の実施の形態1を示す半導体装置の断面図である。図2は、本発明の半導体装置に用いる可撓性回路基板3の第1の面に複数のメモリデバイス2と複数の受動部品5とを平面的に実装したときの平面図(真上から見た図)である。図3は、複数のメモリデバイス2と複数の受動部品5とを可撓性回路基板3に実装した後に、これらの部品を囲うように、これらの部品を収容する溝6が設けられた支持体4を可撓性回路基板3の第1の面10に接着、または第1の面10に形成された第1の外部電極12と接続した後の平面図(真上から見た図)である。図4は、図3におけるA−A’の断面を示す図である。
図1Aに示す本発明の実施の形態1の半導体装置は、第1の面10に第1の外部電極12が設けられ、第2の面11に第2の外部電極13と第3の外部電極14が設けられた配線層を少なくとも2層以上有する1つの可撓性回路基板3と、複数のメモリデバイス2と、抵抗、コンデンサ、インダクタのうちの少なくとも1種類以上を含む複数の受動部品5と、複数のメモリデバイス2および複数の受動部品5とを収納する少なくとも1つ以上の溝6が設けられた支持体4と、ヒートスプレッダー15およびヒートシンク7を有する1つの演算処理プロセッサーデバイス1とを備えている。
図1Bに示す本発明の実施の形態1の半導体装置は、図1Aに示す構造の中でヒートスシンク7のみを取り去った構造になっている。演算処理プロセッサーデバイス1に備わっているヒートスプレッダー15だけで半導体装置を動作可能な温度まで冷却できるようであれば、図1Bに示すようにヒートシンク7が無い構造であっても構わない。
図1Cに示す本発明の実施の形態1の半導体装置は、図1Bに示す構造の中でヒートスプレッダー15のみを取り去った構造になっている。演算処理プロセッサーデバイスにヒートスプレッダー15やヒートシンク7が備わっていないものであっても、外付けの冷却ファンや水冷機構などを用いて半導体装置を動作可能な温度まで冷却できるようであれば、図1Cに示すようにヒートシンク7やヒートスプレッダー15が無い構造であっても構わない。これらのことは以下の実施の形態全てにおいて言えることである。
可撓性回路基板3は、信号配線/グランド(マイクロストリップライン)の構造を実現できるように少なくとも2層以上の配線層構造になっている。配線層数は、配線幅/スペースの製造マージンや配線ルールの制約などによって例えば3層、4層などのように決められる。一方、配線層数をできるだけ少なくできれば、可撓性回路基板3の製造工程を減らすことができ、低コストで製造することができるので好ましい。
複数のメモリデバイス2は、ベアチップまたはバーンインテストやファンクションテストが可能なパッケージ形態(TSOP、BGAタイプのパッケージ等)であるDRAM、SRAM(Static Random Access Memory)、フラッシュメモリ等の揮発性または不揮発性メモリからなり、例えば複数のDRAMだけで構成されても良いし、DRAMとフラッシュメモリ、DRAMとSRAMなど、複数の種類のメモリで構成されても良い。
さらに言えば、演算処理プロセッサーデバイス1と複数のメモリデバイス2としては、ベアチップよりもバーンインテストやファンクションテストが可能なパッケージ形態(TSOP、BGA等)を用いる方が、半導体装置全体の組み立て歩留まりが高い、検査に必要な設備投資を削減できる、品質保証が容易である、信頼性が高い、等の点で好ましい。演算処理プロセッサーデバイス1は一般に消費電力が大きい(例えば約5W以上)ものが多く、ヒートスプレッダー15やヒートシンク7を取り付ける必要がある。そのため、これらを後から実装するよりも、あらかじめヒートスプレッダー15またはヒートシンク7を具備したBGAタイプのパッケージを用いることが好ましい。また、メモリデバイス2にもTSOPより外形サイズを小さくできるBGAタイプのパッケージを用いる方が好ましい。
また、半導体装置の高性能化を実現させるには、メモリデバイス2として、演算処理プロセッサーデバイス1と高速でランダムアクセスが可能なDDR(Double Data Rate)−DRAM、DDR2−DRAM、DDR3−DRAMといった高速(クロック周波数:100MHz以上)で動作するDRAMで、且つ記憶容量ができるだけ大容量なDRAMを用いることが好ましい。
受動部品5は、抵抗、コンデンサ、インダクタの機能を持つものであり、チップ形状のものや薄膜形状のものや、コンデンサに関しては電界コンデンサなどのような円柱状の形態であっても良い。また、演算処理プロセッサーデバイス1は、画像処理プロセッサー、音声処理プロセッサー等、各種中央演算処理装置(CPU:Central Processor Unit)等で構成される。
特に本発明は、演算処理プロセッサーデバイス1と複数のメモリデバイス2との配線距離を短くできるという本発明の奏する利点を生かして、大容量で且つ高速のメモリを必要とする3次元画像処理モジュールや高精細な画像処理が可能な電子機器などに適用されるのが好ましい。その場合、複数のメモリデバイス2がDRAMであり、さらに言えばDDR、DDR2、DDR3といった高速のDRAMであり、且つ演算処理プロセッサーデバイス1が画像処理プロセッサーであることが好適である。
支持体4は、金属材料、セラミックス材料、ガラス、Si、樹脂基板、樹脂と金属箔との積層材料などで構成され、安価で平坦性が良い材料が好ましい。これらの材料を化学薬品でエッチングして溝6を形成する、また、金属材料、樹脂基板、樹脂と金属箔との積層材料であれば、金型で溝6を形成しても良い。支持体4に平坦性が良く、安価な材料を用いることにより、はんだボールを用いて形成されたバンプ8を実装しても平坦性(コプラナリティ)の優れた半導体装置を実現でき、2次実装歩留まりの高い半導体装置を提供することができる。
さらには、支持体4は、少なくともその一部が42アロイ、コバール等のNiを含んだ合金、セラミック、Siのいずれかの材料で構成されていることが好ましい。特に可撓性回路基板3と接着または接続されている支持体の一部が、42アロイ、コバール等のNiを含んだ合金、セラミックス、Siのいずれかの材料で構成されていることが好ましい。これらの材料の線膨張率は約3ppm〜5ppmと小さいので、支持体4の溝6の上に配置される可撓性回路基板3の撓み、凹凸を防止でき、溝6の上の可撓性回路基板3上に実装する演算処理プロセッサーデバイス1の実装不良(オープン不良)を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。
また支持体4に金属材料を用いる場合、または支持体4の一部に金属材料を用いる場合は、その金属材料が導体であるので、可撓性回路基板3のグランドと電気的に接続されていることが好ましい。金属材料からなる支持体4が可撓性回路基板3のグランドと電気的に接続されていれば、支持体4の電位が不安定になることがなく、また、半導体装置のグランド全体を強化できるので電位の変動の無いまたは電位変動の少ないグランドを実現でき、半導体装置の安定した動作を実現できる。
図2および図3に示すように、可撓性回路基板3は支持体4よりも大きい面積を有し(図3)、複数のメモリデバイス2と複数の受動部品5とが可撓性回路基板3の第1の面10に平面的に実装され(図2)、第1の面10の第1の外部電極12と電気的に接続され(図2中では第1の面10に第1の外部電極12が形成されているが、真上から見た平面図なのでメモリデバイス2や受動部品の下に隠れている。)、且つ受動部品5はメモリデバイス2の近傍に実装され、支持体4が複数のメモリデバイス2と複数の受動部品5とを囲うように可撓性回路基板3の第1の面10に接着され、または第1の面10に設けられた第1の外部電極12に電気的に接続され、複数のメモリデバイス2と受動部品5は支持体4の溝6の内側に収容されている。
可撓性回路基板3は、支持体4の辺18(図3中では支持体4の向かい合う2辺)に沿って折り曲げられている。そして、その可撓性回路基板3は、支持体4の側面16(図3中では2つの側面)と、支持体4の表面のうち溝が形成されている面の表裏反対側の面17とを包み、支持体4の表面に接着されている。
ここで、可撓性回路基板3と支持体4との接着方法であるが、あらかじめ支持体4の表面に熱硬化性接着剤を塗布しておき、可撓性回路基板3を折り曲げて仮接着させ、最後に熱硬化(キュア)させるという方法がある。ただし、このような方法では、接着剤の厚さを均一にすることが難しく、支持体4の表面に接着させた可撓性回路基板3の表面の凹凸が大きくなるという課題がある。また、液状またはゲル状の熱硬化性接着剤が支持体4と可撓性回路基板3との隙間から外部にはみ出し、それを後で除去するという工程に手間がかかり、製造コストが高くなるという課題がある。
そこで、このような課題を改善するため、可撓性回路基板3の第1の面において、支持体4の表面に接着させる箇所の対応部分に、あらかじめ熱可塑性接着樹脂フィルム、または硬化処理前の熱硬化性接着樹脂フィルムを貼り付けておいた可撓性回路基板3を用いることが好ましい。このような構造を用いることにより、可撓性回路基板3を加熱しながら折り曲げて支持体4の表面に容易に接着させることが可能になり、且つ接着材が可撓性回路基板3や支持体4の外部にはみ出すという不具合も改善でき、接着材層の厚さのばらつきも小さくできるので可撓性回路基板3の表面の凹凸も改善でき、組み立て歩留まりやプリント基板への2次実装信頼性の高い半導体装置を実現することができる。
また、図1に示すように、複数のメモリデバイス2と受動部品5とが実装された第1の外部電極12を備えた第1の面10の表裏反対側の面は、可撓性回路基板3の第2の外部電極13を有し、演算処理プロセッサーデバイス1が第2の外部電極13に電気的に接続され、演算処理プロセッサーデバイス1の外部端子面19が可撓性回路基板3を挟んで複数のメモリデバイス2の外部端子面20および複数の受動部品と互いに対面するように実装されている。ここで、本発明の半導体装置では、半導体装置の設計の一番はじめに演算処理プロセッサーデバイス1の仕様を決定することが多く、演算処理プロセッサーデバイス1が例えばFCBGA(Flip chip BGA)のような大型のデバイスであることが多い。このような場合は、演算処理プロセッサーデバイス1の面積を基本として、複数のメモリデバイス2と複数の受動部品5との合計の面積が演算処理プロセッサーデバイス1の面積よりも小さくなるように半導体装置を設計することが好ましく、その結果、半導体装置全体の外形サイズを最小限に抑えることができるので好ましい。
また、支持体4の表面のうち溝6が形成されている面の表裏反対側の面17は、可撓性回路基板3の第3の外部電極14を有し、第3の外部電極14上にはんだバンプ8が形成され、このはんだバンプ8が半導体装置の外部端子9となっている。
ここで、はんだバンプ8(半導体装置の外部端子9)を下面と定義したとき、演算処理プロセッサーデバイス1が最上面に実装されており、さらに言えば演算処理プロセッサーデバイス1に取り付けられたヒートシンクが最上面になっている。本発明の半導体装置を構成しているデバイスの中で最も消費電力の大きいデバイスは、一般に演算処理プロセッサーデバイス1であるが、演算処理プロセッサーデバイス1が半導体装置の最上面にある構造とすることにより、演算処理プロセッサーデバイス1からの発熱を効率良く外部へ逃がし、且つ近傍に実装されているメモリにできるだけ熱が伝わらないようにすることができる。
図5は、本発明の半導体装置に用いる可撓性回路基板の一例を示す断面図である。図5では、可撓性回路基板3の配線層数が4層の場合を例に挙げている。図5中において、第1絶縁層31と第7絶縁層37は、例えばソルダーレジストやプリプレグ材料が用いられ、ソルダーレジストはリフロー時の温度(SnAg、SnAgCu、SnCu等のPbフリーはんだの場合、ピーク温度が約250℃〜260℃)に耐えられる材料を用いる。また、可撓性回路基板3を折り曲げるときにクラックや断裂が生じないような材料を用いる。また、第2絶縁層32、第4絶縁層34および第6絶縁層36は、一般にポリイミド基材を用いるのが好ましい。また、第3絶縁層33と第5絶縁層35は、両側の絶縁層を接着させるための接着剤であり、こちらも耐熱温度がリフロー時の温度(SnAg、SnAgCu、SnCu等のPbフリーはんだの場合、ピーク温度が約250℃〜260℃)に耐えられる材料を用いる。
また、可撓性回路基板3のうち支持体4に沿って折り曲げる領域の部分は、可撓性回路基板3の折り曲げを容易にするため(より小さな外力で折り曲げられるようにするため)、および可撓性回路基板3を折り曲げた時に生じる元の形状に戻ろうとする反発力を小さくするため(反発力を小さくして支持体との接着をより容易にするため)、折り曲げる部分の領域だけ配線材料の占有率を少なくする(例えば約50%以下とする)ことが好ましい。あるいは同様な目的で、折り曲げる領域だけ配線層数が他の折り曲げない領域の配線層数よりも少なくした構造(その結果、配線材料の占有率が小さくなる)であることが好ましく、例えば折り曲げない領域は配線層数が4層で、折り曲げる領域だけ配線層数を3層にするなどが好ましい。
また、各層の配線パターン30間の接続は、ビアまたはスルーホール38によって行われている。可撓性回路基板3は、第1の面10と第2の面11とを有し、第1の面10側には第1の外部電極12があり、第2の面11側には第2の外部電極13と第3の外部電極14がある。第1の外部電極12には、本実施の形態1の場合、複数のメモリデバイス2と複数の受動部品5とが接続される。一方、第2の外部電極13には、演算処理プロセッサーデバイス1が接続され、第4の外部電極14には、半導体装置の外部端子9となるはんだボール(または、はんだバンプ)8が形成される。
さらに、可撓性回路基板3の第1の面10には、半導体装置の構成資材の一つである接着層29が、支持体4の表面と可撓性回路基板3とを接着させる部分に形成されている。接着層29としては、熱可塑性接着樹脂フィルム、または硬化処理前の熱硬化性接着樹脂フィルムが好ましい。図5では、配線層数が4層の例を示しているが、伝送線路としてマイクロストリップラインを形成でき、且つ配線の引き回しが可能であれば、配線層数が2層、3層であっても構わない。また5層以上であっても構わない。また、図5では、第1の面10上に接着層29が形成されている例が示されているが、接着層29がない可撓性回路基板3を用い、支持体4の表面にあらかじめ接着層を形成しておいても構わない。また、図5中では、第1の外部電極12が2箇所、第2の外部電極13が2箇所、第3の外部電極14が2箇所であるように例示しているが、実際は使用するデバイスの外部端子数に合わせて多数あることは言うまでもない。
図6は、本発明の実施の形態1の簡単な変形例を示す図である。図1に示す本発明の実施の形態1では演算処理プロセッサーデバイス1にヒートシンク7が取り付けられているが、ヒートシンク7を取り付けずに、ヒートスプレッダー15だけで冷却機能が十分であれば、図6に示す例のようにヒートシンク7が無い構造であっても良い。
図7〜図9は、可撓性回路基板3の折り曲げ構造の例を示す説明図である。本実施の形態1においては、可撓性回路基板3を支持体4の2辺で折り曲げる方法をとっているが、図7に示すように可撓性回路基板3を支持体の1辺で折り曲げる構造、または図8に示すように可撓性回路基板3を支持体4の3辺で折り曲げる構造、あるいは図9に示すように可撓性回路基板3を支持体4の4辺で折り曲げる構造であっても良い。これらについては、配線の層数をより少なくできる、または、可撓性回路基板3の折り曲げ工程がより容易にできる、などを考慮した上で最適な可撓性回路基板3の折り曲げ方法を選択するのが好ましい。
次に、本発明の実施の形態1の製造方法について説明する。図10A〜図10Eは、本発明の実施の形態1の製造方法の一例を示す工程図である。
先ず初めに、可撓性回路基板3の第1の面10の第1の外部電極12上にフラックスまたははんだペーストを塗布し、第1の外部電極に複数のメモリデバイス2と複数の受動部品5とを仮実装し、リフロー工程によってはんだを溶融させ、これらのデバイスを可撓性回路基板3の第1の面に実装する(図10A)。この可撓性回路基板3の製造工程において、可撓性回路基板3の第1の面10にあらかじめ複数の受動部品5を実装する方が半導体装置を安く製造できるということであればそれでも良い。
次に、複数のメモリデバイス2と複数の受動部品5とを収納するための溝6を有する支持体4を、可撓性回路基板3の第1の面10上の第1の外部電極12(可撓性回路基板3内のグランドと連結されている)に、はんだまたは導電性接着剤を用いて接続させる(図10B)。支持体4は複数の受動部品5を囲うように実装される。支持体4と可撓性回路基板3とをはんだで接続させる場合はリフロー装置を用いるので、熱履歴を減らすためにも、複数のメモリデバイス2と複数の受動部品5の実装と支持体4の実装とを同時に行うことが好ましい。導電性接着剤で接着させる場合は、支持体4を可撓性回路基板3に接着させた直後にオーブンまたはホットプレートなどを用いて熱硬化させても良いし、これ以降の半導体装置の製造工程の途中や最後の工程で熱硬化させても構わない。また、熱硬化の時間が短い材料を用いれば、途中のリフロー工程で熱硬化が行われ、特に改めて熱硬化プロセスを加える必要は無い。
また、支持体4は、可撓性回路基板3の表面(絶縁層)と絶縁性接着剤を用いて接着させても構わない。熱硬化させる工程については、上記に述べたように導電性接着剤を用いた場合と同様である。
次に、可撓性回路基板3を支持体4の外周に沿って折り曲げて、支持体4の側面16、および支持体4の表面のうち溝が形成されている面の表裏反対側の面17に接着させる(図10C)。
次に、複数の受動部品5が実装された可撓性回路基板3の第1の外部電極12の表裏反対側の面に形成されている可撓性回路基板3の第2の面11の第2の外部電極13に、フラックスまたははんだペーストを塗布し、演算処理プロセッサーデバイス1を重ねて(積層して)、リフロー装置を用いてはんだ接続させる(図10D)。
最後に、支持体4の表面のうち溝6が形成されている面の表裏反対側の面17側に接着された可撓性回路基板3上の第3の外部電極14に、フラックスを塗布し、はんだボール転写法、またはフラックスは塗布せずに第3の外部電極上に直接はんだペーストを印刷する印刷法により塗布し、リフロー装置を用いてはんだバンプ8を形成する(図10E)。こうして、本発明の実施の形態1(図1A)が完成する。
ここで、複数のメモリデバイス2および複数の受動部品5を支持体4で囲い、支持体4の周りを可撓性回路基板3で包んだ形態のパッケージと演算処理プロセッサーデバイス1とを積層する工程(図10D)と、第3の外部電極14上にはんだバンプ8を形成する工程(図10E)は、リフロー装置を用いて同時に行われることが好ましい。半導体装置の製造工程ではできるだけ熱履歴を少なくした方が半導体装置の信頼性をより高めることができる。
このような構成の製造方法を用いることにより、本発明のような演算処理プロセッサーデバイスと複数の受動部品とを組み合わせた3次元実装型半導体装置を容易に作製することができ、且つ信頼性の高い3次元実装型半導体装置を得ることができる。
以上、本発明に実施の形態1を用いれば、演算処理プロセッサーデバイス1、複数のメモリデバイス2、複数の受動部品5など、多数のデバイスを組み合わせた半導体装置でありながら、小型薄型であり、高速で動作するプロセッサーやメモリを用いた場合でも動作が可能であり、複数のメモリを用いているのでより高性能であり、放熱特性にも優れプロセッサーの消費電力に左右されることなくプロセッサーを自由に選択でき、組み立て歩留まりが高く、且つ実装信頼性の高い低コストな3次元実装型半導体装置を提供できる。
(実施の形態2)
図11は、本発明の実施の形態2を示す半導体装置の断面図である。図11に示す本発明の実施の形態2は、図1に示す本発明の実施の形態1に類似した構造になっているが、その実施の形態1とは、BGAタイプのパッケージを積層したもの(いわゆるPackage on Package構造)を複数用いているところが異なっている。
図11ではBGAタイプのパッケージを2段に積層した構造を示しているが、BGAタイプのパッケージに限定しているわけではなく、外部端子にリードを有したTSOPタイプのパッケージを積層したものであっても良い。また、図11ではパッケージを2段に積層したものを2組用いている態様を示しているが、面積制限の許す限り3組以上用いても構わない。また、高さ制限の許す限り、パッケージが3段以上に積層されていても良いし、積層されていないパッケージ単体が含まれていても構わない。さらには、パッケージ単体であっても、内部に複数のメモリベアチップが含まれているようなマルチチップパッケージが含まれているものでも構わない。マルチチップパッケージは、パッケージ単体の内部に複数のベアチップが3次元的に積層された形態で実装されているものや、複数のベアチップが平面的に並んで実装されているような形態などを指している。要は、半導体装置に必要なメモリ容量を実現できればどのような形態のデバイスを組み合わせても良い。本実施形態を用いることにより、半導体装置のメモリ容量を大容量化できるという特長がある。
(実施の形態3)
図12は、本発明の実施の形態3を示す半導体装置の断面図である。図12に示す本発明の実施の形態3は、図1に示す本発明の実施の形態1に類似した構造になっているが、その実施の形態1とは、支持体4として、貫通穴が設けられた板21と、平板22とを積層して作製したものであるところが異なっている。本実施形態を用いれば、図1の本発明の実施の形態1に示したような1つの平板材料にエッチングまたは金型を用いて溝6を形成する方法に比べて安価で製造することができる。また、複数の材料を組み合わせて支持体を作製することができるので、1つの材料で支持体を作製する場合と比べて、支持体に要望される低線膨張率であること、軽量であること、安価であること、などを容易に実現することができる。
また、本発明の実施の形態3においては、支持体4のうち少なくとも貫通穴が設けられた板21の部分は、42アロイ、コバール等のNiを含んだ合金を用いて作製されたものであることが好ましい。これらの合金材料の線膨張率は約3ppm〜5ppmと小さいので、支持体4の溝6の上に配置される可撓性回路基板3の弛み、凹凸を防止でき、溝6の上の可撓性回路基板3上に実装する演算処理プロセッサーデバイス1の実装不良(オープン不良)を防止できる。その結果、組み立て歩留まりの高い半導体装置を実現できる。
また、本発明の実施の形態3においては、支持体4を構成する材料のうち少なくとも平板22は、アルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、Siのうちいずれかの材料で作製されたものであることが好ましい。これらの材料は比重が小さいので支持体4を軽量化することができる。支持体4の重量が増えると、半導体装置をプリント基板に2次実装するときに、半導体装置の自重によって外部端子9のはんだボールの潰れ量が大きくなってしまい、隣のはんだボールとショートしやすくなり、実装歩留まりが低下するという課題があるが、このような構成にすることにより、ショート不良を改善でき、組み立て歩留まりの高い半導体装置を実現することができる。
図12では貫通穴が設けられた板21、および平板22どちらも1枚ずつであり、それらを積層した構造を示しているが、貫通穴が設けられた板21、および平板22がそれぞれ1枚ずつと限定しているわけではなく、それぞれが2枚以上ある場合や、例えば貫通穴が設けられた2枚の板と1枚の平板を積層した構造であっても良い。要は、支持体4の溝の上に配置される可撓性回路基板3の弛みや凹凸を防止でき、且つ支持体4の軽量化が実現できればどのような組み合わせで支持体4が作製されても良い。
また、支持体4を構成している積層された材料は、それぞれの少なくとも一部が互いに導電性または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されていること(例えばスポット溶接など)が好ましい。積層された材料が互いに固定されていないと、可撓性回路基板3を折り曲げて支持体4の周囲に接着させる工程において、積層された複数の材料が動いてしまい組み立て不良が発生しやすいが、本実施の形態を用いることで安定した形状の支持体4を実現することができ、その結果、組み立て歩留まりの高い半導体装置を実現することができる。
(実施の形態4)
図13A〜図13Eは、本発明の実施の形態4に用いる支持体4の特徴を示す図であり、図13A〜図13Dは断面図を示し、図13Eは溝6側の真上から見た平面図である。
本発明の実施の形態4では、他の実施の形態と比べて支持体の構造だけが異なっている。この実施の形態4では、支持体4の軽量化を目的として、支持体4の溝6の周囲、または支持体4を構成している貫通穴が設けられた板21における貫通穴の周囲、または支持体を構成している平板22、のうち少なくともいずれかの箇所に複数の貫通穴23が設けられている。支持体4を構成している材料に複数の貫通穴23を設けることによって、材料の実効的な体積を低減できるので、支持体4の軽量化を実現できる。
また、支持体4の体積が大きいと熱容量も大きくなるため、リフロー工程において外部加熱温度を高くしないと半田を溶融させて半田バンプ8を形成することが困難になる。しかしながら、外部加熱温度を高くすると、可撓性回路基板3を構成しているソルダーレジストが剥離するという課題や、可撓性回路基板3の内部で層間接着剤が剥離するという課題があり好ましくない。特に、SnAg系のPbフリー半田を使用する場合は、支持体4の熱容量が大きいと支持体4に熱が奪われてしまい、外部温度を約260℃以上まで上げないと十分に半田を溶融させることができないため、前記のような課題が顕著となる。一方、支持体4を本実施の形態4のような構造を用いれば支持体4の熱容量を低減できるので、リフロー工程における外部加熱温度をできるだけ低くすることができ、可撓性回路基板3におけるソルダーレジストの剥離や層間接着剤の剥離を防止することができる。
(実施の形態5)
図14は、本発明の実施の形態5を示す半導体装置の断面図である。本発明の実施の形態5と他の実施の形態との構造上の相違点は、複数のメモリデバイス2と支持体4とが熱伝導材料24を介して接触しているというところである。熱伝導材料24は、導電性または絶縁性の材料で熱硬化性の材料や、ゲル状の材料、ゴム材料などで構成される。図14中では、メモリデバイス2の表面のうち表面積が大きいメモリデバイスの外部端子面20の表裏反対側の面と、支持体4とを熱伝導材料24を介して接触させている。
このような構造を用いることにより、メモリデバイス2の消費電力が大きくなった場合でも、熱伝導材料24を介してメモリデバイス2から発生する熱を支持体に逃がすことができるので(支持体4がメモリデバイス2のヒートシンクの役割を果たす)、半導体装置の安定した動作を実現することができる。
支持体4の材料、特にメモリデバイス2と熱伝導材料24を介して接触する部分の材料としては、熱伝導率の高く、安価で製造可能なCuやAl、あるいはこれらの元素を主原料とした合金であることが好ましい。さらに、軽量化を実現させるには、AlまたはAlを主原料とする合金であることが好ましい。
また、このような構造を用いることにより、メモリデバイス2自身の冷却効果だけでなく、複数のメモリデバイス2に演算処理プロセッサー1から伝わる熱を支持体4に逃がすことも可能となり、メモリデバイス2を動作保証温度以下の環境に保つことができるので、半導体装置の安定した動作を実現することができる。
また、熱伝導材料24としては、ゲル状の材料やゴム材料(放熱用ゲル、放熱用ゴムとして市販されているもの等)が好ましい。熱伝導材料24に導電性または絶縁性の接着材で且つ熱硬化性の材料を用い、支持体4とメモリデバイス2とを固定してしまうと、支持体4とメモリデバイス2との熱膨張率の差に起因する応力によって熱伝導材料24にクラックが生じ、冷却効果が低減するという課題や、前記応力によってメモリデバイス2と可撓性回路基板3との接続不良が生じるという課題がある。そこで、熱伝導材料24にゲル状の材料を用いて支持体4とメモリデバイス2とを固定せず、ただ接触させているだけという状態にすれば、前記応力を緩和できるので、信頼性の高い半導体装置を実現することができる。
(実施の形態6)
図15A及び図15Bは、本発明の実施の形態6を示す半導体装置の断面図である。本発明の実施の形態6と他の実施の形態との構造上の相違点は、演算処理プロセッサーデバイス1に取り付けられているヒートシンク7が半導体モジュール全体を覆っているような形状であることである。このようなヒートシンク7の形状にすることにより、先ずはヒートシンク全体の表面積をより広く取ることができ、放熱性の優れた半導体装置を得ることができる。図15A及び図15Bは断面図であるため、メモリデバイス2や受動部品5が見えているが、実際は支持体4の4辺方向をヒートシンクが覆った構造となっている。
また、図15Aのような構造にすれば、ヒートシンク7を含めた半導体装置の実装高さを低くできるという長所もある。ここで、図15のような構造によりヒートシンク7の体積が大きくなるため、ヒートシンク7の材料としては、熱伝導率が高く、且つ軽量なAlまたはAlを主成分とした合金であることが好ましい。
(実施の形態7)
図16は、本発明の実施の形態7を示す半導体装置の断面図である。本発明の実施の形態7の半導体装置は、第1の面10に第1の外部電極12が設けられ、第2の面11に第2、第3の外部電極(それぞれ13、14)が設けられ、配線層を少なくとも2層以上有する1つの可撓性回路基板3と、抵抗、コンデンサ、インダクタのうちの少なくとも1種類以上を含む複数の受動部品5と、複数の受動部品5を収納する少なくとも1つ以上の溝6が設けられた支持体4と、ヒートスプレッダー15またはヒートシンク7を有する1つの演算処理プロセッサーデバイス1とを含む半導体装置である。
そして、可撓性回路基板3は、支持体4よりも大きい面積を有している。複数の受動部品5は、可撓性回路基板3の第1の面10に平面的に実装され、その第1の面10の第1の外部電極12に電気的に接続されている。支持体4は、複数の受動部品5を囲うように可撓性回路基板3の第1の面10に接着され、または第1の面10に設けられた第1の外部端子12と電気的に接続されている。複数の受動部品5は、支持体4の溝6の内側に収容されている。可撓性回路基板3は、支持体4の外周に沿って折り曲げられて、少なくとも支持体4の1つ以上の側面16と、支持体4の表面のうち溝6が形成されている面の表裏反対側の面17の少なくとも一部とを包み、支持体4の表面の少なくとも一部と接着されている。
複数の受動部品5が実装された第1の外部電極12の表裏反対側の面は、可撓性回路基板3の第2の外部電極13を有している。演算処理プロセッサーデバイス1は、その第2の外部電極13に電気的に接続され、演算処理プロセッサーデバイス1の外部端子面19が可撓性回路基板3を挟んで複数の受動部品5と互いに対面するように実装されている。支持体4の表面のうち溝6が形成されている面の表裏反対側の面17は、可撓性回路基板3の第3の外部電極14を有している。その第3の外部電極14上には、はんだバンプ8が形成され、そのはんだバンプ8を下面と定義したとき、演算処理プロセッサーデバイス1が最上面に実装されている構造になっている。
本実施の形態7は他の実施の形態と類似しているが、電子デバイスとしてメモリデバイス2が含まれていないところが構造上異なっている。
この構成によれば、本来、演算処理プロセッサーデバイス1の真横に実装していた、もしくはプリント回路基板(マザーボード)を挟んで演算処理プロセッサーデバイス1の反対面に実装していた、主に複数のデカップリングコンデンサを半導体装置の中に取り込むことができる。そのため、プリント回路基板の小型化が実現できる。また、プリント回路基板と演算処理プロセッサーデバイス1との間であって、且つ演算処理プロセッサーデバイス1の電源端子およびグランド端子の近傍にデカップリングコンデンサを配置させることができるので、従来の実装形態よりも演算処理プロセッサーデバイス1とデカップリングコンデンサとの間の配線に存在している寄生インダクタンスを小さくすることができ、演算処理プロセッサーデバイス1のスイッチング時に発生する電圧変動を小さくでき、動作の安定した半導体装置を得ることができる。
また、本実施の形態7においては、ヒートシンク7を取り付けた構造となっているが、動作時の環境温度を演算処理プロセッサーデバイス1の動作保証温度以下に冷却できるのであれば、ヒートスプレッダー15のみを有する構造、つまりヒートシンク7が無い構造でも構わない。
次に、本発明の実施の形態7の製造方法について説明する。この製造方法の説明の図は、図10A〜図10Eに示す本発明の実施の形態1の製造方法に類似しているので割愛する。図10A〜図10Eのうち、複数のメモリデバイス2を取り去ったものが本発明の実施の形態7の製造方法を説明する図となる。
先ず初めに、可撓性回路基板3の第1の面10の第1の外部電極12上にはんだペーストを塗布し、第1の外部電極12に複数の受動部品5を仮実装し、リフロー装置を用いて受動部品5と可撓性回路基板3とのはんだ接続を行う。
次に、複数の受動部品5を収納するための溝6を有する支持体4を、可撓性回路基板3の第1の面10上の第1の外部電極12(可撓性回路基板3内のグランドと連結されている)に、はんだまたは導電性接着剤を用いて接続させる。支持体4は複数の受動部品5を囲うように実装される。支持体4と可撓性回路基板3とをはんだで接続させる場合はリフロー装置を用いるので、熱履歴を減らすためにも、受動部品5の実装と支持体4の実装とを同時に行うことが好ましい。導電性接着剤で接着させる場合は、支持体4を可撓性回路基板3と接着させた直後にオーブンまたはホットプレートなどを用いて熱硬化させても良いし、これ以降の半導体装置の製造工程の途中や最後の工程で熱硬化させても構わない。
また、熱硬化の時間が短い材料を用いれば、途中のリフロー工程で熱硬化が行われ、特に改めて熱硬化プロセスを加える必要は無い。
また、支持体4は、可撓性回路基板3の表面(絶縁層)と絶縁性接着剤を用いて接着させても構わない。熱硬化させる工程については、上記に述べたように導電性接着剤を用いた場合と同様である。
次に、可撓性回路基板3を支持体4の外周に沿って折り曲げて、支持体4の側面16、および支持体4の表面のうち溝が形成されている面の表裏反対側の面17に接着させる。
次に、複数の受動部品5が実装された可撓性回路基板3の第1の外部電極12の表裏反対側の面に形成されている可撓性回路基板3の第2の面11の第2の外部電極13に、フラックスまたははんだペーストを塗布し、演算処理プロセッサーデバイス1を重ねて(積層して)、リフロー装置を用いてはんだ接続させる。
最後に、支持体4の表面のうち溝6が形成されている面の表裏反対側の面17側に接着された可撓性回路基板3上の第3の外部電極14に、フラックスを塗布し、はんだボール転写法、またはフラックスは塗布せずに第3の外部電極上に直接はんだペーストを印刷する印刷法により塗布し、リフロー装置を用いてはんだバンプ8を形成することにより、本発明の実施の形態7が完成する。
ここで、複数の受動部品5を支持体4で囲い、支持体4の周りを可撓性回路基板3で包んだ形態のパッケージと演算処理プロセッサーデバイス1とを積層する工程と、第3の外部電極14上にはんだバンプ8を形成する工程は、リフロー装置を用いて同時に行われることが好ましい。半導体装置の製造工程ではできるだけ熱履歴を少なくした方が半導体装置の信頼性をより高めることができる。
このような構成の製造方法を用いることにより、本発明のような演算処理プロセッサーデバイスと複数の受動部品とを組み合わせた3次元実装型半導体装置を容易に作製することができ、且つ信頼性の高い3次元実装型半導体装置を得ることができる。
(実施の形態8)
図17は、本発明の実施の形態8を示す半導体装置の断面図である。本実施の形態8は、図1Bに示す本発明の実施の形態1と類似しているが、その実施の形態1とは、半導体装置の内部に複数の受動部品が実装されていないところだけが構造上異なっている。
本実施の形態8を用いるケースとしては、例えば半導体装置がモバイル機器向けに用いられ、演算処理プロセッサーデバイス1および複数のメモリデバイス2の動作周波数が約100MHz以下であるような場合など、受動部品を半導体装置内部に有していなくても半導体装置が単独で動作可能である場合などがあり、より小型の半導体装置を必要とする用途に向いている。
また、ユーザー側の都合で受動部品を後からマザーボード上の半導体装置の周囲に実装したいというケースもありうるので、そのような場合は、本実施の形態の構成が好ましい。製造方法についてはこれまでに述べた他の実施の形態とほぼ同様であるので割愛する。
また、図17においては、演算処理プロセッサーデバイス1にヒートスプレッダー15を有するデバイスを用いた例を示しているが、半導体装置を動作保証温度以下に冷却できるのであれば、ヒートシンク7が搭載された例や、あるいはヒートスプレッダー15もヒートシンク7も無い構造であっても良いことは言うまでもない。
(実施の形態9)
図18は、本発明の実施の形態9として、本発明の半導体装置を搭載したプリント基板を示す断面図である。図18は、表面実装技術により、演算処理プロセッサーデバイス1、複数のメモリデバイス2、複数の受動部品を搭載したプリント回路基板を示している。
本発明の半導体装置は3次元実装を用いている。これまでデバイスの実装面積はそれぞれのデバイスの実装面積の和であったが、本発明によれば、図18に示すようにほぼ演算処理プロセッサーデバイス1の外形サイズにすることができる。その結果、複数のメモリデバイス2の実装総面積、および複数の受動部品5の実装総面積の合計分、プリント回路基板25を小型化でき、製造コストも安くできる。また、従来の表面実装では、実装面積が足りないこと、あるいは配線距離を短くしたいために、プリント回路基板25に両面実装していたデバイスが、本発明を用いることにより片面実装で済まされるので、プリント回路基板25の配線層数を減らすこともでき、その結果、プリント回路基板25の製造コストを安くできる。
(実施の形態10)
図を用いた説明は割愛するが、これまでに述べた本発明の半導体装置、または図18に示す本発明の実施の形態9のような本発明の半導体装置を実装したプリント回路基板を用いて電子機器を組み立てれば、従来よりも小型の電子機器や、プリント回路基板の小型化や配線層数を減らすことができる。その結果、低コストな電子機器を実現することができる。適用する電子機器としては、例えば高精細な画像や3次元的に動く画像を画面に映し出す必要があるアミューズメント機器、家庭用ゲーム機、医療機器、パーソナルコンピューター、カーナビゲーション、車載モジュールなどが好適である。
(実施の形態11)
図28は、本発明の実施の形態10の半導体装置の可撓性回路基板3の折り曲げ部の拡大断面図である。本発明の半導体装置の可撓性回路基板3では、可撓性回路基板3を支持体16に沿って折り曲げる領域41だけ、配線3の層数が可撓性回路基板3を折り曲げていない他の領域の配線3の層数よりも少なくなっている。一般に可撓性回路基板3では配線3の層数が増えると、配線材料(一般に金属材料)の体積が増えるため、可撓性回路基板3を折り曲げて支持体16の表面に接着させるという工程が困難になる(可撓性回路基板の配線層数が増えると、折り曲げた時に、可撓性回路基板が元の形状に戻ろうとする反発力がより大きくなるので、支持体の表面に接着固定することが困難になる)。
この発明によれば、図28に示すように可撓性回路基板3のうち、支持体16に沿って折り曲げる領域41の配線3の層数(図28中では3層になっている)が、折り曲げられない他の領域の配線3の層数(図28では4層になっている)よりも少なくなっているので、可撓性回路基板3が多層配線基板の場合でも、より容易に折り曲げが可能になり、組み立て歩留まりの高い半導体装置を実現することができる。
図28では一例だけを示したが、例えば支持体に沿って折り曲げる領域41の配線3の層数が1層または2層であっても構わない。
また支持体に沿って折り曲げる領域41のうち配線3の層数を他の領域よりも少なくする場所は、特に限定されることは無いが、可撓性回路基板3を折り曲げた時に、支持体16から最も遠い位置にある最も外側43の配線層を無くすことが好ましい。可撓性回路基板3を折り曲げた時に外側43に位置する配線層が最も機械的に伸ばされるので断裂しやすが、外側43に位置する配線を無くすことにより配線が断裂するという不具合を改善できる。
以上、実施の形態を複数述べたが、その他、本発明はその要旨を超えない限り、上記の実施の形態に限定されるものではないことは言うまでも無い。
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳しく説明するが、本発明はその要旨を超えない限り、以下の実施例に限定されるものではない。
(実施例1)
本発明の半導体装置を製造するために、
図19Aに示すようなBGAタイプのDDR−DRAMパッケージ(外形サイズ:約13mm×13mm×高さ0.7mm、メモリ容量:256Mbit、外部クロック周波数:166MHz、外部端子数:約170ピン、半田ボールピッチ:0.8mm)を4個と、図19Bに示すようなBGAタイプの3次元画像処理プロセッサーパッケージ(約38mm×38mm×高さ2.0mm、外部クロック周波数:166MHz、外部端子数:約800ピン、半田ボールピッチ:1.27mm)を1個と、1005タイプのチップコンデンサ(1.0mm×0.5mm)を16個(100pF〜100nF)と、1005タイプのチップ抵抗(33Ω:1.0mm×0.5mm)を4個と、図19Cに示すようなAlから成る支持体(44mm×44mm×厚さ1.3mm)を1個と、
図19Dに示すような配線層数が4層の可撓性回路基板(外形サイズ約44mm×91mm×厚さ0.14mm)を1個と、本発明の半導体装置の外部端子として用いる半田ボールとして、直径約0.8mmのSnAgCuはんだボールを約800個用意した。
ここでDDR−DRAMパッケージは、図19Aに示すようにパッケージ内部にDDR−DRAMのベアチップ28が平面的に並んで2つ実装されているものを用いた。また、DDR−DRAMパッケージには、DDR−DRAMパッケージ内の各ベアチップ28におけるデータ端子(一般的にDQと表示されている端子)がそれぞれ独立してDDR−DRAMパッケージの外部端子(図19A中では、はんだバンプ(ボール)8が外部端子となる)と電気的に接続された仕様のものを用いた。2つのDDR−DRAMベアチップのデータ端子をそれぞれ共通に接続しないで、このように独立させることにより(外部端子数はその分増える)、データバス幅を広げて、より高速な信号伝送を実現させることができる。また、図19Dに示すように、可撓性回路基板3の第1の面10には、あらかじめ支持体4の表面に接着させる箇所に対応する部分に、接着層29として厚さ25μmの熱可塑性の接着シートを貼っておいた。熱可塑性シートには約150℃以上で接着できる材料を用いた。また、支持体は、貫通穴が設けられたAl板とAl平板とをスポット溶接で部分的に接続させて作製した。
先ず、可撓性回路基板の第1の面の外部電極上にクリームはんだ(はんだペースト)を塗布し、フリップチップ実装マウンター、およびチップマウンターを用いて、それぞれDDR−DRAMパッケージおよびチップコンデンサとチップ抵抗を可撓性回路基板に仮搭載した。その後、リフロー装置を用いてこれらのデバイスを可撓性回路基板とはんだ接続させた。
次に、DDR−DRAMパッケージ、チップコンデンサ、チップ抵抗を囲うように支持体を可撓性回路基板の第1の面の外部電極(グランドと接続されている外部電極)に導電性接着剤を用いて接着させた。支持体と可撓性回路基板との接着は、実装マウンターを用いて行った。
次に、サンプルを180℃に加熱したヒーターステージ上に吸着固定させ、加圧ツールを用いて可撓性回路基板を支持体の2辺で折り曲げ、支持体の表面に接着させ、複数のDDR−DRAMパッケージと複数のコンデンサ、抵抗を支持体で囲い、支持体の周りに可撓性回路基板を接着させたパッケージを作製した。このようにして作製したパッケージの面のうち、DDR−DRAMパッケージの外部端子面側に演算処理プロセッサーパッケージを重ね、DDR−DRAMパッケージの外部端子の表裏反対側の面に、半導体装置の外部端子となるはんだボールをフラックスで仮搭載した後、リフロー炉に投入してはんだ接続を行い、図19Eに示す半導体装置を完成させた。
こうして作製した半導体パッケージの外形寸法は、約44mm×44mm×高さ4mmであった。また、外形サイズが大きいことにもかかわらず、組み立て性は良好であり、パーソナルコンピューター(PC)のマザーボードに搭載したところ、通常の製品どおりの画像が立ち上がることを確認できた。
また、本実施例を用いることにより、パーソナルコンピューターのマザーボードの面積を小さくすることができた。尚、図19Eでは省略しているが、本実施例1の半導体装置をパーソナルコンピューターのマザーボードに実装した後、ヒートスプレッダー15上にヒートシンクを導電性接着剤で接着させた。
(実施例2)
本発明の半導体装置を製造するために、支持体には、図19Fに示すように一方の表面上にAlの突起が複数設けられ、且つ貫通穴が設けられたAl板21と、複数の貫通穴が設けられた平板とを、「突起−貫通穴」の部分を接続させることによって作製した支持体を作製した。このような支持体を用いて、その他は実施例1と同じ資材、および製造方法を用いて半導体装置を製造した。
こうして作製した半導体パッケージの組み立て性は実施例1と同様に良好であり、パーソナルコンピューター(PC)のマザーボードに搭載したところ、通常の製品どおりの画像が立ち上がることを確認できた。
また実施例1で用いた支持体よりも、上記の方法で作製した支持体の方がより安く製造でき、実施例1の半導体装置よりも低コストな半導体装置を実現することができた。
以上、本発明の実施例について述べたが、本発明は前記実施例に限定されるものではなく、発明の要旨を逸脱しない範囲でさらに多くの改変を施しえるのは言うまでも無いことである。
以上、実施の形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施の形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、2008年3月28日に出願された、日本出願特願2008−087138を基礎とする優先権を主張し、その開示の全てをここに取り込む。
(実施例1)
本発明の半導体装置を製造するために、
図19Aに示すようなBGAタイプのDDR−DRAMパッケージ(外形サイズ:約13mm×13mm×高さ0.7mm、メモリ容量:256Mbit、外部クロック周波数:166MHz、外部端子数:約170ピン、半田ボールピッチ:0.8mm)を4個と、図19Bに示すようなBGAタイプの3次元画像処理プロセッサーパッケージ(約38mm×38mm×高さ2.0mm、外部クロック周波数:166MHz、外部端子数:約800ピン、半田ボールピッチ:1.27mm)を1個と、1005タイプのチップコンデンサ(1.0mm×0.5mm)を16個(100pF〜100nF)と、1005タイプのチップ抵抗(33Ω:1.0mm×0.5mm)を4個と、図19Cに示すようなAlから成る支持体(44mm×44mm×厚さ1.3mm)を1個と、
図19Dに示すような配線層数が4層の可撓性回路基板(外形サイズ約44mm×91mm×厚さ0.14mm)を1個と、本発明の半導体装置の外部端子として用いる半田ボールとして、直径約0.8mmのSnAgCuはんだボールを約800個用意した。
ここでDDR−DRAMパッケージは、図19Aに示すようにパッケージ内部にDDR−DRAMのベアチップ28が平面的に並んで2つ実装されているものを用いた。また、DDR−DRAMパッケージには、DDR−DRAMパッケージ内の各ベアチップ28におけるデータ端子(一般的にDQと表示されている端子)がそれぞれ独立してDDR−DRAMパッケージの外部端子(図19A中では、はんだバンプ(ボール)8が外部端子となる)と電気的に接続された仕様のものを用いた。2つのDDR−DRAMベアチップのデータ端子をそれぞれ共通に接続しないで、このように独立させることにより(外部端子数はその分増える)、データバス幅を広げて、より高速な信号伝送を実現させることができる。また、図19Dに示すように、可撓性回路基板3の第1の面10には、あらかじめ支持体4の表面に接着させる箇所に対応する部分に、接着層29として厚さ25μmの熱可塑性の接着シートを貼っておいた。熱可塑性シートには約150℃以上で接着できる材料を用いた。また、支持体は、貫通穴が設けられたAl板とAl平板とをスポット溶接で部分的に接続させて作製した。
先ず、可撓性回路基板の第1の面の外部電極上にクリームはんだ(はんだペースト)を塗布し、フリップチップ実装マウンター、およびチップマウンターを用いて、それぞれDDR−DRAMパッケージおよびチップコンデンサとチップ抵抗を可撓性回路基板に仮搭載した。その後、リフロー装置を用いてこれらのデバイスを可撓性回路基板とはんだ接続させた。
次に、DDR−DRAMパッケージ、チップコンデンサ、チップ抵抗を囲うように支持体を可撓性回路基板の第1の面の外部電極(グランドと接続されている外部電極)に導電性接着剤を用いて接着させた。支持体と可撓性回路基板との接着は、実装マウンターを用いて行った。
次に、サンプルを180℃に加熱したヒーターステージ上に吸着固定させ、加圧ツールを用いて可撓性回路基板を支持体の2辺で折り曲げ、支持体の表面に接着させ、複数のDDR−DRAMパッケージと複数のコンデンサ、抵抗を支持体で囲い、支持体の周りに可撓性回路基板を接着させたパッケージを作製した。このようにして作製したパッケージの面のうち、DDR−DRAMパッケージの外部端子面側に演算処理プロセッサーパッケージを重ね、DDR−DRAMパッケージの外部端子の表裏反対側の面に、半導体装置の外部端子となるはんだボールをフラックスで仮搭載した後、リフロー炉に投入してはんだ接続を行い、図19Eに示す半導体装置を完成させた。
こうして作製した半導体パッケージの外形寸法は、約44mm×44mm×高さ4mmであった。また、外形サイズが大きいことにもかかわらず、組み立て性は良好であり、パーソナルコンピューター(PC)のマザーボードに搭載したところ、通常の製品どおりの画像が立ち上がることを確認できた。
また、本実施例を用いることにより、パーソナルコンピューターのマザーボードの面積を小さくすることができた。尚、図19Eでは省略しているが、本実施例1の半導体装置をパーソナルコンピューターのマザーボードに実装した後、ヒートスプレッダー15上にヒートシンクを導電性接着剤で接着させた。
(実施例2)
本発明の半導体装置を製造するために、支持体には、図19Fに示すように一方の表面上にAlの突起が複数設けられ、且つ貫通穴が設けられたAl板21と、複数の貫通穴が設けられた平板とを、「突起−貫通穴」の部分を接続させることによって作製した支持体を作製した。このような支持体を用いて、その他は実施例1と同じ資材、および製造方法を用いて半導体装置を製造した。
こうして作製した半導体パッケージの組み立て性は実施例1と同様に良好であり、パーソナルコンピューター(PC)のマザーボードに搭載したところ、通常の製品どおりの画像が立ち上がることを確認できた。
また実施例1で用いた支持体よりも、上記の方法で作製した支持体の方がより安く製造でき、実施例1の半導体装置よりも低コストな半導体装置を実現することができた。
以上、本発明の実施例について述べたが、本発明は前記実施例に限定されるものではなく、発明の要旨を逸脱しない範囲でさらに多くの改変を施しえるのは言うまでも無いことである。
以上、実施の形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施の形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、2008年3月28日に出願された、日本出願特願2008−087138を基礎とする優先権を主張し、その開示の全てをここに取り込む。
Claims (29)
- 第1の面に第1の外部電極、第2の面に第2、第3の外部電極が設けられ、配線層を少なくとも2層以上有する1つの可撓性回路基板と、複数のメモリデバイスと、抵抗、コンデンサおよびインダクタのうちの少なくとも1種類以上を含む複数の受動部品と、前記複数のメモリデバイスおよび前記複数の受動部品とを収納する少なくとも1つ以上の溝が設けられた支持体と、1つの演算処理プロセッサーデバイスと、を含み、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数のメモリデバイスと前記複数の受動部品とは前記可撓性回路基板の第1の面に平面的に実装されるとともに前記第1の面の第1の外部電極に電気的に接続され、且つ前記受動部品は前記メモリデバイスの近傍に実装され、
前記支持体が前記複数のメモリデバイスと前記複数の受動部品とを囲うように前記可撓性回路基板の第1の面に接着され、または第1の面に設けられた第1の外部電極に電気的に接続されて、該複数のメモリデバイスと該受動部品とが該支持体の溝の内側に収容され、
前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、
前記複数のメモリデバイスと前記受動部品とが実装された前記第1の外部電極の表裏反対側の第2の面に前記可撓性回路基板の第2の外部電極を有し、前記演算処理プロセッサーデバイスが前記第2の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数のメモリデバイスの外部端子面および複数の受動部品と互いに対面するように実装され、
前記支持体の表面のうち溝が形成されている面の表裏反対側の面に前記可撓性回路基板の第3の外部電極を有し、前記第3の外部電極上にはんだバンプが形成され、
前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、
ことを特徴とする半導体装置。 - 前記演算処理プロセッサーデバイスの面積が、前記複数のメモリデバイスと前記複数の受動部品との合計の面積よりも大きいことを特徴とする請求項1に記載の半導体装置。
- 第1の面に第1の外部電極、第2の面に第2、第3の外部電極が設けられ、配線層を少なくとも2層以上有する1つの可撓性回路基板と、抵抗、コンデンサおよびインダクタのうちの少なくとも1種類以上を含む複数の受動部品と、前記複数の受動部品を収納する少なくとも1つ以上の溝が設けられた支持体と、1つの演算処理プロセッサーデバイスと、
を含み、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数の受動部品が前記可撓性回路基板の第1の面に平面的に実装されるとともに前記第1の面の第1の外部電極に電気的に接続され、
前記支持体が前記複数の受動部品を囲うように前記可撓性回路基板の第1の面に接着され、または第1の面に設けられた第1の外部端子に電気的に接続されて、前記複数の受動部品が前記支持体の溝の内側に収容され、
前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、
前記複数の受動部品が実装された前記第1の外部電極の表裏反対側の第2の面に前記可撓性回路基板の第2の外部電極を有し、前記演算処理プロセッサーデバイスが前記第2の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数の受動部品と互いに対面するように実装され、
前記支持体の表面のうち溝が形成されている面と表裏反対側の面に前記可撓性回路基板の第3の外部電極を有し、前記第3の外部電極上にはんだバンプが形成され、
前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、
ことを特徴とする半導体装置。 - 第1の面に第1の外部電極、第2の面に第2、第3の外部電極が設けられ、配線層を少なくとも2層以上有する1つの可撓性回路基板と、複数のメモリデバイスと、前記複数のメモリデバイスを収納する少なくとも1つ以上の溝が設けられた支持体と、1つの演算処理プロセッサーデバイスと、を含み、
前記可撓性回路基板は前記支持体よりも大きい面積を有し、前記複数のメモリデバイスが前記可撓性回路基板の第1の面に平面的に実装されるとともに前記第1の面の第1の外部電極に電気的に接続され、
前記支持体が前記複数のメモリデバイスを囲うように前記可撓性回路基板の第1の面に接着され、または前記第1の面に設けられた第1の外部電極に電気的に接続されて、前記複数のメモリデバイスが前記支持体の溝の内側に収容され、
前記可撓性回路基板が前記支持体の外周に沿って折り曲げられて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部を包み、該可撓性回路基板が前記支持体の表面の少なくとも一部に接着され、
前記複数のメモリデバイスが実装された前記第1の外部電極の表裏反対側の第2の面に前記可撓性回路基板の第2の外部電極を有し、前記演算処理プロセッサーデバイスが前記第2の外部電極に電気的に接続され、前記演算処理プロセッサーデバイスの外部端子面が前記可撓性回路基板を挟んで前記複数のメモリデバイスの外部端子面と互いに対面するように実装され、
前記支持体の表面のうち溝が形成されている面の表裏反対側の面に前記可撓性回路基板の第3の外部電極を有し、前記第3の外部電極上にはんだバンプが形成され、
前記はんだバンプを下面と定義したとき、前記演算処理プロセッサーデバイスが最上面に実装されている、
ことを特徴とする半導体装置。 - 前記演算処理プロセッサーデバイスが、ヒートスプレッダーおよびヒートシンクのうち少なくともどちらかを有することを特徴とする請求項1から4のいずれか1項に記載の半導体装置。
- 前記演算処理プロセッサーデバイスおよび複数のメモリデバイス、または前記演算処理プロセッサーデバイスが、BGAタイプのパッケージであることを特徴とする請求項1から5のいずれか1項に記載の半導体装置。
- 前記複数のメモリデバイスがDRAMで、且つ前記演算処理プロセッサーデバイスが画像処理プロセッサーであることを特徴とする請求項1、2、4から6のいずれか1項に記載の半導体装置。
- 前記複数のメモリデバイスの少なくとも1つは、マルチチップパッケージまたは互いに積層されたパッケージ・オン・パッケージ構造であることを特徴とする請求項1、2、4から7のいずれか1項に記載の半導体装置。
- 前記支持体は金属材料からなり、前記可撓性回路基板のグランドに電気的に接続されていることを特徴とする請求項1から8のいずれか1項に記載の半導体装置。
- 前記支持体は、少なくともその一部が42アロイ、コバール等のNiを含んだ合金、セラミックス、およびSiのうちいずれかの材料で構成されていることを特徴とする請求項1から9のいずれか1項に記載の半導体装置。
- 前記支持体は、前記複数のメモリデバイスおよび前記複数の受動部品を収容するための少なくとも1つ以上の貫通穴が設けられた少なくとも1枚以上の板と、1枚の平板とを積層して作製されていることを特徴とする請求項1から10のいずれか1項に記載の半導体装置。
- 前記支持体のうち少なくとも貫通穴が設けられた板の部分は、42アロイ、コバール等のNiを含んだ合金を用いて作製されたものであることを特徴とする請求項11に記載の半導体装置。
- 前記支持体を構成する材料のうち少なくとも前記1枚の平板は、アルミニウム、アルミニウム合金、チタン、チタン合金、セラミックス、およびSiのうちいずれかの材料で作製されたものであることを特徴とする請求項11に記載の半導体装置。
- 前記支持体を構成している積層された材料は、少なくとも一部が互いに導電性材料または絶縁性材料を介して接着または接続されている、あるいは少なくとも一部が互いに溶接されていることを特徴とする請求項11から13のいずれか1項に記載の半導体装置。
- 前記支持体を構成している積層された材料のうち一方の材料の表面には突起が形成されており、前記材料と互いに重なり合うもう一方の材料には前記突起を受け入れる貫通穴または溝が形成されており、積層された材料どうしが前記突起と前記貫通穴または溝の部分で接続されていることを特徴とする請求項11から13のいずれか1項に記載の半導体装置。
- 前記支持体の溝の周囲、前記支持体を構成している貫通穴が設けられた板において前記貫通穴の周囲、および前記支持体を構成している1枚の平板内、のうち少なくともいずれかの箇所に複数の貫通穴が設けられていることを特徴とする請求項1から15のいずれか1項に記載の半導体装置。
- 前記メモリデバイスと前記支持体とが、熱伝導材料を介して接触していることを特徴とする請求項1から16のいずれか1項に記載の半導体装置。
- 前記可撓性回路基板の第1の面の一部に、前記支持体の表面に接着させるための熱可塑性接着樹脂フィルムまたは硬化処理前の熱硬化性接着樹脂フィルムが貼り付けられていることを特徴とする請求項1から17のいずれか1項に記載の半導体装置。
- 前記演算処理プロセッサーデバイスにはヒートシンクが取り付けられ、該ヒートシンクは半導体モジュール全体を覆うような形状であることを特徴とする請求項1から18のいずれか1項に記載の半導体装置。
- 前記可撓性回路基板のうち、前記支持体に沿って折り曲げる領域の配線層数が、折り曲げられない他の領域の配線層数よりも少ないことを特徴とする請求項1から19のいずれか1項に記載の半導体装置。
- 請求項1から20のいずれか1項に記載の半導体装置を搭載したプリント回路基板。
- 請求項1から20のいずれか1項に記載の半導体装置を搭載した電子機器。
- 請求項21に記載のプリント回路基板を搭載した電子機器。
- (a)可撓性回路基板の第1の面に、複数の受動部品を実装する工程と、
(b)前記可撓性回路基板の第1の面に、複数のメモリデバイスを実装する工程と、
(c)前記複数のメモリデバイスと前記複数の受動部品とを収納するための溝を有する支持体の、前記可撓性回路基板の第1の面への実装を、該可撓性回路基板の第1の面に実装された前記複数のメモリデバイスと前記複数の受動部品とを覆うように行う工程と、
(d)前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、
(e)前記複数のメモリデバイスと前記複数の受動部品とが実装された前記可撓性回路基板の第1の外部電極と表裏反対側の第2の面に形成されている前記可撓性回路基板の第2の外部電極に、演算処理プロセッサーデバイスを実装する工程と、
(f)前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第3の外部電極上にはんだバンプを形成する工程と、
を含んでいることを特徴とする半導体装置の製造方法。 - 請求項24に記載の半導体装置の製造方法であって、(a)と(b)の工程、(a)と(b)と(c)の工程、(e)と(f)の工程のうち少なくともいずれかの工程が同時に行われることを特徴とする半導体装置の製造方法
- (a)可撓性回路基板の第1の面に、複数の受動部品を実装する工程と、
(b)前記複数の受動部品を収納するための溝を有する支持体の、前記可撓性回路基板の第1の面への実装を、該可撓性回路基板の第1の面に実装された前記複数の受動部品を覆うように行う工程と、
(c)前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、
(d)前記複数の受動部品が実装された前記可撓性回路基板の第1の外部電極と表裏反対側の第2の面に形成されている前記可撓性回路基板の第2の外部電極に、演算処理プロセッサーデバイスを実装する工程と、
(e)前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第3の外部電極上にはんだバンプを形成する工程と、
を含んでいることを特徴とする半導体装置の製造方法。 - 請求項26に記載の半導体装置の製造方法であって、(a)と(b)の工程、(d)と(e)の工程のうち少なくともいずれかの工程が同時に行われることを特徴とする半導体装置の製造方法。
- (a)可撓性回路基板の第1の面に、複数のメモリデバイスを実装する工程と、
(b)前記複数のメモリデバイスを収納するための溝を有する支持体の、前記可撓性回路基板の第1の面への実装を、該可撓性回路基板の第1の面に実装された前記複数のメモリデバイスを覆うように行う工程と、
(c)前記可撓性回路基板を前記支持体の外周に沿って折り曲げて、少なくとも前記支持体の1つ以上の側面と、該支持体の表面のうち溝が形成されている面の表裏反対側の面の少なくとも一部とを包み、該可撓性回路基板を前記支持体の表面の少なくとも一部に接着する工程と、
(d)前記複数のメモリデバイスが実装された前記可撓性回路基板の第1の外部電極と表裏反対側の第2の面に形成されている前記可撓性回路基板の第2の外部電極に、演算処理プロセッサーデバイスを実装する工程と、
(e)前記支持体の表面のうち溝が形成されている面の表裏反対側の面に接着された前記可撓性回路基板の第3の外部電極上にはんだバンプを形成する工程と、
を含んでいることを特徴とする半導体装置の製造方法。 - 請求項28に記載の半導体装置の製造方法であって、(a)と(b)の工程、(d)と(e)の工程のうち少なくともいずれかの工程が同時に行われることを特徴とする半導体装置の製造方法。
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