JP2004172322A - 半導体パッケージ及び積層型半導体パッケージ - Google Patents
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Abstract
【課題】半導体パッケージの外形寸法の設計自由度を半導体デバイスに依存しないものとし、これにより、３次元実装化を容易にした半導体パッケージ及び積層型半導体パッケージを提供する。
【解決手段】回路面上に電極が形成された半導体デバイス６と、配線パターンの片面又は両面に熱可塑性絶縁樹脂層を有する可撓性基板１０１と、半導体デバイス６の周囲に配置された少なくとも１つの挿入基板２０１とを備えている。そして、可撓性基板１０１に設けられた電極が半導体デバイス６の所定の電極に接続されると共に、熱可塑性絶縁樹脂層４により封止されている。また、可撓性基板１０１が挿入基板２０１の側面に沿って折り曲げられて、電極の形成面とその他の面に電極が形成されている。
【選択図】 図１
【解決手段】回路面上に電極が形成された半導体デバイス６と、配線パターンの片面又は両面に熱可塑性絶縁樹脂層を有する可撓性基板１０１と、半導体デバイス６の周囲に配置された少なくとも１つの挿入基板２０１とを備えている。そして、可撓性基板１０１に設けられた電極が半導体デバイス６の所定の電極に接続されると共に、熱可塑性絶縁樹脂層４により封止されている。また、可撓性基板１０１が挿入基板２０１の側面に沿って折り曲げられて、電極の形成面とその他の面に電極が形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、薄型の半導体パッケージ及び３次元的に積層された積層型半導体パッケージに関し、特に、寸法の異なる半導体デバイスのパッケージ化を容易にするためのパッケージサイズの標準化を可能にするパッケージ構造を改良した半導体パッケージ及び積層型半導体パッケージに関する。
【０００２】
【従来の技術】
【従来の技術】
図３１乃至３４は、特開平８−３３５６６３号公報（特許文献１）に記載された従来の半導体パッケージを示す断面図である。図３１に示す半導体装置は、配線パターン５０５の両面に絶縁フィルム５１０が積層されたインターポーザー基板５０２の電極パッド５０４と半導体チップ５０１の電極とを、導電体５０３で接続した後、インターポーザー基板５０２と半導体チップ５０１との間に絶縁樹脂５０９を挿入し、更に、インターポーザー基板５０２を半導体チップ５０１の側面から裏面まで折り曲げて、半導体チップ５０１の裏面でチップ表面が露出した領域に絶縁樹脂５０９を塗布することにより、インターポーザー基板５０２を半導体チップ５０１に接着させている。これにより、半導体チップ５０１からなるベアチップとほぼ同じサイズの小型半導体パッケージが得られる。この半導体装置では、インターポーザー基板５０２と半導体チップ５０１の表面とを、接着剤の役割を果たす絶縁樹脂５０９で接着している。
【０００３】
また、図３２は、図３１に示す半導体装置を、はんだバンプ５０７を接続材料として積層したものであり、この図３２に示す半導体装置は、ベアチップとほぼ同じサイズの小型３次元半導体装置である。
【０００４】
また、図３３はこの３次元半導体装置を、マザーボード基板５１１上に実装した状態を示す断面図である。
【０００５】
更に、図３４はこのマザーボード基板５１１上に実装された３次元半導体装置のマザーボード基板５１１と最下段の半導体装置とを接続するはんだバンプ５０７の周囲にアンダーフィル樹脂５０８を充填したものである。
【０００６】
図３５乃至３８は、特開２００１−１９６５０４号公報（特許文献２）に記載された従来の他の半導体装置を示す断面図である。この半導体装置は、配線パターン５０５の両面に熱可塑性絶縁樹脂５１２が被着されたフレキシブルインターポーザ基板（可撓性基板）５０６の電極パッド５０４と、半導体チップ５０１の電極とを、導電体５０３によって接続した後、加熱しながらフレキシブルインターポーザ基板（可撓性基板）５０６を折り曲げ、半導体チップの側面及び裏面に接着させ、ベアチップとほぼ同じサイズの小型半導体パッケージとしたものである。
【０００７】
この半導体装置が図３１に示す半導体装置と大きく異なるところは、インターポーザー基板の絶縁体に熱可塑性樹脂を使用している点にある。インターポーザー基板５０６自体が接着性を有していると共に、加熱すると弾性係数が小さくなるため、基板を折り曲げてチップと接着させるプロセスが図２２に示す半導体装置よりも容易であるところである。
【０００８】
また、図３６は、図３５に示す半導体装置を、はんだバンプ５０７で積層実装したもので、ベアチップとほぼ同じサイズの小型３次元半導体装置を示す。
【０００９】
図３７はこの３次元半導体装置をマザーボード基板５１１上に実装した状態を示し、図３８は最下段の半導体パッケージとマザーボード基板５１１との間に絶縁性樹脂５０９を充填した状態を示す。
【００１０】
図３１に示す半導体パッケージは、薄いインターポーザー基板５０２を使用することにより、半導体デバイスとほぼ同じ外形寸法の半導体パッケージを形成することが可能である。パッケージサイズを小さくすることは、実装密度を向上させる上では有効な手段であり、本パッケージ構造は小型パッケージを形成する有効な手段の一つといえる。
【００１１】
更に、本パッケージの表裏面には電極パッド５０４を形成することが可能であり、図２９に示すように、アウターバンプ１ａ、１ｂを形成することで、図３０に示すように、マザーボード基板７に対して平面的にばかりではなく、パッケージ同士を積み重ねて実装する３次元実装が可能となる。同一の半導体デバイスをパッケージ化する場合には、図３６に示すような実装構造をとることで、高密度実装が可能になる。
【００１２】
【特許文献１】
特開平８−３３５６６３号公報
【特許文献２】
特開２００１−１９６５０４号公報
【００１３】
【発明が解決しようとする課題】
平面的な実装面積も小さくすることが可能であり、３次元実装化することで更に高密度実装化することも可能なパッケージ構造であるが、制約事項もある。前述したように同一の半導体デバイス又は同一の外形寸法をもつ半導体デバイス同士であれば、図３６に示すような３次元実装構造を形成することが可能であるが、異なる外形寸法をもつ半導体デバイスを３次元実装するには、図３０に示すように最下段の半導体パッケージ３０１ｄに対して上段の半導体パッケージ３０１ａ、３０１ｂ、３０１ｃを同一寸法か、又は小さくすることが望まれる。これは半導体デバイスの積層できる順番に関して制約が発生するということになる。パッケージ間の接続を担うアウターバンプ１ａをパッケージ中央部に配置することでパッケージ寸法による積層順位の自由度を増すことは可能であるが、実装安定性の確保を考慮すると望ましくない。また、下位にくる半導体パッケージの寸法内に上位の半導体パッケージのアウターバンプの配置が不可能な場合も考えられる。半導体デバイスの出入力端子数の増加は著しく、下位の半導体パッケージが小さい場合には、上位の半導体デバイスの電極パッドを接続可能なエリアに配置することが困難な場合がある。また、可能であっても、非常に微細な配線の引き回しが必要になり、結果的に非常に高価な半導体パッケージとなってしまい、好ましくない。この引き回しの問題は、下位の半導体パッケージの寸法が上位の半導体パッケージの寸法を下回る場合以外にも発生する。半導体デバイスの入出力端子数が極めて大きい場合には、これをパッケージレベルで実装するのに十分な配線密度に再配線した場合、再配置された電極パッドを半導体デバイスの面積内に収めることが困難な場合が発生する。これは再配線を担うインターポーザー基板の設計ルールに影響する問題でもあり、無理な設計を行った場合は、製造コストに大きく影響し好ましくない。
【００１４】
このような課題を解決する方法として、パッケージサイズを半導体デバイスよりも大きくすることが考えられる。これは、パッケージサイズを半導体デバイスとほぼ同じ大きさにすることが可能であるという特徴に反するようであるが、図２９に示すパッケージ構造の特徴は、パッケージの厚さを薄くすることが可能という点にもあり、必要最小限にパッケージ面積を大きくして、薄型パッケージを３次元実装することは、高密度実装の有効な手段の一つといえる。
【００１５】
また、半導体デバイスは製造コストを低減させる手段として、外形寸法を小さくしてウェハ当たりの取り数を増大させる手法を採る。このような設計変更が行われた場合、図２９及び図３０に示した半導体パッケージでは、半導体パッケージ３０１ａ、３０１ｂ、３０１ｃ、３０１ｄの夫々に設計した可撓性基板１０１を設計変更する必要がある。また、一部の半導体デバイスに変更が生じた場合でも、その上位又は下位にある半導体パッケージに使用される可撓性基板の設計を変更する必要が生じる。
【００１６】
このような課題を解決する方法としても、パッケージサイズを半導体デバイスに依存せず、一定のパッケージサイズに統一する、電極パッド位置を一定にするなどのパッケージサイズの標準化が望まれ、このためにもパッケージサイズを半導体デバイスよりも大きくする構造が望まれる。
【００１７】
本発明はかかる問題点に鑑みてなされたものであって、半導体パッケージの外形寸法の設計自由度を半導体デバイスに依存しないものとし、これにより、３次元実装化を容易にした半導体パッケージ及び積層型半導体パッケージを提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係る半導体パッケージは、回路面上に１又は複数の電極が形成された半導体デバイスと、配線パターンの片面又は両面に熱可塑性の絶縁層を有する可撓性基板とを有し、前記可撓性基板に設けられた電極が前記半導体デバイスの所定の電極に接続されると共に前記熱可塑性絶縁層により封止され、前記可撓性基板が折り曲げられて、前記電極の形成面とその他の面に電極を設けることを可能にする半導体パッケージにおいて、前記半導体デバイスの周囲に１又は複数個の挿入基板が配置されていることを特徴とする。
【００１９】
この半導体パッケージにおいて、半導体デバイスと、挿入基板と、折り曲げられた可撓性基板とによって形成される空間が、閉空間とならないように、前記挿入基板に開口部が形成されていることが好ましい。
【００２０】
また、前記可撓性基板に接着される挿入基板の表面に溝が形成されていることが好ましい。
【００２１】
更に、前記挿入基板のうち、少なくとも１つが、例えば、剛性体で形成されている。
【００２２】
更にまた、前記挿入基板のうち、少なくとも１つを弾性体で形成することもできる。
【００２３】
そして、前記挿入基板に受動素子が形成されているように構成することができる。また、前記挿入基板の表裏面に位置合せ用のマーカーを形成することができる。
【００２４】
本発明に係る積層型半導体パッケージは、前記請求項１乃至７のいずれか１項に記載の半導体パッケージが、複数個、前記電極を介して電気的に接続されていることを特徴とする。
【００２５】
この積層型半導体パッケージにおいて、例えば、前記半導体パッケージの表裏面に形成された電極が夫々異なる挿入基板又は半導体デバイス上に配置されている。
【００２６】
本発明の半導体パッケージによれば、外形寸法及び半導体パッケージ間の接続を担うアウターバンプの配置を自由に設計することが可能になり、外形寸法及び入出力端子数が異なる異種半導体デバイスをパッケージ化して３次元的に実装することが可能となる。
【００２７】
【発明の実施形態】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。図１は本発明の第１実施形態に係る半導体パッケージを示す断面図、図２は同じくその変形例に係る半導体パッケージを示す断面図、図３及び図４はその組み立て方法を示す図である。本実施形態の半導体パッケージは、回路面上に電極が形成された半導体デバイス６と、配線パターンの片面又は両面に熱可塑性絶縁樹脂層を有する可撓性基板１０１と、半導体デバイス６の周囲に配置された少なくとも１つの挿入基板２０１とを備えている。そして、可撓性基板１０１に設けられた電極が半導体デバイス６の所定の電極に接続されると共に、熱可塑性絶縁樹脂層４により封止されている。また、可撓性基板１０１が挿入基板２０１の側面に沿って折り曲げられて、電極の形成面とその他の面に電極が形成されている。
【００２８】
このような半導体パッケージは、以下に示す製造方法により製造することができる。先ず、図４に示すように、可撓性基板１０１に半導体デバイス６を接着し、次いで、図３に示すように、中央に半導体デバイス６より若干大きな矩形の孔７を有する挿入基板２０１を、半導体デバイス６を嵌合するようにして、半導体デバイス６の周囲に配置して、可撓性基板１０１に接着する。この挿入基板２０１は、例えば、図３に示すように、半導体デバイス６を嵌合可能な孔７が形成されたものである。図４に示すように、挿入基板２０１を接着した後、挿入基板２０１の外周に沿って可撓性基板１０１を折り曲げて、半導体デバイス６と挿入基板２０１を包み込む。この場合に、半導体デバイス６及び挿入基板２０１は、可撓性基板１０１の熱可塑性樹脂層４の接着性が十分に発現する温度に加温して、可撓性基板１０１を半導体デバイス６に向けて押圧することにより、接着することができる。
【００２９】
半導体デバイスを接続する向きとしては、図１と図２に示すような２種類が考えられるが、いずれの方向でもよい。図２に示す向きに作製する場合は、可撓性基板１０１に接続する際に、可撓性基板１０１に形成された電極と半導体デバイス６の電極が所定の組み合わせで接続されるように位置合せを行って張り合わせる。その後、挿入基板２０１を接着して、図４に示すように、可撓性基板１０１を挿入基板２０１の外周に合せて折り曲げる。図１に示す向きに作製する場合は、予め半導体デバイス６の裏面を可撓性基板１０１に接着し、挿入基板２０１を接着した後に可撓性基板１０１を折り曲げて、可撓性基板１０１の電極と半導体デバイス６の電極を、インナーバンプ２を介して接続する。
【００３０】
また、予め挿入基板２０１を可撓性基板１０１上に搭載しておき、その後、半導体デバイス６を可撓性基板１０１上に接着するようにしてもよい。
【００３１】
半導体デバイス６と可撓性基板１０１は薄くなるほど半導体パッケージ３０１の厚さも薄くなり望ましい。可撓性基板１０１は配線３を形成する金属箔を中心にして、その両面に熱可塑性樹脂層４と、絶縁層５とを配置した積層体として構成され、極めて薄い金属箔、薄い熱可塑性樹脂層４、絶縁層５を使用することにより、数十μｍの可撓性基板１０１を作製することが可能である。更に、数μｍの金属箔（例えば銅箔）、数μｍから十数μｍの樹脂材料（例えばポリイミド）を使用することにより、数μｍから十数μｍの可撓性基板を作製することも可能である。これに対して、シリコン素子などの半導体デバイスの厚さは数百μｍであり、半導体パッケージの薄型化を図る上では薄化した半導体デバイスを用いることが有効である。また、予め薄化した半導体デバイスを使用する方法のほかに、可撓性基板１０１上に半導体デバイス６を接着した後に半導体デバイス６を研磨等の手段により薄化する方法もある。一般に、研磨及び研削による半導体デバイス６の薄化は接続部（インナーバンプ２）への影響が課題となるが、本発明の可撓性基板１０１と半導体デバイス６との組み合わせでは、熱可塑性樹脂層４によって接続部が封止されており、研磨及び研削工程で接続部に対する影響はない。半導体デバイス６の薄化は、挿入基板２０１の接着前に行っても良く、又は接着後に行っても良い。前者の場合、半導体デバイス６の厚さに整合させて挿入基板２０１の厚さを用意しておく必要がある。また、後者の場合、挿入基板２０１も同時に薄化されることから、挿入基板２０１の材質としては、薄化に用いられる手段（研磨、研削など）により反り及び歪が発生しない易加工性の材料を選択することが望ましい。この半導体デバイス６の薄化処理は、半導体デバイス６の厚さと挿入基板２０１の厚さとを一致させるのに有利な方法である。また、予め所望の厚さの挿入基板を設置しておき、研磨及び研削により挿入基板２０１と同じ厚さに半導体デバイス６を薄化する方法もある。この場合は、挿入基板２０１の材質は半導体デバイス６の薄化処理に使用される手段により薄化しない材質であることが望ましい。例えば、挿入基板２０１の表面をダイヤモンドでコーティングすることにより、挿入基板２０１の薄化は防止される。
【００３２】
挿入基板２０１の材質については、可撓性基板１０１の折り曲げに支障のない材料であればどのようなものでも選択が可能である。更に、薄化処理が可能であれば好適である。例えば、金属材料としては、ステンレス鋼、アルミニウム又はアルミニウム合金、超鋼、黄銅、又は銅などが挙げられる。これらの金属材料の中で、１００μｍ以下の薄さにして剛性を保持できるステンレス鋼等が好適である。樹脂材料としては、エポキシ樹脂、アクリル樹脂、液晶ポリマー、ポリイミド、ポリ尿素、及びポリカーボネート等のいずれでも良く、更に加えて、無機のフィラー、ウィスカー又はガラス繊維などで強化された材料であれば、薄化した際の剛性を確保できるため、好適である。
【００３３】
可撓性基板１０１の折り曲げ形状については、図１に示すように、折り曲げた可撓性基板１０１の端部が離れている構造でもよく、図２に示すように、折り曲げた可撓性基板１０１の端部が密着している構造でもよい。電極を形成できる面積が増加する点では後者の方が有効であるが、製造安定性の点では前者の方が望ましい。また、後者のような構造をとる場合、挿入基板２０１の形状によっては、半導体デバイス６と挿入基板２０１と可撓性基板１０１とにより密閉空間が形成される。このような密閉空間の存在は、そこに閉じ込められた空気等が、外部環境又は半導体デバイスの発熱に伴う膨張等により、パッケージ信頼性に悪影響を及ぼすため、図６に示すように、挿入基板２０１に空気の逃げ部８を形成することが好ましい。
【００３４】
また、アウターバンプ１ａの配置に設計上の余裕があるような場合は、図５に示すように、可撓性基板１０１の折り曲げは挿入基板２０１の範囲内に収めて、半導体デバイス６を包括しない構造とすることも可能である。この場合、挿入基板２０１の厚さは、半導体デバイス６の厚さと一致するものではなく、可撓性基板１０１の厚さ分を加えたときに半導体デバイス６と同じ厚さになるように、半導体デバイス６の厚さよりも若干薄くすることにより、図５に示すような構造にすることが可能となる。
【００３５】
挿入基板２０１の形状は、図３に示すように、半導体デバイス６を配置するエリアに孔７を設けたものが、１枚の挿入基板２０１でパッケージを形成できることから好適である。このような形状の挿入基板２０１は、例えば金属板で作製する場合は、予め所定の厚さに調整した金属板をエッチングすることで作製が可能である。この孔７を形成する方法としては、その他に、打ち抜き加工及び放電加工等も有効である。また、エポキシ樹脂等の有機材料で作製する場合でも、打ち抜き加工、放電加工、又はエンドミル等による機械加工で作製が可能である。
【００３６】
また、このような加工をせずに、図７に示すように、複数の挿入基板２０１ａ、２０１ｂ、２０１ｃ、２０１ｄを半導体デバイス６の周囲に配置することによっても、半導体デバイス６の周囲を囲むように、挿入基板２０１ａ〜２０１ｄを設けることができる。複数の挿入基板２０１ａ等を使用する場合は、各挿入基板の特性を変化させることも可能である。例えば、図７に示すような配置で、挿入基板２０１ａ、２０１ｂ、２０１ｃ、２０１ｄを配置し、可撓性基板１０１を挿入基板２０１ｂ、２０１ｄの外縁に沿って折り曲げて半導体パッケージを作製する場合は、挿入基板２０１ｂ、２０１ｄをステンレス鋼などの剛性体として強度を保証する。また、アウターバンプの配置位置を挿入基板２０１ａ、２０１ｃの上に設計する場合、挿入基板２０１ａ、２０１ｃをエポキシ樹脂等の弾性がある材料にすることで、半導体パッケージ３０１を積層して積層パッケージ４０１を形成する際に、上下に位置する半導体パッケージ間の応力緩和を担うことができる。
【００３７】
複数の挿入基板を用いる方法としては、この他に、図８及び図９に示すように、小さい窓枠状の挿入基板２０１ａの外側に大きな窓枠状の挿入基板２０１ｂを嵌合し、小さい方の挿入基板２０１ａの中心に、半導体デバイス６を嵌合するように配置することも可能である。このようにして、挿入基板２０１ａ、２０１ｂを配置し、アウターバンプ１ａ、１ｂを、図８に示すように、上方の半導体パッケージ３０１に接続するアウターバンプ１ａと下方の半導体パッケージ３０１に接続するアウターバンプ１ｂを、夫々挿入基板２０１ａの上と、挿入基板２０１ｂの下にくるように配置することで、上下半導体パッケージ間の応力及び半導体デバイス６との間の応力を、可撓性基板１０１における半導体デバイス６と挿入基板２０１ａとの間の部分と、挿入基板２０１ａと挿入基板２０１ｂとの間の部分により緩和することが可能になり、パッケージの接続信頼性を高める上で好適である。
【００３８】
挿入基板の形状について更に詳細に説明する。挿入基板は熱可塑性樹脂が形成された可撓性基板に接着される。通常、半導体パッケージは薄化することが望まれることから、使用する挿入基板は５００μｍ以下、更には２００μｍから１００μｍに薄化する場合があり、更に半導体デバイスを薄化して使用する場合は、その厚さに合せて挿入基板も５０μｍ以下、例えば２０μｍと極薄型化して使用する。このように極薄型化したパッケージには加工性の点から金属材料、例えばステンレス鋼を挿入基板とすることが好適である。このような挿入基板を半導体デバイスを配置するよりも先に可撓性基板に接着する場合は、接着の際に加温、加圧を挿入基板の端部から徐々に全体に広げるなどの工夫をすることで、挿入基板と可撓性基板との間に気泡が生成することを防止することが可能である。
【００３９】
しかしながら、挿入基板は半導体デバイスを実装した後に形成することが作製プロセス上好ましい。半導体デバイスを先に接着した後に、挿入基板を接着する場合、前述したような加圧方法は半導体デバイスへの影響が考えられるため、好ましくない。特に、極薄型化した半導体デバイスでは破損等の影響が懸念される。一方、挿入基板と可撓性基板との間に挟みこまれる気泡は、閉空間となっていると外部環境及び半導体デバイス自体の発熱による温度上昇により半導体パッケージの変形の原因となり、パッケージの接続信頼性に影響を与えるため、好ましくない。
【００４０】
そこで、挿入基板を設置する際に閉空間とならない工夫が必要となる。その方法として、図１０に示すように、挿入基板２０１の表面に溝２０２を形成することが有効である。溝２０２は気泡が外部に抜ける程度の形状及び寸法とすればよい。また、溝２０２の配置としては、図１１に示すように、可撓性基板１０１に形成される電極パッド９を避けるように配置することが好ましい。更に、図１２に示すように、格子状に溝２０２を形成してもよい。また、図１３及び図１４に示すように、可撓性基板２０１に微細な切り欠き部２１２を形成してもよく、この場合、切り欠き部２１２で隣接する電極パッドを分離された電極パッドが、応力緩和の機能を果たす効果があり好ましい。
【００４１】
挿入基板には以下に説明するような構造を付加することで、本発明の半導体パッケージに付加機能を持たせることが可能となる。
【００４２】
例えば、図１５に示すように、挿入基板２０１の表面に、ダイヤモンド等の硬質の材料からなる層２０３をコーティングすることにより、研磨及び研削等のプロセスを簡素化及び高精度化することが可能になる。また、挿入基板２０１の表面に、金等の良導電体からなる層２０３をコーティングすることにより、磁気シール効果を持たせることが可能である。
【００４３】
また、図１６に示すように、挿入基板２０１の表面に、抵抗素子２０４と、インダクタ２０５と、コンデンサ２０６と、各種配線パターン２０８とを形成し、端子２０８で可撓性基板１０１と接続するようにすることができる。このような挿入基板２０１を使用することにより、小型及び薄型化された半導体パッケージ３０１に複数の素子を内蔵させることが可能になる。ここで使用する挿入基板は、金属板の表面を絶縁層で被覆したもの、有機材料、又はアルミナ等の各種セラミックス材料を利用できる。
【００４４】
同様に、図１７に示すように、挿入基板２０１として、プリント配線基板を使用することも可能である。挿入基板２０１内に、内層配線２０９及びヴィア２１０を設けることにより、本発明の半導体パッケージ３０１において、パッケージ外周部で配線の引き回しを行った場合に、必要に応じて、半導体パッケージ３０１の表裏面の配線を短絡させることが可能になる。
【００４５】
また、図１８に示すように、挿入基板にフィン２１１を設けることにより、放熱効果を持たせることも可能となる。
【００４６】
本発明の半導体パッケージは、そのパッケージ表裏面に設けられたアウターバンプを介して上下に半導体パッケージを接続する３次元実装が可能なことが利点である。この３次元実装は、アウターバンプとそれを受ける電極パッドとを位置合せして搭載するが、電極パッド又はアウターバンプの位置精度が悪いと、実装が困難となる。本発明の半導体パッケージ３０１は、例えば、図２に示すように、下面のアウターバンプ１ｂが可撓性基板１０１と同一平面状に形成されており、その位置精度には問題はない。一方、上面のアウターバンプ１ａは挿入基板２０１の外周部に沿って折り曲げられて半導体デバイス６の裏面に接着される。このため、折り曲げ精度がアウターバンプ１ａの位置精度に影響を与える。挿入基板２０１の外形寸法の精度及び折り曲げ加工精度が十分な場合は良いが、外形寸法精度が低い場合等は、図２４に示すように、挿入基板２０１の表面に位置合せ用のマーカー２１３を形成しておき、このマーカー２１３に対して可撓性基板１０１の折り曲げを行う方法がある。
【００４７】
マーカー２１３は挿入基板の表裏面に夫々形成する方法もあるが、図２５（ａ）乃至（ｃ）に示すように、積層する予定の半導体パッケージの各可撓性基板２０１ａ乃至２０１ｃに、マーカーとして夫々貫通孔２１４ａ乃至２１４ｃを形成しておく方法もある。なお、この可撓性基板２０１ａ乃至２０１ｃは、半導体デバイスを配置するための孔２１５ａ乃至２１５ｃの大きさが異なるものである。貫通孔２１４ａ乃至２１４ｃは、図２６に示すように、例えば複数の挿入基板２０１ａ、２０１ｂ、２０１ｃ、２０１ｄを重ねて、ドリル１１により同時に貫通孔２１４ａ乃至２１４ｃ等を形成する。
【００４８】
このようにして、異なる大きさの半導体デバイスを収容するように異なる形状のチップ挿入エリア（孔２１５ａ、２１５ｂ、２１５ｃ）を設けた挿入基板２０１ａ、２０１ｂ、２０１ｃに、同一の位置関係で貫通孔２１４ａ、２１４ｂ、２１４ｃを形成することが可能となり、積層時の位置精度を向上させることが可能である。また、貫通孔とすることで、１枚の挿入基板のなかでも表裏面の双方で位置合わせに使用することができ、位置合せマーカーとして好ましい。
【００４９】
また、半導体パッケージ３０１のアウターバンプの位置精度が挿入基板２０１に対して保証できる場合、図２７（ａ）乃至（ｃ）に示すように、例えば、挿入基板２０１の４隅部に、扇形の切欠であるガイド２１６を形成し、このガイド２１６を、図２８に示すような治具に立設されたガイドピン１０に嵌め込むことにより、各挿入基板２０１を位置決めすることができ、半導体パッケージ３０１を高精度に積層することが可能となる。
【００５０】
次に、本発明の実施形態に係る積層型半導体パッケージについて説明する。図１９はこの積層型半導体パッケージを示す断面図である。先ず、この積層型半導体パッケージの製造方法について説明する。半導体デバイスとして、例えば、寸法が異なるメモリ系ＬＳＩを３種、ロジック系ＬＳＩを１種用意する。例えば、メモリＬＳＩは外形寸法が５ｍｍ乃至１０ｍｍ程度で、入出力端指数は約５０ピンであり、ロジック系ＬＳＩは外形寸法が約１０ｍｍ、入出力端指数約２００ピンである。各ＬＳＩは５０μｍに研磨加工され、また、各入出力端子には金バンプが形成される。
【００５１】
可撓性基板として、厚さが１８μｍの銅箔の表裏面に、厚さ約２０μｍの熱可塑性ポリイミドフィルムを形成した基板を作成する。熱可塑性ポリイミドフィルムにおけるインナーバンプ及びアウターバンプを接続する箇所には、レーザ加工で孔あけを行うと共に、通常の各種前処理を行った後に、バリアメタルとしてＮｉメッキ及びＡｕメッキを施す。
【００５２】
挿入基板は、例えば、厚さが５０μｍ、外形寸法が１０ｍｍ×１５ｍｍのステンレス鋼板を使用する。ＬＳＩ挿入エリアとして、各ＬＳＩの外形寸法に合せて４種類の挿入基板をエッチング加工により作製する。
【００５３】
先ず、ＬＳＩを可撓性基板に搭載するが、搭載には通常のフリップチップマウンターを使用する。加温可能なステージ上に可撓性基板を真空吸着で固定し、カメラによる位置合せを行った上でＬＳＩを搭載する。このＬＳＩの搭載においては、Ａｕバンプが可撓性基板の電極パッドに接合できるような圧力をかけると共に加熱を行った。この加熱は十分に熱可塑性ポリイミドフィルムの流動性が発現するような温度に設定しておくことで、Ａｕバンプ部の接合とともに接合部の封止を行うことができる。
【００５４】
次いで、挿入基板の接合を同様のプロセスにて行った。この場合、バンプによる接合が無いため、加圧量及び加熱量はより低く設定することが可能である。
【００５５】
挿入基板を可撓性基板に固定した後、可撓性基板を挿入基板の一辺に沿って折り曲げ、先に接着した面の反対面に、十分に加温した治具で可撓性基板を押さえることで固定した。
【００５６】
十分に可撓性基板を冷却した後にフリップチップマウンターのステージからサンプルを取り出し、外周部に予め形成してあるアウターバンプ用の電極パッドにフラックスを塗布し、そこにはんだボールを搭載させた。はんだボールとしてはＳｎＰｂ共晶組成、直径０．３ｍｍのものを使用したが、ＳｎＰｂ系の別組成、Ｓｎ−Ａｇ系、Ｓｎ−Ｚｎ系などのＰｂフリーはんだなどいずれでも良い。はんだボールを搭載後、リフロー炉に投入することで半導体パッケージにはんだバンプ（アウターバンプ）を形成した。リフロー炉に投入した後、半導体パッケージを洗浄、乾燥した。
【００５７】
こうして作製した４枚の半導体パッケージ３０１ａ、３０１ｂ、３０１ｃ、３０１ｄを、図１９に示すような配列で積層する。同様にリフロー工程により、各半導体パッケージを接合し、３次元実装された積層型半導体パッケージ４０１を得る。
【００５８】
こうして得られた半導体パッケージ４０１は、外形寸法及び入出力端指数が異なる４種類のチップを、その順序に制約を受けることなく積層することが可能である。また、薄化したＬＳＩを使用しても、同様に薄化したステンレス鋼板の挿入基板によって剛性が保たれ、半導体パッケージの組立性は良好である。
【００５９】
図２０は２種類のＬＳＩを実装した本発明の他の実施形態に係る積層半導体パッケージ４０１を示す断面図である。半導体パッケージ３０１ａは、図１９の半導体パッケージと同様の方法により作製することができる。但し、アウターバンプは、ＬＳＩの電極パッドとは反対面に形成することにより、下方の半導体パッケージ３０１ｂと接続されている。半導体パッケージ３０１ｂには２つの挿入基板２０１ｂ、２０１ｃが配置されている。挿入基板２０１ａと挿入基板２０１ｂは外形寸法が同一であり、材料も同じステンレス鋼板である。これに対して、挿入基板２０１ｃは積層半導体パッケージ４０１を実装するマザーボード基板７と同じプリント配線基板で作製されている。
【００６０】
半導体パッケージ３０１ｂは、先ず可撓性基板に挿入基板２０１ｃを固定し、次いでＬＳＩの実装、挿入基板２０１ｂの固定といった順番で組み立てる。次に可撓性基板を図１９の半導体パッケージと同様の方法により折り曲げ、固定して半導体パッケージ３０１ｂを得る。
【００６１】
得られた半導体パッケージ３０１ａ、３０１ｂにアウターバンプをはんだボールを使用して形成した後、半導体パッケージ３０１ａと半導体パッケージ３０１ｂを積層し、接続して積層型半導体パッケージ４０１を得る。
【００６２】
得られた積層半導体パッケージ４０１をプリント配線基板であるマザーボード７にアウターバンプ１ｂを介して実装する。実装した半導体パッケージ３０１ａ、３０１ｂとマザーボード７とは平面方向では熱膨張係数が異なるため、通常のパッケージでは、アウターバンプ１ｂに応力が集中して接続信頼性が損なわれる。しかしながら、本発明の積層型半導体パッケージ４０１では、マザーボード７と同じ材質、従って同じ熱膨張係数を有する材料で作製された挿入基板２０１ｃ上に形成されたアウターバンプ１ｂで接続されているため、この間での熱膨張差による応力発生はない。一方、挿入基板２０１ｃと挿入基板２０１ｂは異なる材質で作製されていることから熱膨張差が生じる。しかしながら、これらを接続する可撓性基板によりこれらの応力は吸収される。また、半導体パッケージ３０１ａと半導体パッケージ３０１ｂとは、同じ材質で作製された挿入基板２０１ａと挿入基板２０１ｂの上に形成されたアウターバンプ１ａにて接続されており、応力は発生しない。一方、挿入基板２０１ａと半導体デバイス６ａとの間、挿入基板２０１ｂと半導体デバイス６ｂとの間には熱膨張差が発生するが、これらは可撓性基板を介して接続されていることから、可撓性基板により応力が緩和される。こうして、複数の挿入基板を配置することにより、接続信頼性が高い積層半導体パッケージを得ることができる。
【００６３】
挿入基板に受動素子を形成した例について図１６を参照して説明する。挿入基板２０１にはアルミナ基板を使用する。この挿入基板２０１に機械加工でＬＳＩ挿入エリアを形成した後、ＬＳＩの厚さに合せて厚さが１００μｍになるように研磨加工を行う。得られたアルミナ製の挿入基板の表面に、スクリーン印刷法を使用して、抵抗体２０４、インダクタ２０５、コンデンサ２０６、配線パターン２０８を形成する。先ず、挿入基板の片面に印刷して焼結して素子を形成した後、反対面に印刷し、焼結して素子を作製した。抵抗体としてはＲｕＯ２ペーストを使用する。また、インダクタ及び配線パターンはＡｇペーストを使用して作製し、コンデンサは導体部にＡｇペースト、誘電体層に誘電体ガラスペーストを使用して作製した。導体ペーストはＡｇのほか、Ａｕ、Ｃｕ、Ａｇ−Ｐｔ、又はＡｇ−Ｐｄ等のペーストを使用することも可能である。各種素子を形成した後、各素子の端子部にＮｉ／Ａｕめっきを施し、Ａｕバンプを形成する。
【００６４】
得られた挿入基板２０１と、厚さを１００μｍに研磨したＡｕバンプ形成済みのＬＳＩ６と可撓性基板１０１を使用し、図１９の半導体パッケージと同様の製造方法により、半導体パッケージ３０１を作製する。
【００６５】
こうして厚さ約１５０μｍと薄型化された半導体パッケージに各種素子を内蔵することが可能となる。
【００６６】
本発明においては、半導体パッケージの外形寸法を自由に設定できることから、図２１に示すように、マザーボード７に半導体パッケージ３０１ａ及び３０１ｂを実装し、更にその２つのパッケージを跨ぐように半導体パッケージ３０１ｃを３次元的に実装することも可能となる。
【００６７】
また、可撓性基板の折り曲げは１箇所、２箇所、３箇所又は４辺全ての方向でもよい。例えば、図２２及び図２３に示すように、挿入基板２０１を半導体デバイス６の一方向にのみ配置し、可撓性基板１０１を１箇所で折り曲げる半導体パッケージ３０１も可能であり、設計の自由度が高いパッケージ構造となる。
【００６８】
【発明の効果】
以上詳述したように、本発明の半導体パッケージ及び積層半導体パッケージによれば、複数の半導体デバイスを薄型化したパッケージに収めることが可能となり、かつ、半導体デバイスの入出力端指数や外形寸法等からの制約を受けることなく積層して３次元パッケージ化することが可能になる。また、パッケージサイズ及びアウターバンプ位置を標準化することが可能になり、半導体デバイスの設計変更又は使用する半導体デバイスの変更に対して、最小限の設計変更で再製造への対応が可能になる。
【００６９】
また、挿入基板の形状により、組立容易性の確保、磁気シールド効果、放熱効果などの機能を付加することが可能である。更には、受動素子の内装化や熱応力の緩和機能などを付加することも可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体パッケージを示す断面図である。
【図２】本発明の第２実施形態に係る半導体パッケージを示す断面図である。
【図３】本発明の半導体パッケージの組み立て方法を示す平面図である。
【図４】同じく、本発明の半導体パッケージの組み立て方法を示す平面図である。
【図５】本発明の第３実施形態に係る半導体パッケージを示す断面図である。
【図６】本発明の第４実施形態に係る半導体パッケージの逃げ部を示す平面図である。
【図７】本発明の第５実施形態に係る半導体パッケージの複数の挿入基板を示す平面図である。
【図８】本発明の第６実施形態に係る半導体パッケージの複数の挿入基板を示す断面図である。
【図９】同じくその平面図である。
【図１０】本発明の第７実施形態に係る半導体パッケージの溝付挿入基板を示す断面図である。
【図１１】同じくその平面図である。
【図１２】溝形状の変形例を示す平面図である。
【図１３】溝形状の変形例を示す平面図である。
【図１４】溝形状の変形例を示す平面図である。
【図１５】本発明の第８実施形態に係る半導体パッケージを示す断面図である。
【図１６】本発明の第９実施形態に係る半導体パッケージを示す断面図である。
【図１７】本発明の第１０実施形態に係る半導体パッケージを示す断面図である。
【図１８】本発明の第１１実施形態に係る半導体パッケージの放熱フィンを示す断面図である。
【図１９】本発明の第１２実施形態に係る積層半導体パッケージを示す断面図である。
【図２０】本発明の第１３実施形態に係る積層半導体パッケージを示す断面図である。
【図２１】積層型半導体パッケージの積層態様を示す配置図である。
【図２２】本発明の第１４実施形態に係る半導体パッケージを示す断面図である。
【図２３】本発明の第１５実施形態に係る半導体パッケージを示す断面図である。
【図２４】挿入基板に設けたマーカーを示す図である。
【図２５】（ａ）乃至（ｃ）は、挿入基板に設けたマーカーとしての貫通孔を示す図である。
【図２６】同じくその孔形成方法を示す図である。
【図２７】（ａ）乃至（ｃ）は、挿入基板に設けたマーカーとしての切欠を示す図である。
【図２８】同じくその切欠を使用した挿入基板の位置決め方法を示す図である。
【図２９】挿入基板を使用しないパッケージ構造を示す断面図である。
【図３０】挿入基板を使用しない積層型パッケージ構造を示す断面図である。
【図３１】従来の半導体パッケージを示す断面図である。
【図３２】この従来の半導体パッケージを積層した状態を示す断面図である。
【図３３】この積層型半導体パッケージをマザーボード基板上に実装した状態を示す断面図である。
【図３４】アンダーフィル樹脂を充填した状態を示す断面図である。
【図３５】従来の他の半導体パッケージを示す断面図である。
【図３６】この従来の半導体パッケージを積層した状態を示す断面図である。
【図３７】この積層型半導体パッケージをマザーボード基板上に実装した状態を示す断面図である。
【図３８】絶縁性樹脂を充填した状態を示す断面図である。
【符号の説明】
１：アウターバンプ
２：インナーバンプ
３：配線
４：熱可塑性樹脂層
５：絶縁層
６：半導体デバイス（チップ）
７：マザーボード基板
８：逃げ部
９：電極パッド
１０：ガイドピン
１１：ドリル
１０１：可撓性基板
２０１：挿入基板
２０２：溝
２０３：コーティング層
２０４：抵抗
２０５：インダクタ
２０６：コンデンサ
２０７：端子
２０８：配線パターン
２０９：内層配線
２１０：ヴィア
２１１：フィン
２１２：切り欠き
２１３：マーカー
２１４：貫通穴
２１５：チップ挿入エリア
２１６：ガイド
３０１：半導体パッケージ
４０１：積層パッケージ
５０１：半導体チップ
５０２：インターポーザ基板
５０３：導電体
５０４：電極パッド
５０５：配線パターン
５０６：フレキシブルインターポーザ基板
５０７：はんだバンプ
５０８：アンダーフィル樹脂
５０９：絶縁性樹脂層
５１０：絶縁フィルム
５１１：マザーボード基板
５１２：熱可塑性絶縁樹脂
【発明の属する技術分野】
本発明は、薄型の半導体パッケージ及び３次元的に積層された積層型半導体パッケージに関し、特に、寸法の異なる半導体デバイスのパッケージ化を容易にするためのパッケージサイズの標準化を可能にするパッケージ構造を改良した半導体パッケージ及び積層型半導体パッケージに関する。
【０００２】
【従来の技術】
【従来の技術】
図３１乃至３４は、特開平８−３３５６６３号公報（特許文献１）に記載された従来の半導体パッケージを示す断面図である。図３１に示す半導体装置は、配線パターン５０５の両面に絶縁フィルム５１０が積層されたインターポーザー基板５０２の電極パッド５０４と半導体チップ５０１の電極とを、導電体５０３で接続した後、インターポーザー基板５０２と半導体チップ５０１との間に絶縁樹脂５０９を挿入し、更に、インターポーザー基板５０２を半導体チップ５０１の側面から裏面まで折り曲げて、半導体チップ５０１の裏面でチップ表面が露出した領域に絶縁樹脂５０９を塗布することにより、インターポーザー基板５０２を半導体チップ５０１に接着させている。これにより、半導体チップ５０１からなるベアチップとほぼ同じサイズの小型半導体パッケージが得られる。この半導体装置では、インターポーザー基板５０２と半導体チップ５０１の表面とを、接着剤の役割を果たす絶縁樹脂５０９で接着している。
【０００３】
また、図３２は、図３１に示す半導体装置を、はんだバンプ５０７を接続材料として積層したものであり、この図３２に示す半導体装置は、ベアチップとほぼ同じサイズの小型３次元半導体装置である。
【０００４】
また、図３３はこの３次元半導体装置を、マザーボード基板５１１上に実装した状態を示す断面図である。
【０００５】
更に、図３４はこのマザーボード基板５１１上に実装された３次元半導体装置のマザーボード基板５１１と最下段の半導体装置とを接続するはんだバンプ５０７の周囲にアンダーフィル樹脂５０８を充填したものである。
【０００６】
図３５乃至３８は、特開２００１−１９６５０４号公報（特許文献２）に記載された従来の他の半導体装置を示す断面図である。この半導体装置は、配線パターン５０５の両面に熱可塑性絶縁樹脂５１２が被着されたフレキシブルインターポーザ基板（可撓性基板）５０６の電極パッド５０４と、半導体チップ５０１の電極とを、導電体５０３によって接続した後、加熱しながらフレキシブルインターポーザ基板（可撓性基板）５０６を折り曲げ、半導体チップの側面及び裏面に接着させ、ベアチップとほぼ同じサイズの小型半導体パッケージとしたものである。
【０００７】
この半導体装置が図３１に示す半導体装置と大きく異なるところは、インターポーザー基板の絶縁体に熱可塑性樹脂を使用している点にある。インターポーザー基板５０６自体が接着性を有していると共に、加熱すると弾性係数が小さくなるため、基板を折り曲げてチップと接着させるプロセスが図２２に示す半導体装置よりも容易であるところである。
【０００８】
また、図３６は、図３５に示す半導体装置を、はんだバンプ５０７で積層実装したもので、ベアチップとほぼ同じサイズの小型３次元半導体装置を示す。
【０００９】
図３７はこの３次元半導体装置をマザーボード基板５１１上に実装した状態を示し、図３８は最下段の半導体パッケージとマザーボード基板５１１との間に絶縁性樹脂５０９を充填した状態を示す。
【００１０】
図３１に示す半導体パッケージは、薄いインターポーザー基板５０２を使用することにより、半導体デバイスとほぼ同じ外形寸法の半導体パッケージを形成することが可能である。パッケージサイズを小さくすることは、実装密度を向上させる上では有効な手段であり、本パッケージ構造は小型パッケージを形成する有効な手段の一つといえる。
【００１１】
更に、本パッケージの表裏面には電極パッド５０４を形成することが可能であり、図２９に示すように、アウターバンプ１ａ、１ｂを形成することで、図３０に示すように、マザーボード基板７に対して平面的にばかりではなく、パッケージ同士を積み重ねて実装する３次元実装が可能となる。同一の半導体デバイスをパッケージ化する場合には、図３６に示すような実装構造をとることで、高密度実装が可能になる。
【００１２】
【特許文献１】
特開平８−３３５６６３号公報
【特許文献２】
特開２００１−１９６５０４号公報
【００１３】
【発明が解決しようとする課題】
平面的な実装面積も小さくすることが可能であり、３次元実装化することで更に高密度実装化することも可能なパッケージ構造であるが、制約事項もある。前述したように同一の半導体デバイス又は同一の外形寸法をもつ半導体デバイス同士であれば、図３６に示すような３次元実装構造を形成することが可能であるが、異なる外形寸法をもつ半導体デバイスを３次元実装するには、図３０に示すように最下段の半導体パッケージ３０１ｄに対して上段の半導体パッケージ３０１ａ、３０１ｂ、３０１ｃを同一寸法か、又は小さくすることが望まれる。これは半導体デバイスの積層できる順番に関して制約が発生するということになる。パッケージ間の接続を担うアウターバンプ１ａをパッケージ中央部に配置することでパッケージ寸法による積層順位の自由度を増すことは可能であるが、実装安定性の確保を考慮すると望ましくない。また、下位にくる半導体パッケージの寸法内に上位の半導体パッケージのアウターバンプの配置が不可能な場合も考えられる。半導体デバイスの出入力端子数の増加は著しく、下位の半導体パッケージが小さい場合には、上位の半導体デバイスの電極パッドを接続可能なエリアに配置することが困難な場合がある。また、可能であっても、非常に微細な配線の引き回しが必要になり、結果的に非常に高価な半導体パッケージとなってしまい、好ましくない。この引き回しの問題は、下位の半導体パッケージの寸法が上位の半導体パッケージの寸法を下回る場合以外にも発生する。半導体デバイスの入出力端子数が極めて大きい場合には、これをパッケージレベルで実装するのに十分な配線密度に再配線した場合、再配置された電極パッドを半導体デバイスの面積内に収めることが困難な場合が発生する。これは再配線を担うインターポーザー基板の設計ルールに影響する問題でもあり、無理な設計を行った場合は、製造コストに大きく影響し好ましくない。
【００１４】
このような課題を解決する方法として、パッケージサイズを半導体デバイスよりも大きくすることが考えられる。これは、パッケージサイズを半導体デバイスとほぼ同じ大きさにすることが可能であるという特徴に反するようであるが、図２９に示すパッケージ構造の特徴は、パッケージの厚さを薄くすることが可能という点にもあり、必要最小限にパッケージ面積を大きくして、薄型パッケージを３次元実装することは、高密度実装の有効な手段の一つといえる。
【００１５】
また、半導体デバイスは製造コストを低減させる手段として、外形寸法を小さくしてウェハ当たりの取り数を増大させる手法を採る。このような設計変更が行われた場合、図２９及び図３０に示した半導体パッケージでは、半導体パッケージ３０１ａ、３０１ｂ、３０１ｃ、３０１ｄの夫々に設計した可撓性基板１０１を設計変更する必要がある。また、一部の半導体デバイスに変更が生じた場合でも、その上位又は下位にある半導体パッケージに使用される可撓性基板の設計を変更する必要が生じる。
【００１６】
このような課題を解決する方法としても、パッケージサイズを半導体デバイスに依存せず、一定のパッケージサイズに統一する、電極パッド位置を一定にするなどのパッケージサイズの標準化が望まれ、このためにもパッケージサイズを半導体デバイスよりも大きくする構造が望まれる。
【００１７】
本発明はかかる問題点に鑑みてなされたものであって、半導体パッケージの外形寸法の設計自由度を半導体デバイスに依存しないものとし、これにより、３次元実装化を容易にした半導体パッケージ及び積層型半導体パッケージを提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係る半導体パッケージは、回路面上に１又は複数の電極が形成された半導体デバイスと、配線パターンの片面又は両面に熱可塑性の絶縁層を有する可撓性基板とを有し、前記可撓性基板に設けられた電極が前記半導体デバイスの所定の電極に接続されると共に前記熱可塑性絶縁層により封止され、前記可撓性基板が折り曲げられて、前記電極の形成面とその他の面に電極を設けることを可能にする半導体パッケージにおいて、前記半導体デバイスの周囲に１又は複数個の挿入基板が配置されていることを特徴とする。
【００１９】
この半導体パッケージにおいて、半導体デバイスと、挿入基板と、折り曲げられた可撓性基板とによって形成される空間が、閉空間とならないように、前記挿入基板に開口部が形成されていることが好ましい。
【００２０】
また、前記可撓性基板に接着される挿入基板の表面に溝が形成されていることが好ましい。
【００２１】
更に、前記挿入基板のうち、少なくとも１つが、例えば、剛性体で形成されている。
【００２２】
更にまた、前記挿入基板のうち、少なくとも１つを弾性体で形成することもできる。
【００２３】
そして、前記挿入基板に受動素子が形成されているように構成することができる。また、前記挿入基板の表裏面に位置合せ用のマーカーを形成することができる。
【００２４】
本発明に係る積層型半導体パッケージは、前記請求項１乃至７のいずれか１項に記載の半導体パッケージが、複数個、前記電極を介して電気的に接続されていることを特徴とする。
【００２５】
この積層型半導体パッケージにおいて、例えば、前記半導体パッケージの表裏面に形成された電極が夫々異なる挿入基板又は半導体デバイス上に配置されている。
【００２６】
本発明の半導体パッケージによれば、外形寸法及び半導体パッケージ間の接続を担うアウターバンプの配置を自由に設計することが可能になり、外形寸法及び入出力端子数が異なる異種半導体デバイスをパッケージ化して３次元的に実装することが可能となる。
【００２７】
【発明の実施形態】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。図１は本発明の第１実施形態に係る半導体パッケージを示す断面図、図２は同じくその変形例に係る半導体パッケージを示す断面図、図３及び図４はその組み立て方法を示す図である。本実施形態の半導体パッケージは、回路面上に電極が形成された半導体デバイス６と、配線パターンの片面又は両面に熱可塑性絶縁樹脂層を有する可撓性基板１０１と、半導体デバイス６の周囲に配置された少なくとも１つの挿入基板２０１とを備えている。そして、可撓性基板１０１に設けられた電極が半導体デバイス６の所定の電極に接続されると共に、熱可塑性絶縁樹脂層４により封止されている。また、可撓性基板１０１が挿入基板２０１の側面に沿って折り曲げられて、電極の形成面とその他の面に電極が形成されている。
【００２８】
このような半導体パッケージは、以下に示す製造方法により製造することができる。先ず、図４に示すように、可撓性基板１０１に半導体デバイス６を接着し、次いで、図３に示すように、中央に半導体デバイス６より若干大きな矩形の孔７を有する挿入基板２０１を、半導体デバイス６を嵌合するようにして、半導体デバイス６の周囲に配置して、可撓性基板１０１に接着する。この挿入基板２０１は、例えば、図３に示すように、半導体デバイス６を嵌合可能な孔７が形成されたものである。図４に示すように、挿入基板２０１を接着した後、挿入基板２０１の外周に沿って可撓性基板１０１を折り曲げて、半導体デバイス６と挿入基板２０１を包み込む。この場合に、半導体デバイス６及び挿入基板２０１は、可撓性基板１０１の熱可塑性樹脂層４の接着性が十分に発現する温度に加温して、可撓性基板１０１を半導体デバイス６に向けて押圧することにより、接着することができる。
【００２９】
半導体デバイスを接続する向きとしては、図１と図２に示すような２種類が考えられるが、いずれの方向でもよい。図２に示す向きに作製する場合は、可撓性基板１０１に接続する際に、可撓性基板１０１に形成された電極と半導体デバイス６の電極が所定の組み合わせで接続されるように位置合せを行って張り合わせる。その後、挿入基板２０１を接着して、図４に示すように、可撓性基板１０１を挿入基板２０１の外周に合せて折り曲げる。図１に示す向きに作製する場合は、予め半導体デバイス６の裏面を可撓性基板１０１に接着し、挿入基板２０１を接着した後に可撓性基板１０１を折り曲げて、可撓性基板１０１の電極と半導体デバイス６の電極を、インナーバンプ２を介して接続する。
【００３０】
また、予め挿入基板２０１を可撓性基板１０１上に搭載しておき、その後、半導体デバイス６を可撓性基板１０１上に接着するようにしてもよい。
【００３１】
半導体デバイス６と可撓性基板１０１は薄くなるほど半導体パッケージ３０１の厚さも薄くなり望ましい。可撓性基板１０１は配線３を形成する金属箔を中心にして、その両面に熱可塑性樹脂層４と、絶縁層５とを配置した積層体として構成され、極めて薄い金属箔、薄い熱可塑性樹脂層４、絶縁層５を使用することにより、数十μｍの可撓性基板１０１を作製することが可能である。更に、数μｍの金属箔（例えば銅箔）、数μｍから十数μｍの樹脂材料（例えばポリイミド）を使用することにより、数μｍから十数μｍの可撓性基板を作製することも可能である。これに対して、シリコン素子などの半導体デバイスの厚さは数百μｍであり、半導体パッケージの薄型化を図る上では薄化した半導体デバイスを用いることが有効である。また、予め薄化した半導体デバイスを使用する方法のほかに、可撓性基板１０１上に半導体デバイス６を接着した後に半導体デバイス６を研磨等の手段により薄化する方法もある。一般に、研磨及び研削による半導体デバイス６の薄化は接続部（インナーバンプ２）への影響が課題となるが、本発明の可撓性基板１０１と半導体デバイス６との組み合わせでは、熱可塑性樹脂層４によって接続部が封止されており、研磨及び研削工程で接続部に対する影響はない。半導体デバイス６の薄化は、挿入基板２０１の接着前に行っても良く、又は接着後に行っても良い。前者の場合、半導体デバイス６の厚さに整合させて挿入基板２０１の厚さを用意しておく必要がある。また、後者の場合、挿入基板２０１も同時に薄化されることから、挿入基板２０１の材質としては、薄化に用いられる手段（研磨、研削など）により反り及び歪が発生しない易加工性の材料を選択することが望ましい。この半導体デバイス６の薄化処理は、半導体デバイス６の厚さと挿入基板２０１の厚さとを一致させるのに有利な方法である。また、予め所望の厚さの挿入基板を設置しておき、研磨及び研削により挿入基板２０１と同じ厚さに半導体デバイス６を薄化する方法もある。この場合は、挿入基板２０１の材質は半導体デバイス６の薄化処理に使用される手段により薄化しない材質であることが望ましい。例えば、挿入基板２０１の表面をダイヤモンドでコーティングすることにより、挿入基板２０１の薄化は防止される。
【００３２】
挿入基板２０１の材質については、可撓性基板１０１の折り曲げに支障のない材料であればどのようなものでも選択が可能である。更に、薄化処理が可能であれば好適である。例えば、金属材料としては、ステンレス鋼、アルミニウム又はアルミニウム合金、超鋼、黄銅、又は銅などが挙げられる。これらの金属材料の中で、１００μｍ以下の薄さにして剛性を保持できるステンレス鋼等が好適である。樹脂材料としては、エポキシ樹脂、アクリル樹脂、液晶ポリマー、ポリイミド、ポリ尿素、及びポリカーボネート等のいずれでも良く、更に加えて、無機のフィラー、ウィスカー又はガラス繊維などで強化された材料であれば、薄化した際の剛性を確保できるため、好適である。
【００３３】
可撓性基板１０１の折り曲げ形状については、図１に示すように、折り曲げた可撓性基板１０１の端部が離れている構造でもよく、図２に示すように、折り曲げた可撓性基板１０１の端部が密着している構造でもよい。電極を形成できる面積が増加する点では後者の方が有効であるが、製造安定性の点では前者の方が望ましい。また、後者のような構造をとる場合、挿入基板２０１の形状によっては、半導体デバイス６と挿入基板２０１と可撓性基板１０１とにより密閉空間が形成される。このような密閉空間の存在は、そこに閉じ込められた空気等が、外部環境又は半導体デバイスの発熱に伴う膨張等により、パッケージ信頼性に悪影響を及ぼすため、図６に示すように、挿入基板２０１に空気の逃げ部８を形成することが好ましい。
【００３４】
また、アウターバンプ１ａの配置に設計上の余裕があるような場合は、図５に示すように、可撓性基板１０１の折り曲げは挿入基板２０１の範囲内に収めて、半導体デバイス６を包括しない構造とすることも可能である。この場合、挿入基板２０１の厚さは、半導体デバイス６の厚さと一致するものではなく、可撓性基板１０１の厚さ分を加えたときに半導体デバイス６と同じ厚さになるように、半導体デバイス６の厚さよりも若干薄くすることにより、図５に示すような構造にすることが可能となる。
【００３５】
挿入基板２０１の形状は、図３に示すように、半導体デバイス６を配置するエリアに孔７を設けたものが、１枚の挿入基板２０１でパッケージを形成できることから好適である。このような形状の挿入基板２０１は、例えば金属板で作製する場合は、予め所定の厚さに調整した金属板をエッチングすることで作製が可能である。この孔７を形成する方法としては、その他に、打ち抜き加工及び放電加工等も有効である。また、エポキシ樹脂等の有機材料で作製する場合でも、打ち抜き加工、放電加工、又はエンドミル等による機械加工で作製が可能である。
【００３６】
また、このような加工をせずに、図７に示すように、複数の挿入基板２０１ａ、２０１ｂ、２０１ｃ、２０１ｄを半導体デバイス６の周囲に配置することによっても、半導体デバイス６の周囲を囲むように、挿入基板２０１ａ〜２０１ｄを設けることができる。複数の挿入基板２０１ａ等を使用する場合は、各挿入基板の特性を変化させることも可能である。例えば、図７に示すような配置で、挿入基板２０１ａ、２０１ｂ、２０１ｃ、２０１ｄを配置し、可撓性基板１０１を挿入基板２０１ｂ、２０１ｄの外縁に沿って折り曲げて半導体パッケージを作製する場合は、挿入基板２０１ｂ、２０１ｄをステンレス鋼などの剛性体として強度を保証する。また、アウターバンプの配置位置を挿入基板２０１ａ、２０１ｃの上に設計する場合、挿入基板２０１ａ、２０１ｃをエポキシ樹脂等の弾性がある材料にすることで、半導体パッケージ３０１を積層して積層パッケージ４０１を形成する際に、上下に位置する半導体パッケージ間の応力緩和を担うことができる。
【００３７】
複数の挿入基板を用いる方法としては、この他に、図８及び図９に示すように、小さい窓枠状の挿入基板２０１ａの外側に大きな窓枠状の挿入基板２０１ｂを嵌合し、小さい方の挿入基板２０１ａの中心に、半導体デバイス６を嵌合するように配置することも可能である。このようにして、挿入基板２０１ａ、２０１ｂを配置し、アウターバンプ１ａ、１ｂを、図８に示すように、上方の半導体パッケージ３０１に接続するアウターバンプ１ａと下方の半導体パッケージ３０１に接続するアウターバンプ１ｂを、夫々挿入基板２０１ａの上と、挿入基板２０１ｂの下にくるように配置することで、上下半導体パッケージ間の応力及び半導体デバイス６との間の応力を、可撓性基板１０１における半導体デバイス６と挿入基板２０１ａとの間の部分と、挿入基板２０１ａと挿入基板２０１ｂとの間の部分により緩和することが可能になり、パッケージの接続信頼性を高める上で好適である。
【００３８】
挿入基板の形状について更に詳細に説明する。挿入基板は熱可塑性樹脂が形成された可撓性基板に接着される。通常、半導体パッケージは薄化することが望まれることから、使用する挿入基板は５００μｍ以下、更には２００μｍから１００μｍに薄化する場合があり、更に半導体デバイスを薄化して使用する場合は、その厚さに合せて挿入基板も５０μｍ以下、例えば２０μｍと極薄型化して使用する。このように極薄型化したパッケージには加工性の点から金属材料、例えばステンレス鋼を挿入基板とすることが好適である。このような挿入基板を半導体デバイスを配置するよりも先に可撓性基板に接着する場合は、接着の際に加温、加圧を挿入基板の端部から徐々に全体に広げるなどの工夫をすることで、挿入基板と可撓性基板との間に気泡が生成することを防止することが可能である。
【００３９】
しかしながら、挿入基板は半導体デバイスを実装した後に形成することが作製プロセス上好ましい。半導体デバイスを先に接着した後に、挿入基板を接着する場合、前述したような加圧方法は半導体デバイスへの影響が考えられるため、好ましくない。特に、極薄型化した半導体デバイスでは破損等の影響が懸念される。一方、挿入基板と可撓性基板との間に挟みこまれる気泡は、閉空間となっていると外部環境及び半導体デバイス自体の発熱による温度上昇により半導体パッケージの変形の原因となり、パッケージの接続信頼性に影響を与えるため、好ましくない。
【００４０】
そこで、挿入基板を設置する際に閉空間とならない工夫が必要となる。その方法として、図１０に示すように、挿入基板２０１の表面に溝２０２を形成することが有効である。溝２０２は気泡が外部に抜ける程度の形状及び寸法とすればよい。また、溝２０２の配置としては、図１１に示すように、可撓性基板１０１に形成される電極パッド９を避けるように配置することが好ましい。更に、図１２に示すように、格子状に溝２０２を形成してもよい。また、図１３及び図１４に示すように、可撓性基板２０１に微細な切り欠き部２１２を形成してもよく、この場合、切り欠き部２１２で隣接する電極パッドを分離された電極パッドが、応力緩和の機能を果たす効果があり好ましい。
【００４１】
挿入基板には以下に説明するような構造を付加することで、本発明の半導体パッケージに付加機能を持たせることが可能となる。
【００４２】
例えば、図１５に示すように、挿入基板２０１の表面に、ダイヤモンド等の硬質の材料からなる層２０３をコーティングすることにより、研磨及び研削等のプロセスを簡素化及び高精度化することが可能になる。また、挿入基板２０１の表面に、金等の良導電体からなる層２０３をコーティングすることにより、磁気シール効果を持たせることが可能である。
【００４３】
また、図１６に示すように、挿入基板２０１の表面に、抵抗素子２０４と、インダクタ２０５と、コンデンサ２０６と、各種配線パターン２０８とを形成し、端子２０８で可撓性基板１０１と接続するようにすることができる。このような挿入基板２０１を使用することにより、小型及び薄型化された半導体パッケージ３０１に複数の素子を内蔵させることが可能になる。ここで使用する挿入基板は、金属板の表面を絶縁層で被覆したもの、有機材料、又はアルミナ等の各種セラミックス材料を利用できる。
【００４４】
同様に、図１７に示すように、挿入基板２０１として、プリント配線基板を使用することも可能である。挿入基板２０１内に、内層配線２０９及びヴィア２１０を設けることにより、本発明の半導体パッケージ３０１において、パッケージ外周部で配線の引き回しを行った場合に、必要に応じて、半導体パッケージ３０１の表裏面の配線を短絡させることが可能になる。
【００４５】
また、図１８に示すように、挿入基板にフィン２１１を設けることにより、放熱効果を持たせることも可能となる。
【００４６】
本発明の半導体パッケージは、そのパッケージ表裏面に設けられたアウターバンプを介して上下に半導体パッケージを接続する３次元実装が可能なことが利点である。この３次元実装は、アウターバンプとそれを受ける電極パッドとを位置合せして搭載するが、電極パッド又はアウターバンプの位置精度が悪いと、実装が困難となる。本発明の半導体パッケージ３０１は、例えば、図２に示すように、下面のアウターバンプ１ｂが可撓性基板１０１と同一平面状に形成されており、その位置精度には問題はない。一方、上面のアウターバンプ１ａは挿入基板２０１の外周部に沿って折り曲げられて半導体デバイス６の裏面に接着される。このため、折り曲げ精度がアウターバンプ１ａの位置精度に影響を与える。挿入基板２０１の外形寸法の精度及び折り曲げ加工精度が十分な場合は良いが、外形寸法精度が低い場合等は、図２４に示すように、挿入基板２０１の表面に位置合せ用のマーカー２１３を形成しておき、このマーカー２１３に対して可撓性基板１０１の折り曲げを行う方法がある。
【００４７】
マーカー２１３は挿入基板の表裏面に夫々形成する方法もあるが、図２５（ａ）乃至（ｃ）に示すように、積層する予定の半導体パッケージの各可撓性基板２０１ａ乃至２０１ｃに、マーカーとして夫々貫通孔２１４ａ乃至２１４ｃを形成しておく方法もある。なお、この可撓性基板２０１ａ乃至２０１ｃは、半導体デバイスを配置するための孔２１５ａ乃至２１５ｃの大きさが異なるものである。貫通孔２１４ａ乃至２１４ｃは、図２６に示すように、例えば複数の挿入基板２０１ａ、２０１ｂ、２０１ｃ、２０１ｄを重ねて、ドリル１１により同時に貫通孔２１４ａ乃至２１４ｃ等を形成する。
【００４８】
このようにして、異なる大きさの半導体デバイスを収容するように異なる形状のチップ挿入エリア（孔２１５ａ、２１５ｂ、２１５ｃ）を設けた挿入基板２０１ａ、２０１ｂ、２０１ｃに、同一の位置関係で貫通孔２１４ａ、２１４ｂ、２１４ｃを形成することが可能となり、積層時の位置精度を向上させることが可能である。また、貫通孔とすることで、１枚の挿入基板のなかでも表裏面の双方で位置合わせに使用することができ、位置合せマーカーとして好ましい。
【００４９】
また、半導体パッケージ３０１のアウターバンプの位置精度が挿入基板２０１に対して保証できる場合、図２７（ａ）乃至（ｃ）に示すように、例えば、挿入基板２０１の４隅部に、扇形の切欠であるガイド２１６を形成し、このガイド２１６を、図２８に示すような治具に立設されたガイドピン１０に嵌め込むことにより、各挿入基板２０１を位置決めすることができ、半導体パッケージ３０１を高精度に積層することが可能となる。
【００５０】
次に、本発明の実施形態に係る積層型半導体パッケージについて説明する。図１９はこの積層型半導体パッケージを示す断面図である。先ず、この積層型半導体パッケージの製造方法について説明する。半導体デバイスとして、例えば、寸法が異なるメモリ系ＬＳＩを３種、ロジック系ＬＳＩを１種用意する。例えば、メモリＬＳＩは外形寸法が５ｍｍ乃至１０ｍｍ程度で、入出力端指数は約５０ピンであり、ロジック系ＬＳＩは外形寸法が約１０ｍｍ、入出力端指数約２００ピンである。各ＬＳＩは５０μｍに研磨加工され、また、各入出力端子には金バンプが形成される。
【００５１】
可撓性基板として、厚さが１８μｍの銅箔の表裏面に、厚さ約２０μｍの熱可塑性ポリイミドフィルムを形成した基板を作成する。熱可塑性ポリイミドフィルムにおけるインナーバンプ及びアウターバンプを接続する箇所には、レーザ加工で孔あけを行うと共に、通常の各種前処理を行った後に、バリアメタルとしてＮｉメッキ及びＡｕメッキを施す。
【００５２】
挿入基板は、例えば、厚さが５０μｍ、外形寸法が１０ｍｍ×１５ｍｍのステンレス鋼板を使用する。ＬＳＩ挿入エリアとして、各ＬＳＩの外形寸法に合せて４種類の挿入基板をエッチング加工により作製する。
【００５３】
先ず、ＬＳＩを可撓性基板に搭載するが、搭載には通常のフリップチップマウンターを使用する。加温可能なステージ上に可撓性基板を真空吸着で固定し、カメラによる位置合せを行った上でＬＳＩを搭載する。このＬＳＩの搭載においては、Ａｕバンプが可撓性基板の電極パッドに接合できるような圧力をかけると共に加熱を行った。この加熱は十分に熱可塑性ポリイミドフィルムの流動性が発現するような温度に設定しておくことで、Ａｕバンプ部の接合とともに接合部の封止を行うことができる。
【００５４】
次いで、挿入基板の接合を同様のプロセスにて行った。この場合、バンプによる接合が無いため、加圧量及び加熱量はより低く設定することが可能である。
【００５５】
挿入基板を可撓性基板に固定した後、可撓性基板を挿入基板の一辺に沿って折り曲げ、先に接着した面の反対面に、十分に加温した治具で可撓性基板を押さえることで固定した。
【００５６】
十分に可撓性基板を冷却した後にフリップチップマウンターのステージからサンプルを取り出し、外周部に予め形成してあるアウターバンプ用の電極パッドにフラックスを塗布し、そこにはんだボールを搭載させた。はんだボールとしてはＳｎＰｂ共晶組成、直径０．３ｍｍのものを使用したが、ＳｎＰｂ系の別組成、Ｓｎ−Ａｇ系、Ｓｎ−Ｚｎ系などのＰｂフリーはんだなどいずれでも良い。はんだボールを搭載後、リフロー炉に投入することで半導体パッケージにはんだバンプ（アウターバンプ）を形成した。リフロー炉に投入した後、半導体パッケージを洗浄、乾燥した。
【００５７】
こうして作製した４枚の半導体パッケージ３０１ａ、３０１ｂ、３０１ｃ、３０１ｄを、図１９に示すような配列で積層する。同様にリフロー工程により、各半導体パッケージを接合し、３次元実装された積層型半導体パッケージ４０１を得る。
【００５８】
こうして得られた半導体パッケージ４０１は、外形寸法及び入出力端指数が異なる４種類のチップを、その順序に制約を受けることなく積層することが可能である。また、薄化したＬＳＩを使用しても、同様に薄化したステンレス鋼板の挿入基板によって剛性が保たれ、半導体パッケージの組立性は良好である。
【００５９】
図２０は２種類のＬＳＩを実装した本発明の他の実施形態に係る積層半導体パッケージ４０１を示す断面図である。半導体パッケージ３０１ａは、図１９の半導体パッケージと同様の方法により作製することができる。但し、アウターバンプは、ＬＳＩの電極パッドとは反対面に形成することにより、下方の半導体パッケージ３０１ｂと接続されている。半導体パッケージ３０１ｂには２つの挿入基板２０１ｂ、２０１ｃが配置されている。挿入基板２０１ａと挿入基板２０１ｂは外形寸法が同一であり、材料も同じステンレス鋼板である。これに対して、挿入基板２０１ｃは積層半導体パッケージ４０１を実装するマザーボード基板７と同じプリント配線基板で作製されている。
【００６０】
半導体パッケージ３０１ｂは、先ず可撓性基板に挿入基板２０１ｃを固定し、次いでＬＳＩの実装、挿入基板２０１ｂの固定といった順番で組み立てる。次に可撓性基板を図１９の半導体パッケージと同様の方法により折り曲げ、固定して半導体パッケージ３０１ｂを得る。
【００６１】
得られた半導体パッケージ３０１ａ、３０１ｂにアウターバンプをはんだボールを使用して形成した後、半導体パッケージ３０１ａと半導体パッケージ３０１ｂを積層し、接続して積層型半導体パッケージ４０１を得る。
【００６２】
得られた積層半導体パッケージ４０１をプリント配線基板であるマザーボード７にアウターバンプ１ｂを介して実装する。実装した半導体パッケージ３０１ａ、３０１ｂとマザーボード７とは平面方向では熱膨張係数が異なるため、通常のパッケージでは、アウターバンプ１ｂに応力が集中して接続信頼性が損なわれる。しかしながら、本発明の積層型半導体パッケージ４０１では、マザーボード７と同じ材質、従って同じ熱膨張係数を有する材料で作製された挿入基板２０１ｃ上に形成されたアウターバンプ１ｂで接続されているため、この間での熱膨張差による応力発生はない。一方、挿入基板２０１ｃと挿入基板２０１ｂは異なる材質で作製されていることから熱膨張差が生じる。しかしながら、これらを接続する可撓性基板によりこれらの応力は吸収される。また、半導体パッケージ３０１ａと半導体パッケージ３０１ｂとは、同じ材質で作製された挿入基板２０１ａと挿入基板２０１ｂの上に形成されたアウターバンプ１ａにて接続されており、応力は発生しない。一方、挿入基板２０１ａと半導体デバイス６ａとの間、挿入基板２０１ｂと半導体デバイス６ｂとの間には熱膨張差が発生するが、これらは可撓性基板を介して接続されていることから、可撓性基板により応力が緩和される。こうして、複数の挿入基板を配置することにより、接続信頼性が高い積層半導体パッケージを得ることができる。
【００６３】
挿入基板に受動素子を形成した例について図１６を参照して説明する。挿入基板２０１にはアルミナ基板を使用する。この挿入基板２０１に機械加工でＬＳＩ挿入エリアを形成した後、ＬＳＩの厚さに合せて厚さが１００μｍになるように研磨加工を行う。得られたアルミナ製の挿入基板の表面に、スクリーン印刷法を使用して、抵抗体２０４、インダクタ２０５、コンデンサ２０６、配線パターン２０８を形成する。先ず、挿入基板の片面に印刷して焼結して素子を形成した後、反対面に印刷し、焼結して素子を作製した。抵抗体としてはＲｕＯ２ペーストを使用する。また、インダクタ及び配線パターンはＡｇペーストを使用して作製し、コンデンサは導体部にＡｇペースト、誘電体層に誘電体ガラスペーストを使用して作製した。導体ペーストはＡｇのほか、Ａｕ、Ｃｕ、Ａｇ−Ｐｔ、又はＡｇ−Ｐｄ等のペーストを使用することも可能である。各種素子を形成した後、各素子の端子部にＮｉ／Ａｕめっきを施し、Ａｕバンプを形成する。
【００６４】
得られた挿入基板２０１と、厚さを１００μｍに研磨したＡｕバンプ形成済みのＬＳＩ６と可撓性基板１０１を使用し、図１９の半導体パッケージと同様の製造方法により、半導体パッケージ３０１を作製する。
【００６５】
こうして厚さ約１５０μｍと薄型化された半導体パッケージに各種素子を内蔵することが可能となる。
【００６６】
本発明においては、半導体パッケージの外形寸法を自由に設定できることから、図２１に示すように、マザーボード７に半導体パッケージ３０１ａ及び３０１ｂを実装し、更にその２つのパッケージを跨ぐように半導体パッケージ３０１ｃを３次元的に実装することも可能となる。
【００６７】
また、可撓性基板の折り曲げは１箇所、２箇所、３箇所又は４辺全ての方向でもよい。例えば、図２２及び図２３に示すように、挿入基板２０１を半導体デバイス６の一方向にのみ配置し、可撓性基板１０１を１箇所で折り曲げる半導体パッケージ３０１も可能であり、設計の自由度が高いパッケージ構造となる。
【００６８】
【発明の効果】
以上詳述したように、本発明の半導体パッケージ及び積層半導体パッケージによれば、複数の半導体デバイスを薄型化したパッケージに収めることが可能となり、かつ、半導体デバイスの入出力端指数や外形寸法等からの制約を受けることなく積層して３次元パッケージ化することが可能になる。また、パッケージサイズ及びアウターバンプ位置を標準化することが可能になり、半導体デバイスの設計変更又は使用する半導体デバイスの変更に対して、最小限の設計変更で再製造への対応が可能になる。
【００６９】
また、挿入基板の形状により、組立容易性の確保、磁気シールド効果、放熱効果などの機能を付加することが可能である。更には、受動素子の内装化や熱応力の緩和機能などを付加することも可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体パッケージを示す断面図である。
【図２】本発明の第２実施形態に係る半導体パッケージを示す断面図である。
【図３】本発明の半導体パッケージの組み立て方法を示す平面図である。
【図４】同じく、本発明の半導体パッケージの組み立て方法を示す平面図である。
【図５】本発明の第３実施形態に係る半導体パッケージを示す断面図である。
【図６】本発明の第４実施形態に係る半導体パッケージの逃げ部を示す平面図である。
【図７】本発明の第５実施形態に係る半導体パッケージの複数の挿入基板を示す平面図である。
【図８】本発明の第６実施形態に係る半導体パッケージの複数の挿入基板を示す断面図である。
【図９】同じくその平面図である。
【図１０】本発明の第７実施形態に係る半導体パッケージの溝付挿入基板を示す断面図である。
【図１１】同じくその平面図である。
【図１２】溝形状の変形例を示す平面図である。
【図１３】溝形状の変形例を示す平面図である。
【図１４】溝形状の変形例を示す平面図である。
【図１５】本発明の第８実施形態に係る半導体パッケージを示す断面図である。
【図１６】本発明の第９実施形態に係る半導体パッケージを示す断面図である。
【図１７】本発明の第１０実施形態に係る半導体パッケージを示す断面図である。
【図１８】本発明の第１１実施形態に係る半導体パッケージの放熱フィンを示す断面図である。
【図１９】本発明の第１２実施形態に係る積層半導体パッケージを示す断面図である。
【図２０】本発明の第１３実施形態に係る積層半導体パッケージを示す断面図である。
【図２１】積層型半導体パッケージの積層態様を示す配置図である。
【図２２】本発明の第１４実施形態に係る半導体パッケージを示す断面図である。
【図２３】本発明の第１５実施形態に係る半導体パッケージを示す断面図である。
【図２４】挿入基板に設けたマーカーを示す図である。
【図２５】（ａ）乃至（ｃ）は、挿入基板に設けたマーカーとしての貫通孔を示す図である。
【図２６】同じくその孔形成方法を示す図である。
【図２７】（ａ）乃至（ｃ）は、挿入基板に設けたマーカーとしての切欠を示す図である。
【図２８】同じくその切欠を使用した挿入基板の位置決め方法を示す図である。
【図２９】挿入基板を使用しないパッケージ構造を示す断面図である。
【図３０】挿入基板を使用しない積層型パッケージ構造を示す断面図である。
【図３１】従来の半導体パッケージを示す断面図である。
【図３２】この従来の半導体パッケージを積層した状態を示す断面図である。
【図３３】この積層型半導体パッケージをマザーボード基板上に実装した状態を示す断面図である。
【図３４】アンダーフィル樹脂を充填した状態を示す断面図である。
【図３５】従来の他の半導体パッケージを示す断面図である。
【図３６】この従来の半導体パッケージを積層した状態を示す断面図である。
【図３７】この積層型半導体パッケージをマザーボード基板上に実装した状態を示す断面図である。
【図３８】絶縁性樹脂を充填した状態を示す断面図である。
【符号の説明】
１：アウターバンプ
２：インナーバンプ
３：配線
４：熱可塑性樹脂層
５：絶縁層
６：半導体デバイス（チップ）
７：マザーボード基板
８：逃げ部
９：電極パッド
１０：ガイドピン
１１：ドリル
１０１：可撓性基板
２０１：挿入基板
２０２：溝
２０３：コーティング層
２０４：抵抗
２０５：インダクタ
２０６：コンデンサ
２０７：端子
２０８：配線パターン
２０９：内層配線
２１０：ヴィア
２１１：フィン
２１２：切り欠き
２１３：マーカー
２１４：貫通穴
２１５：チップ挿入エリア
２１６：ガイド
３０１：半導体パッケージ
４０１：積層パッケージ
５０１：半導体チップ
５０２：インターポーザ基板
５０３：導電体
５０４：電極パッド
５０５：配線パターン
５０６：フレキシブルインターポーザ基板
５０７：はんだバンプ
５０８：アンダーフィル樹脂
５０９：絶縁性樹脂層
５１０：絶縁フィルム
５１１：マザーボード基板
５１２：熱可塑性絶縁樹脂
Claims (9)
- 回路面上に１又は複数の電極が形成された半導体デバイスと、配線パターンの片面又は両面に熱可塑性の絶縁層を有する可撓性基板とを有し、前記可撓性基板に設けられた電極が前記半導体デバイスの所定の電極に接続されると共に前記熱可塑性絶縁層により封止され、前記可撓性基板が折り曲げられて、前記電極の形成面とその他の面に電極を設けることを可能にする半導体パッケージにおいて、前記半導体デバイスの周囲に１又は複数個の挿入基板が配置されていることを特徴とする半導体パッケージ。
- 半導体デバイスと、挿入基板と、折り曲げられた可撓性基板とによって形成される空間が、閉空間とならないように、前記挿入基板に開口部が形成されていることを特徴とする請求項１に記載の半導体パッケージ。
- 前記可撓性基板に接着される挿入基板の表面に溝が形成されていることを特徴とする請求項１又は２に記載の半導体パッケージ。
- 前記挿入基板のうち、少なくとも１つが剛性体で形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体パッケージ。
- 前記挿入基板のうち、少なくとも１つが弾性体で形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体パッケージ。
- 前記挿入基板に受動素子が形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体パッケージ。
- 前記挿入基板の表裏面に位置合せ用のマーカーが形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体パッケージ。
- 前記請求項１乃至７のいずれか１項に記載の半導体パッケージが、複数個、前記電極を介して電気的に接続されていることを特徴とする積層型半導体パッケージ。
- 前記半導体パッケージの表裏面に形成された電極が夫々異なる挿入基板又は半導体デバイス上に配置されていることを特徴とする請求項８に記載の積層型半導体パッケージ。
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