WO2007086481A1 - 電子デバイスパッケージ、モジュール、および電子機器 - Google Patents

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Takao Yamazaki
Yoshimichi Sogawa
Tomohiro Nishiyama
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Nec Corporation
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    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Definitions

  • the present invention relates to an electronic device package, and more particularly, to an electronic device package technology using an electronic device operating at high speed.
  • FIG. 1 is a cross-sectional view showing a semiconductor package described in Patent Document 1.
  • a semiconductor package 200 shown in FIG. 1 includes a semiconductor device 206, a flexible substrate 208 (also referred to as an “interposer substrate”) disposed so as to surround the semiconductor device, and at least a semiconductor device disposed around the semiconductor device.
  • One insertion flat plate 207 is provided.
  • the semiconductor device 206 has a circuit surface formed on the lower surface side in the figure, and an external electrode formed on the circuit surface.
  • the insertion flat plate 207 is mainly used as a spacer.
  • the insertion flat plate 207 is made of a metal material and has a thickness equivalent to that of the semiconductor device 206.
  • a wiring pattern 205 connected to the external electrode of the semiconductor device 206 is formed on the flexible substrate 208, and one or both surfaces of the wiring pattern 205 are covered with thermoplastic insulating resin layers 203 and 204. ing.
  • the electrical connection between the semiconductor device 206 and the wiring pattern 205 is made via a conductor bump 202.
  • a portion (electrode pad) where the resin layer 203 is partially removed and the wiring pattern 205 is exposed is provided on the lower surface side of the flexible substrate 208 in the figure, and a solder ball 201 is disposed here. It is like that.
  • the semiconductor package 200 configured as described above is mounted on a secondary mounting board (for example, a mother board) via the solder balls 201.
  • the configuration in which the pitch of the solder balls 201 is wider than the pitch of the conductor bump 202 on the semiconductor device 206 side is sometimes called "Fan-out type", and has the following advantages. have. That is, at present, the technology for narrowing the pitch of the external terminals on the secondary mounting board side has sufficiently caught up with the technology for shrinking 1S semiconductor devices (technology for reducing the outer size). As a result, the pitch of the external terminals on the secondary mounting board side will inevitably become wider than on the semiconductor device side. Therefore, the flexible substrate 208 is used to compensate for this pitch difference, and the pitch between the external terminals is increased.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2004-172322
  • many of the conventional semiconductor packages in FIG. 1 use semiconductor devices such as a CPU (Central Processing Unit) and DRAM (Dynamic Random Access Memory) that operate at high speed.
  • CPU Central Processing Unit
  • DRAM Dynamic Random Access Memory
  • measures are often taken to reinforce the ground line of the wiring pattern 205 of the flexible substrate 208 (increase the area of the pattern).
  • DRAMs that require high-speed operation need to be operated at a low voltage to reduce the amount of heat generated. In this case, measures are often taken to strengthen the power supply line (increase the pattern area).
  • the present invention has been made in view of the above problems, and its object is advantageous in reducing the manufacturing cost of an electronic device package, and has high electrical operation reliability. Another object of the present invention is to provide an electronic device package excellent in mechanical reliability, a module including the electronic device package, and an electronic device.
  • an electronic device package of the present invention includes an electronic device having an external electrode formed on a circuit surface, and at least one insertion substrate that forms a housing portion in which the electronic device is disposed.
  • the electronic device package comprising: a wiring pattern electrically connected to the electronic device; and at least a part of the insertion substrate and Z or a flexible substrate bent along the electronic device.
  • At least one of the substrates is made of a conductive material and is electrically connected to a ground line or a power supply line in the wiring pattern.
  • the insertion board is connected to the ground line or the power supply line, whereby the ground line or the power supply line can be strengthened.
  • the same method has been adopted.
  • the ground line and the like are reinforced by the insertion substrate, there is no need to increase the wiring layer of the flexible substrate.
  • this is not intended to imply that such a multilayer flexible substrate cannot be used in the present invention.
  • the insertion substrate is used as a part of the ground line and the Z or power supply line, thereby strengthening the ground line and the Z or power supply line. Therefore, since it is not necessary to increase the number of wiring layers of the flexible substrate as in the conventional case, a low-cost high-speed electronic device package can be realized.
  • the insertion board has a sufficiently large volume (cross-sectional area) compared to the wiring pattern in the flexible board. Therefore, such an insertion board should be used as part of the ground line and z or power supply line. Is advantageous in that the ground line and the Z or power line can be strengthened more effectively.
  • the insertion substrate used in the electronic device package of the present invention is a wiring pattern bent. At least a portion corresponding to the bald portion may be a polygon or an arc. By doing so, the degree of stress concentration at the bent portion of the flexible substrate can be reduced, and the mechanical reliability can be improved even with the same thickness of the thermoplastic insulating resin layer. In other words, the required reliability can be satisfied even with a thinner thermoplastic insulating resin layer, which leads to a thinner package and lower cost.
  • making the bent part into a polygon or an arc means reducing the curvature of the wiring pattern in the flexible substrate, and generating reflection of an electric signal that occurs when the wiring is bent.
  • the effect of reducing the intensity loss of signal transmission it is possible to transmit signals to the back surface with higher intensity, and in general, the loss of signal intensity increases as the frequency increases, and the stable operation becomes difficult. This is advantageous for high-speed operation.
  • FIG. 2 is a longitudinal sectional view of the semiconductor package of the first embodiment.
  • FIG. 3 is a top view of the semiconductor package of FIG. 2, but illustration of an interposer substrate (flexible substrate) is omitted.
  • the semiconductor package 50 of the present embodiment includes a semiconductor device (electronic device) 1, an insertion substrate 2 disposed around the semiconductor device 1, and these semiconductor devices 1. And a flexible interposer substrate 5 arranged so as to surround the insertion substrate 2.
  • the members themselves of the semiconductor device 1, the insertion substrate 2, and the interposer substrate 5, basically known members can be used.
  • the main feature of the present invention is that the wiring pattern (ground line or power supply line) of the interposer substrate 5 and the insertion substrate 2 are electrically connected as will be described later.
  • the semiconductor device 1 is composed of, for example, a CPU, a DRAM, and the like. In the present embodiment, as an example, only one semiconductor device 1 is arranged as shown in FIG. Special Although not limited to this, the circuit surface of the semiconductor device 1 is the lower surface in the figure, and the conductor bumps 34 are disposed on this surface.
  • the SAW device surface acoustic wave device
  • the gyro element the crystal resonator
  • the chip capacitor the chip capacitor
  • the insertion substrate 2 is a flat plate formed in a frame shape surrounding the semiconductor device 1 in this embodiment. That is, an opening 11 is formed as a housing portion in the center of the insertion substrate 2, and the semiconductor device 1 is arranged in the opening 11.
  • the material of the insertion substrate 2 is not particularly limited as long as it is conductive.
  • Cu, A, or stainless steel is preferably a metal having a low electric resistance.
  • Cu, which has the lowest electrical resistance is preferable as an insertion board material for reinforcing power supply lines and ground lines.
  • the electromagnetic wave shielding property of the ground line is particularly strengthened, a Cu—Ni alloy having a relatively low resistance and excellent electromagnetic shielding properties is preferable.
  • the material of the insertion board is not limited to the above material.
  • the thickness t of the insertion substrate 2 is the same as the thickness t of the semiconductor device 1.
  • the difference between 1 and 2 is preferably within m, more preferably within 20 m.
  • the interposer substrate 5 is attached to the insertion substrate 2 and the semiconductor device 1, and if the thickness difference between the insertion substrate 2 and the semiconductor device 1 is large, the vicinity of the boundary is formed. This is because the adhesion reliability of the interposer substrate 5 may be lowered.
  • the top surface of the insertion substrate and the top surface of the semiconductor device are on the same plane.
  • the interposer substrate can be favorably adhered. Furthermore, if the step is within 20 m, peeling of the adhered interposer substrate 5 is less likely to occur, and a semiconductor package with improved long-term reliability can be obtained.
  • the following method may be employed. That is, first, the semiconductor device 1 and the insertion substrate 2 are Fix on the substrate 5. In this state, using a grinder or the like, the semiconductor device 1 and the insertion substrate 2 are ground at the same time, and the thicknesses of both members are made uniform. Thereafter, the interposer substrate 5 may be bent and bonded onto the semiconductor device 1 and the insertion substrate 2.
  • the outline size of the insertion board 2 matches the size of the contact area on the mother board on which the semiconductor package 50 is mounted. Set (to be the same level). Further, in the semiconductor package 50 of the present embodiment, the solder balls 10 for external connection are arranged in almost the entire area of the lower surface in the figure, and this surface force is the S contact surface.
  • the interposer substrate 5 has a single-layer wiring pattern 7.
  • the interposer substrate 5 is bent at two locations, and the inner peripheral surface of the bent interposer substrate is attached to the outer peripheral surfaces of the insertion substrate 2 and the semiconductor device 1.
  • the wiring pattern 7 may have, for example, Cu or A1 isotropic force and a thickness of several meters to several tens of meters (for example, about 5 to 18 ⁇ m).
  • it may be a sintered wiring formed by supplying a conductive paste whose conductive metal powder is Ag, Cu, or the like to the wiring portion and heat-curing it.
  • the interposer substrate 5 is a substrate in which a wiring pattern 7 is formed using a thermoplastic resin 6 having insulating properties and flexibility as a base material. is there.
  • a thermoplastic resin 6 having insulating properties and flexibility as a base material.
  • the thermoplastic resin 6 it is possible to use a material in which a silicone-modified polyimide and a flexible epoxy resin are combined.
  • the elastic modulus decreases to several lOMPa or less by heating from 150 ° C to 200 ° C (the elastic modulus is about 1 GPa at room temperature), so the interposer substrate 5 can be bent easily. Also, the damage to the bent conductor wiring pattern 7 is small.
  • the interposer substrate 5 and the semiconductor device 1 can be easily bonded.
  • the material that develops the adhesive force as described above is provided only in the portion in contact with the semiconductor device 1 and Z or the insertion substrate 2 that does not necessarily constitute the thermoplastic resin 6 of the interposer substrate 5. Also good.
  • conductor bumps 34 and 35 are formed from one surface side.
  • the solder ball 10 is in contact with the opposite surface side through the electrode pad 9.
  • the conductor bumps 34 and 35 will be described again with reference to FIG. 2.
  • the conductor bump 34 connects the semiconductor device 1 and the wiring pattern 7, and the conductor bump 35 corresponds to the insertion board 2 and the wiring pattern 7. Are connected to each other. Note that these conductor bumps 34 and 35 are indicated by different symbols. This is for distinguishing the positions of the conductor bumps, and is not intended to differ in material or shape. Absent.
  • the insertion board 2 and the wiring pattern 7 are electrically connected via the conductor bumps 35, whereby the insertion board 2 is electrically connected to the ground (or power supply).
  • the insertion substrate 2 is connected to the ground line or the power supply line is appropriately selected according to the characteristics of the semiconductor device 1 to be used. For example, if semiconductor device 1 operates at high frequencies (for example, 0.5 GHz or higher), ground line reinforcement is required. On the other hand, if it is desired to configure a semiconductor package that operates at a low voltage, it is necessary to strengthen the power supply line. In this embodiment, an example in which only one of the ground line and the power supply line is strengthened will be described. However, in the second embodiment and later, examples in which both the ground line and the power supply line are strengthened at the same time will be described. To do.
  • the ground line of the wiring pattern 7 and the insertion board 2 may be connected.
  • the power line is inserted.
  • the substrate 2 may be connected.
  • Solder such as Au or Sn—Ag may be formed at the ground line or the power supply line which is a connected part.
  • the ground line can be strengthened by connecting the insertion board 2 to the pattern on the ground side and grounding the insertion board 2.
  • the interposer substrate 5 having a multi-layered wiring pattern is prepared, and is advantageous in the following points as compared with the conventional measures in which almost one of the layers is the ground line. is there. That is, compared to the cross-sectional area of the wiring pattern formed on the interposer substrate 5, the cross-sectional area (in some cases, the area) of the insertion substrate 2 is remarkably large. Compared to this, the ground line can be strengthened more effectively.
  • the power supply line can be strengthened.
  • the power line can be strengthened more efficiently. Same as above.
  • the insertion substrate 2 is processed with a portion corresponding to the bent portion of the interposer substrate 5 or formed with a projection to improve reliability and to transmit electric signals at high speed. Improvements can be realized.
  • the portion corresponding to the bent portion here refers to the edge 40 shown in FIG.
  • An example of edge processing will be described with reference to FIGS. 5 (a) and 6 (b).
  • Inserted substrate 2 is formed by cutting the edges of the four sides forming the bent portion of interposer substrate 5 at an angle of about 45 °. Yes. By doing so, the edge angle becomes 90 ° and the force is dulled to 135 °, and the concentration of stress is reduced, so that the occurrence of cracks can be suppressed.
  • the reflection of the signal of the bent wiring is reduced, and the loss of signal strength is reduced, so that a higher speed operation is possible.
  • Fig. 6 (b) the force for cutting the edge at an angle of 45 ° is further diversified as shown in Fig. 6 (c), and the R surface is used as shown in Fig. 6 (d). This makes it possible to further reduce the curvature and further improve reliability and high-speed operation. Further, in addition to applying heat to the insertion board 2, protrusions such as grease and solder may be formed on the end face of the insertion board 2 as shown in FIG.
  • the conductor bumps 34 and 35 are either Au ⁇ tad bumps or solder (Sn—Pb, Sn—Ag, Sn—Ag—Cu, Sn—Bi ⁇ ). Alternatively, Sn-Zn or the like may be used, and flip-chip connection is also available.
  • the electrode pad 9 may be a thin film made of a material such as Au, NiZAu, Pd, Sn, Sn—Ag, Sn—Ag—Cu, or Sn—Pb.
  • a plating method can be formed by a sputtering method or the like.
  • the distance d shown in FIG. 2 is an example.
  • the distance d is as short as possible and that the gap is narrow.
  • semiconductor device 1 and insertion board 2 This is because there is a possibility of interference.
  • the insertion substrate 2 made of a single member formed in a frame shape is used.
  • the present invention is not limited to this, and a configuration as shown in FIG. 7 may be used.
  • FIG. 7 is a top view showing the semiconductor package according to the second embodiment, and the illustration of the force interposer substrate is omitted.
  • examples of the configuration of the present invention will be described by taking the second to eighth embodiments as examples, but it is needless to say that the configurations described in the embodiments can be appropriately combined as necessary. It is.
  • the semiconductor package 51A shown in FIG. 7 (a) is different from the above-described embodiment in that a pair of insertion boards 2a and 2b that are both formed in a U-shape and are symmetric are used. !!
  • the insertion substrates 2a and 2b are arranged to face each other so as to surround the semiconductor device 1.
  • One insertion board (example 2a) is connected to the ground line of the force interposer board and the other insertion board (example 2b) is connected to the power line.
  • one insertion board and the other insertion board may be connected to patterns having different polarities. In this case, both the strengthening of the ground line and the strengthening of the power supply line will be realized.
  • each of the insertion boards 2a and 2b may be connected to the ground (or power supply). In this case, how to electrically connect each insertion board can be appropriately changed.
  • FIG. 7 (b) shows a semiconductor package 51B using four insertion boards 2e to 2h each formed in an L shape.
  • two insertion boards 2e and 2f are connected to the dotted line
  • the other insertion board 2g is connected to the power supply line
  • the remaining insertion board 2h is not connected to any pattern. It ’s a good structure!
  • the insertion board 2h which is not connected to the displacement of the power supply line or the ground line, functions as a spacer, for example, for heat dissipation, for antistatic use, for strength reinforcement, or for improving flatness. It also functions as a member.
  • FIG. 8 (a) shows a semiconductor package 5 ID in which six insertion boards 2i, 2j, 2j, are arranged around the semiconductor device 1.
  • FIG. There is no particular limitation Force Insertion board 3 ⁇ 4, 2j 'has the same shape, and Insertion board 2i is insertion board 3 ⁇ 4, 2j' It is slightly longer. Of these insertion boards, each board is connected to the ground line, each board 2j ′ is connected to the power supply line, and the remaining boards 2i are not connected to any of them.
  • FIG. 8 (b) also shows another configuration example.
  • the semiconductor package 51E includes an insertion board 3 ⁇ 4, 3 ⁇ 4, and an L-shaped insertion board 2k having the same shape as the above configuration. I have.
  • the substrate layer is connected to the ground line
  • the substrate 2j ′ is connected to the power supply line
  • the remaining substrate 2k is not connected to any of them.
  • the semiconductor package as shown in FIG. 7 (a) can be further modified.
  • the semiconductor package may be configured as shown in FIG.
  • the semiconductor package 51A in FIG. 9 is different in that the two insertion substrates are asymmetrical in the left and right directions in that a pair of insertion substrates 2a 'and 2b' are used. ing.
  • the (two) gaps 18a and 18b created between the ends of the insertion board are not aligned on a straight line (straight line L) when seen in a plan view.
  • the single-layer interposer substrate 5 is used.
  • the present invention is not limited to this, and a multilayer interposer substrate 15 may be used as shown in FIG.
  • the semiconductor package 52 of FIG. 10 is obtained by changing only the interposer substrate 5 in the package of the first embodiment, and the other structural portions are the same as those of the first embodiment.
  • the interposer substrate 15 is a two-layer wiring substrate having the first wiring pattern 7 and the second wiring pattern 8. Even if the interposer substrate 15 of such a two-layer type (or a multi-layer type with three or more layers) is used, the ground line (or power line) of the wiring patterns 7 and 8 and the insertion substrate 2 By connecting to the ground line, the ground line can be strengthened (or the power line can be strengthened) as in the first embodiment.
  • the interposer substrate 15 is used when, for example, a logic LSI is used as the semiconductor device 1.
  • the reason for this is the logic LSI
  • the wiring pitch is generally narrow due to the large number of pins, and wiring may not be routed with a single layer wiring.
  • the semiconductor device 1 has an ultra-multiple pin that exceeds 500 pins, or if it is difficult to route the wiring even with two-layer wiring to realize a SiP (System in Package), a multilayer of three or more layers An interposer substrate is preferred.
  • the operational effects of the present invention can be obtained in the same manner as in the above embodiment. That is, when the present invention is not applied, it is necessary to apply one of the multilayer wiring patterns to strengthen the ground (or power supply) line. According to the present invention, it is not necessary to increase the number of wiring pattern layers. . This means that an interposer substrate with a smaller number of layers can be used, and as a result, the manufacturing cost of the semiconductor package is reduced.
  • FIG. Good A top view (interposer substrate not shown) of the semiconductor device of FIG. 11 is shown in FIG. 11, and FIG. 11 is a cross-sectional view taken along the line AA of FIG.
  • the semiconductor packages 53A and 53B shown in FIGS. 11 (a) and 11 (b) are obtained by changing the number of semiconductor devices and the wiring form.
  • Other structural parts are the same as those in the third embodiment. Are the same.
  • the semiconductor packages 53A and 53B have a plurality of (for example, two) semiconductor devices 1A and IB arranged in the opening 11 of the insertion substrate 2.
  • the semiconductor devices 1A and IB are arranged in a plane and arranged so as to be attached to the inner peripheral surface of the interposer substrate.
  • the circuit surface of each semiconductor device faces downward in the drawing, and is in a wiring form so-called face-down mounting.
  • the semiconductor device 1 and the wiring pattern of the interposer substrate are connected via the conductor bumps 34 on the lower surface side of the semiconductor package.
  • the semiconductor package 53B has a wiring configuration with face-up mounting.
  • the circuit surface of the body device is facing upward in the figure.
  • connection between the insertion board 2 and the ground line (or power supply line) is not necessarily performed on the lower surface side of the knockage.
  • the insertion board 2 and the ground line (or power supply line) may be connected on the upper surface side of the knocker via the conductor bump 35.
  • the opening 11A has a shape corresponding to the planar shape of the semiconductor devices 1A and IB, that is, the outer periphery of the semiconductor device.
  • the gap is almost constant. By doing so, the area of the insertion substrate is further increased, so that the effects of the present invention can be obtained more effectively.
  • FIG. 13 (a) corresponds to the configuration shown in FIG. 7 (a), and has a pair of substantially U-shaped insertion substrates 2a and 2b.
  • the configuration of FIG. 13 (b) corresponds to the configuration shown in FIG. 7 (b), and has four substantially L-shaped insertion substrates 2e to 2h.
  • the configuration shown in FIG. 13 (c) corresponds to the configuration shown in FIG. 9 and includes a pair of insertion substrates 2a ′ and 2b ′ and is displaced so that the gaps 18a and 18b are not aligned on a straight line. It is provided in the state.
  • connection between the substrate 2 and the ground line (or power supply line) is made only on one surface of the insertion substrate.
  • the present invention is not limited to this and has a configuration as shown in FIG. There may be.
  • the semiconductor package 54A in FIG. 14 (a) has no connection between the insertion board and the ground line (or power line) via the conductor bumps 34 on the upper and lower surfaces of the insertion board 2, respectively. It is. Other structural parts are the same as those in the first embodiment.
  • the semiconductor package 54B of FIG. 14 (b) is the same, and the only difference from the package 54A is that a multilayer interposer substrate 15 is used instead of the single layer interposer substrate 5.
  • the connection between the insertion board 2 and the ground line (or power supply line) is performed on both surfaces of the insertion board, the following advantages are obtained.
  • the electrical resistance is reduced due to the increase in the number of contact points, and even if connection failure occurs in some places, the life until open failure is extended. can get.
  • the difference from the case of the semiconductor sockets of the first to fourth embodiments is that the conductor bumps 34 are formed on both surfaces of the insertion substrate 2.
  • the conductor bump 34 is preferably an Au bump with a sharp tip.
  • the interposer substrate 5 is bent, and the bent side is attached to the upper surface of the insertion substrate 2 in the drawing, and at the same time, the Au stud bump (34) is connected to the ground line (or power supply line) of the interposer substrate 5.
  • a thermoplastic resin is used for the resin of the interposer substrate V, then the Au bump and Au or solder are connected by breaking through the thermoplastic resin softened while heating, and the thermoplastic resin. Can be bonded to the insertion substrate 2 (and the semiconductor device).
  • the device is arranged in the opening 11 formed in the insertion substrate 2.
  • the present invention is not limited to this, and as shown in FIG. A configuration in which the device is arranged in the recess 21 may be used. This will be described below with reference to FIGS. 15 and 16.
  • 15 is a cross-sectional view of the semiconductor package
  • FIG. 16 is a perspective view of the insertion substrate 12 and the semiconductor device 1 used in the package of FIG.
  • the other structural parts other than the insertion substrate 12 are the same as those in the first embodiment.
  • the recess 21 is formed on the lower surface (one surface) of the insertion substrate 12, and its planar shape is rectangular as an example.
  • Such an insertion substrate 12 is disposed so as to cover the semiconductor device 1 with the concave portion 21 as the lower surface side. In other words, semiconductor The device 1 is covered and shielded by the insertion substrate 12.
  • the insertion board 12 is connected to the ground line (or power supply line) via the conductor bumps 35, so that the ground line is strengthened (or the power supply line is strengthened) as in the first embodiment.
  • the insertion substrate 12 since the semiconductor device 1 is covered with the insertion substrate 12, the insertion substrate 12 functions as a protective member, and as a result, the semiconductor device 1 is not easily damaged. Become. For example, even if mechanical external force is applied during the secondary mounting, there is an advantage that damage to the semiconductor device 1 is suppressed.
  • the insertion board 12 can be used as a shield member by connecting the insertion board 12 to the ground line and grounding it. As a result, the performance of the semiconductor package can be improved.
  • 21 2 is preferably 20 / z m or more. This is because if the distance is too small, the semiconductor device 1 and the insertion substrate 12 may interfere with each other depending on the variation in the dimensions of the recess 21 and the variation in the thickness of the semiconductor device. In addition, regarding the filling of the adhesive between the recess 21 and the semiconductor device 1, the force described later in that case, the distance d is set to about 25 to 30 m in consideration of the amount of the adhesive filled. Also good.
  • the configuration of the present embodiment and the configurations of the other embodiments described above can be combined.
  • the recesses formed in the two insertion substrates 12a and 12b cooperate to form one recess 21 ′ (a recess-shaped accommodation portion). Also good.
  • a plurality of insertion boards are used.
  • the following configuration may be used.
  • a semiconductor package 56 of the present embodiment shown in FIG. 18 has a configuration in which a decoupling capacitor 19 is disposed between the insertion substrates 2a and 2b based on the configuration of the second embodiment. Specifically, each capacitor 19 is arranged so as to be bridged over the gaps 18a and 18b.
  • Each capacitor 19 has one electrode connected to the ground-side insertion board 2a and the other electrode connected to the power-side insertion board 2b.
  • a solder composed of a material such as Sn—Pb, Sn—Ag, Sn—Ag Cu, Sn—Bi, or Sn—Zn can be used for joining the capacitor electrode and the insertion substrate.
  • the decoupling capacitor may be a chip capacitor (intended to have a thickness of 100 ⁇ m or more) or a thin film capacitor (intended to have a thickness of less than 100 ⁇ m).
  • the capacitor 19 in FIG. 18 is a thin film capacitor, and its thickness is, for example, about the same as that of the interposer substrate 5. Thus, since the thin film capacitor is relatively thin, even if it is directly attached to the upper surface of the insertion substrates 2a and 2b, the uppermost portion of the capacitor 19 does not protrude greatly from the surface of the interposer substrate 5.
  • a relatively thick chip capacitor 19 ′ for example, a stepped portion 23 is formed on each of the insertion boards 22a and 22b, and the capacitor is formed here. 19 'may be arranged. By doing so, the top surface of the final package becomes flat, and the package can be downsized.
  • noria metal such as NiZAu is applied to the surface of the insertion board (especially, the region where the capacitor is mounted) in order to prevent solder diffusion.
  • the film is formed by an electroless plating method or the like.
  • the decoupling capacitor 19 may be mounted before or after the interposer substrate is bent and bonded. Specifically, after applying a solder paste to the external electrode of the decoupling capacitor, the capacitor is temporarily attached on the insertion board using a conventionally known surface mount mounter. Thereafter, the solder is melted using a reflow furnace, and the final connection between the capacitor and the insertion substrate may be performed.
  • a decoupling capacitor 19 is disposed between the insertion boards.
  • the decoupling capacitor may be arranged not on the semiconductor package side but on the mother board side on which the decoupling capacitor is mounted. Since there is no need to place a capacitor on the mother board side, the mounting area on the mother board side can be reduced. However, this does not exclude the configuration in which capacitors are arranged on the mother board side.
  • decoupling capacitors may be arranged on both the semiconductor package side and the maser code side.
  • the embodiment of FIG. 18 according to the present invention is more preferable than the case where the capacitor is disposed on the mother board where the effect of the decoupling capacitor is closer to the LSI.
  • the semiconductor package according to the present invention is suitable for use by stacking several semiconductor packages because terminals for electrical connection can be formed on the upper and lower surfaces of the socket. This will be described below with reference to FIG.
  • a stacked semiconductor package 57A of FIG. 20 (a) is obtained by three-dimensionally stacking two semiconductor packages 52 of the second embodiment. One package and the other package are electrically connected via solder balls 10. In this manner, semiconductor packages having the same kind of configuration may be stacked.
  • the semiconductor devices 1 and 1 ′ are of different types, for example, one is a CPU and the other is a memory.
  • the semiconductor package 53B of the fourth embodiment is stacked on the semiconductor package 52 of the second embodiment.
  • the semiconductor package according to any of the above embodiments and the semiconductor package according to other embodiments may be stacked.
  • a semiconductor package 65 having a configuration different from that of the present invention is stacked on the semiconductor package 52 of the second embodiment.
  • the semiconductor package 65 may have a configuration as disclosed in Patent Document 1, for example, which is conventionally known.
  • FIG. 20 shows an example in which two packages are stacked, and it is needless to say that there is an example in which three or more racks are stacked without being limited to two forces. Also, in Fig. 20 (a), etc., a three-dimensional package combining different types of semiconductor devices 1 is shown, but it goes without saying that it can also be applied to examples combining the same semiconductor devices. Nor. Further, in FIG. 20, each has the package 52 of the second embodiment, but this is merely an example, and the package 52 according to each of the above embodiments may be included.
  • one semiconductor package 51A has a pair of insertion substrates 2a and 2b, as in the second embodiment, and the other semiconductor package 51C also has a pair of insertion substrates.
  • the feature of the configuration of FIG. 21 is that the gap 18b (18a) in one semiconductor package 51A and the gap 18c (18d) in the other semiconductor package 51C are configured to be staggered in the stacking direction. It is in. That is, the gap 18b (18a) and the gap 18c (18d) are configured so as not to be aligned with the position of the reference line L extending in the stacking direction.
  • FIG. 22 is a diagram showing an example of a more detailed configuration of the interposer substrate 5, and is a diagram for explaining an example of a method for manufacturing the interposer substrate.
  • the interposer substrate 5 in FIG. 22 (d) has a configuration in which the first resin layer 6 and the second resin layer 6 ′ are bonded together, and the wiring pattern 7 is formed in the middle. Yes.
  • a member also called “single-sided tape substrate” in which a film material (7) having a force such as Cu is formed on the first resin layer 6 is used.
  • a part of the film material (7) is patterned and removed to form the wiring pattern 7.
  • a hole 6h is formed at a location corresponding to the wiring pattern 7 in the first resin layer 6 (more precisely, a location to be an external terminal).
  • This drilling process is performed by, for example, laser calorie using a UV-YAG laser, carbon dioxide laser, or excimer laser. Can be implemented.
  • the resin layer 6 is a photosensitive resin, a photolithography process can also be used.
  • the second resin layer 6 ′ is bonded, and the electrode pad 9 is formed on the surface of the wiring pattern 7. In this way, a single-layer interposer substrate 5 is manufactured.
  • conductor bumps 34 and 35 are connected to the upper surface side of the wiring pattern 7 in the figure.
  • This drilling step can also be performed by the same means as described above.
  • an Au film (Ni is formed as a barrier layer on the underlayer with a thickness of 0.1 to m) on the surface of the wiring pattern 7 should be formed. Just do it.
  • a plating method or a sputtering method can be used.
  • a solder such as Sn—Pb, Sn—Ag, Sn—Ag—Cu, Sn—Bi, and Sn—Zn may be formed with a thickness of 3 m to 10 m by a plating method.
  • Au plating is formed on the wiring pattern 7, the Au stud bump and the Au film are connected by thermocompression bonding or ultrasonic bonding.
  • solder such as SnAg is formed on the wiring pattern 7, the Au tad bump and the solder are fused and connected by thermocompression bonding and reflow.
  • the resin layer 6 ' is a thermoplastic resin
  • the bumps and the wiring pattern are brought into contact and electrically connected.
  • a special sealing process is required.
  • the force that the interposer substrates 5 and 15 are configured to be folded back at two locations is not limited to this.
  • the turposer substrate may be folded or folded on all four sides. Or it can be folded at only one of the four sides! /, Or! /.
  • the interposer substrate 5 folded back as shown in FIG. 2 is bonded to both the semiconductor device 1 and the insertion substrate 2, but the present invention is not limited to this. It may be adhered to only.
  • a part of the interposer substrate 5 is bent along the outer peripheral surface of the semiconductor device 1.
  • the interposer substrate 5 is not necessarily bent along the insertion substrate 2 alone, but may be bent along the semiconductor device 2.
  • the electrical connection between the insertion board 2 and the wiring pattern is applied to the force that has been made through the conductor bump 35.
  • a conductive adhesive or the like can be used.
  • a conductive adhesive is used so as to fill the space between the exposed portion and the insertion substrate. Is applied.
  • a conductive adhesive is used to make the back surface (circuit surface formed! /,! /, Surface) and side surface of the chip have the same potential as the ground. May be used.
  • an injection hole 13 is further provided on the upper surface of the recess 21, and a fixing adhesive is injected from the injection hole 13.
  • a semiconductor device is disposed on the interposer substrate 5, and then the insertion substrate 12 is disposed so as to cover the semiconductor device. Then, an adhesive may be injected from the injection hole 13 to fix the insertion substrate 12 and the semiconductor device 1.
  • the present invention is not limited to this, and the insertion substrate 12 without the injection hole 13 may be used, and the insertion substrate 12 and the semiconductor device 1 may be fixed by the following method. That is, after the semiconductor device 1 is placed on the substrate in the same manner as described above, an adhesive is applied onto the semiconductor device 1.
  • the adhesive comes into contact with the upper surface of the recess 21 and finally solidifies so as to fix the insertion substrate 12 and the semiconductor device 12.
  • the adhesive may be, for example, a liquid or a solid such as a sheet type.
  • the insertion substrate may be as shown in FIG.
  • two substrates 2a, 2j (and 2b, 2k) are laminated in the thickness direction with the insulating layer 16 interposed therebetween.
  • the substrates 2a and 2k may be connected to the power supply line, and the substrates 2b and 2b may be connected to the ground line. It should be noted that such a stacked configuration can naturally be applied to insertion boards of other shapes (see, for example, FIG. 3).
  • FIG. 26 and FIG. 27 show still another example of the stacked configuration.
  • the plate-like insertion board 21 and the frame-like insertion board 2m are laminated via the insulating layer 16.
  • the insertion board 21 is connected to the ground line of the wiring pattern 7 via the conductor bump 34 on the upper surface side of the package, and the insertion board 2m is connected to the power line of the wiring pattern 7 via the conductor bump 34 on the lower surface side of the package.
  • the insulating layer 16 may be an adhesive layer.
  • the adhesive layer functions as a stress relaxation layer, and therefore the knocker 58 is more damaged when subjected to external force. It will be difficult.
  • Such a configuration is particularly advantageous when the package size is large and the mounting reliability is reduced.
  • a decoupling capacitor 19 may be disposed in the circuit.
  • the decoupling capacitor 19 it is preferable to supply an insulating material so as to cover a part or the whole of the capacitor so that the wiring pattern of the interposer substrate does not form a bent portion.
  • the insertion board 21 may be connected to the ground line and the other insertion board 2m may be connected to the power supply line. If you want to strengthen the power supply, The board 21 may be connected to the power line, and the insertion board 2 may be connected to the ground line.
  • Figs. 26 and 27 can of course be combined with the above-described other embodiments as appropriate.
  • the substrate 2m is divided into two, and the substrates 21 and 2m are further divided together.
  • a plurality of semiconductor devices are placed in the housing !, but (the “housing” is composed of the substrate 21 and 2m), and the semiconductor device is filled with grease. (See the configuration in FIG. 24).
  • the filler 13 is formed in the substrate 21 (see FIG. 16).
  • Example 1 a semiconductor package 51A of the second embodiment type (see FIG. 7A) was manufactured.
  • one high-speed DRAM having an outer dimension of 9 mm X l lmm and a thickness of 150 ⁇ m was used.
  • the thickness of the DRAM was adjusted by polishing, and Au ⁇ bumps (corresponding to the conductor bumps 34 in Fig. 2) were formed on the DRAM electrode pads using an Au bump bonder.
  • a single-layer interposer substrate 5 was used as the interposer substrate. Specifically, a single-layer substrate as shown in FIG. 22 (d) was produced by the above-described process described with reference to FIG. Here, as a single-sided tape, a 25 ⁇ m thick thermosetting polyimide layer (6) on which a 12 / zm thick Cu film (7) was formed was prepared, and this Cu film was patterned. The wiring pattern is 7.
  • the hole 6 was not formed in the thermoplastic polyimide (the resin layer 6 ′, see FIG. 22).
  • the interposer substrate 5 was fixed by vacuum adsorption on a heater stage of a flip chip motor heated to a temperature at which the thermoplastic polyimide was softened and an adhesive force was developed (about 150 ° C) or higher. This softened the thermoplastic polyimide layer (6 '), and the Au-Au bonding was realized by the Au stud bumps sticking into the polyimide layer. By using such a process, flip chip connection and sealing around the Au bumps are performed simultaneously.
  • insertion substrate 2 two U-shaped insertion substrates 2a and 2b as shown in Fig. 7 (a) were used.
  • the insertion boards 2a and 2b were both made of Cu plates with a thickness of 150 m.
  • a Ni (thickness 2 / ⁇ ⁇ ) ⁇ (thickness 0.5 / zm) film is formed in advance using an electrolytic plating method, and an Au bump bonder is used on the Au plating film.
  • Au stud bump 35 was formed.
  • both end portions of the interposer substrate 5 are folded on the upper surface of the knocker and attached to the semiconductor device 1 and the insertion substrates 2a and 2b to complete the semiconductor package 52 according to this example. .
  • the interposer substrate 5 has a two-layer or three-layer structure, and all of one layer of the interposer substrate 5 is grounded or powered, or grounded and powered. Had to be both a source. For this reason, there is a problem that the cost of the interposer substrate 5 is increased.
  • the ground line or the power supply line can be strengthened by using the inexpensive interposer substrate 5 and the inexpensive insertion substrate 2 having a larger number of wiring layers. A semiconductor package can be realized.
  • the interposer substrate 5 is a single-layer wiring board. However, more wiring including the lead wires of the electrical plating is provided between the electrode pads 9 on which the solder balls 10 are mounted. In some cases, it may be impossible to route the wiring using a single-layer wiring board if it has to pass through or if the pitch of the electrode pads must be reduced. In that case, a two-layer interposer substrate as shown in Fig. 10 may be used. However, if the present invention is not used, it is needless to say that a multilayer wiring board having at least three wiring layers is required and the manufacturing cost is clearly higher than that of the semiconductor package of the present invention. No.
  • Example 2 an electronic device package 53A of the fourth embodiment type (see FIG. 11 (a)) was produced.
  • a SAW device surface acoustic wave device: 1 A
  • a planar shape of 1.3 mm X l.Omm and a thickness of 300 ⁇ m, and external dimensions of 3.2 mm X 2.7 mm A total of two chips were used, one chip each for wireless communication LSI (IB) with a thickness of 300 ⁇ m.
  • Au ⁇ bumps (34) were formed on the electrode pads of each chip using an Au bump bonder.
  • a multi-layer (two-layer) interposer substrate 15 was used as the interposer substrate.
  • wiring patterns 7 and 8 having a 12 / zm thick Cu foil on both sides of a polyimide layer 6 having a thickness of 25 m (same as in the first example) (FIG. 11). Reference) is formed.
  • the wiring patterns 7 and 8 are interconnected by vias extending through the polyimide layer.
  • a thermoplastic polyimide sheet with a thickness of 25 / zm is laminated on each wiring pattern 7, 8 so that the wiring pattern is insulated.
  • connection between the interposer substrate 5 and the SAW device (1A) and the connection between the interposer substrate 5 and the wireless communication LSI (1B) were performed in the same manner as in the first example.
  • the insertion substrate 2 a substrate in which one opening 11 was formed in the substrate as shown in FIGS. 3 and 12 was prepared.
  • the size of the opening 11 was set so as to accommodate the SAW device and the wireless communication LSI (3.3 mm ⁇ 3.8 mm).
  • the material of the insertion substrate 2 was Cu, as in the f row 1, and the thickness was 300 ⁇ m.
  • a 90-m C-plane is formed on the four edges where the interposer substrate is bent.
  • the C-plane was formed by making V-shaped cuts from both sides at the cutting position before cutting the base plate of the insertion board with a predetermined dimension.
  • the curvature is reduced to 135 ° by forming the C-plane and the bending angle at 90 ° is reduced to 135 °.
  • the curvature can be further reduced by further diversification.
  • the R surface may be formed.
  • the R surface can be formed by changing the shape of the insertion board 2 by wire electrical discharge machining or the like, or by supplying grease or solder to the side of the insertion board, heating it, A method of forming a curved surface is conceivable.
  • the insertion board does not get wet with solder! In the case of ⁇ material, good wettability can be obtained by supplying solder after applying electroless NiZAu plating.
  • the supply amount can be made more stable by supplying it in the form of a sheet, the shape of the protrusion can be controlled, and the terminal pitch of the bent back surface can be obtained stably.
  • the present invention is not limited to the above-described C-plane manufacturing method, and a manufacturing method can be selected as appropriate in view of a manufacturing size system, repetitive stability, cost, and the like.
  • the signal strength loss at 10 GHz is reduced by about ldB for the C-plane (90 m) and about 1.2 dB for the R-plane (radius 100 m), compared to the signal without edge force.
  • the R plane has the least signal loss.
  • Example 2 On the surface of the Cu substrate (2), an electrolytic plating method was used, and a Ni (thickness 2 / zm) ZAu (thickness 0. film) was previously formed in the same manner as in Example 1.
  • the Au stud bump 35 was formed by using an Au bump bonder, and the Au stud bump was formed at a position to be connected to the ground line of the interposer substrate 5, thereby forming a Cu substrate (insertion).
  • Substrate) 2 was grounded.
  • the final outer shape of the electronic device package 53A was an outer dimension of about 8 mm X 9 mm and a height of 0.8 mm.
  • the package 53A had 40 external terminals, and the BGA land pitch was 1. Omm.
  • the interposer substrate 5 has a three-layer wiring structure, and one layer has to be a ground layer. Therefore, there is a problem that the cost of the interposer substrate 5 increases.
  • the interposer substrate 5 having a two-layer structure and the inexpensive insertion substrate 2 having a lower number of wiring layers than the three-layer structure are used. As a result, a lower-cost electronic device package could be realized.
  • Example 3 a semiconductor package 54B of the fifth embodiment type (see FIG. 14B) was manufactured.
  • Example 1 As the semiconductor device 1, one high-speed DRAM having the same planar shape 9 mm X l lmm and thickness 150 m as in Example 1 was used.
  • the interposer substrate As the interposer substrate, the same two-layer interposer substrate 15 as in Example 2 was used.
  • the assembly of the semiconductor package of the present embodiment is basically the same as in the first and second embodiments. Force that can be performed in this way
  • the difference from the above example is that Au stud bumps (34) are formed on both upper and lower surfaces of the Cu substrate (2).
  • the formation of the bumps 34 on both sides of the insertion substrate in this way can be realized by a conventionally known method.
  • the connection between the bumps 34 on the upper surface of the insertion board 2 and the wiring pattern (ground line) of the interposer substrate 15 was made at the same time as the folded substrate 15 was adhered to the upper surface of the semiconductor device 1.
  • a semiconductor package 54B was produced in which the upper and lower surfaces of the insertion substrate 2 were connected to the ground line of the interposer substrate via the bumps 34, respectively.
  • the semiconductor package 54B according to the third embodiment is more reliable than the semiconductor packages according to the first and second embodiments because there are more connection points to the ground line. Specifically, the reliability of the connection between the Au bump 34 and the ground line has been improved.
  • Example 4 a semiconductor package 56 of the seventh embodiment type (see FIG. 18) was produced.
  • the semiconductor device 1 one CPU having a planar shape of 7 mm X 7 mm and a thickness of 150 ⁇ m was used.
  • As insertion substrates U-shaped insertion substrates 2a and 2b having a Cu plate thickness of 150 m and the same thickness as in Example 1 were used. The point that one insertion board 2a is connected to the ground line and the other insertion board 2b is connected to the power supply line is the same as in the second embodiment.
  • the decoupling capacitor 19 has a planar shape of 1.6 mm X O. 8 mm and a thickness of 0.
  • a 5 mm chip multilayer ceramic capacitor was used. The number of capacitors is 6, and the capacitance of each capacitor is 1. O / z F.
  • the assembly of the semiconductor package 56 of this embodiment is the same as that of the above-described embodiment, and is therefore omitted halfway.
  • the capacitor was mounted after the interposer substrate 5 was folded and attached on the Cu substrate. Specifically, first, Sn-Ag-Cu solder paste was applied to the external electrode of each capacitor using a surface mount mounter. Next, the capacitor 19 was arranged so as to be bridged between the insertion substrates 2a and 2b. Next, the Sn—Ag—Cu solder was melted using a reflow furnace, and the capacitor and the Cu substrate were connected.
  • the produced semiconductor package 56 was mounted on a DRAM module such as a server or a personal computer. As a result, the module could be further downsized. Similarly, the semiconductor package 56 is mounted on an electronic device such as a notebook personal computer or PDA (Personal Digital Assistance). As a result, the equipment was downsized.
  • a DRAM module such as a server or a personal computer.
  • the module could be further downsized.
  • the semiconductor package 56 is mounted on an electronic device such as a notebook personal computer or PDA (Personal Digital Assistance). As a result, the equipment was downsized.
  • PDA Personal Digital Assistance
  • Example 5 a semiconductor package 57C of the eighth embodiment type (see FIG. 20 (c)) was manufactured. That is, the semiconductor package 52 of the second embodiment type (see FIG. 10; a configuration using a multi-layer interposer substrate) was fabricated, and the conventional semiconductor package 65 was mounted on the package.
  • a CPU having a planar shape of 7 mm ⁇ 7 mm and a thickness of 150 ⁇ m was used as the semiconductor device 1.
  • the conventional semiconductor package 65 a commercially available DRAM package (DRAM is connected to the interposer substrate by wire bonding, TAB connection, etc., and then the whole is sealed with mold grease; 5mm XI 2mm) was prepared.
  • the final planar shape of the CPUZDRAM mixed-type semiconductor package 57C according to this example was 14 mm ⁇ 14 mm.
  • the method for stacking two semiconductor packages is specifically as follows. First, the DRAM package 65 on which the solder balls 10 were previously provided was fixed by vacuum suction on the stage of the flip chip mounter so that the solder balls 10 side was up. Thereafter, flux was applied to the solder balls 10. Next, the semiconductor package 52 mounted with the CPU is positioned so that each external terminal of the package (referring to the external terminal provided on the upper surface side in FIG. 20C) and each solder ball 10 are aligned. While aligning, the semiconductor package 52 was placed on the DRAM package 65 held by suction. This alignment is performed using a flip-chip mounter camera, and the external terminal The center and the center of the solder ball 10 were adjusted. Next, without heating, the two were temporarily bonded with a flip chip mounter by flux. Then, the two semiconductor packages that were temporarily bonded were put into a reflow furnace, and the solder was melted to finally connect the packages.
  • SiP system-in-package
  • FIG. 1 is a longitudinal sectional view showing a configuration of a conventional semiconductor package.
  • FIG. 2 is a longitudinal sectional view showing the configuration of the semiconductor package of the first embodiment.
  • FIG. 3 is a top view of the semiconductor package of FIG. 2, showing only the semiconductor device and the insertion substrate.
  • FIG. 4 is a cross-sectional view showing a configuration of an interposer substrate.
  • FIG. 5 is a longitudinal sectional view of the entire package showing some examples of the insertion board in the first embodiment.
  • FIG. 6 is an enlarged longitudinal sectional view of the vicinity of the bent portion of the interposer substrate in which some examples of the insertion substrate are shown in the first embodiment.
  • FIG. 7 is a top view showing the configuration of the second embodiment, and shows several examples of the insertion substrate.
  • FIG. 8 is a top view showing still another configuration example of the second embodiment.
  • FIG. 9 is a top view showing a configuration obtained by further modifying the configuration in FIG. 7 (a).
  • FIG. 10 is a longitudinal sectional view showing a configuration of a semiconductor package of a third embodiment.
  • FIG. 11 is a longitudinal sectional view showing a configuration of a semiconductor package of a fourth embodiment.
  • FIG. 12 is a top view of the semiconductor package of FIG. 11, showing only the semiconductor device and the insertion substrate.
  • FIG. 13 is a top view for explaining another configuration example of the fourth embodiment.
  • FIG. 14 is a longitudinal sectional view showing a configuration of a semiconductor package of a fifth embodiment.
  • FIG. 15 is a longitudinal sectional view showing a configuration of a semiconductor package of a sixth embodiment.
  • FIG. 16 is a perspective view showing the insertion substrate and the semiconductor device in the semiconductor package of FIG. 13, in which the bottom surface side force is viewed.
  • FIGS. 18A and 18B are diagrams showing a configuration of a semiconductor package according to a seventh embodiment, in which FIG. 18A is a top view and FIG. 18B is a longitudinal sectional view.
  • FIG. 19 A longitudinal sectional view for explaining another configuration example of the seventh embodiment.
  • FIG. 21 is a diagram schematically showing an example of a semiconductor package in which packages of a second embodiment type are stacked.
  • FIG. 23 is a diagram showing a configuration in which a part of the interposer substrate is bent along the outer peripheral surface of the semiconductor device.
  • FIG. 24 is a top view for explaining an example in which an adhesive is applied to fix a semiconductor device or an insertion board.
  • FIG. 25 is a perspective view showing still another configuration example of the insertion board.
  • FIG. 26 is a longitudinal sectional view showing still another configuration example of the insertion board.
  • FIG. 27 is a perspective view showing the two insertion boards shown in FIG.
  • FIG. 28 is a longitudinal sectional view showing an example in which a decoupling capacitor is further added to the configuration of FIG. 27.

Abstract

　半導体パッケージの製造コストを抑えるのに有利であり、また、グランドラインおよび／または電源ラインの強化の面で、半導体パッケージの信頼性向上にも好適な半導体パッケージ等を提供することにある。 　半導体パッケージ５０は、回路面に外部電極が形成された半導体デバイス１と、該半導体デバイス１が配置される収容部を形成する挿入基板２と、配線パターン７を備えると共に両端が挿入基板２に沿って折り曲げられたインターポーザ基板５とを有している。挿入基板２は、導電性材料であり、インターポーザ基板５の配線パターン７のうち、グランドラインまたは電源ラインに電気的に接続されている。

Description

明 細 書
電子デバイスパッケージ、モジュール、および電子機器
技術分野
[0001] 本発明は電子デバイスパッケージに関し、特に、高速で動作する電子デバイスを用 V、る電子デバイスパッケージ技術に関する。
背景技術
[0002] 図 1は、特許文献 1に記載された半導体パッケージを示す断面図である。図 1に示 す半導体パッケージ 200は、半導体デバイス 206と、該半導体デバイスを包囲するよ うに配置された可撓性基板 208 (「インターポーザ基板」とも言う）と、半導体デバイス の周囲に配置された少なくとも 1つの挿入平板 207とを備えて 、る。
[0003] 半導体デバイス 206は、図示下面側に回路面が形成されると共に、この回路面上 に外部電極が形成されている。挿入平板 207は、主にスぺーサとして用いられるもの であり、例えば金属材料カゝらなり、半導体デバイス 206と同等の厚みに形成されてい る。
[0004] 可撓性基板 208には、半導体デバイス 206の外部電極に接続される配線パターン 205が形成されており、配線パターン 205の片面または両面は熱可塑性絶縁榭脂層 203、 204により被覆されている。
[0005] 半導体デバイス 206と配線パターン 205との電気的接続は、具体的には、導体バ ンプ 202を介して行われている。可撓性基板 208の図示下面側には、榭脂層 203が 部分的に除去され配線パターン 205が露出された部位 (電極パッド）が設けられてお り、ここにはんだボール 201が配置されるようになっている。このように構成された半 導体パッケージ 200は、はんだボール 201を介して 2次実装基板 (例えばマザーボ ード等)上に実装される。
[0006] このように、半導体デバイス 206側の導体バンプ 202のピッチよりもはんだボール 2 01のピッチが広くなつている構成は、「Fan— out型」と呼ばれることもあり、次のような 利点を有している。すなわち、現状、 2次実装基板側の外部端子の狭ピッチ化技術 1S 半導体デバイスのシュリンク化技術 (外形サイズの縮小化技術）に十分追いつい ていけないため、どうしても 2次実装基板側の外部端子のピッチが半導体デバイス側 に比べて広くなつてしまう。したがって、このピッチの差を補うために可撓性基板 208 が用いられ、外部端子間のピッチの拡大が図られている。
[0007] なお、図 1のような Fan— out型のパッケージ構造では、パッケージの上下面に外部 端子 (電極パッド）が形成されているため、他のパッケージと組み合わせて積層し、 3 次元型の実装とすることも可能である。
特許文献 1 :特開 2004— 172322号公報
発明の開示
発明が解決しょうとする課題
[0008] ところで、図 1の従来の半導体パッケージの中には、高速動作をする CPU (中央演 算処理装置）や DRAM (Dynamic Random Access Memory)などの半導体デバイス が用いられるものも多い。このように高速動作をするデバイスが用いられる場合、クロ ストークなどのノイズの問題を解決する必要がある。このため、可撓性基板 208の配 線パターン 205のグランドラインを強化する (パターンの面積を増やす)対策が採られ ることが多い。他方、高速動作を要する DRAMでは発熱量を下げるために低電圧で 動作させる必要あり、この場合、電源ラインを強化する (パターンの面積を増やす)対 策が採られることが多い。
[0009] いずれにしても、配線パターンのグランドラインまたは電源ラインの面積を増やして 強化する必要があり、従来、これを実現するために、例えば配線パターン 205が多層 化された可撓性基板 208を用い、その配線パターンの一層のほとんど全てがグランド ライン等とされることもあった。し力しながら、このような対策では多層型の可撓性基板 208を用いて 、ることから、半導体パッケージの製造コストが高くなると!、つた課題が 生じていた。
[0010] なお、上記課題は、半導体デバイスに代えて例えば SAWデバイス (表面弾性波デ バイス）といった電子デバイスが配置された構成においても同様に生じ得るものであ る。
[0011] そこで本発明は上記問題点に鑑みてなされたものであり、その目的は、電子デバイ スパッケージの製造コストを抑えるのに有利であり、また、電気的な動作信頼性が高く 、機械的な信頼性にも優れた電子デバイスパッケージ、それを搭載したモジュール、 および電子機器を提供することにある。
課題を解決するための手段およびその効果
[0012] 上記課題を解決するため、本発明の電子デバイスパッケージは、回路面に外部電 極が形成された電子デバイスと、前記電子デバイスが配置される収容部を形成する 少なくとも 1つの挿入基板と、前記電子デバイスと電気的に接続される配線パターン を備えると共に、少なくとも一部が前記挿入基板および Zまたは前記電子デバイスに 沿って折り曲げられた可撓性基板とを有する電子デバイスパッケージにおいて、前記 挿入基板の少なくとも 1つが導電性材料カゝらなり、前記配線パターンのうちのグランド ラインまたは電源ラインに電気的に接続されていることを特徴とする。
[0013] 上記のような構成によれば、挿入基板がグランドラインまたは電源ラインに接続され 、これによりグランドラインまたは電源ラインの強化を行うことが可能である。従来、ダラ ンドライン等を強化する場合、可撓性基板の配線層を増やし、例えば、そのうちの一 層をグランドラインの強化用に用いると 、つた手法が採られて 、たが、本発明によれ ば、挿入基板によりグランドライン等の強化が行われているため、可撓性基板の配線 層を増やす必要がない。もっとも、これは、本発明においてそのような多層の可撓性 基板が使用できないことを意図するものではない。すなわち、多層の可撓性基板を 使用すると共に、上記のような挿入基板によるグランドライン等の強化を行うようにして ちょい。
[0014] 本発明の電子デバイスパッケージでは、挿入基板がグランドラインおよび Zまたは 電源ラインの一部として用いられ、これによりグランドラインおよび Zまたは電源ライン の強化が行われている。したがって、従来のように可撓性基板の配線層数を増やす 必要がなくなるので、より低コストな高速電子デバイスパッケージを実現することがで きる。また、通常、挿入基板は可撓性基板内の配線パターンに比べその体積 (断面 積)が十分に大きぐしたがって、このような挿入基板をグランドラインおよび zまたは 電源ラインの一部として利用することは、グランドラインおよび Zまたは電源ラインの 強化をより効果的に行うことができる点で有利である。
[0015] また、本発明の電子デバイスパッケージに用いる挿入基板は、配線パターン折り曲 げ部に相当する少なくとも一部を多角形、もしくは円弧にしてもよい。そうすることで、 可撓性基板の折り曲げ部の応力集中度合いを低減し、同じ熱可塑性絶縁榭脂層の 厚さにおいても機械的な信頼性を向上させることができる。言い換えると、より薄い熱 可塑性絶縁榭脂層の厚さにおいても所要の信頼性を満足することが可能となり、パッ ケージの薄型化、低コストィ匕につながる。
[0016] また、折り曲げ部を多角形、もしくは円弧にすることは、可撓性基板中の配線パター ンの曲率を小さくすることであり、配線が曲げられた場合に生じる電気信号の反射発 生を抑え、信号伝送の強度損失を抑えるという効果も有する。言い換えれば、信号を より高い強度で裏面まで伝送することが可能となり、一般的に周波数が高くなるにつ れて信号強度のロスが大きくなり、安定動作が難しくなることと考え合わせると、本構 造は高速動作性に対して有利であると言える。
発明を実施するための最良の形態
[0017] 以下、図面を参照し、本発明の実施の形態について詳しく述べる。なお、以下に説 明する実施形態では、本発明の電子デバイスパッケージの一例として半導体パッケ ージを例に挙げて説明する。
[0018] (第 1の実施形態）
図 2は第 1の実施形態の半導体パッケージの縦断面図である。図 3は、図 2の半導 体パッケージの上面図であるが、インターポーザ基板 (可撓性基板)の図示は省略さ れている。
[0019] 図 2に示すように、本実施形態の半導体パッケージ 50は、半導体デバイス (電子デ バイス） 1と、該半導体デバイス 1の周囲に配置された挿入基板 2と、これら半導体デ バイス 1と挿入基板 2を包囲するように配置された可撓性のインターポーザ基板 5とを 有している。半導体デバイス 1、挿入基板 2、およびインターポーザ基板 5のそれぞれ の部材自体は、基本的には従来公知のものを利用可能である。本発明の主たる特徴 部は、後述するように、インターポーザ基板 5の配線パターン (グランドラインまたは電 源ライン)と挿入基板 2とが電気的に接続されている点にある。
[0020] 半導体デバイス 1は、例えば CPUや DRAM等で構成されるものであり、本実施形 態では一例として図 3に示すように 1つの半導体デバイス 1のみが配置されて 、る。特 に限定されるものではないが、半導体デバイス 1の回路面は図示下面側となっており 、この面に導体バンプ 34が配置されている。
[0021] なお、本発明に係る電子デバイスパッケージでは、 CPUや DRAMと!、つた半導体 デバイスに代えて、 SAWデバイス (表面弾性波デバイス）、ジャイロ素子、水晶振動 子、またはチップコンデンサと!/、つた電子デバイスが搭載されて 、てもよ!/、。
[0022] 挿入基板 2は、図 3に示すように、本実施形態では半導体デバイス 1を包囲する枠 状に形成された平板である。すなわち、挿入基板 2の中央部には収容部として開口 部 11が形成されており、この開口部 11内に半導体デバイス 1が配置される構成とな つている。挿入基板 2の材質は、導電性のものであれば特に限定されるものではない 力 例えば Cu、 Aほたはステンレスなど、電気抵抗が小さい金属であることが好まし い。さらに言えば、これらの金属のうち電源ラインおよびグランドラインの強化用の挿 入基板材料としては電気抵抗が最も小さい Cuが好ましい。他方、グランドラインの電 磁波シールド性を特に強化させた 、場合では、抵抗が比較的小さく且つ電磁波シー ルド性に優れた Cu-Ni合金などが好ましい。ただし、挿入基板の材質は前記材料に 限定されるものではない。
[0023] 図 2に示すように、挿入基板 2の厚み tは半導体デバイス 1の厚み tと同一である。
2 1
もっとも、これらの厚みは完全に同一である必要はないが、厚み t、 t
1 2の差は m 以内であることが好ましぐより好ましくは 20 m以内であればよい。この理由は、本 実施形態では、挿入基板 2および半導体デバイス 1上にインターポーザ基板 5が接 着される構成となっており、挿入基板 2と半導体デバイス 1の厚みの差が大きいと、境 界付近のインターポーザ基板 5の密着信頼性が低下する恐れがあるためである。つ まり、インターポーザ基板 5を接着することを考慮すれば、挿入基板の上面と半導体 デバイスの上面とが同一平面上にあることが好ましぐ厚みの差 (段差）が 50 m以 内であれば、インターポーザ基板の接着を良好に行うことができる。さらに、段差が 2 0 m以内であれば、接着したインターポーザ基板 5の剥離等がより生じにくくなり、 長期信頼性の向上した半導体パッケージが得られる。
[0024] なお、挿入基板 2と半導体デバイス 1との厚みを揃えるためには、次のような方法が 採られてもよい。すなわち、まず、半導体デバイス 1および挿入基板 2を、インターポ 一ザ基板 5上に固定する。そして、この状態でグラインダー等を利用して、半導体デ バイス 1と挿入基板 2とを同時に研削し、両部材の厚みを揃える。その後、インターポ 一ザ基板 5を折り曲げ、半導体デバイス 1および挿入基板 2上に接着すればよい。
[0025] 再び図 3を参照し、挿入基板 2の輪郭サイズ (上面側カゝら見た挿入基板のサイズ)は 、半導体パッケージ 50が実装されるマザ一ボード上のコンタクト領域の大きさに合わ せて（同程度となるように)設定されている。また、本実施形態の半導体パッケージ 50 では、図示下面のほぼ全領域に外部接続用のはんだボール 10が配置され、この面 力 Sコンタクト面となって 、る。
[0026] インターポーザ基板 5は単層の配線パターン 7を有するものである。本実施形態で は、インターポーザ基板 5は、 2箇所で折り曲げられ、折り曲げられた側のインターポ 一ザ基板の内周面が、挿入基板 2および半導体デバイス 1の各外周面に貼り付けら れている。配線パターン 7は、例えば、 Cuまたは A1等力もなり厚みが数 m〜数十 m (例えば 5〜18 μ m程度）のものであってもよい。また、導体金属粉末が Agや C uなどである導電性ペーストを配線部分に供給し、加熱硬化させて形成した焼結体の 配線であってもよい。
[0027] インターポーザ基板 5は、より詳細には図 4に示すように、絶縁性および可撓性を有 する熱可塑性榭脂 6を基材として、その内部に配線パターン 7が形成されたものであ る。熱可塑性榭脂 6には、シリコーン変性のポリイミドと可撓性エポキシ榭脂とを複合 させた材料などを用いることが可能である。この材料の場合、 150°C〜200°Cまで加 熱することにより弾性率が数 lOMPa以下まで低下する（室温では lGPa程度の弾性 率)ため、インターポーザ基板 5の折り曲げを容易に行うことができ、また、折り曲げた 導体配線パターン 7へのダメージも小さ 、。
[0028] また上記材料の場合、加熱することにより接着力が出現するため、インターポーザ 基板 5と半導体デバイス 1等との接着を容易に実施可能である。もっとも、このように 接着力を発現する材料は、インターポーザ基板 5の熱可塑性榭脂 6全体を構成して いる必要はなぐ半導体デバイス 1および Zまたは挿入基板 2に接する箇所にのみ設 けられていてもよい。
[0029] 図 4に示す通り、配線パターン 7に対しては、一方の面側から導体バンプ 34、 35が 接するようになっており、反対側の面側には、電極パッド 9を介してはんだボール 10 が接するようになつている。導体バンプ 34、 35について、再び図 2を参照して説明す ると、導体バンプ 34は半導体デバイス 1と配線パターン 7とを接続するものであり、導 体バンプ 35は挿入基板 2と配線パターン 7とを接続するものである。なお、これらの導 体バンプ 34、 35は異なる符号を付して示されている力 これは導体バンプの配置位 置を区別するためのものであり、材質や形状が異なることを意図するものではない。
[0030] 挿入基板 2と配線パターン 7とは、導体バンプ 35を介して電気的に接続されており 、これにより、挿入基板 2がグランド (または電源）に導通した状態となっている。なお、 挿入基板 2をグランドラインに接続するか、あるいは電源ラインに接続するかは、用い る半導体デバイス 1の特性等に応じて適宜選択されるものである。例えば、半導体デ バイス 1が高周波動作 (一例として 0. 5GHz以上）をするものである場合、グランドラ インの強化が必要とされる。一方、低電圧で動作する半導体パッケージを構成したい 場合には、電源ラインの強化が必要とされる。なお、本実施形態では、グランドライン および電源ラインのいずれか一方のみを強化する例について説明するが、第 2の実 施形態以降ではグランドラインおよび電源ラインの双方を同時に強化する例につい ても説明する。
[0031] なお、当然のことながら、グランド側に接続する場合には配線パターン 7のうちのグ ランドラインと挿入基板 2とを接続すればよぐ電源側に接続する場合には電源ライン と挿入基板 2とを接続すればよい。接続される部位である、グランドラインまたは電源 ラインのところには Auまたは Sn—Agなどのはんだが形成されていてもよい。
[0032] 上記のように本実施形態では、挿入基板 2をグランド側のパターンに接続し、挿入 基板 2をアースすることにより、グランドラインの強化を実現することが可能である。こ のような構成によれば、配線パターンが多層化されたインターポーザ基板 5を用意し 、そのうちの 1層のほぼ全体をグランドラインとするような従来の対策と比較して次の 点で有利である。すなわち、インターポーザ基板 5に形成された配線パターンの断面 積と比較して、挿入基板 2の断面積 (場合によっては面積も）は格段に大きいことから 、本実施形態によれば、従来の対策に比べより効果的にグランドラインの強化を行う ことができる。 [0033] 同様にして、挿入基板 2を電源ラインに接続すれば、電源ラインの強化を実現する ことが可能である。この場合、本実施形態の構成によれば、挿入基板 2の断面積等が インターポーザ基板の電源ラインと比較して格段に大きいことから電源ライン強化をよ り効率的に行うことができる点についても上記と同様である。
[0034] 挿入基板 2は、図 5、図 6に示すとおり、インターポーザ基板 5の折り曲げ部に相当 する部分を加工、もしくは突起を形成することで信頼性の向上、電気信号の高速伝 送性の向上を実現することができる。ここで言う折り曲げ部に相当する部分とは、図 2 に示すエッジ 40を指す。エッジの加工例を図 5 (a)、図 6 (b)を用いて説明すると、揷 入基板 2は、インターポーザ基板 5の折り曲げ部を形成する 4辺のエッジを約 45° の 角度で削っている。こうすることで、エッジ部の角度が 90° 力も 135° に鈍化し、応 力の集中度合いを低減することで、クラックの発生を抑えることができる。また、電気 的な動作をした場合の、折り曲げられた配線の信号の反射が低減され、信号強度の ロスが減ることでより高速の動作が可能となる。
なお、図 6 (b)では、エッジを 45° の角度で削っている力 図 6 (c)に示すようにさら に多角化すること、図 6 (d)に示すように R面にすることで曲率をより一層小さくし、信 頼性、高速動作性をさらに改善することが可能である。また、前記の挿入基板 2に加 ェを施すほかに、図 6 (e)に示すように挿入基板 2の端面に榭脂やはんだなどの突起 を形成しても良い。
[0035] 導体バンプ 34、 35について説明を補足すれば、導体バンプ 34、 35はいずれも、 Au^タッドバンプ、または、はんだ（Sn— Pb、 Sn— Ag、 Sn— Ag— Cu、 Sn— Biゝも しくは Sn—Zn等)で構成されていてもよぐまた、フリップチップ接続も利用可能であ る。また、インターポーザ基板 5 (図 4参照）において、電極パッド 9は、 Au、 NiZAu、 Pd、 Sn、 Sn— Ag、 Sn—Ag— Cu、または Sn—Pb等の材料からなる薄膜であれば よぐ例えばメツキ法ゃスパッタ法等により形成可能である。
[0036] 図 2に示す距離 d (デバイス外周と開口部内周との間の距離）に関し、距離 dは例
1 1 えば 20 m以上確保されていることが望ましい。挿入基板 2の面積をより大きくする ためには距離 dができるだけ短ぐ隙間が狭い方が好ましいが、狭すぎると、半導体
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デバイス 1や開口部 11の寸法のバラツキによっては半導体デバイス 1と挿入基板 2と が干渉してしまう可能性があるためである。
[0037] (第 2の実施形態）
第 1の実施形態では、枠状に形成された単一部材カゝらなる挿入基板 2が用いられ ていたが、本発明はこれに限らず、図 7に示すような構成であってもよい。図 7は第 2 の実施形態に係る半導体パッケージを示す上面図である力 インターポーザ基板の 図示は省略されている。なお、以下、第 2〜第 8の実施形態を例に挙げて本発明の 構成例を幾つカゝ説明するが、当然ながら、各実施形態で説明する構成を必要に応じ て適宜組み合わせることも可能である。
[0038] 図 7 (a)に示す半導体パッケージ 51 Aでは、いずれもコ字型に形成され左右対称 形をなす一対の挿入基板 2a、 2bが用いられて ヽる点で上記実施形態と相違して!/ヽ る。挿入基板 2a、 2bは、半導体デバイス 1を囲むようにして対向配置されている。一 方の挿入基板 (例として 2a)力インターポーザ基板のグランドラインに接続されると共 に、他方の挿入基板 (例として 2b)が電源ラインに接続されている。このように、本発 明においては、一方の挿入基板と他方の挿入基板とが、それぞれ異なる極性のバタ ーンに接続されていてもよい。この場合、グランドラインの強化と電源ラインの強化と の双方が実現されることとなる。
[0039] もっとも、各挿入基板 2a、 2bが 、ずれもグランド (または電源）に接続されて!ヽてもよ い。この場合、各挿入基板をどのように電気的接続するかは適宜変更可能である。
[0040] 図 7 (b)には、それぞれ L字型に形成された 4つの挿入基板 2e〜2hを用いる半導 体パッケージ 51Bが示されている。この場合、例えば、 2つの挿入基板 2e、 2fをダラ ンドラインに接続し、他の挿入基板 2gを電源ラインに接続し、残りの挿入基板 2hはい ずれのパターンにも接続しな 、と 、うような構成としてもよ!/、。
[0041] 電源ラインまたはグランドラインの 、ずれにも接続されな 、挿入基板 2hは、スぺー サとして機能するのに加え、例えば、放熱用、静電気防止用、強度補強用、あるいは 平坦性改善用の部材としても機能する。
[0042] 他の例として、図 8 (a)には、半導体デバイス 1の周囲に 6つの挿入基板 2i、 2j、 2j， が配置された半導体パッケージ 5 IDが示されている。特に限定されるものではない 力 挿入基板 ¾、 2j 'はいずれも同形状であり、また挿入基板 2iは挿入基板 ¾、 2j 'よ りもやや長く形成されている。これらの挿入基板のうち、各基板 ¾はグランドラインに 接続され、各基板 2j 'は電源ラインに接続され、残りの基板 2iはいずれにも接続され ていない。
[0043] また、図 8 (b)にも別の構成例が示されており、半導体パッケージ 51Eは、上記構成 と同形状の挿入基板 ¾、 ¾，と、 L字型の挿入基板 2kとを備えている。ここで、基板 ¾ はグランドラインに接続され、基板 2j 'は電源ラインに接続され、残りの基板 2kはいず れにも接続されていない。
[0044] 上記図 7 (a)のような半導体パッケージはさらに変更可能であり、例えば、図 7のよう な構成となっていてもよい。図 9の半導体パッケージ 51A，では、一対の挿入基板 2a '、 2b'が用いられている点で上記構成と共通している力 2つの挿入基板が左右非 対称形となっている点で相違している。その結果、挿入基板の端部同士の間に生じ る（2つの）隙間 18a、 18bが、平面的に見て、一直線 (直線 L )上に揃わないようにな
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つている。このように、隙間 18a、 18bの位置がずらされていることにより、例えば直線 L回りの方向の外力が加わったとしても、ノ ッケージ全体の変形が生じにくいものと
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なる。
[0045] (第 3の実施形態）
第 1の実施形態では、単層のインターポーザ基板 5が用いられていたが、本発明は これに限らず、図 10に示すように多層のインターポーザ基板 15が用いられて ヽても よい。図 10の半導体パッケージ 52は、第 1の実施形態のパッケージにおいてインタ 一ポーザ基板 5のみを変更したものであり、その他の構造部については第 1の実施 形態と同一である。
[0046] インターポーザ基板 15は、第 1の配線パターン 7に力卩ぇ第 2に配線パターン 8を有 する 2層型の配線基板である。このような 2層型 (あるいは 3層以上の多層型でもよい 力 S)のインターポーザ基板 15を用いる場合であったとしても、配線パターン 7、 8のグ ランドライン (または電源ライン)と挿入基板 2とを接続することにより、グランドラインの 強化 (または電源ラインの強化)が第 1の実施形態と同様に実現される。
[0047] 本実施形態に関し、より詳細には、インターポーザ基板 15は、例えばロジック系の L SIを半導体デバイス 1として使用する場合に用いられる。この理由は、ロジック系 LSI の場合、一般にピン数が多いため配線ピッチが狭くなり、単層配線では配線の引き 回しができないことがあるためである。一例として、半導体デバイス 1が 500ピンを超 えるような超多ピンの場合や、 SiP (System in Package)を実現するのに 2層配線でも 配線の引き回しが厳しい場合などに、 3層以上の多層インターポーザ基板が好適で ある。
[0048] このように、多層のインターポーザ基板 15が用いられる場合であっても、本発明に よる作用効果は上記実施形態と同様にして得ることが可能である。すなわち、本発明 を適用しない場合、多層の配線パターンのうちの一層をグランド (または電源)ライン の強化用に当てる必要があった力 本発明によれば配線パターンの層数を増やす必 要はない。これは、より少ない層数のインターポーザ基板で対応できることを意味し、 結果的に、半導体パッケージの製造コストの削減にもつながる。
[0049] (第 4の実施形態）
上記実施形態では、収容部に半導体デバイス 1が 1つだけ配置された構成であつ たが、本発明はこれに限らず、図 11に示すように複数個の半導体デバイスが配置さ れていてもよい。図 11の半導体デバイスの上面図 (インターポーザ基板は不図示）は 図 11に示されており、また、図 11は、図 12の A— A切断線における断面図である。 図 11 (a)、（b)に示す半導体パッケージ 53A、 53Bは、半導体デバイスの個数およ び配線形態を変更したものであり、その他の構造部にっ 、ては上記第 3の実施形態 と同一である。
[0050] 半導体パッケージ 53A、 53Bは、図 12に示すように、挿入基板 2の開口部 11内に 配置された複数個（例として 2つ）の半導体デバイス 1A、 IBを有している。半導体デ バイス 1A、 IBはインターポーザ基板の内周面に貼り付けられるようにして、平面的に 並んだ状態で配置されて!ヽる。
[0051] 半導体パッケージ 53A (図 11 (a)参照)では、各半導体デバイスの回路面が図示 下向きとなっており、いわゆるフェースダウン実装された配線形態となっている。この 場合、半導体パッケージの下面側で、導体バンプ 34を介して、半導体デバイス 1とィ ンターポーザ基板の配線パターンとの接続が行われている。一方、半導体パッケ一 ジ 53B (図 11 (b)参照）は、フェースアップ実装された配線形態となっており、各半導 体デバイスの回路面は図示上向きとなっており、パッケージの上面側で、導体バンプ
34を介して、半導体デバイスとインターポーザ基板の配線パターンとの接続が行わ れている。
[0052] なお、挿入基板 2とグランドライン (または電源ライン)との接続は、必ずしもノッケー ジの下面側で行われる必要はない。図 11 (b)からも明らかなように、導体バンプ 35を 介して、ノ ッケージの上面側で挿入基板 2とグランドライン (または電源ライン)との接 続が行われていてもよい。
[0053] このように、複数の半導体デバイス 1A、 IBが配置された構成であっても、挿入基板 2がグランドライン (または電源ライン）に接続されていることによる作用効果は上記実 施形態と同様にして得ることが可能である。
[0054] 当然ながら、上記のように複数個の半導体デバイスが配置される構成と、第 2の実 施形態で説明したような複数個の挿入基板が用いられる構成とを組み合わせることも 可能である。以下、これについて図 13を参照して説明する。なお、図 12では開口部 11が長方形に形成されていた力 図 13の各構成では、開口部 11Aは、半導体デバ イス 1A、 IBの平面形状に対応した形状、つまり半導体デバイスの外周部との間の隙 間がほぼ一定となるような形状となっている。このようにすることで挿入基板の面積が より大きくなるため、本発明による作用効果をより効果的に得ることが可能となる。
[0055] 図 13 (a)の構成は、図 7 (a)に示した構成に対応するものであり、略コ字型の一対 の挿入基板 2a、 2bを有している。図 13 (b)の構成は、図 7 (b)に示した構成に対応 するものであり、略 L字型の 4つの挿入基板 2e〜2hを有している。図 13 (c)の構成は 、図 9に示した構成に対応するものであり、一対の挿入基板 2a'、 2b'を有すると共に 、隙間 18a、 18bがー直線上に揃わないように、ずれた状態で設けられている。
[0056] (第 5の実施形態）
上記実施形態では、基板 2とグランドライン (または電源ライン)との接続が挿入基板 の一方の面でのみなされたものであつたが、本発明はこれに限らず図 14に示すよう な構成であってもよい。
[0057] 図 14 (a)の半導体パッケージ 54Aは、挿入基板 2の上下面のそれぞれにおいて、 導体バンプ 34を介して挿入基板とグランドライン (または電源ライン)との接続がなさ れている。その他の構造部については第 1の実施形態と同一である。図 14 (b)の半 導体パッケージ 54Bも同様であり、上記パッケージ 54Aとの相違点は単層のインター ポーザ基板 5の代わりに多層のインターポーザ基板 15が用いられている点のみであ る。
[0058] このように、挿入基板 2とグランドライン (または電源ライン)との接続が挿入基板の 両面で行われている場合、次のような利点が得られる。すなわち、接触点の数が増え ていることに起因して、電気抵抗が小さくなり、また、仮に幾つかの箇所で接続不良 が生じたとしてもオープン不良に至るまでの寿命が長くなるといった利点も得られる。
[0059] 第 5の実施形態のパッケージの作製方法において、上記実施形態 1〜4の半導体 ノ ッケージの場合と異なるところは、挿入基板 2の両面に導体バンプ 34を形成してお くところである。なお、導体バンプ 34は先端が尖った Auバンプが好ましい。インター ポーザ基板 5が折り曲げられ、その折り曲げられた側が挿入基板 2の図示上面に接 着されると同時に、 Auスタッドバンプ（34)がインターポーザ基板 5のグランドライン（ または電源ライン）に接続される。インターポーザ基板 5の榭脂に熱可塑性榭脂を用 V、て 、れば、加熱しながら軟ィ匕した熱可塑性榭脂を突き破って Auバンプと Auまたは はんだとが接続され、かつ熱可塑性榭脂と挿入基板 2 (および半導体デバイス）とを 接着させることができる。
[0060] (第 6の実施形態）
第 1の実施形態（図 2参照)では、挿入基板 2に形成された開口部 11内にデバイス が配置される構成となっていたが、本発明はこれに限らず、図 15に示すように凹部（ キヤビティ） 21内にデバイスが配置される構成であってもよい。以下、これについて図 15、図 16を参照して説明する。図 15は、半導体パッケージの断面図であり、図 16は 図 15のパッケージに用いられる挿入基板 12および半導体デバイス 1を下面側から見 た斜視図である。なお、挿入基板 12以外の他の構造部は、第 1の実施形態のものと 同一である。
[0061] 図 15、図 16に示すように、凹部 21は、挿入基板 12の下面 (片面）に形成されてお り、その平面形状は一例として矩形となっている。このような挿入基板 12が、凹部 21 を下面側にして、半導体デバイス 1を覆うようにして配置される。換言すれば、半導体 デバイス 1は、挿入基板 12によって覆われて遮蔽された状態となっている。
[0062] 挿入基板 12は、導体バンプ 35を介してグランドライン (または電源ライン）に接続さ れており、これにより、第 1の実施形態同様、グランドラインの強化 (または電源ライン の強化）が実現される。特に、本実施形態によれば、半導体デバイス 1が挿入基板 1 2によって覆われる構成となっているため、挿入基板 12が保護部材として機能し、そ の結果、半導体デバイス 1が損傷しにくいものとなる。例えば、 2次実装の際に仮に機 械的な外力が加わったとしても、半導体デバイス 1の損傷が抑制されるという利点が ある。さらに、本実施形態によれば、挿入基板 12をグランドラインに接続しアースする ことにより、挿入基板 12をシールド部材として利用することも可能である。その結果、 半導体パッケージの性能の向上を図ることが可能となる。
[0063] なお、図 15に示す距離 d (デバイス上面と凹部上面との間の距離）に関し、距離 d
21 2 は例えば 20 /z m以上確保されていることが好ましい。この距離が狭すぎると、凹部 2 1の寸法のバラツキや半導体デバイスの厚みのバラツキによっては、半導体デバイス 1と挿入基板 12とが干渉してしまう可能性があるためである。また、凹部 21と半導体 デバイス 1との間に接着剤を充填することについて、後に述べる力 その場合には、 接着剤が充填される分を考慮して距離 d を例えば 25〜30 m程度にしてもよい。
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[0064] 当然ながら、本実施形態の構成と上記した他の実施形態の構成とを組み合わせる ことも可能である。例えば、図 17に示すように、 2つの挿入基板 12a、 12bのそれぞれ に形成された凹部が協働して、 1つの凹部 21 ' (凹部状の収容部）が形成されるよう になっていてもよい。
[0065] (第 7の実施形態）
第 2の実施形態 (例えば図 5参照)では複数個の挿入基板が用いられていたが、こ の構成の場合、さらに下記のような構成とされて 、てもよ 、。
[0066] 図 18に示す本実施形態の半導体パッケージ 56は、第 2の実施形態の構成を基本 として、挿入基板 2a、 2bの間にデカップリングコンデンサ 19が配置された構成となつ ている。具体的には、隙間 18a、 18b上に架け渡されるようにして、各コンデンサ 19が 配置されている。
[0067] デカップリングコンデンサ 19は 1つでもあってもよいが、図 18では一例として、複数 個配置された例が示されている。各コンデンサ 19はいずれも、一方の電極がグランド 側の挿入基板 2aに接続され、他方の電極が電源側の挿入基板 2bに接続されて 、る 。コンデンサの電極と挿入基板との接合には、例えば、 Sn— Pb、 Sn— Ag、 Sn— Ag Cu、 Sn— Bi、 Sn— Zn等の材料で構成されたはんだを利用可能である。
[0068] デカップリングコンデンサとしては、チップコンデンサ（厚みが 100 μ m以上のものを 意図する）または薄膜コンデンサ (厚みが 100 μ m未満のものを意図する)であっても よい。図 18のコンデンサ 19は薄膜コンデンサであり、その厚みは例えばインターポー ザ基板 5と同程度となっている。このように薄膜コンデンサは比較的薄いため、挿入 基板 2a、 2bの上面にそのまま取り付けたとしてもコンデンサ 19の最上部がインター ポーザ基板 5の表面から大きく飛び出すこともな 、。
[0069] 一方、図 19に示すように、比較的厚みのあるチップコンデンサ 19'を利用する場合 には、例えば、挿入基板 22a、 22bのそれぞれに段付き部 23を形成し、ここにコンデ ンサ 19'が配置されるようにしてもよい。このようにすることで、最終的なパッケージの 上面がフラットとなり、また、パッケージの小型化も図られる。
[0070] なお、図 18には特に図示していないが、挿入基板の表面 (特に、コンデンサが実装 される領域）には、はんだの拡散を防止するために NiZAuなどのノリアメタルが電 解メツキ法または無電解メツキ法などによって成膜されている。
[0071] 本実施形態の半導体パッケージの製造方法としては、例えば、インターポーザ基板 を折り曲げて接着する前に、または後に、デカップリングコンデンサ 19を実装すれば よい。具体的には、デカップリングコンデンサの外部電極に対しはんだペーストを塗 布した後、従来公知の表面実装マウンターを用い、コンデンサを挿入基板上に仮接 着する。その後、リフロー炉を用いてはんだを溶融させ、コンデンサと挿入基板との最 終的な接続を行えばよい。
[0072] 例えば 0. 5GHz以上で動作する CPUや DRAMを用いた半導体パッケージでは、 スイッチングノイズなど瞬時の電圧低下が問題となることがある。これを防止するため に、本実施形態の構成では挿入基板同士の間にデカップリングコンデンサ 19が配置 されている。なお、デカップリングコンデンサは、半導体パッケージ側ではなくそれが 搭載されるマザ一ボード側に配置されて ヽてもよ ヽが、本実施形態の構成によれば、 マザ一ボード側にコンデンサを配置する必要がなくなるため、マザ一ボード側の実装 面積を小さくすることが可能となる。もっとも、これはマザ一ボード側にコンデンサが配 置された構成を除外するものではなぐ例えば半導体パッケージ側およびマサーボ ード側の双方にデカップリングコンデンサが配置されていてもよい。また、デカツプリ ングコンデンサは LSIにより近接して配置する方がその効果が高ぐマザ一ボードに コンデンサを配置するケースと比較し、本発明による図 18の形態がより好ましい。
[0073] (第 8の実施形態）
本発明に係る半導体パッケージ単体は、ノ ッケージの上下面に電気的接続用の端 子を形成可能であることから、幾つかの半導体パッケージを積層して使用するのに好 適である。以下、これについて図 20を参照して説明する。
[0074] 図 20 (a)の積層型半導体パッケージ 57Aは、第 2の実施形態の半導体パッケージ 52が 2つ 3次元的に積層されたものである。一方のパッケージと他方のパッケージと は、はんだボール 10を介して電気的に接続されている。このように、同種の構成をな す半導体パッケージが積層されていてもよい。ただし、限定されるものではないが図 20 (a)の構成では、半導体デバイス 1、 1 'は互いに異なる種類となっており、例えば 一方が CPUであり、他方がメモリである。
[0075] 図 20 (b)の積層型半導体パッケージ 57Bは、第 2の実施形態の半導体パッケージ 52上に第 4の実施形態の半導体パッケージ 53Bが積層されている。このように、上記 実施形態のうちのいずれかに係る半導体パッケージと、その他の実施形態に係る半 導体パッケージとが積層されて 、てもよ 、。
[0076] 図 20 (c)の積層型半導体パッケージ 57Bは、第 2の実施形態の半導体パッケージ 52上に、本発明とは異なる構成の半導体パッケージ 65が積層されている。半導体パ ッケージ 65は、例えば従来公知の、特許文献 1に開示されているような構成のもので あってもよい。
[0077] なお、図 20では 2つのパッケージが積層された例を示している力 2つに限定され ているわけではなぐノ ッケージを 3つ以上積層する例もあることは言うまでもない。ま た、図 20 (a)などでは異種の半導体デバイス 1を組み合わせた 3次元パッケージを示 したが、同一の半導体デバイスを組み合わせた例でも適用可能であることは言うまで もない。また、図 20ではいずれも第 2の実施形態のパッケージ 52を有するものであつ たが、これはあくまで一例に過ぎず、上記各実施形態に係るノ ッケージを有するもの であってもよい。
[0078] 本実施形態のように幾つかの半導体パッケージを積層する場合、特に、図 7に示し たような第 2の実施形態型の複数の挿入基板を有する半導体パッケージ同士を積層 する場合、図 21に示すような積層形態が採られてもよい。
[0079] 図 21に示すように、一方の半導体パッケージ 51Aは、第 2の実施形態同様、一対 の挿入基板 2a、 2bを有しており、他方の半導体パッケージ 51Cも同様に一対の挿入 基板を有している。図 21の構成の特徴部は、一方の半導体パッケージ 51Aにおける 隙間 18b (18a)と、他方の半導体パッケージ 51Cにおける隙間 18c (18d)とが、積 層方向に互い違いになるように構成されている点にある。すなわち、隙間 18b (18a) と隙間 18c (18d)とが、積層方向に伸びる基準線 Lの位置に揃わないように構成さ
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れている。このように、積層方向に互いに隣接する一方の半導体パッケージの隙間と 、他方の半導体パッケージの隙間とを互い違いに構成することにより、ノ¾ /ケージ全 体としての剛性が高まることとなる。
[0080] 以上の説明では詳細には述べな力つたインターポーザ基板のより詳細な構成等に ついて、以下、図 22を参照して説明する。図 22は、インターポーザ基板 5のより詳細 な構成の一例を示す図であり、また、インターポーザ基板の製造方法の一例を説明 するための図である。図 22 (d)のインターポーザ基板 5では、第 1の榭脂層 6と第 2の 榭脂層 6'とが貼り合わされたような構成となっており、中間に配線パターン 7が形成さ れている。
[0081] まず、図 22 (a)に示すように、第 1の榭脂層 6上に、例えば Cuなど力もなる膜材 (7) が形成された部材（「片面テープ基板」とも呼ばれる）を用意する。次いで、図 22 (b) に示すように、膜材（7)の一部を、パターユングし除去することにより配線パターン 7 を形成する。
[0082] 次いで、図 22 (c)に示すように、第 1の榭脂層 6のうち配線パターン 7に対応する箇 所 (正確には外部端子となる箇所）に穴 6hを形成する。この穴あけ工程は、例えば、 UV— YAGレーザ、炭酸ガスレーザ、またはエキシマレーザなどを用いたレーザカロ ェにより実施可能である。またその他にも、榭脂層 6が感光性榭脂の場合にはフォトリ ソグラフィープロセスも利用可能である。
[0083] 次いで、図 22 (d)に示すように、第 2の榭脂層 6'を貼り合せると共に、配線パターン 7の表面に電極パッド 9を形成する。このようにして、単層のインターポーザ基板 5が 作製される。
[0084] なお、配線パターン 7の図示上面側には導体バンプ 34、 35 (図 2、図 4参照）が接 続されるため、これを実現するために、図 22 (d)に示すように予め穴 6h'が形成され て!、てもよ 、。この穴あけ工程も上記同様の手段により実施可能である。
[0085] 導体バンプ 34、 35が Auスタッドバンプである場合は、配線パターン 7の表面上に Au膜（下地にはバリア層として Niを形成、厚み 0. 1〜： m)を形成しておけばよい 。この膜形成には、メツキ法やスパッタ法を利用可能である。その外にも、メツキ法によ り、 Sn— Pb、 Sn— Ag、 Sn— Ag— Cu、 Sn— Bi、 Sn— Zn等のはんだを厚み 3 m 〜10 mで形成してもよい。配線パターン 7上に Auメツキが形成されている場合に は、 Auスタッドバンプと Au膜とを熱圧着法、超音波接合法などにより接続する。また 配線パターン 7上に SnAgなどのはんだを形成する場合には、熱圧着法とリフローに よって Au^タッドバンプとはんだとを溶融接続させる。
[0086] もっとも、榭脂層 6'が熱可塑性榭脂の場合、必ずしも穴が形成されている必要はな い。例えば、導体バンプ 34、 35を押し付けることにより、榭脂層が穿孔されるような構 成とすることにより、バンプと配線パターンとが接触し電気的に接続されるためである 。この場合、穿孔と同時に、バンプが榭脂層 6'により封止されるので、特別な封止ェ 程を要することちな 、。
[0087] 以上、幾つかの実施形態を例に挙げて、本発明を説明してきたが、本発明は上記 の他にも適宜変更可能である。また、挿入基板 2のエッジの加工による信頼性、高速 信号伝送性の向上については、実施の形態 1のみに記載した力 他の実施の形態 につ 、ても適用可能であることは言うまでもな 、。
[0088] 例えば、インターポーザ基板に関して、上記 、ずれの実施形態にぉ 、ても、インタ 一ポーザ基板 5、 15は 2箇所で折り返される構成となっていた力 これに限定されるも のではない。例えば、挿入基板 2 (図 3参照）の外周 4辺のうち、 1辺を除く 3辺でイン ターポーザ基板が折り返されていてもよいし、 4辺全てで折り返されていてもよい。あ るいは、 4辺のうちの 1辺のみで折り返されて!/、てもよ!/、。
[0089] 上記実施形態では、例えば図 2に示すように折り返されたインターポーザ基板 5が、 半導体デバイス 1と挿入基板 2との双方に接着されていたが、これに限らず、挿入基 板 2上のみに接着されていてもよい。また、例えば、図 23に示すような構成の場合、 インターポーザ基板 5の一部は、半導体デバイス 1の外周面に沿って折り曲げられる こととなる。このように、インターポーザ基板 5は、必ずしも挿入基板 2のみに沿って折 り曲げられるものではなく、半導体デバイス 2に沿って折り曲げられて 、てもよ 、。
[0090] 図 2に示したように、上記実施形態では挿入基板 2と配線パターン (グランドラインま たは電源ライン）との電気的接続は、導体バンプ 35を介して行われていた力これに限 定されるものではない。例えば、導電性の接着剤などを利用することも可能である。 例えば、配線パターンの一部が露出され、この露出部分がグランドライン (または電源 ライン）となっているインターポーザ基板 5を用いる場合、該露出部分と挿入基板との 間を満たすように導電性接着剤が塗布されて 、てもよ 、。
[0091] 半導体デバイス 1や挿入基板の固定をより高信頼性ィ匕するためには、例えば図 24 に例示するように、挿入基板 2a、 2bと半導体デバイス 1との間、あるいは、挿入基板 2 a、 2b同士の間（領域 C参照）に絶縁性の接着剤を塗布するようにしてもよい。
[0092] あるいは挿入基板をグランド接続のみとする場合は、チップの裏面（回路面が形成 されて!/、な!/、面)および側面をグランドと等電位にするために、導電性接着剤を用い ても良い。
[0093] 例えば、図 15、図 16に示した挿入基板 12の場合、凹部 21の上面に注入孔 13をさ らに設け、この注入孔 13から固定用の接着剤を注入するようにしてもよい。具体的に は、インターポーザ基板 5上に半導体デバイスを配置し、次いで、半導体デバイスを 覆うように挿入基板 12を配置する。そして、この注入孔 13から接着剤を注入し、挿入 基板 12と半導体デバイス 1との固定を行えばよい。もっとも、これに限らず、注入孔 1 3がない挿入基板 12を用い、次のような方法により挿入基板 12と半導体デバイス 1と の固定を行なってもよい。すなわち、上記方法と同様に半導体デバイス 1を基板上に 配置した後、この半導体デバイス 1上に接着剤を塗布する。次いで、挿入基板 12を 配置する。これにより、接着剤が凹部 21の上面に接し、最終的には、挿入基板 12と 半導体デバイス 12とを固定するようにして固化する。この場合の接着剤としては、例 えば、液状のものであってもよいし、シート型など固形状のものであってもよい。
[0094] 挿入基板としては、上記の他にもさらに、図 25に示すようなものであってもよい。す なわち、この構成では、 2枚の基板 2a、 2j (および 2b、 2k)が絶縁層 16を介して厚み 方向に積層されたものである。図 25の構成において、例えば、基板 2a、 2kを電源ラ インに接続し、基板 ¾、 2bをグランドラインに接続するようにしてもよい。なお、このよう な積層型の構成は、当然ながら他の形状の挿入基板 (例えば図 3参照）にも応用可 能である。
[0095] 図 26、図 27には積層型の構成のさらに他の例が示されている。図 26、図 27の半 導体パッケージ 58では、板状の挿入基板 21と枠状の挿入基板 2mとが絶縁層 16を 介して積層されている。挿入基板 21は、ノ ッケージ上面側で導体バンプ 34を介して 配線パターン 7のグランドラインに接続され、挿入基板 2mはパッケージ下面側で導 体バンプ 34を介して配線パターン 7の電源ラインに接続されて 、る。絶縁層 16は接 着剤層であってもよい。
[0096] 固化した状態で、ある程度の弾力性を有するような接着剤を利用すれば、接着剤 層が応力緩和層として機能することとなり、したがって、ノ ッケージ 58は外力を受けた 際により損傷しにくいものとなる。このような構成は、ノ ッケージサイズが大きく実装信 頼性が低下するような場合に特に有利である。
[0097] 上記のように積層された挿入基板 21、 2mがそれぞれ異なる極性に接続されている 場合、図 28に示すように、挿入基板 21、 2mの間（具体的には挿入基板の側面）にデ カップリングコンデンサ 19が配置されていてもよい。このようにデカップリングコンデン サ 19を挿入基板の側面に配置することにより、高密度実装が可能となる。また、デカ ップリングコンデンサを配置する場合には、コンデンサの一部もしくは全体を覆うよう に絶縁物質を供給し、インターポーザ基板の配線パターンが屈曲部を形成しな 、よ うにするのが好ましい。
[0098] なお、グランドを強化した 、場合に、挿入基板 21をグランドラインに接続すると共に 他方の挿入基板 2mを電源ラインに接続してもよい。電源を強化したい場合、挿入基 板 21を電源ラインに接続すると共に、挿入基板 2をグランドラインに接続してもよ 、。
[0099] また、図 26、図 27の構成も当然ながら上記した他の実施形態と適宜組合せ可能で あり、例えば基板 2mを 2つに分割したり、さらに基板 21、 2mを共に分割したりしてもよ い（図 7〜図 9の構成を参照)。当然ながら、収容部内に複数の半導体デバイスが配 置されて!、てもよ 、し (「収容部」は基板 21、 2mによって構成されて 、る）、半導体デ バイスの周囲に榭脂が充填されていてもよい（図 24の構成を参照)。この場合、榭脂 充填用の注入口 13 (図 16参照）基板 21に形成されることとなる。
実施例
[0100] 以下、図面を参照し、本発明の実施形態例に基づいて本発明をさらに詳しく説明 するが、本発明はその要旨を超えない限り、以下の実施例に限定されるものではな い。
[0101] (実施例 1)
実施例 1として、第 2の実施形態型（図 7 (a)参照)の半導体パッケージ 51Aを作製 した。
[0102] 半導体デバイス 1として、外形寸法 9mmX l lmm、厚み 150 μ mの高速 DRAMを 1つ用いた。なお、 DRAMは研磨加工により厚みが調整され、また、 Auバンプボン ダ一により、 DRAM電極パッド上に Au^タッドバンプ（図 2の導体バンプ 34に相当） を形成した。
[0103] インターポーザ基板としては、単層のインターポーザ基板 5を使用した。具体的に は、図 22 (d)に示したような単層の基板を、図 22を参照して説明したような上記工程 により作製した。ここで、片面テープとしては、厚み 25 μ mの熱硬化性ポリイミド層 (6 )上に、厚み 12 /z mの Cu膜（7)が形成されたものを用意し、この Cu膜をパターニン グして配線パターン 7とした。
[0104] また、はんだボール 10を実装するための穴 6hの形成には炭酸ガスレーザを用いた レーザ加工を利用した。穴が形成された基板に対し、デスミア処理を行い、 Cu表面 上に電解メツキ法により Ni (厚み 2 ;ζ ΐη) ΖΑιι (厚み 0. 5 m)膜を成膜した。第 2の 榭脂層 6'としては、厚み 25 μ mの熱可塑性ポリイミドシートを用意し、これを真空プ レス法により貼り合わせることでインターポーザ基板 5を完成させた。 [0105] 次 、で、作製したインターポーザ基板 5と DRAMチップ（1)とを、超音波フリツプチ ップマウンターを用いて接続させた (Au—Au接合)。具体的には、熱可塑性ポリイミ ド (榭脂層 6'、図 22参照）には穴 6 は形成しなカゝつた。熱可塑性ポリイミドが軟化し て接着力が発現する程度の温度（150°C程度）以上まで加熱されたフリップチップマ ゥンターのヒーターステージ上に、真空吸着によりインターポーザ基板 5を固定した。 これにより、熱可塑性ポリイミド層（6' )が軟化し、 Auスタッドバンプがポリイミド層に突 き刺さることで Au—Au接合が実現された。このようなプロセスを用いることにより、フリ ップチップ接続と Auバンプ周りの封止とが同時一括で行われる。
[0106] フリップチップ接続プロセスと榭脂封止プロセスの同時一括プロセスは、約 5秒間行 なった。一般に、フリップチップ実装プロセスを用いた半導体パッケージでは、導体バ ンプ 4の周囲をエポキシ系の熱硬化性榭脂（ 、わゆるアンダーフィル榭脂）で封止す るというプロセスが必要であり、榭脂の硬化に 1〜2時間要することがある。しかし、本 実施例では、熱硬化性の榭脂を用いるのではなく熱可塑性の榭脂を用いることで、 製造タクトを大幅に削減している。なお、本実施例 1では、 DRAMチップの回路面全 体力インターポーザ基板 5の熱可塑性ポリイミド層（6 ' )に接着されている。
[0107] 次に、挿入基板 2としては、図 7 (a)に示すようなコ字型の挿入基板 2a、 2bを 2枚用 いた。挿入基板 2a、 2bはいずれも、厚み 150 mの Cu製の板材とした。また、挿入 基板の表面には、電解メツキ法を用い、 Ni (厚み 2 /ζ πι) ΖΑιι (厚み 0. 5 /z m)膜を 予め成膜し、その Auメツキ膜上に、 Auバンプボンダ一により Auスタッドバンプ 35を 形成した。
[0108] 次に、上記のようにして Au^タッドバンプ 34が予め形成された Cu基板 2a、 2bを、 それぞれ、超音波フリップチップマウンターを用い、インターポーザ基板 5のグランド ラインおよび電源ラインに接続させた。
[0109] 最後に、インターポーザ基板 5の両端部を、ノ ッケージ上面に折り込むと共に、半 導体デバイス 1および挿入基板 2a、 2b上に貼り付け、本実施例に係る半導体パッケ ージ 52を完成させた。
[0110] 先に述べたように、従来の半導体パッケージでは、インターポーザ基板 5を 2層また は 3層構造にしてそのうちの 1層分を全て、グランドまたは電源、あるいはグランドと電 源の両方にしなければならなかった。また、このため、インターポーザ基板 5のコスト が高くなつてしまうという課題があった。これに対し、本発明に係る半導体パッケージ では、配線層数が一層の安価なインターポーザ基板 5と安価な挿入基板 2とを用いて 、グランドラインまたは電源ラインの強化を実現できるため、より低コストな半導体パッ ケージを実現することができる。
[0111] また、特許文献 1に示す従来の半導体パッケージにおいて挿入基板に導体板を用 いた実施例では、導体板とグランドラインまたは電源ラインとが接続されておらず、導 体板が電気的に浮いている状態であったため、電圧の変動が大きくなるという課題が あった (本実施例に用いた動作電圧 1. 8V、動作周波数 1GHzの DRAMの場合、 電圧変動率 AVZV= 10%〜20%)。これに対して、本実施例の構成では、挿入基 板がグランドライン、および電源ラインに接続されているため、電圧の変動を小さく（ AVZV=約 5%)することができた。
[0112] なお、実施例 1ではインターポーザ基板 5に 1層配線の基板を用いた例を示したが 、はんだボール 10を搭載する電極パッド 9間に電気メツキのリード線も含めた配線を より多く通さなければならな 、場合、あるいは電極パッドのピッチを狭ピッチ化しなけ ればならない場合などは、 1層配線基板を用いて配線を引き回すのが不可能な場合 がある。その場合は図 10に示したような 2層のインターポーザ基板を用いる場合もあ る。し力しながら、本発明を用いない場合は少なくとも 3層以上の配線層数を有する 多層配線基板が必要となり本発明の半導体パッケージよりも製造コストが明らかに高 くなつてしまうことは言うまでも無い。
[0113] (実施例 2)
実施例 2として、第 4の実施形態型（図 11 (a)参照）の電子デバイスパッケージ 53A を作製した。
[0114] 電子デバイス（1)として、平面形状が 1. 3mm X l.Omm,厚み 300 μ mの SAWデ バイス（表面弾性波デバイス： 1 A)と、外形寸法 3. 2mm X 2. 7mm、厚み 300 μ m の無線通信用 LSI (IB)をそれぞれ 1チップずつ、合計 2チップ用いた。各チップの 電極パッド上には、 Auバンプボンダ一により、 Au^タッドバンプ（34)を形成した。
[0115] インターポーザ基板としては、多層（2層）のインターポーザ基板 15を使用した。す なわち、本実施例のインターポーザ基板では、厚み 25 mのポリイミド層 6 (第 1の実 施例と同じ)の両面に、厚み 12 /z mの Cu箔カもなる配線パターン 7、 8 (図 11参照） が形成されている。配線パターン 7、 8同士は、ポリイミド層を貫通して延びるビアによ り相互接続されている。各配線パターン 7、 8上には、それぞれ厚み 25 /z mの熱可塑 性ポリイミドシートが積層され、これにより配線パターンが絶縁されるようになっている
[0116] なお、インターポーザ基板 5と SAWデバイス（1A)との接続、およびインターポーザ 基板 5と無線通信用 LSI (1B)との接続は、第 1の実施例と同様に行った。
[0117] 次に、挿入基板 2としては、図 3、図 12に示すような、基板に 1つの開口部 11が形 成されたものを用意した。開口部 11の大きさは、 SAWデバイスと無線通信用 LSIと が収容されるような大きさ（3. 3mm X 3. 8mm)とした。なお、挿入基板 2の材質は実 施 f列 1と同じく Cuであり、厚みは 300 μ mとした。
[0118] また、挿入基板 2のエッジカ卩ェについては、図 6 (b)に示すようにインターポーザ基 板を折り曲げるエッジ 4辺に対して、 90 mの C面を形成している。 C面の作製方法 の一例として、本実施例では挿入基板のベースとなる板を所定の寸法で切り離す前 に、切断位置に V字の切り込みを両側から入れることで C面を形成した。
[0119] 本実施例では、 C面を形成することにより 90° の折り曲げ角を、 135° に曲率を小 さくしたが、さらに多角化することで曲率をより一層小さくすることが可能である。また、 R面を形成しても良い。 R面の形成方法としては、ワイヤー放電加工等により挿入基 板 2の形状を変える方法と、挿入基板の側面に榭脂やはんだなどを供給し、加熱し て一旦溶融した状態でその表面張力で曲面を形成する方法が考えられる。挿入基 板がはんだに対して濡れにく！ヽ材質の場合には、無電解 NiZAuメツキを施した上で はんだを供給することで、良好な濡れ性を得ることができる。また、榭脂やはんだの供 給方法としては、シート状で供給することにより供給量をより安定させ、突起部の形状 を制御し、折り曲げた背面の端子ピッチを安定して得ることができる。なお、本発明は 前記の C面作製方法に限定されるものではなぐ作製寸法制度、繰り返し安定性、コ ストなどを鑑み、作製方法は適宜選択可能である。
[0120] 挿入基板 2のエッジに C面もしくは R面を設けることにより、折り曲げ後の応力集中 度合いを低減することから、信頼性の向上を図ることが出来るとともに、折り曲げ部の 電気信号の反射を抑え、伝送信号の損失を抑制する効果も見られる。
そこで、本実施例を用いて反射低減の効果を検証するため、それぞれの構造にお ける配線の Sパラメータ測定を行った。その結果、 10GHzにおいて信号の強度損失 がエッジ力卩ェを施していないものに対して C面（90 m)の場合で約 ldB、 R面（半径 100 m)の場合で約 1. 2dB低減され、形状としては R面が最も信号の損失が小さ いと言える。
[0121] Cu基板（2)の表面上には、電解メツキ法を用い、実施例 1と同じく Ni (厚み 2 /z m) ZAu (厚み 0. 膜を予め成膜し、その Auメツキ膜上に、実施例 1同様、 Auバ ンプボンダ一により Auスタッドバンプ 35を形成した。 Auスタッドバンプは、インターポ 一ザ基板 5のグランドラインに接続されるような位置に形成され、これにより、 Cu基板 ( 挿入基板) 2をアースした。
[0122] なお、最終的な電子デバイスパッケージ 53Aの外形は、外形寸法約 8mm X 9mm 、高さ 0. 8mmであった。また、パッケージ 53Aの外部端子数 40であり、 BGAランド ピッチは 1. Ommであった。
[0123] 従来構造の半導体パッケージであればインターポーザ基板 5を 3層配線構造にして 1層分は全てグランド層としなければならな力つたためインターポーザ基板 5のコスト が高くなつてしまうという課題があった力 このようにして得られた本発明の実施例 2に 示す電子デバイスパッケージでは、配線層数が 3層構造よりも安価な 2層構造のイン ターポーザ基板 5と安価な挿入基板 2を用いて実現できるため、より低コストな電子デ バイスパッケージを実現することができた。
[0124] (実施例 3)
実施例 3として、第 5の実施形態型（図 14 (b)参照）の半導体パッケージ 54Bを作 製した。
[0125] 半導体デバイス 1として、実施例 1と同じぐ平面形状 9mm X l lmm、厚み 150 mの高速 DRAMを 1つ用いた。インターポーザ基板としては、実施例 2と同じ 2層のィ ンターポーザ基板 15を使用した。
[0126] 本実施例の半導体パッケージの組み立ては、基本的には上記実施例 1、 2と同じよ うにして行うことが可能である力 上記実施例と異なるところは、 Cu基板（2)の上下両 面に Auスタッドバンプ（34)を形成したところである。もっとも、このように挿入基板の 両面にバンプ 34を形成することは、従来公知の方法により実現可能である。挿入基 板 2の上面のバンプ 34と、インターポーザ基板 15の配線パターン (グランドライン）と の接続は、折り返された基板 15を半導体デバイス 1の上面に接着させるのと同時に 行われるようにした。
[0127] このようにして、挿入基板 2の上下面が、それぞれバンプ 34を介してインターポーザ 基板のグランドラインに接続された半導体パッケージ 54Bが作製された。実施例 3に 係る半導体パッケージ 54Bは、実施例 1、 2の半導体パッケージと比較して、グランド ラインとの接続箇所がより多くなつていることから、より高信頼性なものとなる。具体的 には、 Auバンプ 34とグランドラインとの接続の信頼性が向上したものとなった。
[0128] (実施例 4)
実施例 4として、第 7の実施形態型（図 18参照）の半導体パッケージ 56を作製した
[0129] 半導体デバイス 1として、平面形状が 7mm X 7mm、厚み 150 μ mの CPUを 1つ用 いた。挿入基板としては、実施例 1と同じぐ厚み 150 mの Cu製の板材カもなるコ 字型の挿入基板 2a、 2bを使用した。一方の挿入基板 2aがグランドラインに接続され 、他方の挿入基板 2bが電源ラインに接続されている点は、実施例 2と同じである。
[0130] デカップリングコンデンサ 19としては、平面形状が 1. 6mm X O. 8mmで厚みが 0.
5mmのチップ積層セラミックコンデンサを用いた。コンデンサの個数は 6つであり、ま た、各コンデンサの静電容量はいずれも 1. O /z Fである。
[0131] 本実施例の半導体パッケージ 56の組み立ては、上記実施例と同じなので途中まで は省略する。コンデンサの実装は、インターポーザ基板 5を折り返し、 Cu基板上に接 着した後に行った。具体的には、まず、表面実装マウンターを用い各コンデンサの外 部電極に Sn—Ag— Cuはんだペーストを塗布した。次いで、このコンデンサ 19を、揷 入基板 2a、 2bの間に架け渡されるように配置した。次いで、リフロー炉を用いて上記 Sn— Ag— Cuはんだを溶融させ、コンデンサと Cu基板とを接続させた。
[0132] このようにして、 6つのデカップリングコンデンサ 19が配置された半導体パッケージ 56が作製された。本実施例の半導体パッケージは、デカップリングコンデンサ 19が 設けられていることから、上記実施例に係る構成に比べスイッチングノイズにより強い ものとなった。
[0133] さらに本実施例においては、作製した上記半導体パッケージ 56を、サーバやパー ソナルコンピュータなどの DRAMモジュールに搭載した。その結果、モジュールをよ り小型化することができた。同様にして、半導体パッケージ 56を、ノート型パーソナル コンピュータや PDA (Personal Digital Assistance)などの電子機器に搭載した。その 結果、機器の小型化が図られた。
[0134] (実施例 5)
実施例 5として、第 8の実施形態型（図 20 (c)参照）の半導体パッケージ 57Cを作 製した。つまり、第 2の実施形態型の半導体パッケージ 52 (図 10参照；多層のインタ 一ポーザ基板を使用した構成)を作製すると共に、そのパッケージ上に従来の半導 体パッケージ 65を搭載した。
[0135] 半導体パッケージ 52としては、平面形状が 7mm X 7mmで、厚み 150 μ mの CPU を半導体デバイス 1として用 ヽた。
[0136] 従来の半導体パッケージ 65としては、市販の DRAMパッケージ (インターポーザ基 板にワイヤーボンディング、 TAB接続などの方法で DRAMを接続し、その後全体を モールド榭脂で封止したもの；平面形状は 13. 5mm X I 2mm)を用意した。本実施 例に係る CPUZDRAM混載型の半導体パッケージ 57Cの最終的な平面形状は 14 mm X 14mmで teつた。
[0137] なお、 2つの半導体パッケージ同士の積層方法は、具体的には次の通りである。ま ず、予めはんだボール 10が設けられた DRAMパッケージ 65を、はんだボール 10側 が上になるように、フリップチップマウンターのステージ上に真空吸着により固定させ た。その後、このはんだボール 10にフラックスを塗布した。次に、 CPUを搭載した半 導体パッケージ 52を、該パッケージの各外部端子（図 20 (c)の図示上面側に設けら れた外部端子を指す）と各はんだボール 10と位置が合うように、位置合せを行いなが ら、半導体パッケージ 52を吸着保持された DRAMパッケージ 65上に配置した。なお 、この位置合せは、フリップチップマウンターのカメラを用いて行われ、外部端子の中 心とはんだボール 10の中心とが合うように調整された。次いで、加熱は行なわずに、 両者をフリップチップマウンターでフラックスによる仮接着を行なった。そして、仮接着 された 2つの半導体パッケージをリフロー炉に投入し、はんだを溶融させパッケージ 同士の最終的な接続を行った。
[0138] このようにして、 DRAMと CPUとが積層されたシステムインパッケージ（SiP)型の半 導体パッケージ 57Cが得られた。このような SiPを、携帯電話やデジタルカメラなどの 電子機器に搭載したところ、電子機器の小型化が図られた。
図面の簡単な説明
[0139] [図 1]従来の半導体パッケージの構成を示す縦断面図である。
[図 2]第 1の実施形態の半導体パッケージの構成を示す縦断面図である。
[図 3]図 2の半導体パッケージの上面図であり、半導体デバイスと挿入基板のみが示 されている。
[図 4]インターポーザ基板の構成を示す断面図である。
[図 5]第 1の実施形態において、挿入基板のいくつかの例が示されているパッケージ 全体の縦断面図である。
[図 6]第 1の実施形態において、挿入基板のいくつかの例が示されているインターポ 一ザ基板の折り曲げ部付近の拡大縦断面図である。
[図 7]第 2の実施形態の構成を示す上面図であり、挿入基板の幾つかの例が示され ている。
[図 8]第 2の実施形態のさらに他の構成例を示す上面図である。
[図 9]図 7 (a)の構成をさらに変更した構成を示す上面図である。
[図 10]第 3の実施形態の半導体パッケージの構成を示す縦断面図である。
[図 11]第 4の実施形態の半導体パッケージの構成を示す縦断面図である。
[図 12]図 11の半導体パッケージの上面図であり、半導体デバイスと挿入基板のみが 示されている。
[図 13]第 4の実施形態の他の構成例を説明するための上面図である。
[図 14]第 5の実施形態の半導体パッケージの構成を示す縦断面図である。
[図 15]第 6の実施形態の半導体パッケージの構成を示す縦断面図である。 圆 16]図 13の半導体パッケージにおける挿入基板および半導体デバイスを示す斜 視図であり、下面側力 見た状態が描かれている。
圆 17]第 6の実施形態の他の構成例を説明するための斜視図である。
圆 18]第 7の実施形態の半導体パッケージの構成を示す図であり、図 18 (a)は上面 図であり、図 18 (b)は縦断面図である。
圆 19]第 7の実施形態の他の構成例を説明するための縦断面図である。
圆 20]第 8の実施形態の半導体パッケージの構成を示す縦断面図である。
圆 21]第 2の実施形態型のパッケージ同士が積層された半導体パッケージの例を模 式的に示す図である。
圆 22]インターポーザ基板の構成および製造方法の一例を説明するための図である 圆 23]インターポーザ基板の一部が半導体デバイスの外周面に沿って折り曲げられ た構成を示す図である。
圆 24]半導体デバイスや挿入基板の固定を行うために接着剤が塗布された例につい て説明するための上面図である。
圆 25]挿入基板のさらに他の構成例を示す斜視図である。
圆 26]挿入基板のさらに別の構成例を示す縦断面図である。
圆 27]図 26に示す 2枚の挿入基板を示す斜視図である。
[図 28]図 27の構成にデカップリングコンデンサをさらに追加した例を示す縦断面図 である。
符号の説明
1、 1 '、 1A、 1B 半導体デバイス
2、 12、 22 挿入基板
5、 15 インターポーザ基板
6 熱可塑性榭脂
7、 8 配線パターン
9 電極パッド、
10 はんだボーノレ 、 11A 開口部
注入孔
絶縁層
a, 17b 基板端部
a〜18d 隙間
、 19' デカップリングコンデンサ
、 21' 凹部
段付き部
、 35 導体バンプ
エッジ
突起
〜58 半導体パッケージ（電子デバイスパッケ

Claims

請求の範囲
[1] 回路面に外部電極が形成された電子デバイスと、前記電子デバイスが配置される 収容部を形成する少なくとも 1つの挿入基板と、前記電子デバイスと電気的に接続さ れる配線パターンを備えると共に、少なくとも一部が前記挿入基板および Zまたは前 記電子デバイスに沿って折り曲げられた可撓性基板とを有する電子デバイスパッケ ージにおいて、前記挿入基板の少なくとも 1つが導電性材料カゝらなり、前記配線バタ ーンのうちのグランドラインまたは電源ラインに電気的に接続されていることを特徴と する電子デバイスパッケージ。
[2] 前記挿入基板を少なくとも 2つ有し、前記各挿入基板は、前記回路面と平行な面上 に平面的に配置されている、請求項 1に記載の電子デバイスパッケージ。
[3] 前記挿入基板を少なくとも 2つ有し、前記各挿入基板は、絶縁層を介して前記挿入 基板の厚み方向に積層されて ヽる、請求項 1に記載の電子デバイスパッケージ。
[4] 前記挿入基板がその厚み方向に積層された積層体が、前記回路面と平行な面上 に平面的に配置されている、請求項 1に記載の電子デバイスパッケージ。
[5] 前記グランドラインに接続された前記挿入基板と、前記電源ラインに接続された前 記挿入基板とを有する、請求項 2から 4の 、ずれか 1項に記載の電子デバイスパッケ ージ。
[6] グランドラインに接続された前記挿入基板と、電源ラインに接続された前記挿入基 板との間に、デカップリングコンデンサが配置されている、請求項 5に記載の電子デ ノイスノ ッケージ。
[7] 前記挿入基板の端部同士の間に形成される隙間が、平面的に見て、同一直線上 に揃わないように構成されている、請求項 2、 5、 6に記載の電子デバイスパッケージ
[8] 前記収容部が貫通穴状に構成されている、請求項 1から 7のいずれか 1項に記載の 電子デバイスパッケージ。
[9] 前記挿入基板の厚みまたは前記挿入基板同士を積層させた積層体の厚みと、前 記電子デバイスの厚みとが同一である、請求項 8に記載の電子デバイスパッケージ。
[10] 前記収容部が凹部状に構成されている、請求項 1から 7のいずれか 1項に記載の電 子デバイスパッケージ。
[11] 前記挿入基板と前記配線パターンとの電気的接続が、前記挿入基板の両面でなさ れている、請求項 1から 10のいずれか 1項に記載の電子デバイスパッケージ。
[12] 前記挿入基板と前記配線パターンとの電気的接続が、導体バンプを介して行われ て 、る、請求項 1から 11の 、ずれ力 1項に記載の電子デバイスパッケージ。
[13] 前記収容部内に、前記電子デバイスが複数個配置されている、請求項 1から 12の いずれか 1項に記載の電子デバイスパッケージ。
[14] 前記可撓性基板は、前記配線パターンが 2層以上形成された多層型のものである
、請求項 1から 13のいずれ力 1項に記載の電子デバイスパッケージ。
[15] 前記可撓性基板は、前記挿入基板および Zまたは前記電子デバイスに接する内 周面の少なくとも一部が、熱可塑性榭脂で形成されている、請求項 1から 14のいず れカ 1項に記載の電子デバイスパッケージ。
[16] 前記電源ラインまたは前記グランドラインの 、ずれにも接続されな 、前記挿入基板 を少なくとも 1つ有する、請求項 1から 15のいずれ力 1項に記載の電子デバイスパッ ケージ。
[17] 前記挿入基板の、前記配線パターン折り曲げ部に相当する少なくとも一部が、角多 形もしくは円弧になっていることを特徴とする請求項 1から 16のいずれか 1項に記載 の電子デバイスパッケージ。
[18] 前記挿入基板の、前記配線パターンの折り曲げに用いる側面の少なくとも一部に、 曲面の突起を設け、屈曲部をなくす、もしくは屈曲の度合いを低減していることを特 徴とする、請求項 1から 16のいずれか 1項に記載の電子デバイスパッケージ。
[19] 請求項 1から 18のいずれ力 1項に記載の同種の前記電子デバイスパッケージ同士 、または、請求項 1から 18に記載の電子デバイスパッケージ力も選択された異なる種 類の前記電子デバイスパッケージ同士が複数個積層された電子デバイスパッケージ
[20] 電子デバイスが複数個積層された電子デバイスパッケージであって、請求項 1から 18のいずれか 1項に記載の前記電子デバイスパッケージを少なくとも 1つ含んだ電 子デバイスパッケージ。
[21] 請求項 1から 20のいずれ力 1項に記載の電子デバイスパッケージが実装基板上に 配置されたモジュール。
[22] 請求項 21に記載のモジュールを搭載した電子機器。
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