CN103650134A - 半导体装置 - Google Patents

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Abstract

具备：第一半导体芯片(101)，其被保持在基板(103)之上，且具有从主体部(101A)的侧面向外方扩张的扩张部(101B)；第一引线(106a)，其连接第一半导体芯片(101)的扩张部(101B9和基板(103)；以及第二引线(106b)，其连接第一半导体芯片(101)的主体部(101A)和基板(103)。

Description

半导体装置
技术领域
本发明涉及具有片上芯片构造的半导体装置。
背景技术
随着近年来的半导体制造技术的精细化，构成大规模集成电路(LargeScale Integration：LSI)的晶体管的数量不断增加。另外，正担忧构成LSI的存储器容量的增大、尤其是担忧随着系统变复杂且大规模，所谓的系统LSI成为必要的存储器容量的增大。例如，搭载了大规模存储器电路的系统LSI中的高效率的安装方法在成本方面已成为了最重要的课题之一。
另一方面，作为LSI和封装体的连接方式，一般采用的是引线接合方式以及倒装芯片方式。在利用了这些安装形态的情况下，需要将存储器电路组装入系统LSI自身的芯片内、或者将存储器电路搭载到用于搭载LSI芯片的搭载基板或安装基板。在将存储器电路组装入芯片内的情况下，将受到存储器容量的制约。另外，在将存储器电路搭载到基板的情况下，基板自身面积扩大以及搭载成本增大等将成为课题。
作为以上所述课题的解决对策，有采用片上芯片(Chip on Chip：COC)构造的对策。图16表示诸如在专利文献1中所记载的现有一般COC构造的截面构成。如图16所示，在彼此的元件形成面形成有多个焊盘的第一芯片11以及第二芯片12经由在各焊盘之上分别形成的凸块14而被电连接，另外通过底层填料树脂材15相互被固定粘贴。
第一芯片11的与第二芯片12相反一侧的面通过粘接材而被固定粘贴在布线基板等基板13之上。另外，在第一芯片11的上表面(元件形成面)设有引线接合用的焊盘，通过引线16而与基板13电连接。包含引线16在内，第一芯片11以及第二芯片12被模制树脂材17(仅图示外形的轮廓)所覆盖。
如此，通过采用COC构造，从而能够将多个芯片11、12搭载在基板13之上，因此与通常的引线接合方式以及倒装芯片方式相比，能够高效且以小面积接合多个芯片。
另外，在专利文献2以及专利文献3中记载有使配置在第一半导体芯片之上的第二半导体芯片的配置位置进行错位这样的构成。
在先技术文献
专利文献
专利文献1：日本特开2010-141080号公报
专利文献2：日本特开2007-207805号公报
专利文献3：日本特开2005-183934号公报
发明内容
发明所要解决的课题
但是，专利文献1所记载的方法是以上层所搭载的芯片与下层所搭载的芯片相比是小型的情形为前提，在下层的芯片与上层的芯片相同或者较其为小型的情况下，则在下层的芯片上难以确保引线接合区域。在这种情况下，虽然可增大下层的芯片尺寸以在芯片上确保再布线区域来进行对应，但却存在布线电阻增大且成本增大这样的课题。
另外，对于专利文献2以及专利文献3所记载的方法，在第一半导体芯片是与其上所搭载的第二半导体芯片相同或者较其小的尺寸的情况下，即便使上下的芯片的配置位置相互错位，也难以确保所需的端子数，而且由于引线接合端子偏向芯片的一侧，因此存在安装基板的布线变复杂且成本增大这样的问题。进而，还存在如下问题，即：在第二半导体芯片的下侧的一部分出现不存在第一半导体芯片的区域，在组装后的品质的可靠性上存在课题。
本发明是鉴于上述问题而完成的，其目的在于：与上层以及下层的芯片尺寸无关地，使芯片的主面与基板的接合成为可能，能够通过降低从芯片的主面至基板的布线电阻来防止因动作速度的偏差等所引起的定时性能以及功能的误动作。
进一步的目的在于：与上层以及下层的芯片尺寸无关地，即便在使上下芯片的配置发生错位的情况下，也能够增大COC安装时的接合端子数，也能够以低成本实现基于端子数增大的高功能化。
更进一步的目的在于：防止在上层的半导体芯片与基板之间产生空隙这样的构成，以确保组装后的品质的可靠性。
此外，在本发明中只要能实现上述多个目的当中至少一个目的即可。
用于解决课题的手段
为了达成上述目的，本发明将具有COC构造的半导体装置设为如下的构成，即：对一方的芯片设置扩张部，并且使该一方的芯片的半导体区域的一部分不被覆盖地配置其他的芯片，从而能够通过导电性部件从半导体区域中形成的端子连接到基板。
在具有COC构造的芯片的安装中，例如使下层的芯片通过树脂材等进行了扩张的情况下，本申请的发明者们针对不易受到扩张后的下层的芯片的引出布线(再布线)带来的电阻增大所产生的布线延迟而引起的芯片的误动作的影响的方法进行了研讨，其结果得到了以下那样的发明。即，作为不依存于上层以及下层的芯片的大小关系而使从芯片的引出布线的电阻降低的方案，能够设为如下构成，即：下层的芯片的半导体区域上的接合端子(芯片上端子)的一部分不被覆盖地配置上层的芯片，从而能够从芯片上端子向基板直接进行连接(接合)。由此，能够降低布线电阻，并且能够增加接合端子数，能够防止因芯片的动作速度的偏差等所引起的LSI的动作不良的发生。
具体而言，本发明所涉及的第一半导体装置具备：基台；第一半导体芯片，其被保持在基台之上，且具有从主体部的侧面向外方扩张的扩张部；第一导电性部件，其连接第一半导体芯片的扩张部和基台；和第二导电性部件，其连接第一半导体芯片的主体部和基台。
根据第一半导体装置，通过在作为下层芯片的第一半导体芯片设置扩张部，则即使在下层芯片与上层芯片相比为相同或者小型的情况下，上层芯片搭载的自由度以及与基台的接合的自由度也会变高。并且，不仅仅是扩张部，还通过第二导电性部件将芯片的主体部和基台进行接合，由此即使对于要进行高速动作的电路构成，也能够以低电阻进行布线。另外，能够不使组装成本上升地增加端子数。而且，由于在第二半导体芯片和基台之间没有产生空隙，因此能够提高组装后的品质的可靠性。
在第一半导体装置中优选还具备被固定粘贴在第一半导体芯片之上并且经由凸块相连接的第二半导体芯片。
在该情况下，在第一半导体装置中第二半导体芯片也可以为多个半导体芯片。
如此，通过搭载多个作为上层芯片的第二半导体芯片，从而能够对应大规模电路。
在第一半导体装置中，第一半导体芯片中的扩张部也可以仅被设置在主体部的一边。
另外，在第一半导体装置中，第一半导体芯片中的扩张部也可以仅被设置在主体部的两边。
另外，在第一半导体装置中，第一半导体芯片中的扩张部也可以被设置在主体部的三边。
如此，也可在考虑第一半导体芯片的尺寸和第二半导体芯片的尺寸之间的大小关系、以及各半导体芯片的高速动作的必要性等的基础上，根据需要来设定设于第一半导体芯片的扩张部。
在第一半导体装置具备第二半导体芯片的情况下，第一半导体芯片中的主体部的侧面和第二半导体芯片的侧面也可以被配置成：在俯视的情况下至少三个方向的侧面发生错位。
如此，通过将第一半导体芯片中的扩张部和主体部之间的边界区域配置在与第二半导体芯片的周缘部不重合的位置，从而即使针对要进行高速动作的电路构成，也能够以低电阻进行布线。并且，由于能够避免组装应力集中在与第一半导体芯片中的扩张部的边界区域的情形，因此能够抑制组装成本。
本发明所涉及的第二半导体装置具备：基台；第一半导体芯片，其被固定粘贴在基台之上，且具有从主体部的侧面向外方扩张的扩张部；多个第二半导体芯片，分别被固定粘贴在第一半导体芯片之上，并且经由凸块相连接；和第一导电性部件，其连接第一半导体芯片的扩张部和基台。
根据第二半导体装置，不仅能够获得第一半导体装置的效果，而且通过搭载多个作为上层芯片的第二半导体芯片，从而能够对应大规模电路。因此，能够以低成本实现基于多个芯片数的端子数增大的高功能化。
在第二半导体装置中优选还具备：第二导电性部件，其连接第一半导体芯片的主体部和基台。
另外，在第二半导体装置中，第一半导体芯片和基台也可以仅通过设置在第一半导体芯片的扩张部的第一导电性部件相连接。
第一半导体装置也可以还具备：第二半导体芯片，在第一半导体芯片之上该第二半导体芯片使元件形成面的相反侧的面与第一半导体芯片相对置地保持；和第三导电性部件，其在第一半导体芯片的主体部以及扩张部之中的至少主体部，连接第二半导体芯片和第一半导体芯片。
如此，能够采取不将作为上层芯片的第二半导体芯片倒装芯片式安装于第一半导体芯片之上，而通过作为第三导电性部件的引线进行接合的构成。
在该情况下，第一半导体装置也可以还具备：第四导电性部件，其连接第二半导体芯片和第一半导体芯片的扩张部。
另外，第一半导体装置也可以还具备：第二半导体芯片，其被保持在第一半导体芯片和基台之间，并且经由第一凸块而与第一半导体芯片连接，第一导电性部件为第二凸块，并且第二导电性部件为第三凸块。
如此，通过在作为上层芯片的第一半导体芯片设置扩张部，从而即使在下层的第二半导体芯片较之第一半导体芯片为大型的情况下，单个或者多个第二半导体芯片搭载的自由度以及与基台的接合的自由度也会变高。并且，通过在第一半导体芯片的扩张部设置第二凸块，从而能够增加端子数。
在第一或者第二半导体装置中，也可以在第一半导体芯片的扩张部设有对第一导电性部件和主体部进行连接的再布线。
在第一或者第二半导体装置中，优选第一半导体芯片中的扩张部的侧面在俯视的情况下较之第二半导体芯片中的最外侧的侧面的位置而位于外侧。
在第一或者第二半导体装置中，基台可以为布线基板。
另外，在第一或者第二半导体装置中，基台可以为引线框。
发明效果
根据本发明所涉及的半导体装置，能够与芯片尺寸无关地增大COC安装时的接合端子数，并且能够降低从芯片的主面至基台的布线电阻。另外，能够防止因动作速度的偏差等所引起的定时性能以及功能的误动作，且能够以低成本实现基于端子数增大的高功能化。另外，由于在上层的半导体芯片与基台之间没有产生空隙，因此能够提高组装后的品质的可靠性。
附图说明
图1表示第一实施方式所涉及的半导体集成电路装置，是图2、图3、图4以及图5的I-I线处的截面图。
图2是表示第一实施方式所涉及的半导体集成电路装置的俯视图。
图3是表示第一实施方式的第一变形例所涉及的半导体集成电路装置的俯视图。
图4是表示第一实施方式的第二变形例所涉及的半导体集成电路装置的俯视图。
图5是表示第一实施方式的第三变形例所涉及的半导体集成电路装置的俯视图。
图6表示第二实施方式所涉及的半导体集成电路装置，是图7的VI-VI线处的截面图。
图7是表示第二实施方式所涉及的半导体集成电路装置的俯视图。
图8表示第二实施方式的一变形例所涉及的半导体集成电路装置，是图9的VIII-VIII线处的截面图。
图9是表示第二实施方式的一变形例所涉及的半导体集成电路装置的俯视图。
图10表示第三实施方式所涉及的半导体集成电路装置，是图11的X-X线处的截面图。
图11是表示第三实施方式所涉及的半导体集成电路装置的俯视图。
图12表示第三实施方式的一变形例所涉及的半导体集成电路装置，是图13的XII-XII线处的截面图。
图13是表示第三实施方式的一变形例所涉及的半导体集成电路装置的俯视图。
图14表示第四实施方式所涉及的半导体集成电路装置，是图15的XIV-XIV线处的截面图。
图15是表示第四实施方式所涉及的半导体集成电路装置的俯视图。
图16是表示具有现有的COC构造的半导体集成电路装置的截面图。
具体实施方式
(第一实施方式)
参照图1以及图2，对本发明的第一实施方式所涉及的半导体集成电路装置进行说明。
如图1以及图2所示，第一实施方式所涉及的半导体集成电路装置100中，第一半导体芯片101(以下，仅称之为“第一芯片101”)和在其上通过底层填料材105被固定粘贴的第二芯片102(以下，仅称之为“第二芯片102”)在包含被层叠的多个布线层的基板103的主面上，以第一芯片101处于下方地被固定粘贴。
第一芯片101由主体部101A和扩张部101B构成，该主体部101A例如由硅(Si)构成，该扩张部101B与主面(元件形成面)平行地从该主体部101A的两个侧面分别向外侧延伸、且例如由树脂材构成。在主体部101A的主面上形成多个焊盘(未图示)，主体部101A和扩张部101B经由与各焊盘连接的再布线108而被电连接。
再布线108在扩张部101B之上与引线接合用的焊盘连接，经由作为第一导电性部件的第一引线106a而与基板103电连接。进而，形成于主体部101A的焊盘经由作为第二导电性部件的第二引线106b而与基板103电连接。
在第二芯片102的元件形成面(下表面)形成有多个焊盘。各焊盘与在第一芯片101的元件形成面(上表面)所形成的多个焊盘对置，并且分别经由凸块104、或者经由再布线108与扩张部101B之上的凸块104B而被电连接。
通过形成于基板103的主面上的模制树脂材107(仅图示外形的轮廓)，来覆盖包括扩张部101B及其上的再布线108在内的第一芯片101、第二芯片102、第一引线106a以及第二引线106b。
另外，在基板103的与模制树脂材107相反侧的面(下表面)上，形成有与设于基板103的内部的层叠布线以及通孔(via)电连接的多个凸块150。
如此，第一实施方式所涉及的半导体集成电路装置100采取的是第二芯片102相对于第一芯片101而被倒装芯片式连接的片上芯片(COC)构造。
根据该构成，与作为下层芯片的第一芯片101的尺寸大小关系无关，尤其在第一芯片101的芯片尺寸与上层的第二芯片102的芯片尺寸相同或者比第二芯片102要小的情况下，通过在第一芯片101设置扩张部101B，从而能够增加第一芯片101的接合端子数。
而且，在第一实施方式中，不仅仅是扩张部101B，还经由第二引线106b将在第一芯片101的主体部101A所形成的焊盘与基板103电连接。其结果，半导体集成电路装置100即使是需进行高速动作的电路构成，也能够以低电阻进行布线。另外，通过扩张部101B所用的第一引线106a和主体部101A所用的第二引线106b，能够在基板103的主面上的第一芯片101的周边部设置所需要的接合端子。另外，扩张部101B所用的第一引线106a和第二芯片102经由再布线108和凸块104B而被电连接，由此不仅能增加与第二芯片102连接的端子数，且能以低电阻进行布线。其结果，能够不使组装成本上升地增加端子数。
由此，因能降低从第一芯片101的主面至基板103的布线电阻，所以能够防止因动作速度的偏差等所引起的定时性能以及功能的误动作，能够以低成本实现基于端子数增大的高功能化。
进而，由于在第二芯片102与基板103之间没有产生空隙，因此能确保组装后的本集成电路装置中的可靠性。
此外，关于作为第一芯片101的扩张部101B的构成材料的树脂材，例如能够利用环氧树脂等。另外，扩张部101B的构成材料并不限于树脂材，也可利用金属，例如Fe-Ni系合金或者Cu系合金等其他的材料。此外，在扩张部101B利用金属等导电性材料的情况下，当在该扩张部101B设置再布线108时，需要使绝缘性材料介于扩张部101B与再布线108之间。扩张部101B的树脂材以外的构成材料也可应用于以下的各实施方式及其变形例。
在本实施方式中，作为第二芯片102向第一芯片101搭载的搭载位置，第一芯片101中的主体部101A的剩余两边的周缘部之中至少一个周缘部需要从第二芯片的对应的边的外侧的区域露出。此外，即使露出的区域为多个区域，只要第二引线106b设于多个周缘部之中的至少一个周缘部即可。
另外，在本实施方式中，虽然将第一芯片101以及第二芯片102的各平面形状设为四边形状，但本发明并非一定限于四边形状。例如，即使是三边形状或者五边形以上的多边形状也可应用本发明。这也可应用于以下的各实施方式及其变形例。
(第一实施方式的第一变形例)
如图3所示，第一实施方式的第一变形例所涉及的半导体集成电路装置100中，在构成该装置的第一芯片101所设的扩张部101B仅形成于第一芯片101的主体部101A的一边。
在第一变形例中，作为第二芯片102向第一芯片101搭载的搭载位置，第一芯片101中的主体部101A的剩余三边的周缘部之中至少一个周缘部需要从第二芯片的对应的边的外侧的区域露出。此外，即使露出的区域为多个区域，只要第二引线106b设于多个周缘部之中的至少一个周缘部即可。
(第一实施方式的第二变形例)
如图4所示，第一实施方式的第二变形例所涉及的半导体集成电路装置100中，在构成该装置的第一芯片101所设的扩张部101B形成于第一芯片101的主体部101A的三边。
在第二变形例中，作为第二芯片102向第一芯片101搭载的搭载位置，第一芯片101中的主体部101A的剩余一边的周缘部需要从第二芯片的对应的边的外侧的区域露出。
如第一实施方式及其变形例所示，设于第一芯片101的扩张部101B能够在考虑第一芯片101的尺寸和第二芯片102的尺寸之间的大小关系、以及各芯片101、102的高速动作的必要性等的基础上根据需要进行设置。
(第一实施方式的第三变形例)
如图5所示，第一实施方式的第三变形例所涉及的半导体集成电路装置100中，第一芯片101中的主体部101A的侧面和第二芯片102的侧面被配置成：在俯视的情况下至少在三边发生错位。
如此，通过使第一芯片101和第二芯片102双方的芯片的侧面相互错位，从而能够避免应力向第一芯片101中的主体部101A和其扩张部101B之间的边界部分的集中。
(第二实施方式)
以下，参照图6以及图7，对本发明的第二实施方式所涉及的半导体集成电路装置进行说明。在图6以及图7中，对于与图1以及图2所示的构成部件相同的构成部件赋予相同的标号。
如图6以及图7所示，第二实施方式所涉及的半导体集成电路装置100A，搭载了多个第二芯片102作为COC构造中的上层的芯片。
在本实施方式中，例如利用4个第二芯片102，各芯片102的功能可全部不同，另外也可以是至少两个具有相同功能。
另外，4个第二芯片102被配置成各自外侧的侧面位于第一芯片101的三边的外侧。因此，第一芯片101的扩张部101B被设置在第二芯片102的侧面较之主体部101A而位于外侧的三边。
此外，与第一实施方式相同地，第一芯片101的剩余一边的主体部101A的主面需要从第二芯片102的侧方露出，以确保设置第二引线106b的区域。
另外，根据第一芯片101和多个第二芯片102之间的芯片尺寸的大小关系，可如图2那样将第一芯片101的扩张部101B仅设于两边，另外也可如图3那样仅设于一边。
根据第二实施方式，与作为下层芯片的第一芯片101的尺寸大小关系无关，尤其在第一芯片101的芯片尺寸与用于搭载上层的多个第二芯片102所需的面积相同或者比其小的情况下，通过在第一芯片101设置至少一个扩张部101B，从而能够增加第一芯片101的接合端子数。
而且，在第二实施方式中，不仅仅是扩张部101B，还经由第二引线106b将在第一芯片101的主体部101A所形成的焊盘与基板103直接连接。其结果，半导体集成电路装置100A即使是需进行高速动作的电路构成，也能够以低电阻进行布线。另外，通过与扩张部101B连接的第一引线106a和与主体部101A连接的第二引线106b，能够在基板103的主面上的第一芯片101的周边部设置所需要的接合端子。其结果，能够不使组装成本上升地增加端子数。
由此，因能降低从第一芯片101的主面至基板103的布线电阻，所以能够防止因动作速度的偏差等所引起的定时性能以及功能的误动作，能够以低成本实现基于端子数增大的高功能化。
另外，由于在多个第二芯片102与基板103之间没有产生空隙，因此能够确保组装后的本集成电路装置中的可靠性。
而且，在第二实施方式中，通过搭载多个第二芯片102，从而能够对第一芯片101赋予更高的功能。
此外，在第二实施方式中，对第二芯片102为4个的情况进行了说明，但不限于4个，只要是2个以上均能获得与本实施方式相同的效果。
(第二实施方式的一变形例)
如图8以及图9所示，第二实施方式的一变形例所涉及的半导体集成电路装置100A中，第一芯片101的主体部101A和基板103未通过第二引线相连接。
例如，在第一芯片101以及多个第二芯片102均是不需要进行高速动作的构成的情况下，有时也可不通过第二引线而直接将第一芯片101的主体部101A和基板103相连接。
如此，能够减小本变形例所涉及的半导体集成电路装置100A的外形。
另外，通过使第一芯片101和多个第二芯片102双方的芯片的侧面相互错位，从而能够避免应力向第一芯片101中的主体部101A和其扩张部101B之间的边界部分的集中。
(第三实施方式)
以下，参照图10以及图11，对本发明的第三实施方式所涉及的半导体集成电路装置进行说明。在图10以及图11中，对于与图1以及图2所示的构成部件相同的构成部件赋予相同的标号。
如图10以及图11所示，第三实施方式所涉及的半导体集成电路装置100B中，不是采用上层的第二芯片102在下层的第一芯片101的主面上经由了凸块的倒装芯片式安装，而采取的是将第二芯片102的元件形成面设为上方地进行安装的COC构造。在此，第二芯片102和第一芯片101的主体部101A之间的电连接是通过作为第三导电性部件的第三引线106c来进行的。
第二芯片102被配置成侧面位于第一芯片101的两边的外侧。因此，第一芯片101的扩张部101B被设置在第二芯片102的侧面较之主体部101A而位于外侧的两边。
此外，与第一实施方式相同地，第一芯片101的剩余两边的主体部101A的主面需要从第二芯片102的侧方露出，以确保设置第二引线106b以及第三引线106c的区域。
另外，根据第一芯片101和第二芯片102之间的芯片尺寸的大小关系，可如图3那样将第一芯片101的扩张部101B仅设于一边，另外也可如图4那样设于三边。
根据第三实施方式，与作为下层芯片的第一芯片101的尺寸大小关系无关，尤其在第一芯片101的芯片尺寸与上层的第二芯片102的面积相同或者比其小的情况下，通过在第一芯片101设置至少一个扩张部101B，从而能够增加第一芯片101的接合端子数。
而且，在第三实施方式中，不仅仅是扩张部101B，还经由第二引线106b将在第一芯片101的主体部101A所形成的焊盘与基板103电连接。其结果，半导体集成电路装置100B即使是需进行高速动作的电路构成，也能够以低电阻进行布线。另外，通过扩张部101B所用的第一引线106a和主体部101A所用的第二引线106b，能够在基板103的主面上的第一芯片101的周边部设置所需要的接合端子。其结果，能够不使组装成本上升地增加端子数。
由此，因能降低从第一芯片101的主面至基板103的布线电阻，所以能够防止因动作速度的偏差等所引起的定时性能以及功能的误动作，能够以低成本实现基于端子数增大的高功能化。
此外，即便在第三实施方式中，也可在下层的第一芯片101之上搭载多个第二芯片102。
(第三实施方式的一变形例)
如图12以及图13所示，第三实施方式的一变形例所涉及的半导体集成电路装置100B中，对于第二芯片102的元件形成面和第一芯片101的扩张部101B之间的电连接，利用的是作为第四导电性部件的第四引线106d。
由此，能够增加第二芯片102和基板103之间的连接、或者第二芯片102和第一芯片101之间的连接的自由度。
此外，对于第一芯片101的扩张部101B中的与第四引线106d的连接部，虽没有图示，但形成有焊盘以及再布线。
另外，即便在本变形例中，也可在下层的第一芯片101之上搭载多个第二芯片102。
(第四实施方式)
以下，参照图14以及图15，对本发明的第四实施方式所涉及的半导体集成电路装置进行说明。在图14以及图15中，对于与图1以及图2所示的构成部件相同的构成部件赋予相同的标号。
如图14以及图15所示，第四实施方式所涉及的半导体集成电路装置100C中，多个第二芯片102将其元件形成面设为上方，直接被固定粘贴至基板103的主面上。在第二芯片102的元件形成面(上表面)形成有多个焊盘。
第一芯片101由主体部101A和扩张部101B构成，该主体部101A由半导体构成，该扩张部101B与元件形成面(下表面)平行地从该主体部101A的两边的侧面分别向外侧延伸。在主体部101A的元件形成面形成有多个焊盘，主体部101A和扩张部101B经由与各焊盘连接的再布线108而被电连接。
再布线108在扩张部101B之上与凸块用的焊盘连接，经由作为第二导电性部件的第二凸块104b而与基板103电连接。进而，形成于主体部101A的焊盘经由第三凸块104c而与基板103电连接。
第二芯片102的各焊盘与在第一芯片101的元件形成面所形成的多个焊盘对置，并且分别经由作为第一导电性部件的第一凸块104a而被电连接。
在第一芯片101与多个第二芯片102、第二凸块104b以及第三凸块104c之间填充有底层填料材105。
如此，第四实施方式所涉及的半导体集成电路装置100C采取的是第一芯片101相对于多个第二芯片102被倒装芯片式连接的片上芯片(COC)构造。
此外，包含扩张部101B的第一芯片101和底层填料材也可被模制树脂材覆盖。
根据该构成，与作为上层芯片的第一芯片101的尺寸大小关系无关，尤其在第一芯片101的芯片尺寸与用于搭载下层的多个第二芯片102所需的面积相同或者比其小的情况下，通过在第一芯片101设置扩张部101B，从而能增加第一芯片101的接合端子数。
而且，在第一实施方式中，不仅仅是扩张部101B，还经由第三凸块104c将在第一芯片101的主体部101A所形成的焊盘与基板103直接连接。其结果，半导体集成电路装置100C即使是需进行高速动作的电路构成，也能够以低电阻进行布线。另外，通过设于扩张部101B的第二凸块104和设于主体部101A的第三凸块104c，能够在基板103的主面上的第一芯片101的周边部设置所需要的接合端子。其结果，能够不使组装成本上升地增加端子数。
由此，因能降低从第一芯片101的主面至基板103的布线电阻，所以能够防止因动作速度的偏差等所引起的定时性能以及功能的误动作，能够以低成本实现基于端子数增大的高功能化。
而且，在第四实施方式中，通过搭载多个第二芯片102，从而能够对第一芯片101赋予更高的功能。
另外，通过在第一芯片101的主体部101A以及扩张部101B分别配置第三凸块104c以及第二凸块104b，进而通过将第三凸块104c配置在第一芯片102的中央部，从而不仅可增加端子数，且能够进行适于高速动作的凸块接合。
此外，在上述的各实施方式及其变形例中，作为基板103而利用了包含被层叠的多个布线层的布线基板，但并不限于此，只要是具有导电部的基台即可。例如，作为这种基台，能够利用引线框。
另外，在不脱离本发明的主旨的范围内，可将以上所述的第一～第四的各实施方式(包含变形例)中的各构成要素进行任意组合是不言而喻的。
例如，图1所示的第一实施方式所涉及的半导体集成电路装置的扩张部101B之上所设的凸块104B能够应用于除了第三实施方式及其变形例之外的构成中。
工业上的可利用性
本发明所涉及的半导体装置能够以低成本实现基于端子数增大的高功能化，对于具有片上芯片构造的半导体集成电路装置等是有用的。
标号说明
100  半导体集成电路装置
100A 半导体集成电路装置
100B 半导体集成电路装置
100C 半导体集成电路装置
101  第一芯片
101A 主体部
101B 扩张部
102  第二芯片
103  基板
104  凸块
104B 凸块
104a 第一凸块
104b 第二凸块
104c 第三凸块
105  底层填料材
106a 第一引线(第一导电性部件)
106b 第二引线(第二导电性部件)
106c 第三引线(第三导电性部件)
106d 第四引线(第四导电性部件)
107  模制树脂材
108  再布线
150  凸块

Claims (17)

1.一种半导体装置，具备：
基台；
第一半导体芯片，其被保持在所述基台之上，且具有从主体部的侧面向外方扩张的扩张部；
第一导电性部件，其连接所述第一半导体芯片的所述扩张部和所述基台；和
第二导电性部件，其连接所述第一半导体芯片的所述主体部和所述基台。
2.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具备：第二半导体芯片，其被保持在所述第一半导体芯片之上，并且经由凸块而与所述第一半导体芯片连接。
3.根据权利要求2所述的半导体装置，其中，
所述第二半导体芯片为多个半导体芯片。
4.根据权利要求1～3中任意一项所述的半导体装置，其中，
所述第一半导体芯片中的所述扩张部仅被设置在所述主体部的一边。
5.根据权利要求1～3中任意一项所述的半导体装置，其中，
所述第一半导体芯片中的所述扩张部仅被设置在所述主体部的两边。
6.根据权利要求1～3中任意一项所述的半导体装置，其中，
所述第一半导体芯片中的所述扩张部被设置在所述主体部的三边。
7.根据权利要求2～6中任意一项所述的半导体装置，其中，
所述第一半导体芯片中的所述主体部的侧面和所述第二半导体芯片的最外侧的侧面被配置成：在俯视的情况下至少三个方向的侧面发生错位。
8.一种半导体装置，具备：
基台；
第一半导体芯片，其被保持在所述基台之上，且具有从主体部的侧面向外方扩张的扩张部；
多个第二半导体芯片，分别被保持在所述第一半导体芯片之上，并且经由凸块相连接；和
第一导电性部件，其连接所述第一半导体芯片的所述扩张部和所述基台。
9.根据权利要求8所述的半导体装置，其中，
所述半导体装置还具备：第二导电性部件，其连接所述第一半导体芯片的所述主体部和所述基台。
10.根据权利要求8所述的半导体装置，其中，
所述第一半导体芯片和所述基台仅通过设置在所述第一半导体芯片的所述扩张部的所述第一导电性部件相连接。
11.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具备：
第二半导体芯片，在所述第一半导体芯片之上该第二半导体芯片使元件形成面的相反侧的面与所述第一半导体芯片相对置地保持；和
第三导电性部件，其在所述第一半导体芯片的所述主体部以及所述扩张部之中的至少所述主体部，连接所述第二半导体芯片和所述第一半导体芯片。
12.根据权利要求11所述的半导体装置，其中，
所述半导体装置还具备：第四导电性部件，其连接所述第二半导体芯片和所述第一半导体芯片的所述扩张部。
13.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具备：第二半导体芯片，其被保持在所述第一半导体芯片和所述基台之间，并且经由第一凸块而与所述第一半导体芯片连接，
所述第一导电性部件为第二凸块，并且所述第二导电性部件为第三凸块。
14.根据权利要求1～13中任意一项所述的半导体装置，其中，
在所述第一半导体芯片的所述扩张部设有对所述第一导电性部件和所述主体部进行连接的再布线。
15.根据权利要求2～14中任意一项所述的半导体装置，其中，
所述第一半导体芯片中的所述扩张部的侧面在俯视的情况下较之所述第二半导体芯片中的最外侧的侧面的位置而位于外侧。
16.根据权利要求1～15中任意一项所述的半导体装置，其中，
所述基台为布线基板。
17.根据权利要求1～15中任意一项所述的半导体装置，其中，
所述基台为引线框。
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