JP4330676B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、スタンダードセルやエンベデッドアレイ方式に用いられる半導体集積回路に関する。
【０００２】
【従来の技術】
半導体装置の民生機器への利用が広範囲になるに従い、特定の用途に向けた半導体集積回路の要望が高まり、これを受けて近年、ＡＳＩＣ（Ａpplication Ｓpecific Ｉntegrated Ｃircuit）技術がさかんに開発されている。
【０００３】
ＡＳＩＣには、高集積度と高い設計自由度を有するスタンダードセル方式や、これらの利点に加え、短期間での開発が可能という利点を備えたエンベデッドアレイ（ＥＡ：embedded array）方式などがあるが、いずれについても集積度をさらに高めるためは、設計の自由度を維持しながら、配線領域を狭める必要がある。
【０００４】
従来、ＲＯＭ、ＲＡＭ等の複数のコアを有する半導体集積回路のレイアウトに電源端子と接地端子を接続するにあたり、主として２つの配線方法があった。
【０００５】
以下、従来の技術における配線方法について図面を参照しながら説明する。なお、以下の各図において、同一の部分は同一の参照番号を付して適宜その説明を省略する。
【０００６】
一つの方法は、コアのＩ／Ｏセルに直接接続する方法である。図９は、この方法を説明する平面図である。同図に示すように、コア１内のＩ／Ｏセルに接続する電源端子６２ａ，６２ｂまたは６１ａ，６１ｂをコア１の周辺に設け、これにＶDDまたはＶSSをそれぞれ接続する。この方法によれば、電源端子の位置が固定されているので、設計の自由度が著しく減少するという欠点がある。
【０００７】
もう一つの方法は、コアの周辺に２つのリング状の配線を持たせて、これにＶDDまたはＶSSを接続する方法である。図１０は、これを説明する平面図であり、同図に示すように、コア１の周辺に、これを周回する配線７１とこの配線７１を周回する配線７２を設け、これらにＶDDまたはＶSSを接続する。配線７１，７２は、相互に隣接する辺が異なる配線層に属するように形成され、例えば、同図の実線に示す辺７２ａ，７２ｃは、第１層の配線層に形成され、この一方、同図の破線に示す辺７１ａ，７１ｃは、第２層の配線層に形成されている。このように、配線をリング上にすることにより、コア回路１は、各辺のいずれの箇所においても電源端子との接続が可能になるとともに、複数の配線層にわたって電源配線を設けることにより、互いに直交する辺ごとにＶDDとＶSSとの接続が可能になり、設計の自由度が向上する。
【０００８】
【発明が解決しようとする課題】
しかしながら、この方法によれば、図９に示す方法と比べ、設計の自由度は向上するが、配線７１，７２を配設する領域が必要となり、その分半導体装置の集積度が低下することになる。一般に、チップ上には２以上のコアを搭載するため、このコアの数量分の配線領域が電源との接続のために使用されることになり、装置全体の集積度が著しく低下することになる。
【０００９】
図１１は、図１０に示す方法を複数のコアについて適用した半導体集積回路８０を示す平面図である。同図に示すように、２つのコア１，２のそれぞれについて、各コアを周回する配線７１が設けられ、さらにこの配線７１を周回する配線７２が設けられている。従って、コア１，２の間には、４本の配線のための領域が必要となり、半導体装置全体の集積度がこの分だけ低下することになる。
【００１０】
また、上記方法をサイズの異なるコア回路を備えた半導体集積回路に適用した場合を図１２に示す。同図に示す半導体集積回路９０においても、コア回路１，１２間に４本の配線７１ｂ，７２ｂ，９２ｄ，９１ｄのための領域が必要になる。
【００１１】
さらに、図１３に示すように、マトリックスをなすように３個以上のコア回路１，２，３が配設されている場合は、Ｘ方向およびＹ方向のいずれについてもコア回路間に４本の配線のための領域が必要となり、半導体装置全体の集積度が著しく低下することになる。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、その目的は設計の自由度を高めつつ、狭い領域に電源配線を設けることができる半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、以下の手段により上記課題の解決を図る。
【００１４】
本発明によれば、
それぞれ矩形の平面形状を有する複数のコア回路と、
電源配線および接地配線のいずれか一方であり、前記コア回路の各辺に平行に形成され、外部の第１の端子と前記コア回路とを接続する第１の配線と、
前記電源配線および前記接地配線のいずれか他方であり、前記第１の配線に平行に形成され、外部の第２の端子と前記コア回路とを接続する第２の配線とを備え、
前記第１の配線および前記第２の配線のＸ方向の部分は半導体装置の一の配線層に形成され、
前記第１の配線および前記第２の配線のＹ方向の部分は前記一の配線層と層位置を異にする前記半導体装置の他の配線層に形成され、
前記第１の配線と前記第２の配線は、それぞれＸ方向の部分の端部とこれに対応するＹ方向の部分の端部とが層間配線により相互に接続され、
前記第１の配線と前記第２の配線は、いずれも隣接する前記コア回路間の１辺の少なくとも１部を共有する、
半導体集積回路が提供される。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【００２６】
本発明は、半導体基板上の多数の配線層にわたって電源配線を設け、これにより配線の自由度を高めるとともに、隣接するコアの間において電源配線を共有することにより、配線領域の占有面積を縮小して半導体装置の集積度の向上を図るものである。
【００２７】
まず、本発明に係る半導体集積回路の第１の実施の形態について図１を参照しながら説明する。本実施形態は、本発明を単一のコアの電源配線に適用した形態であり、後述する他の実施形態の基本となる形態である。
【００２８】
図１は、本実施形態に係る半導体集積回路１０の平面図である。同図には、矩形の平面形状を有するコア１を周回する２本の電源配線４，５が示されている。電源配線４，５は、いずれも平面視においてコア１と相似形の矩形をなしているが、いずれも半導体基板上で複数の配線層にわたって形成され、これらの配線層の間で形成された層間配線により、矩形の各辺の配線が接続されている。本実施形態においては、Ｘ方向の辺４ａ，５ａ、４ｃ，５ｃが第１層の配線層に形成され、Ｙ方向の辺、４ｂ，５ｂ、４ｄ，５ｄが第２層の配線層に形成されている。また、上面視における各辺の接点部分４ｅ〜４ｈ、５ｅ〜５ｈは、層間配線となって上述の各辺を接続している。
【００２９】
図３は、図１に示す半導体集積回路１０を具体的に半導体基板上に形成した場合の略示断面図であり、図１のＡ−Ａ切断面における断面図である。同図において実線で示す領域は、配線４の形状を示し、破線で示す領域は、配線５の形状を示す。
【００３０】
同図に示すように、半導体基板上の一点鎖線に示す領域にはコア回路１が形成され、このコア回路１の手前側に配線４の一辺４ａが半導体基板の配線層Ｌ1に形成されている。配線４ａの端部の上方の配線層Ｌ2には、辺４ｂ，４ｄの断面が示されており、紙面垂直方向の裏面方向に延在して形成されている。辺４ａの端部からは、層間配線４ｅ，４ｈが形成され、それぞれ配線層Ｌ2の辺４ｂ，４ｄに接続されている。
【００３１】
配線４の辺４ａの紙面左側の破線領域には、配線５の辺５ａの一部が示されており、配線４と同様にして層間配線５ｅ，５ｈを介して配線層Ｌ2に形成された辺５ｂ，５ｄに接続されている。
【００３２】
本実施形態では、配線４，５の図１のＸ方向を配線層Ｌ1、Ｙ方向を配線層Ｌ2として形成したが、Ｙ方向を配線層Ｌ1、Ｘ方向を配線層Ｌ2で形成しても良い。また、隣接する２つの配線層にわたって配線４，５を形成したが、３層以上の多層配線を備えた半導体装置において、他の配線層を介して形成することもできる。例えば、３層の配線層を有する半導体装置において、図１に示す配線４，５のＸ方向の辺を第１層に形成し、Ｙ方向を第３層に形成したものでも良い。
【００３３】
次に、本発明に係る半導体集積回路の第２の実施の形態について図面を参照しながら説明する。本実施形態は、上述の第１の実施の形態を２つのコア回路を有する半導体集積回路に適用したものである。
【００３４】
図２は、本実施形態に係る半導体集積回路２０の平面図である。
【００３５】
同図に示すように、半導体集積回路２０は、２つのコア回路１，２を備えている。コア回路１，２は、いずれも同一の矩形平面形状と同一の占有面積を有し、Ｘ方向の対応する２辺が同一の線上になるように配置されている。
【００３６】
コア回路１，２の周辺には、図１に示す配線４，５と同一形状の配線がそれぞれ設けられ、コア回路１，２間の領域でそれぞれ１辺（１４Ｚ，１５Ｚ）を共有して配線４のパターン同士、配線５のパターン同士が相互に接続され、各枠内にコア回路１，２を含む格子形状の配線１４，１５となっている。
【００３７】
これらの配線１４，１５は、図１に示す配線４，５と同様に、いずれか一方の配線の平面形状をコア回路１または２の矩形状の対向する２点を接続する対角線に沿って移動させた位置に形成されている。本実施形態においては、配線１４は接地端子ＶSSに接続され、また、配線１５は、電源端子ＶDDに接続されている。
【００３８】
このように共有配線１４Ｚ，１５Ｚを介して、コア回路１，２の電源配線が相互に接続されているので、図１１に示す従来技術の半導体集積集積回路８０との比較において明らかなように、２つのコア回路１，２間の配線領域が大幅に削減されるため、設計の自由度を高めつつ、半導体装置の集積度を高めることができる。
【００３９】
図４は、図２に示す半導体集積回路２０を具体的に半導体基板上に形成した場合の略示断面図であり、図２のＢ−Ｂ切断面における断面図である。同図においても、図３と同様に、実線で示す領域は、配線１４の形状を示し、破線で示す領域は、配線１５の形状を示し、一点鎖線で示す領域は、コア回路１，２を示す。
【００４０】
同図に示すように、半導体基板上に形成されたコア回路１，２の手前側に配線１４の一辺１４ａが配線層Ｌ1に形成されている。一辺１４ａの２つの端部の上方の配線層Ｌ2には、辺１４ｂ，１４ｅの断面が示されており、紙面垂直方向の裏面方向に延在して形成されている。辺１４ａの端部からは、層間配線１４ｊ，１４ｐが形成され、それぞれ配線層Ｌ2の辺１４ｂ，１４ｅに接続されている。
【００４１】
配線４の辺４ａの紙面左側の破線領域には、配線１５の辺１５ａの一部が示されており、配線１４と同様にして層間配線１５ｊ，１５ｐを介して配線層Ｌ2に形成された辺１５ｂ，１５ｅに接続されている。
【００４２】
さらに、コア回路１，２間の配線層Ｌ2には、本発明において特徴的な共有配線である辺１４Ｚ，１５Ｚの断面が示されており、それぞれ層間配線１４ｑ，１５ｑにより配線１４ａ，１５ａに接続されている。
【００４３】
従って、例えば、配線１４を接地端子、配線１５を電源端子に接続した場合、コア回路１，２は、いずれも配線層Ｌ1において前面の任意の位置で電源端子から接続することができ、また、背面の任意の位置で接地端子と接続することができる。
【００４４】
また、配線層Ｌ2においては、コア回路１，２はいずれも右側面の任意の位置で電源端子と接続でき、また、左側面の任意の位置で接地端子と接続することができる。
【００４５】
次に、本発明にかかる半導体集積回路の第２の実施形態の変形例について図面を参照しながら説明する。
【００４６】
本例は互いにサイズが異なるコアセルに本発明を適用した例である。
【００４７】
図５は、本変形例である半導体集積回路３０の平面図である。同図に示す半導体集積回路３０は、占有面積が異なる２つのコア回路１，１２を備えている。コア回路１の周辺には、図１に示す半導体集積回路１０と同一形状の配線４’，５’が形成されている。この一方、コア回路１２の周辺には、上記配線４’，５’と相似の平面形状を有する配線１６，１７が形成されている。
【００４８】
コア回路１および１２は、ともに相似の平面形状を有している。従って、同図に示すように、矩形状の各辺のうち、相互に対応する辺１ａ，１２ａが同一線上に重なるように２つのコア回路１，１２を配設すれば、配線パターンのうち、この同一線上にある辺に平行に形成される辺を相互に接続することができ、さらに、コア回路１，１２間の領域に形成される線を相互に共有することができる。
【００４９】
本例においては、コア回路１の紙面上方の辺１ａと、コア回路１２の紙面上方の辺１２ａとを同一線上に重なるようにコア回路１，１２を配設しているので、コア回路１の配線４’，５’の辺４ｃ’，５ｃ’をそれぞれコア回路１２の配線の辺１６ｃ，１７ｃと接続することができる。さらに、配線４’，５’の辺４ｂ’，５ｂ’を配線１６，１７の辺１６ｄ，１７ｄの一部として共有することができる。
【００５０】
従って、図１２との対比において明らかなように、コア回路１，１２間において配線２本分の領域を用いるだけで２つの回路の電源配線を形成することができる。これにより、異なるサイズのコア回路を半導体装置内に配設する場合であっても、設計の自由度を維持しながら回路の集積度を高める電源配線を備えた半導体集積回路が提供される。
【００５１】
次に、本発明に係る半導体集積回路の第３の実施の形態について図面を参照しながら説明する。
【００５２】
図６は、本実施形態に係る半導体集積回路４０を示す平面図である。同図に示すように、半導体集積回路４０は、マトリックスをなすように配設されたコア回路１〜３を備えている。各コア回路の周辺には、図１に示す配線が各コア回路を周回するとともに、各矩形の端点で相互に接続されるように形成され、さらに、これらの配線は、各コア回路間の領域で配線の一部を共有し、全体として２本の配線２４，２５として形成される。また、これらの配線の断面図は図示しないが、具体的に半導体装置として形成される場合は、図１に示す半導体集積回路１０と同様に、複数の配線層にわたって形成され、例えば、Ｘ方向の辺は第１層、Ｙ方向の辺は第２層に形成される。これにより、各コア回路はそれぞれの配線層のいずれかの辺で電源端子および接地端子と接続することができる。例えば、配線２４をＶDDに接続し、配線２５をＶSSに接続することとすると、コア回路１〜３は第１配線層において前面のいずれかの領域でＶSS、背面のいずれかの領域でＶDDと接続され、第２層においては、左側面のいずれかの領域でＶDD、右側面のいずれかの領域でＶSSと接続される。
【００５３】
このように、本実施形態の半導体集積回路４０は、複数の配線層にわたって形成され、各配線層においてコア回路の周辺形状のうち、対向する側面で電源端子と接地端子にそれぞれ接続することができるので、設計の自由度を高めることができる。また、コア回路間の領域においては、相互に配線を共有するので、半導体装置全体の集積度を高めることができる。これにより、設計の自由度および集積度のいずれも高い半導体集積回路を提供することができる。
【００５４】
次に、本発明に係る半導体集積回路の第４の実施の形態について図面を参照しながら説明する。
【００５５】
図７は、本実施形態の半導体集積回路５５を示す平面図である。同図に示すように、半導体集積回路５５においては、図１に示す半導体集積回路１０が素子形成領域９のコーナー部に設けられ、この半導体集積回路１０に近接してゲートアレイ等を含むロジック回路６が形成されている。本実施形態の特徴は、それぞれＶDD，ＶSSに接続された電源配線４，５に、コア回路１のみならず、ロジック回路も補強配線３１〜３４、４１〜４４をそれぞれを介して接続され、これによりロジック回路への電源供給が補強されている点にある。このような配置を採用することにより、コア回路１とロジック回路６は、共有配線４ａ，４ｂおよび５ａ，５ｂを介してそれぞれＶDD，ＶSSに接続されるので、ロジック回路６とコア回路１との間の配線領域が削減され、設計の自由度を高めつつ、半導体装置全体の集積度を高めることができる。なお、本実施形態では、素子形成領域９のコーナー部での集積度向上を図るため、配線４，５の幅を補強配線が接続されないために流れる電流量が少ない部分、則ち、４ｃ，４ｄ、５ｃ，５ｄの細い幅に合致させている。このため、流れる電流量が大きい共有配線４ａ，４ｂおよび５ａ，５ｂの部分で電圧降下やＥＭ（Electro-Magnetic）等の問題が生ずるおそれがあるので、共有配線４ｃ，４ｄ、５ｃ，５ｄに加え、これらに平行して第３および第４の配線５６，５７を設け、それぞれ電極コンタクト５６ｊ，５６ｋおよび５７ｌ，５７ｍを介して共有配線５ｂ，５ａに接続されることによりよりそれぞれＶDD，ＶSSへの接続を補強している。
【００５６】
次に、本発明に係る半導体集積回路の第５の実施の形態について図面を参照しながら説明する。
【００５７】
図８は、本実施形態の半導体集積回路６０を示す平面図である。同図に示すように、本実施形態は、上述の第１ないし４の実施の形態と異なり、電源配線の幅を異にする点に特徴がある。
【００５８】
則ち、図７に示す半導体集積回路５５と略同様に配置されたコア回路１とロジック回路６をＶDD，ＶSSに接続する配線１８，１９のうち、コア回路１とロジック回路６の双方に電源を供給する共有配線１８ａ，１８ｂおよび１９ａ，１９ｂの幅が、コア回路１のみに電源を供給する配線部分１８ｃ，１８ｄおよび１９ｃ，１９ｄの幅よりも太く形成されている点である。このように、大量の電流が流れる、コア回路１とロジック回路６との共有配線の部分を電流量が比較的少ない他の部分よりも太い幅で形成することにより、電圧降下およびＥＭの問題が解消されるので、図７に示す第３および第４の配線５６，５７を設ける必要がなくなる。これにより、電源配線の幅を統一した場合と同等またはこれ以下の面積で補強配線３１〜３４，４１〜４４にも対応した電源配線を形成することができる。この結果、設計の自由度および集積度がさらに向上した半導体集積回路装置が提供される。
【００５９】
なお、本実施形態においては、共有配線部分１８ａ，１８ｂ，１９ａ，１９ｂ同士、コア回路１のみに電源を供給する配線部分１８ｃ，１８ｄ，１９ｃ，１９ｄ同士でそれぞれ配線の幅を同一としたが、これに限ることなく、回路の配置に対応して配線部分の各辺で異なる幅を有するように形成しても良い。
【００６０】
【発明の効果】
以上詳述したとおり、本発明は、以下の効果を奏する。
【００６１】
即ち、本発明に係る半導体集積回路によれば、コア回路の各辺に沿って互いに平行に形成され、配線方向ごとに層位置が変化する複数の配線を備えているので、各層位置において電源端子と接地端子とをコア回路に接続することができる。これにより、設計の自由度の高い半導体集積回路を提供することができる。
【００６２】
また、本発明にかかる半導体集積回路を矩形の平面形状を有する複数のコア回路について適用した場合は、隣接するコア回路間の半導体領域で配線を共有することができる。これにより、設計の自由度を高めつつ、集積度の高い半導体集積回路を提供することができる。
【００６３】
また、矩形の平面形状の同一方向において対応する辺同士が同一の線上になるようにコア回路を配設した場合は、隣接するコア回路間の半導体領域において、配線の少なくとも一部を共有することができる。これにより、設計の自由度および集積度のいずれもが高い半導体集積回路を提供することができる。
【００６４】
さらに、第１の配線および第２の配線について各辺の幅が異なるように形成した場合は、回路構成要素の配置に対応して変化する電流量の大きさに対応した配線幅を実現できるので、電圧降下・ＥＭ等を防止しつつ、設計の自由度および集積度がさらに向上した半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の第１の実施の形態を示す平面図である。
【図２】本発明に係る半導体集積回路の第２の実施の形態を示す平面図である。
【図３】図１に示す半導体集積回路を具体的に半導体基板上に形成した場合の略示断面図である。
【図４】図２に示す半導体集積回路を具体的に半導体基板上に形成した場合の略示断面図である。
【図５】本発明に係る半導体集積回路の第２の実施形態の変形例を示す平面図である。
【図６】本発明に係る半導体集積回路の第３の実施の形態を示す平面図である。
【図７】本発明に係る半導体集積回路の第４の実施の形態を示す平面図である。
【図８】本発明に係る半導体集積回路の第５の実施の形態を示す平面図である。
【図９】従来の技術による配線方法を説明するための平面図である。
【図１０】従来の技術による配線方法を説明するための平面図である。
【図１１】図１０に示す方法を複数のコア回路について適用した半導体集積回路の平面図である。
【図１２】図１０に示す方法をサイズの異なる複数のコア回路について適用した半導体集積回路の平面図である。
【図１３】図１０に示す方法を３個以上のコア回路について適用した半導体集積回路の平面図である。
【符号の説明】
１，２，３，１２ コア回路
６ ロジック回路
１ａ，１２ａ 辺
４，４ａ〜４ｄ，４’４ｃ’，５，５ａ〜５ｄ，５’，５ｃ’，１４，１４ａ，１４ｂ，１４ｅ，１６，１６ｃ，１６ｄ，１７，１７ｃ，１７ｄ，１８，１８ａ〜１８ｄ，１９，１９ａ〜１９ｄ，２４，２５， 配線
４ｅ〜４ｈ，５ｅ〜５ｈ，１４ｊ，１４ｐ，１４ｑ，１５ｊ，１５ｐ，１５ｑ，層間配線
１０，２０，３０，４０，５５，６０，７０，８０，９０，１００ 半導体集積回路
３１〜３４，４１〜４４ 補強配線
５６ 第３の配線
５７ 第４の配線
Ｌ1，Ｌ2 配線層
ＶDD 電源端子
ＶSS 接地端子
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、スタンダードセルやエンベデッドアレイ方式に用いられる半導体集積回路に関する。
【０００２】
【従来の技術】
半導体装置の民生機器への利用が広範囲になるに従い、特定の用途に向けた半導体集積回路の要望が高まり、これを受けて近年、ＡＳＩＣ（Ａpplication Ｓpecific Ｉntegrated Ｃircuit）技術がさかんに開発されている。
【０００３】
ＡＳＩＣには、高集積度と高い設計自由度を有するスタンダードセル方式や、これらの利点に加え、短期間での開発が可能という利点を備えたエンベデッドアレイ（ＥＡ：embedded array）方式などがあるが、いずれについても集積度をさらに高めるためは、設計の自由度を維持しながら、配線領域を狭める必要がある。
【０００４】
従来、ＲＯＭ、ＲＡＭ等の複数のコアを有する半導体集積回路のレイアウトに電源端子と接地端子を接続するにあたり、主として２つの配線方法があった。
【０００５】
以下、従来の技術における配線方法について図面を参照しながら説明する。なお、以下の各図において、同一の部分は同一の参照番号を付して適宜その説明を省略する。
【０００６】
一つの方法は、コアのＩ／Ｏセルに直接接続する方法である。図９は、この方法を説明する平面図である。同図に示すように、コア１内のＩ／Ｏセルに接続する電源端子６２ａ，６２ｂまたは６１ａ，６１ｂをコア１の周辺に設け、これにＶDDまたはＶSSをそれぞれ接続する。この方法によれば、電源端子の位置が固定されているので、設計の自由度が著しく減少するという欠点がある。
【０００７】
もう一つの方法は、コアの周辺に２つのリング状の配線を持たせて、これにＶDDまたはＶSSを接続する方法である。図１０は、これを説明する平面図であり、同図に示すように、コア１の周辺に、これを周回する配線７１とこの配線７１を周回する配線７２を設け、これらにＶDDまたはＶSSを接続する。配線７１，７２は、相互に隣接する辺が異なる配線層に属するように形成され、例えば、同図の実線に示す辺７２ａ，７２ｃは、第１層の配線層に形成され、この一方、同図の破線に示す辺７１ａ，７１ｃは、第２層の配線層に形成されている。このように、配線をリング上にすることにより、コア回路１は、各辺のいずれの箇所においても電源端子との接続が可能になるとともに、複数の配線層にわたって電源配線を設けることにより、互いに直交する辺ごとにＶDDとＶSSとの接続が可能になり、設計の自由度が向上する。
【０００８】
【発明が解決しようとする課題】
しかしながら、この方法によれば、図９に示す方法と比べ、設計の自由度は向上するが、配線７１，７２を配設する領域が必要となり、その分半導体装置の集積度が低下することになる。一般に、チップ上には２以上のコアを搭載するため、このコアの数量分の配線領域が電源との接続のために使用されることになり、装置全体の集積度が著しく低下することになる。
【０００９】
図１１は、図１０に示す方法を複数のコアについて適用した半導体集積回路８０を示す平面図である。同図に示すように、２つのコア１，２のそれぞれについて、各コアを周回する配線７１が設けられ、さらにこの配線７１を周回する配線７２が設けられている。従って、コア１，２の間には、４本の配線のための領域が必要となり、半導体装置全体の集積度がこの分だけ低下することになる。
【００１０】
また、上記方法をサイズの異なるコア回路を備えた半導体集積回路に適用した場合を図１２に示す。同図に示す半導体集積回路９０においても、コア回路１，１２間に４本の配線７１ｂ，７２ｂ，９２ｄ，９１ｄのための領域が必要になる。
【００１１】
さらに、図１３に示すように、マトリックスをなすように３個以上のコア回路１，２，３が配設されている場合は、Ｘ方向およびＹ方向のいずれについてもコア回路間に４本の配線のための領域が必要となり、半導体装置全体の集積度が著しく低下することになる。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、その目的は設計の自由度を高めつつ、狭い領域に電源配線を設けることができる半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、以下の手段により上記課題の解決を図る。
【００１４】
本発明によれば、
それぞれ矩形の平面形状を有する複数のコア回路と、
電源配線および接地配線のいずれか一方であり、前記コア回路の各辺に平行に形成され、外部の第１の端子と前記コア回路とを接続する第１の配線と、
前記電源配線および前記接地配線のいずれか他方であり、前記第１の配線に平行に形成され、外部の第２の端子と前記コア回路とを接続する第２の配線とを備え、
前記第１の配線および前記第２の配線のＸ方向の部分は半導体装置の一の配線層に形成され、
前記第１の配線および前記第２の配線のＹ方向の部分は前記一の配線層と層位置を異にする前記半導体装置の他の配線層に形成され、
前記第１の配線と前記第２の配線は、それぞれＸ方向の部分の端部とこれに対応するＹ方向の部分の端部とが層間配線により相互に接続され、
前記第１の配線と前記第２の配線は、いずれも隣接する前記コア回路間の１辺の少なくとも１部を共有する、
半導体集積回路が提供される。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【００２６】
本発明は、半導体基板上の多数の配線層にわたって電源配線を設け、これにより配線の自由度を高めるとともに、隣接するコアの間において電源配線を共有することにより、配線領域の占有面積を縮小して半導体装置の集積度の向上を図るものである。
【００２７】
まず、本発明に係る半導体集積回路の第１の実施の形態について図１を参照しながら説明する。本実施形態は、本発明を単一のコアの電源配線に適用した形態であり、後述する他の実施形態の基本となる形態である。
【００２８】
図１は、本実施形態に係る半導体集積回路１０の平面図である。同図には、矩形の平面形状を有するコア１を周回する２本の電源配線４，５が示されている。電源配線４，５は、いずれも平面視においてコア１と相似形の矩形をなしているが、いずれも半導体基板上で複数の配線層にわたって形成され、これらの配線層の間で形成された層間配線により、矩形の各辺の配線が接続されている。本実施形態においては、Ｘ方向の辺４ａ，５ａ、４ｃ，５ｃが第１層の配線層に形成され、Ｙ方向の辺、４ｂ，５ｂ、４ｄ，５ｄが第２層の配線層に形成されている。また、上面視における各辺の接点部分４ｅ〜４ｈ、５ｅ〜５ｈは、層間配線となって上述の各辺を接続している。
【００２９】
図３は、図１に示す半導体集積回路１０を具体的に半導体基板上に形成した場合の略示断面図であり、図１のＡ−Ａ切断面における断面図である。同図において実線で示す領域は、配線４の形状を示し、破線で示す領域は、配線５の形状を示す。
【００３０】
同図に示すように、半導体基板上の一点鎖線に示す領域にはコア回路１が形成され、このコア回路１の手前側に配線４の一辺４ａが半導体基板の配線層Ｌ1に形成されている。配線４ａの端部の上方の配線層Ｌ2には、辺４ｂ，４ｄの断面が示されており、紙面垂直方向の裏面方向に延在して形成されている。辺４ａの端部からは、層間配線４ｅ，４ｈが形成され、それぞれ配線層Ｌ2の辺４ｂ，４ｄに接続されている。
【００３１】
配線４の辺４ａの紙面左側の破線領域には、配線５の辺５ａの一部が示されており、配線４と同様にして層間配線５ｅ，５ｈを介して配線層Ｌ2に形成された辺５ｂ，５ｄに接続されている。
【００３２】
本実施形態では、配線４，５の図１のＸ方向を配線層Ｌ1、Ｙ方向を配線層Ｌ2として形成したが、Ｙ方向を配線層Ｌ1、Ｘ方向を配線層Ｌ2で形成しても良い。また、隣接する２つの配線層にわたって配線４，５を形成したが、３層以上の多層配線を備えた半導体装置において、他の配線層を介して形成することもできる。例えば、３層の配線層を有する半導体装置において、図１に示す配線４，５のＸ方向の辺を第１層に形成し、Ｙ方向を第３層に形成したものでも良い。
【００３３】
次に、本発明に係る半導体集積回路の第２の実施の形態について図面を参照しながら説明する。本実施形態は、上述の第１の実施の形態を２つのコア回路を有する半導体集積回路に適用したものである。
【００３４】
図２は、本実施形態に係る半導体集積回路２０の平面図である。
【００３５】
同図に示すように、半導体集積回路２０は、２つのコア回路１，２を備えている。コア回路１，２は、いずれも同一の矩形平面形状と同一の占有面積を有し、Ｘ方向の対応する２辺が同一の線上になるように配置されている。
【００３６】
コア回路１，２の周辺には、図１に示す配線４，５と同一形状の配線がそれぞれ設けられ、コア回路１，２間の領域でそれぞれ１辺（１４Ｚ，１５Ｚ）を共有して配線４のパターン同士、配線５のパターン同士が相互に接続され、各枠内にコア回路１，２を含む格子形状の配線１４，１５となっている。
【００３７】
これらの配線１４，１５は、図１に示す配線４，５と同様に、いずれか一方の配線の平面形状をコア回路１または２の矩形状の対向する２点を接続する対角線に沿って移動させた位置に形成されている。本実施形態においては、配線１４は接地端子ＶSSに接続され、また、配線１５は、電源端子ＶDDに接続されている。
【００３８】
このように共有配線１４Ｚ，１５Ｚを介して、コア回路１，２の電源配線が相互に接続されているので、図１１に示す従来技術の半導体集積集積回路８０との比較において明らかなように、２つのコア回路１，２間の配線領域が大幅に削減されるため、設計の自由度を高めつつ、半導体装置の集積度を高めることができる。
【００３９】
図４は、図２に示す半導体集積回路２０を具体的に半導体基板上に形成した場合の略示断面図であり、図２のＢ−Ｂ切断面における断面図である。同図においても、図３と同様に、実線で示す領域は、配線１４の形状を示し、破線で示す領域は、配線１５の形状を示し、一点鎖線で示す領域は、コア回路１，２を示す。
【００４０】
同図に示すように、半導体基板上に形成されたコア回路１，２の手前側に配線１４の一辺１４ａが配線層Ｌ1に形成されている。一辺１４ａの２つの端部の上方の配線層Ｌ2には、辺１４ｂ，１４ｅの断面が示されており、紙面垂直方向の裏面方向に延在して形成されている。辺１４ａの端部からは、層間配線１４ｊ，１４ｐが形成され、それぞれ配線層Ｌ2の辺１４ｂ，１４ｅに接続されている。
【００４１】
配線４の辺４ａの紙面左側の破線領域には、配線１５の辺１５ａの一部が示されており、配線１４と同様にして層間配線１５ｊ，１５ｐを介して配線層Ｌ2に形成された辺１５ｂ，１５ｅに接続されている。
【００４２】
さらに、コア回路１，２間の配線層Ｌ2には、本発明において特徴的な共有配線である辺１４Ｚ，１５Ｚの断面が示されており、それぞれ層間配線１４ｑ，１５ｑにより配線１４ａ，１５ａに接続されている。
【００４３】
従って、例えば、配線１４を接地端子、配線１５を電源端子に接続した場合、コア回路１，２は、いずれも配線層Ｌ1において前面の任意の位置で電源端子から接続することができ、また、背面の任意の位置で接地端子と接続することができる。
【００４４】
また、配線層Ｌ2においては、コア回路１，２はいずれも右側面の任意の位置で電源端子と接続でき、また、左側面の任意の位置で接地端子と接続することができる。
【００４５】
次に、本発明にかかる半導体集積回路の第２の実施形態の変形例について図面を参照しながら説明する。
【００４６】
本例は互いにサイズが異なるコアセルに本発明を適用した例である。
【００４７】
図５は、本変形例である半導体集積回路３０の平面図である。同図に示す半導体集積回路３０は、占有面積が異なる２つのコア回路１，１２を備えている。コア回路１の周辺には、図１に示す半導体集積回路１０と同一形状の配線４’，５’が形成されている。この一方、コア回路１２の周辺には、上記配線４’，５’と相似の平面形状を有する配線１６，１７が形成されている。
【００４８】
コア回路１および１２は、ともに相似の平面形状を有している。従って、同図に示すように、矩形状の各辺のうち、相互に対応する辺１ａ，１２ａが同一線上に重なるように２つのコア回路１，１２を配設すれば、配線パターンのうち、この同一線上にある辺に平行に形成される辺を相互に接続することができ、さらに、コア回路１，１２間の領域に形成される線を相互に共有することができる。
【００４９】
本例においては、コア回路１の紙面上方の辺１ａと、コア回路１２の紙面上方の辺１２ａとを同一線上に重なるようにコア回路１，１２を配設しているので、コア回路１の配線４’，５’の辺４ｃ’，５ｃ’をそれぞれコア回路１２の配線の辺１６ｃ，１７ｃと接続することができる。さらに、配線４’，５’の辺４ｂ’，５ｂ’を配線１６，１７の辺１６ｄ，１７ｄの一部として共有することができる。
【００５０】
従って、図１２との対比において明らかなように、コア回路１，１２間において配線２本分の領域を用いるだけで２つの回路の電源配線を形成することができる。これにより、異なるサイズのコア回路を半導体装置内に配設する場合であっても、設計の自由度を維持しながら回路の集積度を高める電源配線を備えた半導体集積回路が提供される。
【００５１】
次に、本発明に係る半導体集積回路の第３の実施の形態について図面を参照しながら説明する。
【００５２】
図６は、本実施形態に係る半導体集積回路４０を示す平面図である。同図に示すように、半導体集積回路４０は、マトリックスをなすように配設されたコア回路１〜３を備えている。各コア回路の周辺には、図１に示す配線が各コア回路を周回するとともに、各矩形の端点で相互に接続されるように形成され、さらに、これらの配線は、各コア回路間の領域で配線の一部を共有し、全体として２本の配線２４，２５として形成される。また、これらの配線の断面図は図示しないが、具体的に半導体装置として形成される場合は、図１に示す半導体集積回路１０と同様に、複数の配線層にわたって形成され、例えば、Ｘ方向の辺は第１層、Ｙ方向の辺は第２層に形成される。これにより、各コア回路はそれぞれの配線層のいずれかの辺で電源端子および接地端子と接続することができる。例えば、配線２４をＶDDに接続し、配線２５をＶSSに接続することとすると、コア回路１〜３は第１配線層において前面のいずれかの領域でＶSS、背面のいずれかの領域でＶDDと接続され、第２層においては、左側面のいずれかの領域でＶDD、右側面のいずれかの領域でＶSSと接続される。
【００５３】
このように、本実施形態の半導体集積回路４０は、複数の配線層にわたって形成され、各配線層においてコア回路の周辺形状のうち、対向する側面で電源端子と接地端子にそれぞれ接続することができるので、設計の自由度を高めることができる。また、コア回路間の領域においては、相互に配線を共有するので、半導体装置全体の集積度を高めることができる。これにより、設計の自由度および集積度のいずれも高い半導体集積回路を提供することができる。
【００５４】
次に、本発明に係る半導体集積回路の第４の実施の形態について図面を参照しながら説明する。
【００５５】
図７は、本実施形態の半導体集積回路５５を示す平面図である。同図に示すように、半導体集積回路５５においては、図１に示す半導体集積回路１０が素子形成領域９のコーナー部に設けられ、この半導体集積回路１０に近接してゲートアレイ等を含むロジック回路６が形成されている。本実施形態の特徴は、それぞれＶDD，ＶSSに接続された電源配線４，５に、コア回路１のみならず、ロジック回路も補強配線３１〜３４、４１〜４４をそれぞれを介して接続され、これによりロジック回路への電源供給が補強されている点にある。このような配置を採用することにより、コア回路１とロジック回路６は、共有配線４ａ，４ｂおよび５ａ，５ｂを介してそれぞれＶDD，ＶSSに接続されるので、ロジック回路６とコア回路１との間の配線領域が削減され、設計の自由度を高めつつ、半導体装置全体の集積度を高めることができる。なお、本実施形態では、素子形成領域９のコーナー部での集積度向上を図るため、配線４，５の幅を補強配線が接続されないために流れる電流量が少ない部分、則ち、４ｃ，４ｄ、５ｃ，５ｄの細い幅に合致させている。このため、流れる電流量が大きい共有配線４ａ，４ｂおよび５ａ，５ｂの部分で電圧降下やＥＭ（Electro-Magnetic）等の問題が生ずるおそれがあるので、共有配線４ｃ，４ｄ、５ｃ，５ｄに加え、これらに平行して第３および第４の配線５６，５７を設け、それぞれ電極コンタクト５６ｊ，５６ｋおよび５７ｌ，５７ｍを介して共有配線５ｂ，５ａに接続されることによりよりそれぞれＶDD，ＶSSへの接続を補強している。
【００５６】
次に、本発明に係る半導体集積回路の第５の実施の形態について図面を参照しながら説明する。
【００５７】
図８は、本実施形態の半導体集積回路６０を示す平面図である。同図に示すように、本実施形態は、上述の第１ないし４の実施の形態と異なり、電源配線の幅を異にする点に特徴がある。
【００５８】
則ち、図７に示す半導体集積回路５５と略同様に配置されたコア回路１とロジック回路６をＶDD，ＶSSに接続する配線１８，１９のうち、コア回路１とロジック回路６の双方に電源を供給する共有配線１８ａ，１８ｂおよび１９ａ，１９ｂの幅が、コア回路１のみに電源を供給する配線部分１８ｃ，１８ｄおよび１９ｃ，１９ｄの幅よりも太く形成されている点である。このように、大量の電流が流れる、コア回路１とロジック回路６との共有配線の部分を電流量が比較的少ない他の部分よりも太い幅で形成することにより、電圧降下およびＥＭの問題が解消されるので、図７に示す第３および第４の配線５６，５７を設ける必要がなくなる。これにより、電源配線の幅を統一した場合と同等またはこれ以下の面積で補強配線３１〜３４，４１〜４４にも対応した電源配線を形成することができる。この結果、設計の自由度および集積度がさらに向上した半導体集積回路装置が提供される。
【００５９】
なお、本実施形態においては、共有配線部分１８ａ，１８ｂ，１９ａ，１９ｂ同士、コア回路１のみに電源を供給する配線部分１８ｃ，１８ｄ，１９ｃ，１９ｄ同士でそれぞれ配線の幅を同一としたが、これに限ることなく、回路の配置に対応して配線部分の各辺で異なる幅を有するように形成しても良い。
【００６０】
【発明の効果】
以上詳述したとおり、本発明は、以下の効果を奏する。
【００６１】
即ち、本発明に係る半導体集積回路によれば、コア回路の各辺に沿って互いに平行に形成され、配線方向ごとに層位置が変化する複数の配線を備えているので、各層位置において電源端子と接地端子とをコア回路に接続することができる。これにより、設計の自由度の高い半導体集積回路を提供することができる。
【００６２】
また、本発明にかかる半導体集積回路を矩形の平面形状を有する複数のコア回路について適用した場合は、隣接するコア回路間の半導体領域で配線を共有することができる。これにより、設計の自由度を高めつつ、集積度の高い半導体集積回路を提供することができる。
【００６３】
また、矩形の平面形状の同一方向において対応する辺同士が同一の線上になるようにコア回路を配設した場合は、隣接するコア回路間の半導体領域において、配線の少なくとも一部を共有することができる。これにより、設計の自由度および集積度のいずれもが高い半導体集積回路を提供することができる。
【００６４】
さらに、第１の配線および第２の配線について各辺の幅が異なるように形成した場合は、回路構成要素の配置に対応して変化する電流量の大きさに対応した配線幅を実現できるので、電圧降下・ＥＭ等を防止しつつ、設計の自由度および集積度がさらに向上した半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の第１の実施の形態を示す平面図である。
【図２】本発明に係る半導体集積回路の第２の実施の形態を示す平面図である。
【図３】図１に示す半導体集積回路を具体的に半導体基板上に形成した場合の略示断面図である。
【図４】図２に示す半導体集積回路を具体的に半導体基板上に形成した場合の略示断面図である。
【図５】本発明に係る半導体集積回路の第２の実施形態の変形例を示す平面図である。
【図６】本発明に係る半導体集積回路の第３の実施の形態を示す平面図である。
【図７】本発明に係る半導体集積回路の第４の実施の形態を示す平面図である。
【図８】本発明に係る半導体集積回路の第５の実施の形態を示す平面図である。
【図９】従来の技術による配線方法を説明するための平面図である。
【図１０】従来の技術による配線方法を説明するための平面図である。
【図１１】図１０に示す方法を複数のコア回路について適用した半導体集積回路の平面図である。
【図１２】図１０に示す方法をサイズの異なる複数のコア回路について適用した半導体集積回路の平面図である。
【図１３】図１０に示す方法を３個以上のコア回路について適用した半導体集積回路の平面図である。
【符号の説明】
１，２，３，１２ コア回路
６ ロジック回路
１ａ，１２ａ 辺
４，４ａ〜４ｄ，４’４ｃ’，５，５ａ〜５ｄ，５’，５ｃ’，１４，１４ａ，１４ｂ，１４ｅ，１６，１６ｃ，１６ｄ，１７，１７ｃ，１７ｄ，１８，１８ａ〜１８ｄ，１９，１９ａ〜１９ｄ，２４，２５， 配線
４ｅ〜４ｈ，５ｅ〜５ｈ，１４ｊ，１４ｐ，１４ｑ，１５ｊ，１５ｐ，１５ｑ，層間配線
１０，２０，３０，４０，５５，６０，７０，８０，９０，１００ 半導体集積回路
３１〜３４，４１〜４４ 補強配線
５６ 第３の配線
５７ 第４の配線
Ｌ1，Ｌ2 配線層
ＶDD 電源端子
ＶSS 接地端子
Claims (8)
- それぞれ矩形の平面形状を有する複数のコア回路と、
電源配線および接地配線のいずれか一方であり、前記コア回路の各辺に平行に形成され、外部の第１の端子と前記コア回路とを接続する第１の配線と、
前記電源配線および前記接地配線のいずれか他方であり、前記第１の配線に平行に形成され、外部の第２の端子と前記コア回路とを接続する第２の配線とを備え、
前記第１の配線および前記第２の配線のＸ方向の部分は半導体装置の一の配線層に形成され、
前記第１の配線および前記第２の配線のＹ方向の部分は前記一の配線層と層位置を異にする前記半導体装置の他の配線層に形成され、
前記第１の配線と前記第２の配線は、それぞれＸ方向の部分の端部とこれに対応するＹ方向の部分の端部とが層間配線により相互に接続され、
前記第１の配線と前記第２の配線は、いずれも隣接する前記コア回路間の１辺の少なくとも１部を共有する、
半導体集積回路。 - 前記第１の配線と前記第２の配線は、略同一の配線長を有し、
前記第２の配線は、前記コア回路の矩形の平面形状の互いに対向する端点を結ぶ一の対角線に沿って前記第１の配線の平面形状を移動させた位置に形成されることを特徴とする請求項１に記載の半導体集積回路。 - 前記半導体装置は、第１の配線層と、前記第１の配線層の上方に形成される第２の配線層とを有し、
前記一の配線層は、前記半導体装置の第１の配線層であり、
前記他の配線層は、前記半導体装置の第２の配線層であることを特徴とする請求項１または２に記載の半導体集積回路。 - 前記半導体装置は、第１の配線層と、前記第１の配線層の上方に形成される第２の配線層と、前記第２の配線層の上方に形成される第３の配線層と、を有し、
前記一の配線層は、前記半導体装置の第１の配線層であり、
前記他の配線層は、前記第３の配線層であることを特徴とする請求項１または２に記載の半導体集積回路。 - 前記半導体装置は、第１の配線層と、前記第１の配線層の上方に形成される第２の配線層と、前記第２の配線層の上方に形成される第３の配線層と、を有し、
前記一の配線層は、前記第２の配線層であり、
前記他の配線層は、前記第３の配線層であることを特徴とする請求項１または２に記載の半導体集積回路。 - 前記コア回路は、矩形の平面形状の同一方向の対応する辺同士がいずれも同一の線上になるように配設され、
前記第１の配線は、隣接する前記コア回路間の１辺の全部を共有し、
前記第２の配線は、隣接する前記コア回路間の１辺の全部を共有することを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。 - 前記コア回路は、矩形の平面形状の同一方向の対応する１辺同士が同一の線上になるように配設され、
前記第１の配線は、隣接する前記コア回路間の１辺の一部を共有し、
前記第２の配線は、隣接する前記コア回路間の１辺の一部を共有することを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。 - 前記第１の配線および第２の配線は、各辺の幅を異にすることを特徴とする請求項１乃至７のいずれかに記載の半導体集積回路。
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