JP2006269604A - ハードマクロの電源端子構造 - Google Patents

Abstract

【課題】チップ上の電源配線面積削減、チップ上の一般配線の配線性向上、チップ上の電源配線工数削減を可能とする半導体集積回路。
【解決手段】チップレイアウトにおけるチップ内ハードマクロの回転角や配置位置によりチップ上の電源配線経路に影響されることなく単一の配線層で、最小の折れ曲がりを実現することで、チップ上の電源配線が占有する面積削減を図り集積度向上できる汎用ハードマクロの電源端子位置構造であり、ハードマクロの直交する辺の頂点に第１の電源端子である第１ハードマクロ電源端子を設け、直交する各々の辺に第１ハードマクロ電源端子とは異なる電位の少なくとも１つ以上の電源端子である第２ハードマクロ電源端子を設ける。 この異なる電位の電源端子を連続して複数個配置する場合、各々異なる第二、第三、第四の電源端子といった必要な電位数分の電源端子を設けることも可能である。
【選択図】 図６

Description

本発明は、汎用のハードマクロを用いたチップレイアウトにおいて、単一層を用いてハードマクロの電源端子とチップの電源端子とを接続するためのハードマクロの電源端子構造を実現した半導体集積回路に関する。

配線層数の少ない半導体集積回路において、高集積、小チップ化が進んでおり、いかに電源配線の使用層を減らし、チップ上の電源配線の面積を抑えるかが非常に重要となってきている。電源配線は配線パターンであることが多く、電源配線が交差する場合、異なる配線層に設けた電源配線をスルーホールで接続する必要があり、その分、配線層を余分に使用することになる。

また、複数の半導体集積回路に搭載するために作られた汎用のハードマクロセル（以下、ハードマクロ）を搭載する半導体集積回路の場合、先にハードマクロの端子位置が決定されているため、ハードマクロの電源端子とチップの電源端子とを接続する電源配線や、他マクロとの一般配線の配線性により、１つのハードマクロに対し複数の配置制約が発生してしまう。

更に、高速化のためマクロ間の配線長に制限があり、配線長を短くするためにマクロ間を通過するような配線が増加している。更に、高機能化によりマクロ間の配線数も増加しているため、一般配線の配線性の向上が求められている。このような現状で、チップ上の電源配線に複数配線層の使用や無駄な折れ曲がりが発生すると、マクロ間を通過する一般配線の配線性が悪化し、集積回路の高速化、高集積化の妨げになってしまう。

そこで、各ハードマクロの電源端子とチップの電源端子とを接続するチップ上の電源配線の配線性を向上させることにより、チップ上の電源配線が占有する面積を減少させることが必要となっている。また、コスト削減のためには配線層が少ない方が有利であり、そういった配線層が少ない製品ほどチップ上の電源配線面積縮小の要求は高い。

図１の（ａ），（ｂ）を参照して、公知技術であるハードマクロ電源端子４隅配置における配線層２層品の場合について説明する。
図１の（ａ），（ｂ）では、ハードマクロの角４隅に電源端子が設けられている。ハードマクロの電源端子は、チップ上で、チップの電源端子と接続されている。
例えば、ハードマクロ内に、第１ハードマクロ電源端子１１、第２ハードマクロ電源端子１２が設けられており、チップ上には、第１電源配線１３、第２電源配線１４、第１チップ電源端子１５及び第２チップ電源端子１６が設けられているとする。
図１の（ａ）に、ハードマクロの角四隅の各角部に１つの電源端子が設けられている例について示す。図１の（ａ）では、ハードマクロの１辺に接する２つの角部に第１ハードマクロ電源端子１１が設けられており、前記の１辺に対向する辺に接する２つの角部に第２ハードマクロ電源端子１２が設けられている。例えば、第１ハードマクロ電源端子１１はハードマクロの第１角部に設けられており、第２ハードマクロ電源端子１２はハードマクロの第２角部に設けられている。
図１の（ｂ）に、ハードマクロの角四隅に異電源の電源端子が１組ずつ設けられている例について示す（特許文献１参照）。図１の（ｂ）では、ハードマクロ角四隅の各々に第１ハードマクロ電源端子１１及び第２ハードマクロ電源端子１２が設けられている。第１ハードマクロ電源端子１１は角部に設けられ、第２ハードマクロ電源端子１２は前記の角部に接する１辺に設けられている。第１ハードマクロ電源端子１１及び第２ハードマクロ電源端子１２の配置はハードマクロの角四隅の全てにおいて同様である。
また、ハードマクロには必要に応じて別のマクロとの接続端子１７が設けられている。第１ハードマクロ電源端子１１は、第１電源配線１３を介して第１チップ電源端子１５と接続されており、第２ハードマクロ電源端子１２は、第２電源配線１４を介して第２チップ電源端子１６と接続されている。
この時、第１電源配線１３と第２電源配線１４が交差する場合、余分な配線エリアと繋ぎ替えのための領域１８が必要となる。また、チップ上での電源配線の引き回しにより第１電源配線１３の配線長が長くなり、寄生抵抗による電圧降下が発生するのを防ぐため、配線幅が太くなり、チップサイズが大きくなる。

図２を参照して、従来技術であるハードマクロ周回Ｒｉｎｇ電源構造における配線層２層品の場合について説明する（特許文献２，３参照）。
図２では、ハードマクロ内の周回に電源配線がＲｉｎｇ状に引かれている。ハードマクロを周回している電源配線は、チップ上で、チップの電源端子と接続されている。なお、ハードマクロにおいて、チップ上の電源配線との接点は固定されていない。
例えば、ハードマクロ内に、第１ハードマクロ電源端子２１、第２ハードマクロ電源端子２２が設けられており、チップ上には、第１電源配線２３、第２電源配線２４、第１チップ電源端子２５及び第２チップ電源端子２６が設けられているとする。なお、第１電源配線２３及び第２電源配線２４は、それぞれハードマクロ内の周回にＲｉｎｇ状に引かれている。また、ハードマクロには必要に応じて別のマクロとの接続端子２７が設けられている。第１ハードマクロ電源端子２１は、第１電源配線２３を介して第１チップ電源端子２５と接続されており、第２ハードマクロ電源端子２２は、第２電源配線２４を介して第２チップ電源端子２６と接続されている。
この時、ハードマクロのサイズは、第１ハードマクロ電源端子２１及び第２ハードマクロ電源端子２２がハードマクロ内で周回する領域分大きくなる。また、第１ハードマクロ電源端子２１及び第２ハードマクロ電源端子２２のうち、第１電源配線２３及び第２電源配線２４とそれぞれ繋いだ接続部分以外は無駄領域となる。更に、ハードマクロの中を電源配線が周回することにより、ハードマクロのサイズが大きいほど配線抵抗が大きくなり、寄生抵抗による電圧降下が発生するのを防ぐため、第１ハードマクロ電源端子２１及び第２ハードマクロ電源端子２２の電源配線幅が太くなり、ハードマクロのサイズが大きくなる。

図３を参照して、従来技術であるハードマクロメッシュ電源構造を説明する（特許文献４，５，６参照）。
図３では、チップ上でハードマクロの上を電源配線が格子状に配線されている。ハードマクロ内には複数の電源端子が設けられている。ハードマクロの電源端子はそれぞれ格子状の電源配線の格子点に設けられている。
例えば、ハードマクロ内に、第１ハードマクロ電源端子３１、第２ハードマクロ電源端子３２が設けられており、チップ上には、第１電源配線３３、第２電源配線３４、第１チップ電源端子３５及び第２チップ電源端子３６が設けられているとする。なお、第１ハードマクロ電源端子３１及び第２ハードマクロ電源端子３２は、それぞれハードマクロの上に格子状に配線されている。また、ハードマクロには必要に応じて別のマクロとの接続端子３７が設けられている。第１ハードマクロ電源端子３１は、第１電源配線３３を介して第１チップ電源端子３５と接続されており、第２ハードマクロ電源端子３２は、第２電源配線３４を介して第２チップ電源端子３６と接続されている。
チップレイアウト時に、第１ハードマクロ電源端子３１及び第２ハードマクロ電源端子３２とは別の配線層を２層以上使い、ハードマクロの上に格子状になるよう第１電源配線３３及び第２電源配線３４を引く。そのため、少なくとも３層以上の多層品でないと適用できない。

図４を参照して、従来技術であるハードマクロ櫛の歯型電源構造を説明する（特許文献７参照）。
図４では、ハードマクロ内に電源端子が櫛の歯型に設けられている。ハードマクロの電源端子は、この櫛の歯の先端部分でチップ上の電源配線と接続されており、チップ上の電源配線を介してチップの電源端子と接続されている。
例えば、ハードマクロ内に、第１ハードマクロ電源端子４１、第２ハードマクロ電源端子４２が設けられており、チップ上には、第１電源配線４３、第２電源配線４４、第１チップ電源端子４５及び第２チップ電源端子４６が設けられているとする。なお、第１ハードマクロ電源端子４１及び第２ハードマクロ電源端子４２は、それぞれハードマクロ内に櫛の歯型に設けられている。また、ハードマクロには必要に応じて別のマクロとの接続端子４７が設けられている。第１ハードマクロ電源端子４１は、第１電源配線４３を介して第１チップ電源端子４５と接続されており、第２ハードマクロ電源端子４２は、第２電源配線４４を介して第２チップ電源端子４６と接続されている。
このハードマクロ櫛の歯型電源構造では、ハードマクロ全面に配線層１層以上をハードマクロの電源配線層として用いる。そして、チップレイアウト時に、第１ハードマクロ電源端子４１及び第２ハードマクロ電源端子４２とは別の配線層を１層以上使い、ハードマクロの上に第１電源配線４３及び第２電源配線４４を引く。そのため、少なくとも３層以上の多層品でないと適用できない。

大規模なハードマクロ搭載のＬＳＩ設計において、特にアナログのハードマクロは、ディジタル電源とは分離された専用電源が必要である。また、これらのアナログのハードマクロはチップの内部領域に配置し、しかも電源電圧の低下を避けるため太幅配線で接続するのが一般的である。

特開２００２−２９９４５３号公報 特開平８−８３４３号公報 特開平９−１０７０７０号公報 特開２００１−３３８９８２号公報 特開２００３−１１５５４２号公報 特開２００５−５５６２号公報 特開２００４−１７２３４５号公報

特定の半導体集積回路専用に設計されたハードマクロの場合、ハードマクロの電源端子はチップの構成を考慮した位置に配置することができる。しかし、複数の半導体集積回路に搭載するような汎用的なハードマクロの場合、ハードマクロ設計終了後にチップの設計を行うため、ハードマクロの電源端子位置が必ずしもチップに最適な箇所にあるとは限らない。ハードマクロから入出力される電源以外の信号の端子位置やハードマクロの矩形といった様々な制限によりチップ内のハードマクロの回転角や配置位置が決定されるため、その結果、チップ上でハードマクロの電源端子とチップの電源端子とを接続する際に、前記の公知技術及び従来技術の説明にある通りの問題が生じる。
本発明の目的は、チップ上の電源配線面積を削減することを可能にする半導体集積回路を提供することである。

以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。但し、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

矩形のセルを搭載したチップ上で、前記セルに設けられている第１セル電源端子（５１，６１，７１，８１，９１）と前記チップの電源端子である第１チップ電源端子（６５，７５）とを接続している第１電源配線（６３，７３）と、
前記チップ上で、前記第１セル電源端子（５１，６１，７１，８１，９１）とは異なる電位であり、前記第１セル電源端子（５１，６１，７１，８１，９１）を挟むように設けられている複数の第２セル電源端子（５２，６２，７２，８２，９２）のいずれか１つと前記チップの電源端子である第２チップ電源端子（６６，７６）とを接続している第２電源配線（６４，７４）と
を具備し、
前記第１電源配線（６３，７３）と第２電源配線（６４，７４）とが交差しないように同一の配線層内に設けられている
半導体集積回路。

チップ上の電源配線は決して交差せず配線させることができるため、単一層での電源配線が可能である。
チップ上の電源配線が交差しないことにより、繋ぎ替えのための領域を削減することができる。

以下に、本発明の第１実施形態について添付図面を参照して説明する。
図５に示すように、本発明の半導体集積回路は、第１ハードマクロ電源端子５１と第２ハードマクロ電源端子５２を備えている。なお、図５は、矩形のハードマクロの角部の１つを示す図である。
第１ハードマクロ電源端子５１は、ハードマクロの直交する辺の頂点に設けられている。第２ハードマクロ電源端子５２は、第１ハードマクロ電源端子５１とは異なる電位の少なくとも１つ以上の電源端子であり、直交する各々の辺に設けられている。すなわち、第１ハードマクロ電源端子５１は、矩形であるハードマクロ内の角部に設けられており、第２ハードマクロ電源端子５２は、前記の角部を形成する辺に沿って第１ハードマクロ電源端子５１に隣接する位置に、少なくとも１つ設けられている。図５においては、ハードマクロの角部に第１ハードマクロ電源端子５１が設けられており、前記の角部を形成する２辺の各々に第２ハードマクロ電源端子５２が設けられている。なお、例として、第１ハードマクロ電源端子５１はハードマクロの直交する辺の頂点に設けられている図を示しているが、実際には、ハードマクロの直交する辺の頂点に設けられている場合に限定されるものではない。第１ハードマクロ電源端子５１は、複数の第２ハードマクロ電源端子５２の間に設けられていれば良い。図５では、第１ハードマクロ電源端子５１は、２つの第２ハードマクロ電源端子５２の間に設けられている。
また、前記の角部を形成する辺に沿って、第２ハードマクロ電源端子５２を挟んで第１ハードマクロ電源端子５１に対向する位置に、第３ハードマクロ電源端子５３が設けられている。すなわち、前記の角部を始点に、前記の角部を形成する辺に沿って、第１ハードマクロ電源端子５１、第２ハードマクロ電源端子５２、第３ハードマクロ電源端子５３の順に電源端子が並んでいる。なお、第３ハードマクロ電源端子５３は、第１ハードマクロ電源端子５１、第２ハードマクロ電源端子５２とは異なる電位である。また、第３ハードマクロ電源端子５３が設けられている場合、第３ハードマクロ電源端子５３は、対応するチップ上の電源端子と接続されている。
このように、異なる電位の電源端子を連続して複数個配置する場合、各々異なる第二、第三、第四の電源端子といった必要な電位数分の電源端子を設けることも可能である。
本発明の半導体集積回路では、チップレイアウトにおけるチップ内ハードマクロの回転角や配置位置により、チップ上の電源配線経路に影響されることなく単一の配線層で最小の折れ曲がりを実現することで、チップ上の電源配線が占有する面積削減を図り集積度向上できる。

図６、図７は第１実施形態のチップ上の電源配線図である。この電源配線図を用いて配線層２層品の場合について説明する。
図６に示すように、本発明の半導体集積回路は、第１ハードマクロ電源端子６１と第２ハードマクロ電源端子６２、第１電源配線６３、第２電源配線６４、第１チップ電源端子６５、第２チップ電源端子６６を備えている。また、必要に応じて別のマクロとの接続端子６７が設けられている。
第１ハードマクロ電源端子６１は、ハードマクロの電源端子であり、ハードマクロの直交する辺の頂点に設けられている。第２ハードマクロ電源端子６２は、ハードマクロの電源端子であり、且つ、第１ハードマクロ電源端子６１とは異なる電位の少なくとも１つ以上の電源端子であり、直交する各々の辺に設けられている。第１電源配線６３は、第１ハードマクロ電源端子６１とチップ上の電源端子である第１チップ電源端子６５とを接続する電源配線である。第２電源配線６４は、第２ハードマクロ電源端子６２とチップ上の電源端子である第２チップ電源端子６６とを接続する電源配線である。第１電源配線６３と第２電源配線６４とは、同一の配線層内で交差しないように設けられている。なお、ここでは、電源配線は配線パターンであるものとする。

図７は、チップ電源端子の位置が図６と逆になっている。
図７に示すように、本発明の半導体集積回路は、第１ハードマクロ電源端子７１と第２ハードマクロ電源端子７２、第１電源配線７３、第２電源配線７４、第１チップ電源端子７５、第２チップ電源端子７６を備えている。また、必要に応じて別のマクロとの接続端子７７が設けられている。
第１ハードマクロ電源端子７１は、ハードマクロの電源端子であり、ハードマクロの直交する辺の頂点に設けられている。第２ハードマクロ電源端子７２は、ハードマクロの電源端子であり、且つ、第１ハードマクロ電源端子７１とは異なる電位の少なくとも１つ以上の電源端子であり、直交する各々の辺に設けられている。第１電源配線７３は、第１ハードマクロ電源端子７１とチップ上の電源端子である第１チップ電源端子７５とを接続する電源配線である。第２電源配線７４は、第２ハードマクロ電源端子７２とチップ上の電源端子である第２チップ電源端子７６とを接続する電源配線である。第１電源配線７３と第２電源配線７４とは、同一の配線層内で交差しないように設けられている。なお、ここでは、電源配線は配線パターンであるものとする。

図６、図７において、チップ電源の端子順番がいかなる場合でも、ハードマクロの電源端子とチップの電源端子とを接続するチップ上の電源配線を単一層で引くことができる。また、ハードマクロ近傍において、電源配線の折れ曲がりが最小で実現することにより、チップ上の電源配線が占有する面積を削減することができ、チップサイズを縮小することができる。例えば、折れ曲がり回数は最大で図７に示した第２電源配線７６の１回となる。
また、第１電源配線、第２電源配線とも同一の配線層で配線することにより、マクロ間を通過する一般配線については、配線の途中で配線層を変更することなく単一層で配線することができる。そのため、半導体集積回路の総配線層数から電源配線に用いた配線層Ａを除いた残り全ての配線層をマクロ間の一般配線に使用することができ、その結果、マクロ間を寄せて配置することができ、更に、チップサイズを縮小することができる。

このように第１実施形態では、ハードマクロの電源端子とチップの電源端子とを接続する電源配線が交差することがないため、単一層で、無駄な折れ曲がりのない電源配線が可能となる。
またチップ上の電源配線によるハードマクロの配置制限がないため、ハードマクロの矩形、電源以外の一般配線経路、ノイズ等を考慮し、ハードマクロの回転角や配置位置を決定することができる。

以下に、本発明の第２実施形態について添付図面を参照して説明する。
図８に、第２実施形態の構成図を示す。なお、図８は、矩形のハードマクロの角部の１つを示す図である。
第２実施形態では、第１実施形態のハードマクロの電源端子構造に加え、更に、第２ハードマクロ電源端子の脇に第１ハードマクロ電源端子を、ハードマクロの直交する辺の頂点に接する両辺ともに付加する。すなわち、第２実施形態では、ハードマクロの辺に沿って、第１ハードマクロ電源端子と第２ハードマクロ電源端子とが交互に並んでいる。
図８では、ハードマクロ内の角部に第１ハードマクロ電源端子８１が設けられており、ハードマクロの直交する辺の頂点に接する両辺に第２ハードマクロ電源端子８２が、第１ハードマクロ電源端子８１に隣接するように設けられている。更に、ハードマクロの直交する辺の頂点に接する両辺に第１ハードマクロ電源端子８１が、第２ハードマクロ電源端子８２に隣接するように設けられている。この時、ハードマクロの直交する辺の頂点に設けられている第１ハードマクロ電源端子８１とハードマクロの直交する辺の頂点に接する両辺に設けられている第１ハードマクロ電源端子８１との間に第２ハードマクロ電源端子８２が位置する。

このように第２実施形態では、チップ電源の端子順番がいかなる場合でも、ハードマクロの電源端子とチップの電源端子とを接続するチップ上の電源配線がハードマクロ近傍で決して折れ曲がることなく直線状に引くことが可能である。

以下に、本発明の第３実施形態について添付図面を参照して説明する。
図９は第１実施形態を改良した第３実施形態の構成図である。図９を用いて配線層２層品の場合について説明する。なお、図９は、矩形のハードマクロの角部の１つを示す図である。
第３実施形態は、端子の配置位置は第１実施形態と同じだが、ハードマクロの直交する辺の頂点にある第１ハードマクロ電源端子９１は端子矩形をＬ字型に、また、第２ハードマクロ電源端子９２は端子矩形を長方形にしており、長辺をハードマクロの辺に平行して配置している。
図９では、ハードマクロの直交する辺の頂点に第１ハードマクロ電源端子９１が設けられており、ハードマクロの直交する辺の頂点に接する両辺に第２ハードマクロ電源端子９２が設けられている。ハードマクロの直交する辺の頂点にある第１ハードマクロ電源端子９１が、仮に端子矩形を長方形にして、ハードマクロの直交する辺の頂点に接する両辺に沿って直交する方向に各々設けられているとする。この時、直交する辺の頂点近傍では長方形が一部重複して交差する形となる。実際には重複しないように始めからこの形状になるようにすると、第１ハードマクロ電源端子９１はＬ字型になる。また、ハードマクロの直交する辺の頂点に接する両辺に第２ハードマクロ電源端子９２が、端子矩形を長方形にして、第１ハードマクロ電源端子９１に隣接するように設けられている。なお、端子矩形が正方形である電源端子を並べてＬ字型や長方形になるように配置しても良い。この時、前記のＬ字型の電源端子は、角部にある正方形の電源端子と、前記の正方形の電源端子の１辺に隣接する同じサイズの正方形の電源端子と、前記の１辺と垂直な他の辺に隣接する同じサイズの正方形の電源端子を有する。同様に、前記の長方形の電源端子は、角部にある正方形の電源端子と、前記の正方形の電源端子の１辺に隣接する同じサイズの正方形の電源端子を有する。また、第１ハードマクロ電源端子９１の端子矩形は、長方形である第２ハードマクロ電源端子９２の長辺と１辺の長さが等しい正方形でも良い。逆に、第１ハードマクロ電源端子９１の端子矩形は、長方形である第２ハードマクロ電源端子９２の短辺と１辺の長さが等しい正方形でも良い。

前記のように、電源電圧範囲がシビアなハードマクロでは、ハードマクロの電源端子とチップの電源端子とを接続する電源配線に厳しい配線抵抗の制限が設けられている。そのためハードマクロの電源端子とチップの電源端子とを接続するチップ上の電源配線は幅広で引くことになる。そのようなハードマクロは、あらかじめ電源端子の矩形を幅広く形成しておくことにより、チップ上の電源配線とハードマクロの電源端子との接続部分で局所的な電圧降下が発生するのを防ぐことができる。

なお、前記の説明ではハードマクロの電源端子とチップの電源端子とを接続している電源配線が交差しない場合について述べているが、ハードマクロの電源端子同士を接続している場合においても同じである。例えば、前記の電源端子構造のハードマクロ同士であれば、異なるハードマクロ上にある第１ハードマクロ電源端子同士を接続している第１電源配線と、異なるハードマクロ上にある第２ハードマクロ電源端子同士を接続している第２電源配線とを交差しないように設けることが可能である。

また、前記の説明ではハードマクロの電源端子の配置についてのみ述べているが、チップの電源端子の配置についてもハードマクロの電源端子と同様に設けていても良い。ハードマクロの電源端子の配置とチップの電源端子の配置を同一にした場合、例えばハードマクロがチップ上に１つだけであれば、ハードマクロとチップの各々の対応する電源端子同士を接続している電源配線が交差しないように設けておくことが可能となる。
例えば、チップ上におけるチップの電源端子が、図５に示すハードマクロ上におけるハードマクロの電源端子と同様に設けられているとする。この時、矩形のチップ上において、第１チップ電源端子は、チップの直交する辺の頂点に設けられており、第２チップ電源端子は、第１チップ電源端子とは異なる電位の少なくとも１つ以上の電源端子であり、直交する各々の辺に設けられている。すなわち、第１チップ電源端子は、矩形であるチップ内の角部に設けられており、第２チップ電源端子は、前記の角部を形成する辺に沿って第１チップ電源端子に隣接する位置に、少なくとも１つ設けられている。図５においては、チップの角部に第１チップ電源端子が設けられており、前記の角部を形成する２辺の各々に第２チップ電源端子が設けられている。なお、実際には、チップの直交する辺の頂点に設けられている場合に限定されるものではなく、第１チップ電源端子は、複数の第２チップ電源端子の間に設けられていれば良い。
チップにおいても、このように異なる電位の電源端子を連続して複数個配置する場合、各々異なる第二、第三、第四の電源端子といった必要な電位数分の電源端子を設けることも可能である。前記のように電源端子を設けることで、ハードマクロの電源端子とチップの電源端子との接続のみならず、チップの電源端子と他の半導体装置の電源端子との接続においても、電源配線を交差させずに同一配線層に設けることが可能となる。

本発明の半導体集積回路により、チップ上の電源配線面積削減が期待できる。例えば、チップ上の電源配線について、ハードマクロの回転角や配置位置によって変わり得るチップ上の電源配線経路に関係なく、チップ上の電源配線は決して交差せず配線させることができるため、単一層での電源配線が可能である。また、チップ上の電源配線が交差しないことにより、繋ぎ替えのための領域を削減することができる。更に、最小の折れ曲がり回数で配線することができる。その結果、チップ上の電源配線が占有する面積を削減することができ（８ビットマイコン製品で約３２，０００ｕｍ２、総電源配線エリア比５％削減）、集積度を向上させ、チップサイズを小さくすることができる（チップサイズ比３％縮小）。配線層の少ない半導体集積回路ほど、本発明の効果は大きい。

また、本発明の半導体集積回路により、チップ上の一般配線の配線性向上が期待できる。すなわち、チップ上の電源配線を単一層で引くことにより、ハードマクロ周辺を通る一般配線に使用できる配線層数が増え、配線性が向上し、その結果チップサイズを小さくすることができる。

更に、本発明の半導体集積回路により、チップ上の電源配線工数削減が期待できる。
チップ上の電源配線において、繋ぎ替えが発生しないことによりチップレイアウト時の電源配線接続が容易になり、チップレイアウト時の電源配線を引く作業工数を削減できる。

図１は、従来の集積回路のチップ上の電源配線を示す第１の図である。（ａ）は角四隅に１つの電源端子が設けられている例の図であり、（ｂ）は角四隅に異電源の電源端子が１組ずつ設けられている例の図である。 図２は、従来の集積回路のチップ上の電源配線を示す第２の図である。 図３は、従来の集積回路のチップ上の電源配線を示す第３の図である。 図４は、従来の集積回路のチップ上の電源配線を示す第４の図である。 図５は、本発明の基本となる電源端子構造を示す図である。。 図６は、本発明の第１実施形態のチップ上の電源配線を示す第１の図である。 図７は、本発明の第１実施形態のチップ上の電源配線を示す第２の図である。 図８は、第２実施形態の電源端子構造を示す図である。 図９は、第３実施形態の電源端子を示す図構造である。

符号の説明

１１… 第１ハードマクロ電源端子
１２… 第２ハードマクロ電源端子
１３… 第１電源配線
１４… 第２電源配線
１５… 第１チップ電源端子
１６… 第２チップ電源端子
１７… 他のマクロとの接続端子
１８… 繋ぎ替えのための領域
２１… 第１ハードマクロ電源端子
２２… 第２ハードマクロ電源端子
２３… 第１電源配線
２４… 第２電源配線
２５… 第１チップ電源端子
２６… 第２チップ電源端子
２７… 他のマクロとの接続端子
３１… 第１ハードマクロ電源端子
３２… 第２ハードマクロ電源端子
３３… 第１電源配線
３４… 第２電源配線
３５… 第１チップ電源端子
３６… 第２チップ電源端子
３７… 他のマクロとの接続端子
４１… 第１ハードマクロ電源端子
４２… 第２ハードマクロ電源端子
４３… 第１電源配線
４４… 第２電源配線
４５… 第１チップ電源端子
４６… 第２チップ電源端子
４７… 他のマクロとの接続端子
５１… 第１ハードマクロ電源端子
５２… 第２ハードマクロ電源端子
５３… 第３ハードマクロ電源端子
６１… 第１ハードマクロ電源端子
６２… 第２ハードマクロ電源端子
６３… 第１電源配線
６４… 第２電源配線
６５… 第１チップ電源端子
６６… 第２チップ電源端子
６７… 他のマクロとの接続端子
７１… 第１ハードマクロ電源端子
７２… 第２ハードマクロ電源端子
７３… 第１電源配線
７４… 第２電源配線
７５… 第１チップ電源端子
７６… 第２チップ電源端子
７７… 他のマクロとの接続端子
８１… 第１ハードマクロ電源端子
８２… 第２ハードマクロ電源端子
９１… 第１ハードマクロ電源端子
９２… 第２ハードマクロ電源端子

Claims (11)

1. 矩形のセルを搭載したチップ上で、前記セルに設けられている第１セル電源端子と前記チップの電源端子である第１チップ電源端子とを接続している第１電源配線と、
   前記チップ上で、前記第１セル電源端子とは異なる電位であり、前記第１セル電源端子を挟むように設けられている複数の第２セル電源端子のいずれか１つと前記チップの電源端子である第２チップ電源端子とを接続している第２電源配線と
   を具備し、
   前記第１電源配線と第２電源配線とが交差しないように同一の配線層内に設けられている
   半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記第１セル電源端子は、前記セルの角部に設けられており、
   前記角部に接する２辺のそれぞれに、前記複数の第２セル電源端子のうち少なくとも１つが設けられている
   半導体集積回路。
3. 請求項２に記載の半導体集積回路において、
   前記第１セル電源端子及び前記複数の第２セル電源端子の配置は、前記セルの角四隅の全てにおいて同じである
   半導体集積回路。
4. 請求項１乃至３のいずれか一項に記載の半導体集積回路において、
   前記複数の第２セル電源端子のうち少なくとも１つを挟んで前記第１セル電源端子と対向するように第３セル電源端子が前記セルに更に設けられている
   半導体集積回路。
5. 請求項４に記載の半導体集積回路において、
   前記第３セル電源端子は、前記第１セル電源端子及び前記第２セル電源端子とは異なる電位である
   半導体集積回路。
6. 請求項４に記載の半導体集積回路において、
   前記第３セル電源端子は、前記第１セル電源端子と同じ電位である
   半導体集積回路。
7. 請求項１乃至６のいずれか一項に記載の半導体集積回路において、
   前記第１セル電源端子の端子矩形はＬ字型であり、
   前記複数の第２セル電源端子の各々の端子矩形は長方形である
   半導体集積回路。
8. 請求項１乃至６のいずれか一項に記載の半導体集積回路において、
   前記第１セル電源端子の端子矩形は正方形であり、
   前記複数の第２セル電源端子の各々の端子矩形は前記正方形の１辺と長さの等しい辺を長辺とする長方形である
   半導体集積回路。
9. 請求項７又は８に記載の半導体集積回路において、
   前記第１セル電源端子は、端子矩形が正方形である電源端子のいくつかを前記第１セル電源端子の端子矩形になるように配置したものであり、
   前記複数の第２セル電源端子の各々は、前記端子矩形が正方形である電源端子のいくつかを前記複数の第２セル電源端子の各々の端子矩形になるように配置したものである
   半導体集積回路。
10. 請求項１乃至９のいずれか一項に記載の半導体集積回路において、
    前記チップ上に、前記第１チップ電源端子を挟んで前記第２チップ電源端子と対向するように第３チップ電源端子が更に設けられており、
    前記第３チップ電源端子は、前記第２チップ電源端子と同じ電位である
    半導体集積回路。
11. 請求項１０に記載の半導体集積回路において、
    前記チップは矩形であり、
    前記第１チップ電源端子は、前記チップの角部に設けられており、
    前記第２チップ電源端子は、前記角部に接する第１の辺に設けられており、
    前記第３チップ電源端子は、前記角部に接する第２の辺に設けられている
    半導体集積回路。

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