JP5337119B2 - 半導体集積回路及びi/oブロック配置方法 - Google Patents
半導体集積回路及びi/oブロック配置方法 Download PDFInfo
- Publication number
- JP5337119B2 JP5337119B2 JP2010201305A JP2010201305A JP5337119B2 JP 5337119 B2 JP5337119 B2 JP 5337119B2 JP 2010201305 A JP2010201305 A JP 2010201305A JP 2010201305 A JP2010201305 A JP 2010201305A JP 5337119 B2 JP5337119 B2 JP 5337119B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- pitch
- pad pitch
- pad
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
2…I/Oブロック配置領域
3…内部領域
4…I/Oブロック
5…パッド
6…配線群
7…配線
Claims (4)
- 多ピンに対応可能なI/Oブロック配置領域の部分において、I/Oブロックの寸法、パッドピッチ、及びI/Oへの配線の各寸法に規則性を持たせるとともに、前記I/Oブロックの寸法が前記パッドピッチの整数倍でない前記I/Oブロックを前記パッドピッチに応じてX方向にずらして縦積みに配置し、中央に内部領域が設けられ、周辺に前記I/Oブロック配置領域が設けられ、前記I/Oブロック配置領域の更に外側にパッドが設けられるという構成に対し、
前記I/Oブロックの寸法を前記パッドピッチで除算したときに小数点以下を切り上げて得られた整数値と同じ段数だけI/Oブロックを縦積みに配置するとともに、
前記X方向に配置されるI/Oブロックは隣接する他のI/Oブロックとの間に所定の間隔を有する配置構成を有することを特徴とする半導体集積回路。 - 前記所定の間隔は、前記パッドピッチと前記整数値を乗算して得られた値から、前記I/Oブロックの寸法を減算して得られた値であることを特徴とする請求項1に記載の半導体集積回路。
- 多ピンに対応可能な半導体集積回路のI/Oブロック配置領域の部分において、I/Oブロックの寸法、パッドピッチ、及びI/Oへの配線の各寸法に規則性を持たせる工程と、前記I/Oブロックの寸法が前記パッドピッチの整数倍ではない前記I/Oブロックを前記パッドピッチずつX方向に前記I/Oブロックをずらして縦積みに配置するI/Oブロック配置工程と、半導体集積回路の中央に内部領域を設ける工程と、前記半導体集積回路の周辺に前記I/Oブロック配置領域を設ける工程と、前記I/Oブロック配置領域の更に外側にパッドを設ける工程と、を有し、
前記I/Oブロック配置工程は、
前記I/Oブロックの寸法を前記パッドピッチで除算したときに小数点以下を切り上げて得られた整数値と同じ段数だけI/Oブロックを縦積みに配置する工程と、
前記I/Oブロックを隣接する他のI/Oブロックとの間に所定の間隔を有してX方向に配置する工程と、を有することを特徴とするI/Oブロック配置方法。 - 前記所定の間隔は、前記パッドピッチと前記整数値を乗算して得られた値から、前記I/Oブロックの寸法を減算して得られた値であることを特徴とする請求項3に記載のI/Oブロック配置方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010201305A JP5337119B2 (ja) | 2010-09-08 | 2010-09-08 | 半導体集積回路及びi/oブロック配置方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010201305A JP5337119B2 (ja) | 2010-09-08 | 2010-09-08 | 半導体集積回路及びi/oブロック配置方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000204920A Division JP2002026130A (ja) | 2000-07-06 | 2000-07-06 | 半導体集積回路及びi/oブロック配置方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010283386A JP2010283386A (ja) | 2010-12-16 |
JP5337119B2 true JP5337119B2 (ja) | 2013-11-06 |
Family
ID=43539788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010201305A Expired - Fee Related JP5337119B2 (ja) | 2010-09-08 | 2010-09-08 | 半導体集積回路及びi/oブロック配置方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5337119B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9662109B2 (en) | 1999-06-02 | 2017-05-30 | Covidien Lp | Electromechanical drive and remote surgical instrument attachment having computer assisted control capabilities |
US9668735B2 (en) | 2005-06-03 | 2017-06-06 | Covidien Lp | Surgical instruments employing sensors |
JP7427593B2 (ja) | 2017-12-28 | 2024-02-05 | エシコン エルエルシー | 感知されたパラメータに基づく任意のロックアウト及び強制的ロックアウトの両方を有するステープル留め装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02244755A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | Lsi |
US5155065A (en) * | 1992-03-16 | 1992-10-13 | Motorola, Inc. | Universal pad pitch layout |
JP2002026130A (ja) * | 2000-07-06 | 2002-01-25 | Nec Microsystems Ltd | 半導体集積回路及びi/oブロック配置方法 |
-
2010
- 2010-09-08 JP JP2010201305A patent/JP5337119B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9662109B2 (en) | 1999-06-02 | 2017-05-30 | Covidien Lp | Electromechanical drive and remote surgical instrument attachment having computer assisted control capabilities |
US9782172B2 (en) | 1999-06-02 | 2017-10-10 | Covidien Lp | Electromechanical drive and remote surgical instrument attachment having computer assisted control capabilities |
US9668735B2 (en) | 2005-06-03 | 2017-06-06 | Covidien Lp | Surgical instruments employing sensors |
JP7427593B2 (ja) | 2017-12-28 | 2024-02-05 | エシコン エルエルシー | 感知されたパラメータに基づく任意のロックアウト及び強制的ロックアウトの両方を有するステープル留め装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2010283386A (ja) | 2010-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7640520B2 (en) | Design flow for shrinking circuits having non-shrinkable IP layout | |
US8775998B2 (en) | Support device of three-dimensional integrated circuit and method thereof | |
US8211807B2 (en) | Double patterning technology using single-patterning-spacer-technique | |
JP5727288B2 (ja) | 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム | |
TW201923448A (zh) | 工程變更指令(eco)單元架構及實施 | |
US9111063B2 (en) | Semiconductor device and layout design system | |
JP5340047B2 (ja) | 半導体集積回路装置 | |
JP5337119B2 (ja) | 半導体集積回路及びi/oブロック配置方法 | |
JP2009076709A (ja) | 半導体装置 | |
US7266789B2 (en) | Method and apparatus of optimizing the IO collar of a peripheral image | |
JP2004047516A (ja) | 半導体集積回路装置及び半導体集積回路装置のレイアウト方法 | |
US10410356B2 (en) | Method for processing the LEF diagram of a layout | |
JP2002026130A (ja) | 半導体集積回路及びi/oブロック配置方法 | |
JP2021132203A (ja) | 非整数値の倍数のセル高さを有する半導体セルブロック | |
TWI435231B (zh) | 積體電路製作方法 | |
CN110392922B (zh) | 半导体集成电路装置 | |
JP5275308B2 (ja) | 半導体集積回路及びi/oブロック配置方法 | |
US20060131726A1 (en) | Arrangement of input/output pads on an integrated circuit | |
JP2010258298A (ja) | 半導体集積回路チップおよびそのレイアウト方法 | |
JP2008258425A (ja) | 標準セルおよびこれを有する半導体装置 | |
JP2006269604A (ja) | ハードマクロの電源端子構造 | |
JP2006237123A (ja) | 半導体集積回路 | |
US7992118B2 (en) | Semiconductor integrated circuit and design method for semiconductor integrated circuit | |
JP5063958B2 (ja) | 半導体集積回路および半導体集積回路の設計方法 | |
JP2008159815A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100908 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130205 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130403 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130723 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130802 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |