JP5275308B2 - 半導体集積回路及びｉ／ｏブロック配置方法 - Google Patents

Description

本発明は、多ピン化に対応する半導体集積回路に適用可能なＩ／Ｏブロック配置技術に係り、特に希望するＩ／Ｏ数に応じパッドピッチが選択でき、かつ希望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブロック配置領域が変化する場合に１種類のＩ／ＯピッチのＩ／Ｏブロックで実現する半導体集積回路及びＩ／Ｏブロック配置方法に関する。

従来、Ｉ／Ｏブロック配置方式は、多ピン化に対応する半導体集積回路の分野、特に、少ないピン数のパッケージからフリップチップ（Ｆｌｉｐ Ｃｈｉｐ）などのように非常に多いピン数まで対応するＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向け専用ＬＳＩ）等に用いられている（第１従来技術）。

従来のＩ／Ｏブロック配置方式（第１従来技術）は、一般的に希望するパッドピッチ毎にＩ／Ｏピッチの異なるＩ／Ｏブロックを用意したり、１種類のＩ／ＯピッチのＩ／Ｏブロックで全て実現して希望するパッドピッチで実現されるパッド数と同数のＩ／Ｏブロックだけを用いたりしていた。

しかし近年の高集積化により、無駄な領域を排除すべく希望するパッドピッチ毎にＩ／Ｏピッチの異なるＩ／Ｏバッファを用意することを希望され、多くの開発工数を必要とするという問題点があった。

このような問題点を解決することを目的とする従来技術としては、例えば、特開平９−８２２７号公報（第２従来技術）や特開平５−２６７３０２号公報（第３従来技術）に記載のものがある。

第２従来技術や第３従来技術では、Ｉ／Ｏセルを縦積みにしたり、フリップチップ（Ｆｌｉｐ Ｃｈｉｐ）への適応を目的としチップ周辺に配置するＩ／Ｏブロックと内部領域に配置するＩ／Ｏブロックでその形状を工夫する技術が開示されている。

特開平９−８２２７号公報 特開平５−２６７３０２号公報

しかしながら、上記第２従来技術や上記第３従来技術は、Ｉ／Ｏセルを縦積みにしたり、フリップチップ（Ｆｌｉｐ Ｃｈｉｐ）への適応を目的としチップ周辺に配置するＩ／Ｏブロックと内部領域に配置するＩ／Ｏブロックでその形状を工夫しているものの、希望するパッドピッチずつずらした状態で、必要なＩ／Ｏブロック数に応じてＩ／Ｏブロック領域が変化する構造となっていない。

このため、第２従来技術は、コストに影響するパッドピッチ毎に異なるパッドサイズなどの基準に対応しづらいという問題点があった。

同様に、第３従来技術は、フリップチップ（Ｆｌｉｐ Ｃｈｉｐ）以外のパッケージに適用する場合、チップ周辺に配置するＩ／Ｏブロックにおいて上記第１従来技術の問題点を解決できていないという問題点があった。

本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、希望するＩ／Ｏ数に応じパッドピッチが選択でき、かつ希望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブロック配置領域が変化する場合に１種類のＩ／ＯピッチのＩ／Ｏブロックで実現するための半導体集積回路及びＩ／Ｏブロック配置方法を提供する点にある。

この発明の請求項１に記載の発明の要旨は、多ピンに対応可能なＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせるとともに、同一の半導体チップ内に少なくとも２種類のパッドピッチを設定し、パッドピッチに応じてＸ方向に前記Ｉ／Ｏブロックをずらして縦積みに配置し、中央に内部領域が設けられ、周辺に前記Ｉ／Ｏブロック配置領域が設けられ、前記Ｉ／Ｏブロック配置領域の更に外側にパッドが設けられるという構成に対し、前記Ｉ／Ｏブロックの寸法を同一チップ内に混在する前記少なくとも２種類のパッドピッチの整数倍とし、内部回路と前記Ｉ／Ｏブロックを接続する配線群のＸ方向における中心位置と前記Ｉ／Ｏブロックとパッドを接続する配線のＸ方向における中心位置を一致させ、前記Ｉ／Ｏブロックを希望するパッドピッチずつＸ方向にずらして、前記Ｉ／Ｏブロックの寸法をパッドピッチで割った数だけ縦積みに配置したＩ／Ｏブロック配置構成を有するに存する。また、この発明の請求項６に記載の発明の要旨は、多ピンに対応可能な半導体集積回路のＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせる工程と、同一の半導体チップ内に少なくとも２種類のパッドピッチを設定する工程と、パッドピッチに応じてＸ方向に前記Ｉ／Ｏブロックをずらして縦積みに配置する工程と、半導体集積回路の中央に内部領域を設ける工程と、前記半導体集積回路の周辺に前記Ｉ／Ｏブロック配置領域を設ける工程と、前記Ｉ／Ｏブロック配置領域の更に外側にパッドを設ける工程と、前記Ｉ／Ｏブロックの寸法を同一チップ内に混在する前記少なくとも２種類のパッドピッチの整数倍とする工程と、半導体集積回路の内部回路と前記Ｉ／Ｏブロックを接続する配線群のＸ方向における中心位置と前記Ｉ／Ｏブロックとパッドを接続する配線のＸ方向における中心位置を一致させ、前記Ｉ／Ｏブロックを希望するパッドピッチずつＸ方向にずらして、前記Ｉ／Ｏブロックの寸法をパッドピッチで割った数だけ縦積みに配置する工程と、を有することを特徴とするＩ／Ｏブロック配置方法に存する。

本発明は以上のように構成されているので、希望するＩ／Ｏ数に応じパッドピッチが選択でき、かつ希望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブロック配置領域が変化する場合に１種類のＩ／ＯピッチのＩ／Ｏブロックで実現できるようになるといった効果を奏する。

本発明の第１の実施の形態に係る半導体集積回路のＩ／Ｏブロックの配置図である。 第１の実施の形態の半導体集積回路における複数のパッドピッチに対応するＩ／Ｏブロックの配置図である。 本発明の第２の実施の形態に係る半導体集積回路のＩ／Ｏブロックの配置図である。 本発明の第３の実施の形態に係る半導体集積回路のＩ／Ｏブロックの配置図である。

本発明は、多くのピンを必要とする半導体集積回路におけるＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法（Ｉ／Ｏピッチ）、パッドピッチ、及びＩ／Ｏ（Ｉｎｐｕｔ（入力端子）／Ｏｕｔｐｕｔ（出力端子）の略）への配線の各寸法に規則性を持たせるとともに、希望するパッドピッチずつＸ方向（紙面左右方向）にＩ／Ｏブロックをずらして縦積みに配置したＩ／Ｏブロック配置構成を有する点に特徴を有している。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（第１の実施の形態）以下、本発明の第１の実施の形態を図面に基づいて詳細に説明する。図１は本発明の第１の実施の形態に係る半導体集積回路１のＩ／Ｏブロック４の配置図である。図１において、１は本実施の形態の半導体集積回路、２はＩ／Ｏブロック配置領域、３は内部領域、４はＩ／Ｏブロック、５はパッド、６は配線群、７は配線を示している。

本実施の形態のＩ／Ｏブロック配置構成（Ｉ／Ｏブロック配置方法）は、希望するパッドピッチに１種類のＩ／ＯピッチのＩ／Ｏで対応でき、つまり希望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブロック配置領域２を変化させるものとなる。

すなわち、図１に示すように、本実施の形態のＩ／Ｏブロック配置構成（Ｉ／Ｏブロック配置方法）では、半導体集積回路１の中央に内部領域３が設けられ、内部領域３の周辺にＩ／Ｏブロック配置領域２が設けられ、Ｉ／Ｏブロック配置領域２の更に外側にパッド５が設けられるという構成に対し、Ｉ／Ｏブロック４の寸法（Ｉ／Ｏピッチ）（図では１２０μｍ）を希望するパッドピッチ（図では３０μｍ）の整数倍（図の例では４倍）とし、内部回路（不図示）とＩ／Ｏブロック４を接続する配線群６の寸法を希望する最小パッドピッチで配置できる寸法とし、かつＩ／Ｏブロック４とパッド５を接続する配線７の寸法を希望する最小パッドピッチで配置できる寸法とし、それらの配線（配線群６及び配線７）のＸ方向（紙面左右方向）における中心位置を一致させ、Ｉ／Ｏブロック４を希望するパッドピッチずつＸ方向（紙面左右方向）にずらして、Ｉ／Ｏブロック４の寸法（Ｉ／Ｏピッチ）をパッドピッチで割った数だけ縦積みに配置している。

このように寸法的な規則性を有するＩ／Ｏブロック配置構成は、等価的に、パッドピッチに応じてＩ／Ｏ高さが変化する。

その結果、複数のパッドピッチ（例えば、３０μｍ，４０μｍ，６０μｍ，１２０μｍ）に１種類のＩ／Ｏピッチで対応していた場合に比べ、無駄なＩ／Ｏブロック配置領域２がなくなり製造コストが低減できるようになるといった効果を奏する。また、パッドピッチ毎に、Ｉ／Ｏピッチがパッドピッチと同じになるＩ／Ｏブロック４を複数種類用意していた場合に比べ、Ｉ／Ｏピッチを１種類だけ用意すればよくなり、開発コストが低減されるという効果も得られる。

図２は第１の実施の形態の半導体集積回路１における複数のパッドピッチ（等価ピッチ、例えば、３０μｍ，４０μｍ，６０μｍ，１２０μｍ）に対応するＩ／Ｏブロック４の配置図である。

図２に示すように、例えば、３０μｍ，４０μｍ，６０μｍ，１２０μｍの４種類のパッドピッチ（等価ピッチ）に対応する場合、Ｉ／Ｏブロック４のＸ方向（紙面左右方向）のサイズ（単位ピッチ）は、１２０μｍがこれらの整数倍となる条件を満たし、内部回路（不図示）とＩ／Ｏブロック４、Ｉ／Ｏブロック４とパッド５をそれぞれ接続する配線は、希望する最小パッドピッチ（等価ピッチ）である３０μｍで配置できる寸法とし、それらの配線のＸ方向（紙面左右方向）における中心位置を一致させ、そのＩ／Ｏブロック４をそれぞれ希望する３０μｍ，４０μｍ，６０μｍ，１２０μｍのパッドピッチ（等価ピッチ）ずつＸ方向（紙面左右方向）にずらして、Ｉ／Ｏブロック４の単位ピッチ（Ｉ／Ｏピッチ）をパッドピッチ（等価ピッチ）で割った段数だけ縦積みに配置した構成になっている。

以上説明したように第１の実施の形態のＩ／Ｏブロック配置構成は、１種類のＩ／ＯピッチのＩ／Ｏブロック４を用意するだけで、複数のパッドピッチ（例えば、３０μｍ，４０μｍ，６０μｍ，１２０μｍ）に対応でき、以下の効果をもたらす。

まず第１の効果は、実施の形態に示した４種類のＩ／Ｏピッチ（例えば、１２０μｍ，６０μｍ，４０μｍ，３０μｍの４種類のＩ／Ｏピッチ）に対応する際、１つのＩ／Ｏで対応した場合に、無駄な領域がなくなる（例えば、Ｉ／Ｏブロック配置領域２の無駄な領域が３／４から０となる）ので、製造コストを低減できることである。

従来、１つのＩ／Ｏピッチで４種類のパッドピッチ（例えば、１２０μｍ，６０μｍ，４０μｍ，３０μｍの４種類のパッドピッチ）に対応する際、１つのＩ／Ｏピッチで４種類のパッドピッチ（例えば、１２０μｍ，６０μｍ，４０μｍ，３０μｍの４種類のパッドピッチ）に対応する場合には、最もピッチの小さい３０μｍ（すなわち、高さがもっとも高いＩ／Ｏピッチ）を用いて全てのパッドピッチに対応するしかない。つまり、１２０μｍのパッドピッチに対応する場合には、３０μｍピッチのＩ／Ｏを４つならべて、１つだけを使うことになり、３つのＩ／Ｏ（換言すれば、３／４）が無駄な領域となっていた。

そして第２の効果は、パッドピッチ分のＩ／Ｏで対応した場合に、対応ピッチ種類分だけＩ／Ｏピッチを用意する必要がなくなり、Ｉ／Ｏピッチを１種類のみで済ませることができるようになり、その結果、開発工数を低減できることである。

従来、４種類のパッドピッチ（例えば、１２０μｍ，６０μｍ，４０μｍ，３０μｍの４種類のパッドピッチ）に対して、それぞれ同じＩ／Ｏピッチ（例えば、１２０μｍ，６０μｍ，４０μｍ，３０μｍの４種類のＩ／Ｏピッチ）のＩ／Ｏブロック４を開発して対応する場合、４種類のＩ／Ｏブロック４を開発する必要があった。しかしながら、本実施の形態のＩ／Ｏブロック配置構成によれば、１種類で全て対応可能になる。その結果、開発工数が１／４となる。

（第２の実施の形態）以下、本発明の第２の実施の形態を図面に基づいて詳細に説明する。なお、上記第１の実施の形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。図３は本発明の第２の実施の形態に係る半導体集積回路１のＩ／Ｏブロック４の配置図である。

本実施の形態の半導体集積回路１は、その基本的構成は上記第１の実施の形態と同様であるが、Ｉ／Ｏブロック４の寸法（Ｉ／Ｏピッチ）と希望するパッドピッチの関係についてさらに工夫している。

その構成を図３に示す。すなわち、図３に示すように、Ｉ／Ｏブロック４のサイズ（図では１２０μｍ）を、希望するパッドピッチ（図では８０μｍ）の整数倍としないようなＩ／Ｏブロック配置構成を有する点に特徴を有している。

例えば希望する複数のパッドピッチが３０μｍ，４０μｍ，６０μｍ，８０μｍ，１２０μｍの５種類であった場合、Ｉ／Ｏブロック４のＸ方向（紙面左右方向）のサイズは、２４０μｍがこれらの整数倍となる条件を満たすが、Ｉ／Ｏブロック４を構成する上での他の制約により２４０μｍを実現できない場合、本図のように１２０μｍのＩ／Ｏブロック４を２段の８０μｍピッチで実現している。

以上説明したように第２の実施の形態によれば、希望するＩ／Ｏ数に応じパッドピッチが選択でき、かつ希望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブロック配置領域２が変化する場合に１種類のＩ／ＯピッチのＩ／Ｏブロック４で実現できるようになるといった効果を奏する。

（第３の実施の形態）以下、本発明の第３の実施の形態を図面に基づいて詳細に説明する。なお、上記第１の実施の形態または第２の実施の形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。図４は本発明の第３の実施の形態に係る半導体集積回路１のＩ／Ｏブロック４の配置図である。

本実施の形態の半導体集積回路１は、その基本的構成は上記第１の実施の形態と同様であるが、パッドピッチが一定でない場合に適用できるようなＩ／Ｏブロック配置構成を設けている点に特徴を有している。その構成を図４に示す。すなわち、図４に示すように、３０μｍと６０μｍの両方のパッドピッチに対応できるようにＩ／Ｏブロック４を配置している。

以上説明したように第３の実施の形態によれば、希望するＩ／Ｏ数に応じパッドピッチが選択でき、かつ希望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブロック配置領域２が変化する場合に１種類のＩ／ＯピッチのＩ／Ｏブロック４で実現できるようになるといった効果を奏する。

なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、上記各実施の形態は適宜変更され得ることは明らかである。また上記構成部材の数、位置、形状等は上記各実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。また、各図において、同一構成要素には同一符号を付している。

１…半導体集積回路
２…Ｉ／Ｏブロック配置領域
３…内部領域
４…Ｉ／Ｏブロック
５…パッド
６…配線群
７…配線

Claims (8)

1. 多ピンに対応可能なＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせるとともに、同一の半導体チップ内に少なくとも２種類のパッドピッチを設定し、パッドピッチに応じてＸ方向に前記Ｉ／Ｏブロックをずらして縦積みに配置し、中央に内部領域が設けられ、周辺に前記Ｉ／Ｏブロック配置領域が設けられ、前記Ｉ／Ｏブロック配置領域の更に外側にパッドが設けられるという構成に対し、前記Ｉ／Ｏブロックの寸法を同一チップ内に混在する前記少なくとも２種類のパッドピッチの整数倍とし、内部回路と前記Ｉ／Ｏブロックを接続する配線群のＸ方向における中心位置と前記Ｉ／Ｏブロックとパッドを接続する配線のＸ方向における中心位置を一致させ、前記Ｉ／Ｏブロックを希望するパッドピッチずつＸ方向にずらして、前記Ｉ／Ｏブロックの寸法をパッドピッチで割った数だけ縦積みに配置したＩ／Ｏブロック配置構成を有することを特徴とする半導体集積回路。
2. 前記半導体チップは、一の辺に異なる寸法のパッドピッチが設定されることを特徴とする請求項１に記載の半導体集積回路。
3. 内部回路と前記Ｉ／Ｏブロックを接続する配線群の寸法を希望する最小パッドピッチで配置できる寸法とし、かつ前記Ｉ／Ｏブロックとパッドを接続する配線の寸法を希望する最小パッドピッチで配置できる寸法としたＩ／Ｏブロック配置構成を有することを特徴とする請求項１又は２に記載の半導体集積回路。
4. パッドピッチに応じてＩ／Ｏ高さが等価的に変化するＩ／Ｏブロック配置構成を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。
5. 多ピンに対応可能な半導体集積回路のＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせる工程と、同一の半導体チップ内に少なくとも２種類のパッドピッチを設定する工程と、パッドピッチに応じてＸ方向に前記Ｉ／Ｏブロックをずらして縦積みに配置する工程と、半導体集積回路の中央に内部領域を設ける工程と、前記半導体集積回路の周辺に前記Ｉ／Ｏブロック配置領域を設ける工程と、前記Ｉ／Ｏブロック配置領域の更に外側にパッドを設ける工程と、前記Ｉ／Ｏブロックの寸法を同一チップ内に混在する前記少なくとも２種類のパッドピッチの整数倍とする工程と、半導体集積回路の内部回路と前記Ｉ／Ｏブロックを接続する配線群のＸ方向における中心位置と前記Ｉ／Ｏブロックとパッドを接続する配線のＸ方向における中心位置を一致させ、前記Ｉ／Ｏブロックを希望するパッドピッチずつＸ方向にずらして、前記Ｉ／Ｏブロックの寸法をパッドピッチで割った数だけ縦積みに配置する工程と、を有することを特徴とするＩ／Ｏブロック配置方法。
6. 前記半導体チップの一の辺に異なる寸法のパッドピッチを設定する工程を有することを特徴とする請求項５に記載のＩ／Ｏブロック配置方法。
7. 半導体集積回路の内部回路と前記Ｉ／Ｏブロックを接続する配線群の寸法を希望する最小パッドピッチで配置できる寸法とし、かつ前記Ｉ／Ｏブロックとパッドを接続する配線の寸法を希望する最小パッドピッチで配置できる寸法とする工程を有することを特徴とする請求項５又は６に記載のＩ／Ｏブロック配置方法。
8. パッドピッチに応じてＩ／Ｏ高さを等価的に変化させる工程を有することを特徴とする請求項５乃至７のいずれか一項に記載のＩ／Ｏブロック配置方法。

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