JP2002026130A - 半導体集積回路及びｉ／ｏブロック配置方法 - Google Patents

半導体集積回路及びｉ／ｏブロック配置方法

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Abstract

(57)【要約】 【課題】 本発明は、希望するＩ／Ｏ数に応じパッドピ
ッチが選択でき、かつ１種類のＩ／ＯピッチのＩ／Ｏブ
ロックで実現できる半導体集積回路及びＩ／Ｏブロック
配置方法を提供することを課題とする。 【解決手段】 多ピンに対応可能なＩ／Ｏブロック配置
領域の部分において、Ｉ／Ｏブロックの寸法、パッドピ
ッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせる
とともに、希望するパッドピッチずつＸ方向にＩ／Ｏブ
ロックをずらして縦積みに配置し、中央に内部領域が設
けられ、半導体集積回路の周辺にＩ／Ｏブロック配置領
域が設けられ、Ｉ／Ｏブロック配置領域の更に外側にパ
ッドが設けられるという構成に対し、Ｉ／Ｏブロックの
寸法を希望するパッドピッチの整数倍とし、配線群及び
配線の寸法を希望する最小パッドピッチで配置できる寸
法とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多ピン化に対応す
る半導体集積回路に適用可能なＩ／Ｏブロック配置技術
に係り、特に希望するＩ／Ｏ数に応じパッドピッチが選
択でき、かつ希望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブ
ロック配置領域が変化する場合に１種類のＩ／Ｏピッチ
のＩ／Ｏブロックで実現する半導体集積回路及びＩ／Ｏ
ブロック配置方法に関する。
【０００２】
【従来の技術】従来、Ｉ／Ｏブロック配置方式は、多ピ
ン化に対応する半導体集積回路の分野、特に、少ないピ
ン数のパッケージからフリップチップ（Ｆｌｉｐ Ｃｈ
ｉｐ）などのように非常に多いピン数まで対応するＡＳ
ＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向け専用
ＬＳＩ）等に用いられている（第１従来技術）。
【０００３】従来のＩ／Ｏブロック配置方式（第１従来
技術）は、一般的に希望するパッドピッチ毎にＩ／Ｏピ
ッチの異なるＩ／Ｏブロックを用意したり、１種類のＩ
／ＯピッチのＩ／Ｏブロックで全て実現して希望するパ
ッドピッチで実現されるパッド数と同数のＩ／Ｏブロッ
クだけを用いたりしていた。
【０００４】しかし近年の高集積化により、無駄な領域
を排除すべく希望するパッドピッチ毎にＩ／Ｏピッチの
異なるＩ／Ｏバッファを用意することを希望され、多く
の開発工数を必要とするという問題点があった。
【０００５】このような問題点を解決することを目的と
する従来技術としては、例えば、特開平９−８２２７号
公報（第２従来技術）や特開平５−２６７３０２号公報
（第３従来技術）に記載のものがある。
【０００６】第２従来技術や第３従来技術では、Ｉ／Ｏ
セルを縦積みにしたり、フリップチップ（Ｆｌｉｐ Ｃ
ｈｉｐ）への適応を目的としチップ周辺に配置するＩ／
Ｏブロックと内部領域に配置するＩ／Ｏブロックでその
形状を工夫する技術が開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記第
２従来技術や上記第３従来技術は、Ｉ／Ｏセルを縦積み
にしたり、フリップチップ（Ｆｌｉｐ Ｃｈｉｐ）への
適応を目的としチップ周辺に配置するＩ／Ｏブロックと
内部領域に配置するＩ／Ｏブロックでその形状を工夫し
ているものの、希望するパッドピッチずつずらした状態
で、必要なＩ／Ｏブロック数に応じてＩ／Ｏブロック領
域が変化する構造となっていない。
【０００８】このため、第２従来技術は、コストに影響
するパッドピッチ毎に異なるパッドサイズなどの基準に
対応しづらいという問題点があった。
【０００９】同様に、第３従来技術は、フリップチップ
（Ｆｌｉｐ Ｃｈｉｐ）以外のパッケージに適用する場
合、チップ周辺に配置するＩ／Ｏブロックにおいて上記
第１従来技術の問題点を解決できていないという問題点
があった。
【００１０】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、希望するＩ／Ｏ数
に応じパッドピッチが選択でき、かつ希望するＩ／Ｏ数
に応じ無駄なくＩ／Ｏブロック配置領域が変化する場合
に１種類のＩ／ＯピッチのＩ／Ｏブロックで実現するた
めの半導体集積回路及びＩ／Ｏブロック配置方法を提供
する点にある。
【００１１】
【課題を解決するための手段】この発明の請求項１に記
載の発明の要旨は、多ピンに対応可能なＩ／Ｏブロック
配置領域の部分において、Ｉ／Ｏブロックの寸法、パッ
ドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持た
せるとともに、希望するパッドピッチずつＸ方向に前記
Ｉ／Ｏブロックをずらして縦積みに配置し、中央に内部
領域が設けられ、周辺に前記Ｉ／Ｏブロック配置領域が
設けられ、前記Ｉ／Ｏブロック配置領域の更に外側にパ
ッドが設けられるという構成に対し、前記Ｉ／Ｏブロッ
クの寸法を希望するパッドピッチの整数倍としたＩ／Ｏ
ブロック配置構成を有することを特徴とする半導体集積
回路に存する。また、この発明の請求項２に記載の発明
の要旨は、内部回路と前記Ｉ／Ｏブロックを接続する配
線群の寸法を希望する最小パッドピッチで配置できる寸
法とし、かつ前記Ｉ／Ｏブロックとパッドを接続する配
線の寸法を希望する最小パッドピッチで配置できる寸法
としたＩ／Ｏブロック配置構成を有することを特徴とす
る請求項１に記載の半導体集積回路に存する。また、こ
の発明の請求項３に記載の発明の要旨は、内部回路と前
記Ｉ／Ｏブロックを接続する配線群のＸ方向における中
心位置と前記Ｉ／Ｏブロックとパッドを接続する配線の
Ｘ方向における中心位置を一致させ、前記Ｉ／Ｏブロッ
クを希望するパッドピッチずつＸ方向にずらして、前記
Ｉ／Ｏブロックの寸法をパッドピッチで割った数だけ縦
積みに配置したＩ／Ｏブロック配置構成を有することを
特徴とする請求項２に記載の半導体集積回路に存する。
また、この発明の請求項４に記載の発明の要旨は、パッ
ドピッチに応じてＩ／Ｏ高さが等価的に変化するＩ／Ｏ
ブロック配置構成を有することを特徴とする請求項３に
記載の半導体集積回路に存する。また、この発明の請求
項５に記載の発明の要旨は、前記Ｉ／Ｏブロックのサイ
ズを、希望するパッドピッチの整数倍としないようなＩ
／Ｏブロック配置構成を有することを特徴とする請求項
１乃至４のいずれか一項に記載の半導体集積回路に存す
る。また、この発明の請求項６に記載の発明の要旨は、
多ピンに対応可能な半導体集積回路のＩ／Ｏブロック配
置領域の部分において、Ｉ／Ｏブロックの寸法、パッド
ピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせ
る工程と、希望するパッドピッチずつＸ方向に前記Ｉ／
Ｏブロックをずらして縦積みに配置する工程と、半導体
集積回路の中央に内部領域を設ける工程と、前記半導体
集積回路の周辺に前記Ｉ／Ｏブロック配置領域を設ける
工程と、前記Ｉ／Ｏブロック配置領域の更に外側にパッ
ドを設ける工程と、前記Ｉ／Ｏブロックの寸法を希望す
るパッドピッチの整数倍とする工程を有することを特徴
とするＩ／Ｏブロック配置方法に存する。また、この発
明の請求項７に記載の発明の要旨は、半導体集積回路の
内部回路と前記Ｉ／Ｏブロックを接続する配線群の寸法
を希望する最小パッドピッチで配置できる寸法とし、か
つ前記Ｉ／Ｏブロックとパッドを接続する配線の寸法を
希望する最小パッドピッチで配置できる寸法とする工程
を有することを特徴とする請求項６に記載のＩ／Ｏブロ
ック配置方法に存する。また、この発明の請求項８に記
載の発明の要旨は、半導体集積回路の内部回路と前記Ｉ
／Ｏブロックを接続する配線群のＸ方向における中心位
置と前記Ｉ／Ｏブロックとパッドを接続する配線のＸ方
向における中心位置を一致させ、前記Ｉ／Ｏブロックを
希望するパッドピッチずつＸ方向にずらして、前記Ｉ／
Ｏブロックの寸法をパッドピッチで割った数だけ縦積み
に配置する工程を有することを特徴とする請求項７に記
載のＩ／Ｏブロック配置方法に存する。また、この発明
の請求項９に記載の発明の要旨は、パッドピッチに応じ
てＩ／Ｏ高さを等価的に変化させる工程を有することを
特徴とする請求項８に記載のＩ／Ｏブロック配置方法に
存する。
【００１２】
【発明の実施の形態】本発明は、多くのピンを必要とす
る半導体集積回路におけるＩ／Ｏブロック配置領域の部
分において、Ｉ／Ｏブロックの寸法（Ｉ／Ｏピッチ）、
パッドピッチ、及びＩ／Ｏ（Ｉｎｐｕｔ（入力端子）／
Ｏｕｔｐｕｔ（出力端子）の略）への配線の各寸法に規
則性を持たせるとともに、希望するパッドピッチずつＸ
方向（紙面左右方向）にＩ／Ｏブロックをずらして縦積
みに配置したＩ／Ｏブロック配置構成を有する点に特徴
を有している。以下、本発明の実施の形態を図面に基づ
いて詳細に説明する。
【００１３】（第１の実施の形態）以下、本発明の第１
の実施の形態を図面に基づいて詳細に説明する。図１は
本発明の第１の実施の形態に係る半導体集積回路１のＩ
／Ｏブロック４の配置図である。図１において、１は本
実施の形態の半導体集積回路、２はＩ／Ｏブロック配置
領域、３は内部領域、４はＩ／Ｏブロック、５はパッ
ド、６は配線群、７は配線を示している。
【００１４】本実施の形態のＩ／Ｏブロック配置構成
（Ｉ／Ｏブロック配置方法）は、希望するパッドピッチ
に１種類のＩ／ＯピッチのＩ／Ｏで対応でき、つまり希
望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブロック配置領域
２を変化させるものとなる。
【００１５】すなわち、図１に示すように、本実施の形
態のＩ／Ｏブロック配置構成（Ｉ／Ｏブロック配置方
法）では、半導体集積回路１の中央に内部領域３が設け
られ、内部領域３の周辺にＩ／Ｏブロック配置領域２が
設けられ、Ｉ／Ｏブロック配置領域２の更に外側にパッ
ド５が設けられるという構成に対し、Ｉ／Ｏブロック４
の寸法（Ｉ／Ｏピッチ）（図では１２０μｍ）を希望す
るパッドピッチ（図では３０μｍ）の整数倍（図の例で
は４倍）とし、内部回路（不図示）とＩ／Ｏブロック４
を接続する配線群６の寸法を希望する最小パッドピッチ
で配置できる寸法とし、かつＩ／Ｏブロック４とパッド
５を接続する配線７の寸法を希望する最小パッドピッチ
で配置できる寸法とし、それらの配線（配線群６及び配
線７）のＸ方向（紙面左右方向）における中心位置を一
致させ、Ｉ／Ｏブロック４を希望するパッドピッチずつ
Ｘ方向（紙面左右方向）にずらして、Ｉ／Ｏブロック４
の寸法（Ｉ／Ｏピッチ）をパッドピッチで割った数だけ
縦積みに配置している。
【００１６】このように寸法的な規則性を有するＩ／Ｏ
ブロック配置構成は、等価的に、パッドピッチに応じて
Ｉ／Ｏ高さが変化する。
【００１７】その結果、複数のパッドピッチ（例えば、
３０μｍ，４０μｍ，６０μｍ，１２０μｍ）に１種類
のＩ／Ｏピッチで対応していた場合に比べ、無駄なＩ／
Ｏブロック配置領域２がなくなり製造コストが低減でき
るようになるといった効果を奏する。また、パッドピッ
チ毎に、Ｉ／Ｏピッチがパッドピッチと同じになるＩ／
Ｏブロック４を複数種類用意していた場合に比べ、Ｉ／
Ｏピッチを１種類だけ用意すればよくなり、開発コスト
が低減されるという効果も得られる。
【００１８】図２は第１の実施の形態の半導体集積回路
１における複数のパッドピッチ（等価ピッチ、例えば、
３０μｍ，４０μｍ，６０μｍ，１２０μｍ）に対応す
るＩ／Ｏブロック４の配置図である。
【００１９】図２に示すように、例えば、３０μｍ，４
０μｍ，６０μｍ，１２０μｍの４種類のパッドピッチ
（等価ピッチ）に対応する場合、Ｉ／Ｏブロック４のＸ
方向（紙面左右方向）のサイズ（単位ピッチ）は、１２
０μｍがこれらの整数倍となる条件を満たし、内部回路
（不図示）とＩ／Ｏブロック４、Ｉ／Ｏブロック４とパ
ッド５をそれぞれ接続する配線は、希望する最小パッド
ピッチ（等価ピッチ）である３０μｍで配置できる寸法
とし、それらの配線のＸ方向（紙面左右方向）における
中心位置を一致させ、そのＩ／Ｏブロック４をそれぞれ
希望する３０μｍ，４０μｍ，６０μｍ，１２０μｍの
パッドピッチ（等価ピッチ）ずつＸ方向（紙面左右方
向）にずらして、Ｉ／Ｏブロック４の単位ピッチ（Ｉ／
Ｏピッチ）をパッドピッチ（等価ピッチ）で割った段数
だけ縦積みに配置した構成になっている。
【００２０】以上説明したように第１の実施の形態のＩ
／Ｏブロック配置構成は、１種類のＩ／ＯピッチのＩ／
Ｏブロック４を用意するだけで、複数のパッドピッチ
（例えば、３０μｍ，４０μｍ，６０μｍ，１２０μ
ｍ）に対応でき、以下の効果をもたらす。
【００２１】まず第１の効果は、実施の形態に示した４
種類のＩ／Ｏピッチ（例えば、１２０μｍ，６０μｍ，
４０μｍ，３０μｍの４種類のＩ／Ｏピッチ）に対応す
る際、１つのＩ／Ｏで対応した場合に、無駄な領域がな
くなる（例えば、Ｉ／Ｏブロック配置領域２の無駄な領
域が３／４から０となる）ので、製造コストを低減でき
ることである。
【００２２】従来、１つのＩ／Ｏピッチで４種類のパッ
ドピッチ（例えば、１２０μｍ，６０μｍ，４０μｍ，
３０μｍの４種類のパッドピッチ）に対応する際、１つ
のＩ／Ｏピッチで４種類のパッドピッチ（例えば、１２
０μｍ，６０μｍ，４０μｍ，３０μｍの４種類のパッ
ドピッチ）に対応する場合には、最もピッチの小さい３
０μｍ（すなわち、高さがもっとも高いＩ／Ｏピッチ）
を用いて全てのパッドピッチに対応するしかない。つま
り、１２０μｍのパッドピッチに対応する場合には、３
０μｍピッチのＩ／Ｏを４つならべて、１つだけを使う
ことになり、３つのＩ／Ｏ（換言すれば、３／４）が無
駄な領域となっていた。
【００２３】そして第２の効果は、パッドピッチ分のＩ
／Ｏで対応した場合に、対応ピッチ種類分だけＩ／Ｏピ
ッチを用意する必要がなくなり、Ｉ／Ｏピッチを１種類
のみで済ませることができるようになり、その結果、開
発工数を低減できることである。
【００２４】従来、４種類のパッドピッチ（例えば、１
２０μｍ，６０μｍ，４０μｍ，３０μｍの４種類のパ
ッドピッチ）に対して、それぞれ同じＩ／Ｏピッチ（例
えば、１２０μｍ，６０μｍ，４０μｍ，３０μｍの４
種類のＩ／Ｏピッチ）のＩ／Ｏブロック４を開発して対
応する場合、４種類のＩ／Ｏブロック４を開発する必要
があった。しかしながら、本実施の形態のＩ／Ｏブロッ
ク配置構成によれば、１種類で全て対応可能になる。そ
の結果、開発工数が１／４となる。
【００２５】（第２の実施の形態）以下、本発明の第２
の実施の形態を図面に基づいて詳細に説明する。なお、
上記第１の実施の形態において既に記述したものと同一
の部分については、同一符号を付し、重複した説明は省
略する。図３は本発明の第２の実施の形態に係る半導体
集積回路１のＩ／Ｏブロック４の配置図である。
【００２６】本実施の形態の半導体集積回路１は、その
基本的構成は上記第１の実施の形態と同様であるが、Ｉ
／Ｏブロック４の寸法（Ｉ／Ｏピッチ）と希望するパッ
ドピッチの関係についてさらに工夫している。
【００２７】その構成を図３に示す。すなわち、図３に
示すように、Ｉ／Ｏブロック４のサイズ（図では１２０
μｍ）を、希望するパッドピッチ（図では８０μｍ）の
整数倍としないようなＩ／Ｏブロック配置構成を有する
点に特徴を有している。
【００２８】例えば希望する複数のパッドピッチが３０
μｍ，４０μｍ，６０μｍ，８０μｍ，１２０μｍの５
種類であった場合、Ｉ／Ｏブロック４のＸ方向（紙面左
右方向）のサイズは、２４０μｍがこれらの整数倍とな
る条件を満たすが、Ｉ／Ｏブロック４を構成する上での
他の制約により２４０μｍを実現できない場合、本図の
ように１２０μｍのＩ／Ｏブロック４を２段の８０μｍ
ピッチで実現している。
【００２９】以上説明したように第２の実施の形態によ
れば、希望するＩ／Ｏ数に応じパッドピッチが選択で
き、かつ希望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブロッ
ク配置領域２が変化する場合に１種類のＩ／Ｏピッチの
Ｉ／Ｏブロック４で実現できるようになるといった効果
を奏する。
【００３０】（第３の実施の形態）以下、本発明の第３
の実施の形態を図面に基づいて詳細に説明する。なお、
上記第１の実施の形態または第２の実施の形態において
既に記述したものと同一の部分については、同一符号を
付し、重複した説明は省略する。図４は本発明の第３の
実施の形態に係る半導体集積回路１のＩ／Ｏブロック４
の配置図である。
【００３１】本実施の形態の半導体集積回路１は、その
基本的構成は上記第１の実施の形態と同様であるが、パ
ッドピッチが一定でない場合に適用できるようなＩ／Ｏ
ブロック配置構成を設けている点に特徴を有している。
その構成を図４に示す。すなわち、図４に示すように、
３０μｍと６０μｍの両方のパッドピッチに対応できる
ようにＩ／Ｏブロック４を配置している。
【００３２】以上説明したように第３の実施の形態によ
れば、希望するＩ／Ｏ数に応じパッドピッチが選択で
き、かつ希望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブロッ
ク配置領域２が変化する場合に１種類のＩ／Ｏピッチの
Ｉ／Ｏブロック４で実現できるようになるといった効果
を奏する。
【００３３】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、上記各実施
の形態は適宜変更され得ることは明らかである。また上
記構成部材の数、位置、形状等は上記各実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。また、各図において、同一構成
要素には同一符号を付している。
【００３４】
【発明の効果】本発明は以上のように構成されているの
で、希望するＩ／Ｏ数に応じパッドピッチが選択でき、
かつ希望するＩ／Ｏ数に応じ無駄なくＩ／Ｏブロック配
置領域が変化する場合に１種類のＩ／ＯピッチのＩ／Ｏ
ブロックで実現できるようになるといった効果を奏す
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回
路のＩ／Ｏブロックの配置図である。
【図２】第１の実施の形態の半導体集積回路における複
数のパッドピッチに対応するＩ／Ｏブロックの配置図で
ある。
【図３】本発明の第２の実施の形態に係る半導体集積回
路のＩ／Ｏブロックの配置図である。
【図４】本発明の第３の実施の形態に係る半導体集積回
路のＩ／Ｏブロックの配置図である。
【符号の説明】
１…半導体集積回路 ２…Ｉ／Ｏブロック配置領域 ３…内部領域 ４…Ｉ／Ｏブロック ５…パッド ６…配線群 ７…配線

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 多ピンに対応可能なＩ／Ｏブロック配置
    領域の部分において、Ｉ／Ｏブロックの寸法、パッドピ
    ッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせる
    とともに、希望するパッドピッチずつＸ方向に前記Ｉ／
    Ｏブロックをずらして縦積みに配置し、中央に内部領域
    が設けられ、周辺に前記Ｉ／Ｏブロック配置領域が設け
    られ、前記Ｉ／Ｏブロック配置領域の更に外側にパッド
    が設けられるという構成に対し、前記Ｉ／Ｏブロックの
    寸法を希望するパッドピッチの整数倍としたＩ／Ｏブロ
    ック配置構成を有することを特徴とする半導体集積回
    路。
  2. 【請求項２】 内部回路と前記Ｉ／Ｏブロックを接続す
    る配線群の寸法を希望する最小パッドピッチで配置でき
    る寸法とし、かつ前記Ｉ／Ｏブロックとパッドを接続す
    る配線の寸法を希望する最小パッドピッチで配置できる
    寸法としたＩ／Ｏブロック配置構成を有することを特徴
    とする請求項１に記載の半導体集積回路。
  3. 【請求項３】 内部回路と前記Ｉ／Ｏブロックを接続す
    る配線群のＸ方向における中心位置と前記Ｉ／Ｏブロッ
    クとパッドを接続する配線のＸ方向における中心位置を
    一致させ、前記Ｉ／Ｏブロックを希望するパッドピッチ
    ずつＸ方向にずらして、前記Ｉ／Ｏブロックの寸法をパ
    ッドピッチで割った数だけ縦積みに配置したＩ／Ｏブロ
    ック配置構成を有することを特徴とする請求項２に記載
    の半導体集積回路。
  4. 【請求項４】 パッドピッチに応じてＩ／Ｏ高さが等価
    的に変化するＩ／Ｏブロック配置構成を有することを特
    徴とする請求項３に記載の半導体集積回路。
  5. 【請求項５】 前記Ｉ／Ｏブロックのサイズを、希望す
    るパッドピッチの整数倍としないようなＩ／Ｏブロック
    配置構成を有することを特徴とする請求項１乃至４のい
    ずれか一項に記載の半導体集積回路。
  6. 【請求項６】 多ピンに対応可能な半導体集積回路のＩ
    ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロック
    の寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に
    規則性を持たせる工程と、希望するパッドピッチずつＸ
    方向に前記Ｉ／Ｏブロックをずらして縦積みに配置する
    工程と、半導体集積回路の中央に内部領域を設ける工程
    と、前記半導体集積回路の周辺に前記Ｉ／Ｏブロック配
    置領域を設ける工程と、前記Ｉ／Ｏブロック配置領域の
    更に外側にパッドを設ける工程と、前記Ｉ／Ｏブロック
    の寸法を希望するパッドピッチの整数倍とする工程を有
    することを特徴とするＩ／Ｏブロック配置方法。
  7. 【請求項７】 半導体集積回路の内部回路と前記Ｉ／Ｏ
    ブロックを接続する配線群の寸法を希望する最小パッド
    ピッチで配置できる寸法とし、かつ前記Ｉ／Ｏブロック
    とパッドを接続する配線の寸法を希望する最小パッドピ
    ッチで配置できる寸法とする工程を有することを特徴と
    する請求項６に記載のＩ／Ｏブロック配置方法。
  8. 【請求項８】 半導体集積回路の内部回路と前記Ｉ／Ｏ
    ブロックを接続する配線群のＸ方向における中心位置と
    前記Ｉ／Ｏブロックとパッドを接続する配線のＸ方向に
    おける中心位置を一致させ、前記Ｉ／Ｏブロックを希望
    するパッドピッチずつＸ方向にずらして、前記Ｉ／Ｏブ
    ロックの寸法をパッドピッチで割った数だけ縦積みに配
    置する工程を有することを特徴とする請求項７に記載の
    Ｉ／Ｏブロック配置方法。
  9. 【請求項９】 パッドピッチに応じてＩ／Ｏ高さを等価
    的に変化させる工程を有することを特徴とする請求項８
    に記載のＩ／Ｏブロック配置方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010283386A (ja) * 2010-09-08 2010-12-16 Renesas Electronics Corp 半導体集積回路及びｉ／ｏブロック配置方法
US8386981B1 (en) * 2010-04-12 2013-02-26 Cadence Design Systems, Inc. Method and systems for implementing I/O rings and die area estimations
US9135373B1 (en) 2010-04-12 2015-09-15 Cadence Design Systems, Inc. Method and system for implementing an interface for I/O rings
WO2020065905A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7065721B2 (en) * 2003-07-28 2006-06-20 Lsi Logic Corporation Optimized bond out method for flip chip wafers
JP2011091084A (ja) * 2009-10-20 2011-05-06 Nec Corp 半導体装置、およびインターフェースセルの配置方法
US8302060B2 (en) * 2010-11-17 2012-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. I/O cell architecture
KR20220015599A (ko) * 2020-07-31 2022-02-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 설계 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0369141A (ja) * 1989-08-08 1991-03-25 Nec Corp セミカスタム半導体集積回路
JPH03195045A (ja) * 1989-12-25 1991-08-26 Nec Corp 半導体集積回路装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5835963A (ja) * 1981-08-28 1983-03-02 Fujitsu Ltd 集積回路装置
JPH01289138A (ja) * 1988-05-16 1989-11-21 Toshiba Corp マスタースライス型半導体集積回路
JP3118266B2 (ja) * 1990-03-06 2000-12-18 ゼロックス コーポレイション 同期セグメントバスとバス通信方法
JPH04127556A (ja) 1990-09-19 1992-04-28 Fujitsu Ltd 半導体集積回路
US5155065A (en) * 1992-03-16 1992-10-13 Motorola, Inc. Universal pad pitch layout
US5547740A (en) * 1995-03-23 1996-08-20 Delco Electronics Corporation Solderable contacts for flip chip integrated circuit devices
JP2959444B2 (ja) * 1995-08-30 1999-10-06 日本電気株式会社 フリップチップ型半導体装置の自動配置配線方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0369141A (ja) * 1989-08-08 1991-03-25 Nec Corp セミカスタム半導体集積回路
JPH03195045A (ja) * 1989-12-25 1991-08-26 Nec Corp 半導体集積回路装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8386981B1 (en) * 2010-04-12 2013-02-26 Cadence Design Systems, Inc. Method and systems for implementing I/O rings and die area estimations
US8443323B1 (en) * 2010-04-12 2013-05-14 Cadence Design Systems, Inc. Method and system for implementing a structure to implement I/O rings and die area estimations
US8683412B1 (en) 2010-04-12 2014-03-25 Cadence Design Systems, Inc. Method and system for optimizing placement of I/O element nodes of an I/O ring for an electronic design
US9135373B1 (en) 2010-04-12 2015-09-15 Cadence Design Systems, Inc. Method and system for implementing an interface for I/O rings
JP2010283386A (ja) * 2010-09-08 2010-12-16 Renesas Electronics Corp 半導体集積回路及びｉ／ｏブロック配置方法
WO2020065905A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置
JPWO2020065905A1 (ja) * 2018-09-28 2021-08-30 株式会社ソシオネクスト 半導体集積回路装置
JP7152684B2 (ja) 2018-09-28 2022-10-13 株式会社ソシオネクスト 半導体集積回路装置
US11990464B2 (en) 2018-09-28 2024-05-21 Socionext Inc. Semiconductor integrated circuit device including opposite facing I/O cells in 2×2 columns

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