WO2020065905A1 - 半導体集積回路装置 - Google Patents

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WO2020065905A1
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semiconductor integrated
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power supply
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松井　徹
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株式会社ソシオネクスト
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device in which a core region and an IO region are arranged on a chip.
  • Patent Document 1 discloses a configuration of a semiconductor integrated circuit device in which IO cells are arranged in double.
  • Patent Document 2 discloses a configuration of a semiconductor device in which IO cells are arranged in one row, two rows, and three rows.
  • Patent Document 3 discloses a configuration of a semiconductor integrated circuit device in which IO cells are arranged so that internal signal terminals are adjacent to each other.
  • An IO cell generally has a high power supply voltage region including an output buffer for outputting a signal to the outside of the semiconductor integrated circuit device and a low power supply voltage region including a circuit portion for inputting and outputting a signal to the inside of the semiconductor integrated circuit device. And a power supply voltage region.
  • the low power supply voltage region the same power supply voltage as that of the internal circuit formed in the core region of the chip is used.
  • the power supply voltage inside the chip has been reduced due to the progress of miniaturization in recent years.
  • the power supply voltage outside the chip is not as low as the power supply voltage inside the chip, and in some cases, the voltage has not been reduced due to various interface standards. For this reason, in the IO cell, the difference in power supply potential between the high power supply voltage region and the low power supply voltage region is large.
  • the IO cells have a multiplex structure of a plurality of columns, so that the distance from the IO cells arranged in the column closest to the end of the chip to the core region becomes longer, so that the signal wiring length increases, and the signal wiring length increases. The problem that the delay of the data becomes large occurs.
  • the present disclosure has been made to solve the above problems.
  • a semiconductor integrated circuit device includes a chip, a core region provided on the chip, and an IO region provided on the chip around the core region.
  • the IO cells each have a high power supply voltage region and a low power supply voltage region provided separately in the second direction
  • the IO cell row includes: A first IO cell row group including a first IO cell row arranged so that the low power supply voltage region faces the core region side at a position closest to an end of the chip; and a position closest to the core region, The low power supply voltage region faces the core region side
  • the two or more IO cell rows are arranged in the second direction such that the high power supply voltage areas or the low power supply voltage areas face each other.
  • the first IO cell column in which the low power supply voltage region faces the core region is located at the position closest to the end of the chip. Is arranged. Thereby, as compared with the case where the low power supply voltage region of the first IO cell row is directed toward the end of the chip, the distance from the first IO cell of the IO cell row to the core region is shortened, and the wiring delay is suppressed. it can. Further, of the 2N IO cell rows, a second IO cell row in which the low power supply voltage region faces the core region side is arranged at a position closest to the core region.
  • the wiring delay can be suppressed without increasing the area of the semiconductor integrated circuit.
  • FIG. 2 is a plan view schematically illustrating the entire configuration of the semiconductor integrated circuit device according to the embodiment.
  • Configuration example of IO cell Example of IO cell arrangement and example of wiring between pad and IO cell Example of IO Cell Arrangement and Comparative Example of IO Cell Arrangement Modified example of IO cell arrangement in FIG.
  • Other examples of IO cell arrangement and comparative examples of IO cell arrangement Modified example of IO cell arrangement in FIG.
  • Other examples of IO cell placement Other examples of IO cell placement
  • IO cell placement Other examples of IO cell placement
  • FIG. 1 is a plan view schematically showing the entire configuration of the semiconductor integrated circuit device according to the embodiment.
  • a core region 2 in which an internal core circuit is formed and an IO region 3 in which an interface circuit (IO circuit) is formed are provided on a chip 1.
  • the IO region 3 is provided around the core region 2.
  • 10P to 10S and six IO cell rows 10E to 10J are arranged.
  • the arrangement of the IO cell columns in the IO region 3 is not limited to the arrangement shown in FIG.
  • the IO cell columns of the IO region 3 may be all configured as “2 ⁇ N” columns (N is an integer of 2 or more). Further, the IO cell row of the IO region 3 may include eight or more IO cell rows, or may include an odd number of IO cell rows such as three or five rows. Although not shown in FIG. 1, the semiconductor integrated circuit device 1 has a plurality of external connection pads.
  • FIG. 2 is a configuration example of the IO cell 10.
  • the IO cell 10 has a low power supply voltage region 11 and a high power supply voltage region 12.
  • the IO cell 10 in FIG. 2 is divided into a low power supply voltage region 11 and a high power supply voltage region 12 in the Y direction (vertical direction in the drawing).
  • the low power supply voltage region 11 includes a circuit unit for inputting and outputting signals to the inside of the semiconductor integrated circuit device, an internal input / output terminal 11a, and the like.
  • the high power supply voltage region 12 includes an output buffer for outputting a signal outside the ESD circuit or the semiconductor integrated circuit device, an external input / output terminal 12a, and the like.
  • the X direction is a direction along the outer edge of the chip 1 and corresponds to a first direction in which the IO cells 10 are arranged.
  • the Y direction is a direction from the end of the chip 1 toward the core region 2, and corresponds to a second direction perpendicular to the X direction in plan view.
  • the internal input / output terminal 11a of the low power supply voltage region 11 may be an input terminal, an output terminal, or a power supply terminal.
  • the external internal input / output terminal 11a of the high power supply voltage region 12 may be an input terminal, an output terminal, or a power supply terminal.
  • FIG. 3 is a diagram showing an example of the arrangement of the IO cells 10 in the semiconductor integrated circuit device according to the first embodiment, and corresponds to an enlarged view of a region R1 in FIG.
  • each of four IO cell rows 10A to 10D includes a plurality (eight in FIG. 3) of IO cells 10 arranged in the X direction (the horizontal direction in the drawing, the direction along the outer edge of the chip 1). They are arranged side by side in the Y direction (vertical direction in the drawing, the direction from the end of the chip 1 toward the core region 2).
  • FIG. 3 shows pads 30 provided for connection to the outside of the chip 1.
  • the connection wiring 31 to the pad 30 is shown by a broken line.
  • the first IO cell column group 21 is configured by one column of the IO cell column 10A corresponding to the first IO cell column.
  • the IO cells 10 are arranged such that the low power supply voltage region 12 is located on the core region 2 side.
  • the second IO cell column group 22 is composed of three columns: an IO cell column 10D corresponding to the second IO cell column, and IO cell columns 10C and 10B.
  • the IO cell row 10D is arranged closest to the core region 2 among 2 ⁇ N (4 in FIG. 3) IO cell rows (here, IO cell rows 10A to 10D) arranged in the Y direction. ing.
  • each IO cell 10 is arranged such that the low power supply voltage region 12 is located on the core region 2 side.
  • a latch-up error (arrow M1 in FIG. 3).
  • the IO cell row 10C is arranged adjacent to the end of the chip 1 of the IO cell row 10D.
  • the high power supply voltage regions 12 are opposed to each other. Accordingly, there is no need to provide a space between the IO cell column 10C and the IO cell column 10D to avoid a latch-up error.
  • the IO cell row 10B is arranged adjacent to the end of the chip 1 of the IO cell row 10C.
  • the low power supply voltage regions 11 face each other. Thus, there is no need to provide a space between the IO cell row 10B and the IO cell row 10C to avoid a latch-up error.
  • FIG. 3 shows an example in which a space of a distance b is provided between the IO cell row 10B and the IO cell row 10C, and between the IO cell row 10C and the IO cell row 10D.
  • the distance b may be set to 0 in FIG.
  • the distance between the IO cell row 10B and the IO cell row 10C may be different from the distance between the IO cell row 10C and the IO cell row 10D.
  • the first IO cell row group 21 and the second IO cell row group 22 are arranged side by side in the Y direction.
  • the low power supply voltage region 11 is located on the core region 2 side of the IO cell column 10A
  • the high power supply voltage region 12 is located on the end side of the chip 1 of the IO cell column 10B.
  • the high power supply voltage region 12 of the IO cell column 10B are opposed to each other. Therefore, a space of a distance a (a> b) is provided between the IO cell row 10A and the IO cell row 10B from the viewpoint of avoiding a latch-up error.
  • the IO cells 10 constituting each of the IO cell columns 10A to 10D have the same size and position in the Y direction in each column.
  • the IO cells 10 facing each other in the second direction have the same size and position in the X direction.
  • FIG. 4 shows an arrangement example of the IO cell columns 10A to 10D (four columns) according to the present embodiment as A1, and an arrangement example of the IO cell columns 10P to 10S (four columns) according to the comparative example as B. .
  • A1 an arrangement example of the IO cell columns 10A to 10D and 10P to 10S (four columns) according to the comparative example as B.
  • B the comparative example
  • FIG. 4 a description will be given assuming that each of the IO cell columns 10A to 10D and 10P to 10S is constituted by one IO cell 10.
  • connection wiring the length of the connection wiring is referred to as a wiring distance.
  • connection wiring having the longest wiring distance is a connection wiring (not shown) connecting the core region 2 and the IO cell row 10A closest to the end of the chip 1. Therefore, as the longest wiring distance L1, the distance from the boundary W1 between the core region 2 and the IO region 3 to the end of the IO cell row 10A (IO cell 10) on the chip 1 side is considered.
  • L1 3 ⁇ h + a + 2 ⁇ b (1) Becomes Here, h is the height of the IO cell 10 in the Y direction, and a and b are the distances of the spaces between the adjacent IO cells 10 in the second direction.
  • IO cell row 10S In the arrangement example B (comparative example) in FIG. 4, four IO cell rows 10P to 10S are arranged, and the IO cell row 10S is arranged closest to the core region 2.
  • IO cell row 10S IO cells 10 are arranged such that low power supply voltage region 12 is located on core region 2 side.
  • three IO cell rows 10R, 10Q, and 10P are sequentially arranged while reversing the positions of the low power supply voltage area 11 and the high power supply voltage area 12. I have. That is, the IO cell row 10P is arranged closest to the end of the chip 1.
  • the core is connected to the internal input / output terminal 11a of the IO cell row 10A (IO cell 10) closest to the end of the chip 1.
  • the distance to the area 2 becomes shorter.
  • the connection wiring can be shortened, so that wiring delay can be suppressed.
  • the configuration of the present embodiment can be realized by securing the distance a for avoiding the latch-up error only between the IO cell row 10A and the IO cell row 10B, the amount of increase in the area can be small. .
  • the configuration according to the present embodiment may be applied to all four IO cell columns in the IO region 3 of the chip 1, or as shown in FIG.
  • the configuration according to the present embodiment may be applied to some of the four IO cell columns (10A to 10D and 10P to 10S).
  • the configuration according to the present embodiment is applied only to a portion that needs to transmit a high-speed signal, and the configuration (IO cell column 10P to 10S) may be applied.
  • the IO cells 10 constituting each of the IO cell columns 10A to 10D are assumed to have the same size and position in the Y direction in each column. It is not limited to.
  • the height of the IO cells 10 forming the IO cell row 10A is made different from the height of the IO cells 10 forming the other IO cell rows 10B to 10D, and the height is, for example, h1 (here, h1 + b> a). The same effect can be obtained.
  • the first IO cell column group 21 is configured by one column, and the second IO cell column group 22 is configured by three columns.
  • the configuration of the present embodiment is not limited to this. .
  • the first IO cell column group 21 is composed of three columns of IO cell columns 10A to 10C
  • the second IO cell column group 22 is composed of one column of the IO cell column 10D.
  • the arrangement of the IO cell columns 10A and 10D is the same as in the above embodiment.
  • IO cell column 10B is arranged such that low power supply voltage regions 11 face each other with IO cell column 10A arranged adjacently in the Y direction.
  • IO cell column 10C is arranged such that high power supply voltage regions 12 face each other with IO cell column 10B arranged adjacently in the Y direction.
  • the first IO cell column group 21 is composed of two IO cell columns 10A and 10B
  • the second IO cell column group 22 is composed of two IO cell columns 10C and 10D. It may be composed of columns.
  • the arrangement of the IO cell columns 10A and 10D is the same as in the above embodiment.
  • IO cell column 10B is arranged such that low power supply voltage regions 11 face each other with IO cell column 10A arranged adjacently in the Y direction.
  • IO cell column 10C is arranged such that high power supply voltage regions 12 face each other with IO cell column 10D arranged adjacently in the Y direction.
  • the same effect as in the arrangement example A1 can be obtained. That is, since the distance from the internal input / output terminal 11a of the IO cell row 10A (IO cell 10) to the core region 2 is shorter than that in the arrangement example B, wiring delay can be suppressed.
  • the arrangement example A1 is more preferable because the number of the IO cell rows 10A to 10D in which the distance from the internal input / output terminal 11a to the core region 2 is short is larger than the arrangement examples A2 and A3.
  • the space (distance a) for avoiding the latch-up error is provided only between the first IO cell column group 21 and the second IO cell column group 22, the area can be reduced. The amount of increase is also small. Further, it is not necessary to provide a space for avoiding a latch-up error between the IO cells 10 adjacent in the Y direction in the IO cell column groups 21 and 22.
  • FIG. 6 shows an arrangement example of the IO cell columns 10E to 10J (six columns) according to the present embodiment as C1, and shows an arrangement example of the IO cell columns 10T to 10Y (six columns) according to the comparative example as D. .
  • a description will be given assuming that each of the IO cell columns 10E to 10J and 10T to 10Y is constituted by one IO cell 10.
  • a plurality (eight in FIG. 1) of each of the IO cell rows 10E to 10J are arranged in the X direction (the horizontal direction in the drawing, the direction along the outer edge of the chip 1).
  • An IO cell 10 may be provided.
  • the wiring having the longest wiring distance is a connection wiring (not shown) connecting the core region 2 and the IO cell row 10E closest to the end of the chip 1. Therefore, as the longest wiring distance L3, similarly to the case of the wiring distance L1, the distance from the boundary W3 between the core region 2 and the IO region 3 to the chip 1 side end of the IO cell row 10E (IO cell 10) is set.
  • L3 5 ⁇ h + a + 4 ⁇ b (4) Becomes
  • h is the height of the IO cell 10 in the Y direction
  • a and b are the distances of the space between the adjacent IO cells 10 in the second direction.
  • IO cell row 10Y IO cells 10 are arranged such that low power supply voltage region 12 is located on core region 2 side. Then, on the end side of the chip 1 of the IO cell row 10Y, five IO cell rows 10X, 10W, 10V, 10U, and 10T are sequentially arranged while reversing the positions of the low power supply voltage area 11 and the high power supply voltage area 12. Are located in That is, the IO cell row 10T is arranged closest to the end of the chip 1.
  • the core is connected to the internal input / output terminal 11a of the IO cell row 10E (IO cell 10) closest to the end of the chip 1.
  • the distance to the area 2 becomes shorter. Thereby, a wiring delay can be suppressed.
  • the configuration of the present embodiment can be realized by providing a space (distance a) for avoiding a latch-up error only between the IO cell row 10E and the IO cell row 10F, so that the area increase is small. Help me.
  • the configuration according to the present embodiment may be applied to all of the six IO cell columns in the IO region 3 of the chip 1.
  • the configuration according to the present embodiment may be applied to a part of the six IO cell columns.
  • the IO cells 10 constituting each of the IO cell columns 10E to 10J have the same size in the Y direction in each column.
  • the configuration of the present embodiment is not limited to this.
  • the height of the IO cell 10 constituting the IO cell row 10E may be different from the height of the IO cells 10 constituting the other IO cell rows 10F to 10J, and the height may be set to h1 (here, h1 + b> a). The same effect can be obtained.
  • the first IO cell column group 23 is configured by one column, and the second IO cell column group 24 is configured by five columns.
  • the configuration of the present embodiment is not limited to this. .
  • the first IO cell column group 23 is composed of two columns of IO cell columns 10E and 10F
  • the second IO cell column group 24 is composed of four columns of IO cell columns 10G to 10J. It may be configured.
  • the arrangement of the IO cell rows 10E and 10J is the same as in the above embodiment.
  • the IO cell column 10F is arranged such that the low power supply voltage regions 11 face each other between the IO cell column 10E and the IO cell column 10E adjacently arranged in the Y direction.
  • the four IO cell columns 10J, 10I, 10H, and 10G are sequentially arranged while reversing the positions of the low power supply voltage region 11 and the high power supply voltage region 12.
  • the IO cell row 10I is arranged so that the high power supply voltage regions 12 face each other with the IO cell row 10J.
  • IO cell row 10H is arranged such that low power supply voltage areas 11 face each other with IO cell row 10I.
  • IO cell column 10G is arranged such that low power supply voltage regions 11 face each other with IO cell column 10H. Then, a latch-up error is avoided between the first IO cell column group 23 (the high power supply voltage region 12 of the IO cell column 10F) and the second IO cell column group 24 (the low power supply voltage region 11 of the IO cell column 10G). Space (distance a) is provided.
  • the first IO cell column group 23 is formed of three columns of IO cell columns 10E to 10G
  • the second IO cell column group 24 is formed of three of the IO cell columns 10H to 10J. It may be composed of columns.
  • the arrangement of the IO cell rows 10E and 10J is the same as in the above embodiment.
  • the three IO cell columns 10E, 10F, and 10G are arranged in order while reversing the positions of the low power supply voltage region 11 and the high power supply voltage region 12.
  • IO cell row 10F is arranged such that low power supply voltage areas 11 face each other with IO cell row 10E.
  • the IO cell row 10G is arranged such that the high power supply voltage regions 12 face each other between the IO cell row 10G and the IO cell row 10F.
  • the three IO cell columns 10J, 10I, and 10H are arranged in order while reversing the positions of the low power supply voltage region 11 and the high power supply voltage region 12.
  • the IO cell row 10I is arranged so that the high power supply voltage regions 12 face each other with the IO cell row 10J.
  • IO cell row 10H is arranged such that low power supply voltage areas 11 face each other with IO cell row 10I.
  • the first IO cell column group 23 is composed of four columns of IO cell columns 10E to 10H
  • the second IO cell column group 24 is composed of two of the IO cell columns 10I and 10J. It may be composed of columns.
  • the arrangement of the IO cell rows 10E and 10J is the same as in the above embodiment.
  • the four IO cell columns 10E, 10F, 10G, and 10H are arranged in order while reversing the positions of the low power supply voltage region 11 and the high power supply voltage region 12.
  • IO cell row 10F is arranged such that low power supply voltage areas 11 face each other with IO cell row 10E.
  • the IO cell row 10G is arranged such that the high power supply voltage regions 12 face each other between the IO cell row 10G and the IO cell row 10F.
  • IO cell row 10H is arranged such that low power supply voltage regions 11 face each other with IO cell row 10G.
  • the IO cell row 10I is arranged so that the high power supply voltage regions 12 face each other with the IO cell row 10J. Then, a latch-up error is avoided between the first IO cell column group 23 (the high power supply voltage region 12 of the IO cell column 10H) and the second IO cell column group 24 (the low power supply voltage region 11 of the IO cell column 10H). Space (distance a) is provided.
  • the first IO cell column group 23 is composed of five columns of IO cell columns 10E to 10I
  • the second IO cell column group 24 is one column of the IO cell column 10J. It may be configured.
  • the arrangement of the IO cell rows 10E and 10J is the same as in the above embodiment.
  • the four IO cell columns 10E, 10F, 10G, 10H, and 10I are arranged in order while reversing the positions of the low power supply voltage region 11 and the high power supply voltage region 12.
  • IO cell row 10F is arranged such that low power supply voltage areas 11 face each other with IO cell row 10E.
  • the IO cell row 10G is arranged such that the high power supply voltage regions 12 face each other between the IO cell row 10G and the IO cell row 10F.
  • IO cell row 10H is arranged such that low power supply voltage regions 11 face each other with IO cell row 10G.
  • IO cell column 10I is arranged such that high power supply voltage regions 12 face each other with IO cell column 10H. Then, a latch-up error is avoided between the first IO cell column group 23 (the low power supply voltage region 11 of the IO cell column 10I) and the second IO cell column group 24 (the high power supply voltage region 12 of the IO cell column 10J). Space (distance a) is provided.
  • the same effect as in the arrangement example C1 can be obtained. That is, the distance from the internal input / output terminal 11a of the IO cell row 10E (IO cell 10) to the core region 2 is shorter than in the arrangement example D, so that wiring delay can be suppressed.
  • this can be realized by providing a space (distance a) for avoiding a latch-up error only between the first IO cell column group 23 and the second IO cell column group 24, the amount of increase in area can be reduced. Further, it is not necessary to provide a space for avoiding a latch-up error between the IO cells 10 adjacent in the Y direction in the IO cell column groups 23 and 24.
  • FIG. 8 shows another example of the IO cell arrangement.
  • the arrangement example of FIG. 8 is substantially the same as the arrangement example of FIG.
  • a space (distance a) between the first IO cell column group 21 (the low power supply voltage region 11 of the IO cell column 10A) and the second IO cell column group 22 (the high power supply voltage region 12 of the IO cell column 10B) 3 in that two guard bands 41 and 42 (corresponding to first guard bands) extending in the X direction are arranged.
  • a space (distance b) between the IO cell row 10B and the IO cell row 10C and a space (distance b) between the IO cell row 10C and the IO cell row 10CD are each one extending in the X direction.
  • guard bands 43 and 44 are arranged.
  • the guard bands 41 to 44 are diffusion regions whose potentials are fixed to the power supply or the ground.
  • a plurality of guard bands are arranged.
  • FIG. 8 shows an example in which a plurality of guard bands are arranged as the first guard band, the present invention is not limited to this.
  • the first guard band may be one, and the first guard band may be wider than the second guard band, and a similar noise propagation suppression effect may be obtained.
  • the opposed IO cells 10 have the same size and position in the X direction, but the configuration of the present embodiment is not limited to this.
  • FIG. 9 shows another example of the IO cell arrangement.
  • the arrangement example of FIG. 9 is almost the same as the arrangement example of FIG.
  • the arrangement example in FIG. 9 includes the IO cells 10 constituting each of the IO cell rows 10A to 10D in the X direction in which the positions in the X direction are different from each other.
  • a filler cell 50 for passing a signal wiring is arranged in the space between the IO cells 10 arranged adjacent to each other in the X direction. If the filler cell 50 is arranged at the same position in the X direction as the input / output terminal (for example, the internal input / output terminal 11a) of the IO cell 10, as indicated by the broken arrow in FIG.
  • connection wiring length between the internal input / output terminal 11a) and the core region 2 can be reduced.
  • the input / output terminals (for example, the internal input / output terminals 11a) of the IO cell 10 and the position of the filler cell 50 in the X direction may be different from each other.
  • a region for passing a signal wiring may be provided in the IO cell 10 without providing the filler cell 50.
  • the wiring delay can be suppressed without increasing the area, which is useful, for example, for improving performance such as speeding up of an LSI.

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Abstract

複数列のＩＯセルを備えた半導体集積回路装置について、面積の増大を招くことなく、配線遅延を抑制可能となる構成を提供する。半導体集積回路装置は、チップの端に最も近く配置されたＩＯセル列（１０Ａ）を含む第１ＩＯセル列群（２１）と、そのコア領域側に隣り合うように配置されたＩＯセル列（１０Ｂ）を含む第２ＩＯセル列群（２２）とを備える。ＩＯセル列群（２１）および第２ＩＯセル列群（２２）の少なくとも一方は、２列以上のＩＯセル列で構成され、該２列以上のＩＯセル列は、低電源電圧領域（１１）同士または高電源電圧領域（１２）同士が対向するように第２方向に並べて配置されている。

Description

半導体集積回路装置
　本開示は、チップ上にコア領域とＩＯ領域とが配置された半導体集積回路装置に関する。
　近年の半導体集積回路は、大規模化が進み、入出力信号数が増大している。このため、コア領域の周囲に入出力セル（ＩＯセル）を一重に並べて配置すると、ＩＯセルによって半導体集積回路の面積が律束され、半導体集積回路が構成される装置、すなわち半導体集積回路装置の面積が増大する場合がある、という問題がある。
　特許文献１では、ＩＯセルを二重に並べて配置した半導体集積回路装置の構成が開示されている。また、特許文献２では、ＩＯセルを、１列、２列、および、３列に並べて配置した半導体装置の構成が開示されている。また、特許文献３では、内部信号端子同士が隣接するようにＩＯセルを並べて配置した半導体集積回路装置の構成が開示されている。
特開２００３－１００８９１号公報 米国特許出願公開第２００５／０１２７４０５号明細書 米国特許第６９１９６３２号明細書
　ＩＯセルは一般に、ＥＳＤ回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路部等を含む低電源電圧領域とを有している。低電源電圧領域では、チップのコア領域に形成された内部回路と同じ電源電圧を使用する。
　また、近年の微細化の進展により、チップ内部の電源電圧は低下している。ところが、チップ外部の電源電圧はチップ内部の電源電圧ほど低下しておらず、特に各種インターフェース規格などのために低電圧化が進んでいない場合がある。このため、ＩＯセルにおいて、高電源電圧領域と低電源電圧領域との電源電位の差が大きくなっている。
　このため、高電源電圧領域と低電源電圧領域とで、トランジスタやウェルにかかる電圧の差が大きくなっており、いわゆるラッチアップエラーによる破壊が発生しやすくなっている。ラッチアップエラーを防ぐためには、高電源電圧領域と低電源電圧領域との間で、トランジスタ間やウェル間の距離を十分に大きくする必要がある。特に、高電源電圧領域において、チップ外部端子と直接接続されてチップ外部からのノイズが印加されやすい出力バッファやＥＳＤ回路について、この対処が必要になる。
　さらに、ＩＯセルが複数列の多重構造になった場合には、チップの端に最も近い列に配置されたＩＯセルからコア領域までの距離が遠くなるので、信号配線長が大きくなり、信号配線の遅延が大きくなる課題が発生する。
　本開示は、上記課題を解決するためになされたものである。
　本開示の一態様では、半導体集積回路装置は、チップと、前記チップ上に設けられたコア領域と、前記チップ上の、前記コア領域の周囲に設けられたＩＯ領域とを備え、前記ＩＯ領域には、前記チップの外辺に沿う方向である第１方向に並ぶ複数のＩＯセルをそれぞれ備えた２×N（Nは２以上の整数）列のＩＯセル列が、前記第１方向と垂直をなす第２方向に並べて配置されており、前記ＩＯセルは、それぞれ、前記第２方向において分かれて設けられた、高電源電圧領域と低電源電圧領域とを有し、前記ＩＯセル列は、前記チップの端に最も近い位置に、前記低電源電圧領域が前記コア領域側を向くように配置された第１ＩＯセル列を含む第１ＩＯセル列群と、前記コア領域に最も近い位置に、前記低電源電圧領域が前記コア領域側を向くように配置された第２ＩＯセル列を含む第２ＩＯセル列群とを含み、前記第１ＩＯセル列群および前記第２ＩＯセル列群の少なくとも一方は、２列以上の前記ＩＯセル列で構成され、該２列以上のＩＯセル列は、前記高電源電圧領域同士または前記低電源電圧領域同士が対向するように前記第２方向に並べて配置されている。
　本態様に係る半導体集積回路装置では、ＩＯ領域に配置された２Ｎ列のＩＯセル列のうち、チップの端に最も近い位置に、低電源電圧領域がコア領域側を向いている第１ＩＯセル列が配置されている。これにより、第１ＩＯセル列の低電源電圧領域をチップの端側に向けた場合と比較して、ＩＯセル列の第１ＩＯセルからコア領域への距離が短くなり、配線遅延を抑制することができる。また、２Ｎ列のＩＯセル列のうち、コア領域に最も近い位置に、低電源電圧領域がコア領域側を向いている第２ＩＯセル列が配置されている。これにより、第１ＩＯセル列とコア領域との間にラッチアップエラー対策のためのスペースを設ける必要がない。そして、第１ＩＯセル列群および第２ＩＯセル列群の少なくとも一方に含まれる２列以上のＩＯセル列を高電源電圧領域同士または低電源電圧領域同士が対向するように第２方向に並べて配置しているので、面積の増加を防ぐことができる。
　本開示に係る半導体集積回路装置によると、ＩＯセルが複数列の多重構造になった場合においても、半導体集積回路の面積の増加を招くことなく、配線遅延を抑制することができる。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 ＩＯセルの構成例 ＩＯセルの配置例およびパッドとＩＯセルとの配線例 ＩＯセルの配置例およびＩＯセル配置の比較例 図４のＩＯセル配置の変形例 ＩＯセル配置の他の例およびＩＯセル配置の比較例 図６のＩＯセル配置の変形例 ＩＯセル配置の他の例 ＩＯセル配置の他の例
　以下、実施の形態について、図面を参照して説明する。
　図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置は、チップ１上に、内部コア回路が形成されたコア領域２と、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とが設けられている。ＩＯ領域３は、コア領域２の周囲に設けられている。ＩＯ領域３には、チップ１の外辺に沿うように、１列のＩＯセル列１０Ｋ、２列のＩＯセル列１０Ｌ，１０Ｍ、４列のＩＯセル列１０Ａ～１０Ｄ、４列のＩＯセル列１０Ｐ～１０Ｓおよび６列のＩＯセル列１０Ｅ～１０Ｊが配置されている。なお、ＩＯ領域３のＩＯセル列の配置は、図１の配置に限定されるものではない。例えば、ＩＯ領域３のＩＯセル列が、全て「２×Ｎ」列（Ｎは、２以上の整数）で構成されていてもかまわない。また、ＩＯ領域３のＩＯセル列に８列以上のＩＯセル列が含まれていてもかまわないし、３，５列等の奇数列のＩＯセル列が含まれていてもかまわない。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。
　図２はＩＯセル１０の構成例である。なお、図２では、ＩＯセル１０の内部構成（トランジスタやダイオード等のデバイス）や信号配線、電源配線等については図示を省略している。以降の図でも同様である。一般に、ＩＯセル１０は、低電源電圧領域１１と、高電源電圧領域１２とを有している。図２のＩＯセル１０では、Ｙ方向（図面縦方向）において、低電源電圧領域１１と高電源電圧領域１２とに分かれている。低電源電圧領域１１は、半導体集積回路装置内部へ信号を入出力するための回路部および内部入出力端子１１ａ等を含む。高電源電圧領域１２は、ＥＳＤ回路や半導体集積回路装置外部へ信号を出力するための出力バッファ及び外部入出力端子１２ａ等を含む。なおここでは、Ｘ方向はチップ１の外辺に沿う方向であり、ＩＯセル１０が並ぶ第１方向に相当する。Ｙ方向はチップ１の端からコア領域２に向かう方向であり、Ｘ方向と平面視で垂直をなす第２方向に相当する。なお、低電源電圧領域１１の内部入出力端子１１ａは、入力端子、出力端子、電源端子であってもよい。また、高電源電圧領域１２の外内部入出力端子１１ａは、入力端子、出力端子、電源端子であってもよい。
　（第１実施形態）
　図３は第１実施形態に係る半導体集積回路装置におけるＩＯセル１０の配置例を示す図であり、図１の領域Ｒ１の拡大図に相当する。図３において、４列のＩＯセル列１０Ａ～１０Ｄは、それぞれ、Ｘ方向（図面横方向、チップ１の外辺に沿う方向）に並ぶ複数（図３では８つ）のＩＯセル１０を備えており、Ｙ方向（図面縦方向、チップ１の端からコア領域２に向かう方向）に並べて配置されている。図３では、チップ１の外部との接続のために設けられたパッド３０が示されている。また、図面左側の８個のＩＯセル１０について、パッド３０との接続配線３１を破線で示している。
　図３の配置例において、第１ＩＯセル列群２１は、第１ＩＯセル列に相当するＩＯセル列１０Ａの１列で構成されている。
　ＩＯセル列１０Ａは、Ｙ方向に並べて配置された２×N（Nは２以上の整数であり、図３ではＮ＝２）列のＩＯセル列（ここではＩＯセル列１０Ａ～１０Ｄ）の中で、チップ１の端に最も近く配置されている。また、ＩＯセル列１０Ａでは、低電源電圧領域１２がコア領域２側に位置するように、各ＩＯセル１０が配置されている。
　第２ＩＯセル列群２２は、第２ＩＯセル列に相当するＩＯセル列１０Ｄと、ＩＯセル列１０Ｃ，１０Ｂとの３列で構成されている。
　ＩＯセル列１０Ｄは、Ｙ方向に並べて配置された２×N列（図３では４列）のＩＯセル列（ここではＩＯセル列１０Ａ～１０Ｄ）の中で、コア領域２に最も近く配置されている。また、ＩＯセル列１０Ｄでは、低電源電圧領域１２がコア領域２側に位置するように、各ＩＯセル１０が配置されている。これにより、ＩＯセル列１０Ｄとコア領域２との間に、ラッチアップエラーを回避するためのスペースをとる必要がない（図３の矢印Ｍ１）。
　ＩＯセル列１０Ｃは、ＩＯセル列１０Ｄのチップ１の端側に隣接して配置されている。ＩＯセル列１０ＣとＩＯセル列１０Ｄとは、互いの高電源電圧領域１２同士が対向している。これにより、ＩＯセル列１０ＣとＩＯセル列１０Ｄの間に、ラッチアップエラーを回避するためのスペースをとる必要がない。
　ＩＯセル列１０Ｂは、ＩＯセル列１０Ｃのチップ１の端側に隣接して配置されている。ＩＯセル列１０ＢとＩＯセル列１０Ｃとは、互いの低電源電圧領域１１同士が対向している。これにより、ＩＯセル列１０ＢとＩＯセル列１０Ｃの間に、ラッチアップエラーを回避するためのスペースをとる必要がない。
　なお、図３では、ＩＯセル列１０ＢとＩＯセル列１０Ｃの間、および、ＩＯセル列１０ＣとＩＯセル列１０Ｄの間に、それぞれ、距離ｂのスペースを設けている例を示している。ただし、前述のとおり、ラッチアップエラーを回避するためのスペースは不要なので、図３において、距離ｂ＝０としてもよい。また、ＩＯセル列１０ＢとＩＯセル列１０Ｃの間の距離と、ＩＯセル列１０ＣとＩＯセル列１０Ｄの間の距離とを互いに異ならせてもよい。
　第１ＩＯセル列群２１と第２ＩＯセル列群２２とは、Ｙ方向に並べて配置されている。ＩＯセル列１０Ａのコア領域２側には、低電源電圧領域１１が位置し、ＩＯセル列１０Ｂのチップ１の端側には、高電源電圧領域１２が位置しているので、ＩＯセル列１０Ａの低電源電圧領域１１と、ＩＯセル列１０Ｂの高電源電圧領域１２とが対向している。したがって、ＩＯセル列１０ＡとＩＯセル列１０Ｂとの間には、ラッチアップエラーを回避する観点から、距離ａ（ａ＞ｂ）のスペースが設けられている。
　なお、図３の配置例では、各ＩＯセル列１０Ａ～１０Ｄを構成するＩＯセル１０は、それぞれの列においてＹ方向におけるサイズおよび位置が同一であるものとしている。また、ＩＯセル列１０Ａ～１０Ｄにおいて、それぞれ第２方向に対向するＩＯセル１０は、Ｘ方向におけるサイズおよび位置が同一であるものとしている。
　図４は、Ａ１として本実施形態に係るＩＯセル列１０Ａ～１０Ｄ（４列）の配置例を示し、Ｂとして比較例に係るＩＯセル列１０Ｐ～１０Ｓ（４列）の配置例を示している。図４では、ＩＯセル列１０Ａ～１０Ｄ，１０Ｐ～１０Ｓがそれぞれ１つのＩＯセル１０で構成されているものとして説明する。
　ここで、図示は省略しているが、コア領域２と、低電源電圧領域１１の内部入出力端子１１ａとの間は接続配線によって接続される。以下の説明では、その接続配線の長さを配線距離と呼ぶものとする。
　配置例Ａ１において、配線距離が一番長くなるのは、コア領域２と、チップ１の端に最も近いＩＯセル列１０Ａとの間を接続する接続配線（図示省略）となる。そこで、一番長い配線距離Ｌ１として、コア領域２とＩＯ領域３との境界Ｗ１から、ＩＯセル列１０Ａ（ＩＯセル１０）のチップ１側端までの距離を考えると、
　Ｌ１＝３×ｈ＋ａ＋２×ｂ　　　　　　　・・・（１）
となる。ここで、ｈはＩＯセル１０のＹ方向の高さであり、ａ，ｂはそれぞれ前述の第２方向に隣接するＩＯセル１０間のスペースの距離である。
　一方、図４の配置例Ｂ（比較例）では、４列のＩＯセル列１０Ｐ～１０Ｓが配置されており、ＩＯセル列１０Ｓがコア領域２に最も近く配置されている。ＩＯセル列１０Ｓでは、低電源電圧領域１２がコア領域２側に位置するようにＩＯセル１０が配置されている。そして、ＩＯセル列１０Ｓのチップ１の端側に、３列のＩＯセル列１０Ｒ，１０Ｑ，１０Ｐが、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置されている。すなわち、ＩＯセル列１０Ｐがチップ１の端に最も近く配置されている。
　そこで、一番長い配線距離Ｌ２として、配線距離Ｌ１の場合と同様に、コア領域２とＩＯ領域３との境界Ｗ２から、ＩＯセル列１０Ｐ（ＩＯセル１０）のチップ１側端までの距離を考えると、
　Ｌ２＝４×ｈ＋３×ｂ　　　・・・（２）
となる。ここで、ｈはＩＯセル１０のＹ方向の高さであり、ｂは前述の第２方向に隣接するＩＯセル１０間のスペースの距離である。
　ｈ＋ｂ＞ａであれば、式（１），（２）から、
　Ｌ１＜Ｌ２　　　・・・（３）
との関係が成り立つ。
　すなわち、配置例Ａ１の配置にすることで、配置例Ｂ（比較例）の配置と比較して、チップ１の端に最も近いＩＯセル列１０Ａ（ＩＯセル１０）の内部入出力端子１１ａからコア領域２までの距離が短くなる。これにより、接続配線を短くすることができるので、配線遅延を抑制することができる。また、本実施形態の構成は、ＩＯセル列１０ＡとＩＯセル列１０Ｂとの間にのみラッチアップエラーを回避するための距離ａを確保することにより実現できるので、面積の増大量も少なくてすむ。
　なお、チップ１のＩＯ領域３の４列のＩＯセル列のすべてに、本実施形態に係る構成（ＩＯセル列１０Ａ～１０Ｄ）を適用するようにしてもよいし、図１に示すように、４列のＩＯセル列（１０Ａ～１０Ｄおよび１０Ｐ～１０Ｓ）の一部に本実施形態に係る構成を適用するようにしてもよい。例えば、高速信号を伝達する必要がある部分にのみ本実施形態に係る構成（ＩＯセル列１０Ａ～１０Ｄ）を適用し、それ以外の部分には、配置例Ｂに示すような構成（ＩＯセル列１０Ｐ～１０Ｓ）を適用するようにしてもよい。
　また、図３の配置例では、各ＩＯセル列１０Ａ～１０Ｄを構成するＩＯセル１０は、それぞれの列においてＹ方向におけるサイズおよび位置が同一であるものとしたが、本実施形態の構成はこれに限られるものではない。例えば、ＩＯセル列１０Ａを構成するＩＯセル１０の高さを他のＩＯセル列１０Ｂ～１０Ｄを構成するＩＯセル１０と異ならせて、例えば高さｈ１（ここで、ｈ１＋ｂ＞ａとする）としてもよく、同様の効果が得られる。
　また、図３の配置例では、第１ＩＯセル列群２１が１列、第２ＩＯセル列群２２が３列で構成されるものとしたが、本実施形態の構成はこれに限られるものではない。
　例えば、図５の配置例Ａ２に示すように、第１ＩＯセル列群２１がＩＯセル列１０Ａ～１０Ｃの３列で構成され、第２ＩＯセル列群２２がＩＯセル列１０Ｄの１列で構成されるようにしてもよい。ＩＯセル列１０ＡおよびＩＯセル列１０Ｄの配置は、上記実施形態と同じである。ＩＯセル列１０Ｂは、Ｙ方向に隣接配置されるＩＯセル列１０Ａとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｃは、Ｙ方向に隣接配置されるＩＯセル列１０Ｂとの間で、互いの高電源電圧領域１２同士が対向するように配置される。そして、第１ＩＯセル列群２１（ＩＯセル列１０Ｃの低電源電圧領域１１）と第２ＩＯセル列群２２（ＩＯセル列１０Ｄの高電源電圧領域１２）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。
　また、例えば、図５の配置例Ａ３に示すように、第１ＩＯセル列群２１がＩＯセル列１０Ａ，１０Ｂの２列で構成され、第２ＩＯセル列群２２がＩＯセル列１０Ｃ，１０Ｄの２列で構成されるようにしてもよい。ＩＯセル列１０ＡおよびＩＯセル列１０Ｄの配置は、上記実施形態と同じである。ＩＯセル列１０Ｂは、Ｙ方向に隣接配置されるＩＯセル列１０Ａとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｃは、Ｙ方向に隣接配置されるＩＯセル列１０Ｄとの間で、互いの高電源電圧領域１２同士が対向するように配置される。そして、第１ＩＯセル列群２１（ＩＯセル列１０Ｂの高電源電圧領域１２）と第２ＩＯセル列群２２（ＩＯセル列１０Ｃの低電源電圧領域１１）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。
　配置例Ａ２，Ａ３においても、配置例Ａ１と同様の効果が得られる。すわなち、配置例Ｂと比較して、ＩＯセル列１０Ａ（ＩＯセル１０）の内部入出力端子１１ａからコア領域２までの距離が短くなるので、配線遅延を抑制することができる。ただし、配置例Ａ１の方が、内部入出力端子１１ａからコア領域２までの距離が短いＩＯセル列１０Ａ～１０Ｄの数が配置例Ａ２，Ａ３より多くなるのでより好ましい。
　また、配置例Ａ２，Ａ３においても、第１ＩＯセル列群２１と第２ＩＯセル列群２２との間にのみラッチアップエラーを回避するためのスペース（距離ａ）を設けることにより実現できるので、面積の増大量も少なくてすむ。さらに、ＩＯセル列群２１，２２内でＹ方向に隣接するＩＯセル１０間に、ラッチアップエラーを回避するためのスペースをとる必要がない。
　（第２実施形態）
　図６は、Ｃ１として本実施形態に係るＩＯセル列１０Ｅ～１０Ｊ（６列）の配置例を示し、Ｄとして比較例に係るＩＯセル列１０Ｔ～１０Ｙ（６列）の配置例を示している。図６では、ＩＯセル列１０Ｅ～１０Ｊ，１０Ｔ～１０Ｙがそれぞれ１つのＩＯセル１０で構成されているものとして説明する。なお、図１の領域Ｒ２に示すように、各ＩＯセル列１０Ｅ～１０Ｊが、それぞれ、Ｘ方向（図面横方向、チップ１の外辺に沿う方向）に並ぶ複数（図１では８つ）のＩＯセル１０を備えていてもよい。
　配置例Ｃ１において、配線距離が一番長くなるのは、コア領域２と、チップ１の端に最も近いＩＯセル列１０Ｅとの間を接続する接続配線（図示省略）となる。そこで、一番長い配線距離Ｌ３として、配線距離Ｌ１の場合と同様に、コア領域２とＩＯ領域３との境界Ｗ３から、ＩＯセル列１０Ｅ（ＩＯセル１０）のチップ１側端までの距離を考えると、
　Ｌ３＝５×ｈ＋ａ＋４×ｂ　　　　　　　・・・（４）
となる。ここで、ｈはＩＯセル１０のＹ方向の高さであり、ａ，ｂは前述の第２方向に隣接するＩＯセル１０間のスペースの距離である。
　一方、図６の配置例Ｄ（比較例）では、６列のＩＯセル列１０Ｔ～１０Ｙが配置されており、ＩＯセル列１０Ｙがコア領域２に最も近く配置されている。ＩＯセル列１０Ｙでは、低電源電圧領域１２がコア領域２側に位置するようにＩＯセル１０が配置されている。そして、ＩＯセル列１０Ｙのチップ１の端側に、５列のＩＯセル列１０Ｘ，１０Ｗ，１０Ｖ，１０Ｕ，１０Ｔが、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置されている。すなわち、ＩＯセル列１０Ｔがチップ１の端に最も近く配置されている。
　そこで、一番長い配線距離Ｌ４として、配線距離Ｌ３の場合と同様に、コア領域２とＩＯ領域３との境界Ｗ４から、ＩＯセル列１０Ｔ（ＩＯセル１０）のチップ１側端までの距離を考えると、
　Ｌ４＝６×ｈ＋５×ｂ　　　・・・（５）
となる。ここで、ｈはＩＯセル１０のＹ方向の高さであり、ｂは前述の第２方向に隣接するＩＯセル１０間のスペースの距離である。
　ｈ＋ｂ＞ａであれば、式（４），（５）から、
　Ｌ３＜Ｌ４　　　・・・（６）
との関係が成り立つ。
　すなわち、配置例Ｃ１の配置にすることで、配置例Ｄ（比較例）の配置と比較して、チップ１の端に最も近いＩＯセル列１０Ｅ（ＩＯセル１０）の内部入出力端子１１ａからコア領域２までの距離が短くなる。これにより、配線遅延を抑制することができる。また、本実施形態の構成は、ＩＯセル列１０ＥとＩＯセル列１０Ｆとの間にのみラッチアップエラーを回避するためのスペース（距離ａ）を設けることにより実現できるので、面積の増大量も少なくてすむ。
　なお、第１の実施形態と同様に、チップ１のＩＯ領域３の６列のＩＯセル列のすべてに、本実施形態に係る構成（ＩＯセル列１０Ｅ～１０Ｊ）を適用するようにしてもよいし、６列のＩＯセル列の一部に本実施形態に係る構成を適用するようにしてもよい。
　また、図６の配置例では、各ＩＯセル列１０Ｅ～１０Ｊを構成するＩＯセル１０は、それぞれの列においてＹ方向におけるサイズが同一としている。しかしながら、本実施形態の構成はこれに限られるものではない。例えば、ＩＯセル列１０Ｅを構成するＩＯセル１０の高さを他のＩＯセル列１０Ｆ～１０Ｊを構成するＩＯセル１０と異ならせて高さｈ１（ここで、ｈ１＋ｂ＞ａとする）としてもよく、同様の効果が得られる。
　また、図６の配置例では、第１ＩＯセル列群２３が１列、第２ＩＯセル列群２４が５列で構成されるものとしたが、本実施形態の構成はこれに限られるものではない。
　例えば、図７の配置例Ｃ２に示すように、第１ＩＯセル列群２３がＩＯセル列１０Ｅ，１０Ｆの２列で構成され、第２ＩＯセル列群２４がＩＯセル列１０Ｇ～１０Ｊの４列で構成されるようにしてもよい。ＩＯセル列１０ＥおよびＩＯセル列１０Ｊの配置は、上記実施形態と同じである。ＩＯセル列１０Ｆは、Ｙ方向に隣接配置されるＩＯセル列１０Ｅとの間で、互いの低電源電圧領域１１同士が対向するように配置される。４列のＩＯセル列１０Ｊ，１０Ｉ，１０Ｈ，１０Ｇは、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置されている。ＩＯセル列１０Ｉは、ＩＯセル列１０Ｊとの間で、互いの高電源電圧領域１２同士が対向するように配置される。ＩＯセル列１０Ｈは、ＩＯセル列１０Ｉとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｇは、ＩＯセル列１０Ｈとの間で、互いの低電源電圧領域１１同士が対向するように配置される。そして、第１ＩＯセル列群２３（ＩＯセル列１０Ｆの高電源電圧領域１２）と第２ＩＯセル列群２４（ＩＯセル列１０Ｇの低電源電圧領域１１）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。
　また、例えば、図７の配置例Ｃ３に示すように、第１ＩＯセル列群２３がＩＯセル列１０Ｅ～１０Ｇの３列で構成され、第２ＩＯセル列群２４がＩＯセル列１０Ｈ～１０Ｊの３列で構成されるようにしてもよい。ＩＯセル列１０ＥおよびＩＯセル列１０Ｊの配置は、上記実施形態と同じである。３列のＩＯセル列１０Ｅ，１０Ｆ，１０Ｇは、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置される。ＩＯセル列１０Ｆは、ＩＯセル列１０Ｅとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｇは、ＩＯセル列１０Ｆとの間で、互いの高電源電圧領域１２同士が対向するように配置される。３列のＩＯセル列１０Ｊ，１０Ｉ，１０Ｈは、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置されている。ＩＯセル列１０Ｉは、ＩＯセル列１０Ｊとの間で、互いの高電源電圧領域１２同士が対向するように配置される。ＩＯセル列１０Ｈは、ＩＯセル列１０Ｉとの間で、互いの低電源電圧領域１１同士が対向するように配置される。そして、第１ＩＯセル列群２３（ＩＯセル列１０Ｇの低電源電圧領域１１）と第２ＩＯセル列群２４（ＩＯセル列１０Ｈの高電源電圧領域１２）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。
　また、例えば、図７の配置例Ｃ４に示すように、第１ＩＯセル列群２３がＩＯセル列１０Ｅ～１０Ｈの４列で構成され、第２ＩＯセル列群２４がＩＯセル列１０Ｉ，１０Ｊの２列で構成されるようにしてもよい。ＩＯセル列１０ＥおよびＩＯセル列１０Ｊの配置は、上記実施形態と同じである。４列のＩＯセル列１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈは、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置される。ＩＯセル列１０Ｆは、ＩＯセル列１０Ｅとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｇは、ＩＯセル列１０Ｆとの間で、互いの高電源電圧領域１２同士が対向するように配置される。ＩＯセル列１０Ｈは、ＩＯセル列１０Ｇとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｉは、ＩＯセル列１０Ｊとの間で、互いの高電源電圧領域１２同士が対向するように配置される。そして、第１ＩＯセル列群２３（ＩＯセル列１０Ｈの高電源電圧領域１２）と第２ＩＯセル列群２４（ＩＯセル列１０Ｈの低電源電圧領域１１）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。
　また、例えば、図７の配置例Ｃ５に示すように、第１ＩＯセル列群２３がＩＯセル列１０Ｅ～１０Ｉの５列で構成され、第２ＩＯセル列群２４がＩＯセル列１０Ｊの１列で構成されるようにしてもよい。ＩＯセル列１０ＥおよびＩＯセル列１０Ｊの配置は、上記実施形態と同じである。４列のＩＯセル列１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｉは、低電源電圧領域１１と高電源電圧領域１２との位置を反転させながら順番に配置される。ＩＯセル列１０Ｆは、ＩＯセル列１０Ｅとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｇは、ＩＯセル列１０Ｆとの間で、互いの高電源電圧領域１２同士が対向するように配置される。ＩＯセル列１０Ｈは、ＩＯセル列１０Ｇとの間で、互いの低電源電圧領域１１同士が対向するように配置される。ＩＯセル列１０Ｉは、ＩＯセル列１０Ｈとの間で、互いの高電源電圧領域１２同士が対向するように配置される。そして、第１ＩＯセル列群２３（ＩＯセル列１０Ｉの低電源電圧領域１１）と第２ＩＯセル列群２４（ＩＯセル列１０Ｊの高電源電圧領域１２）との間に、ラッチアップエラーを回避するためのスペース（距離ａ）が設けられる。
　配置例Ｃ２～Ｃ５においても、配置例Ｃ１と同様の効果が得られる。すなわち、配置例Ｄと比較して、ＩＯセル列１０Ｅ（ＩＯセル１０）の内部入出力端子１１ａからコア領域２までの距離が短くなるので、配線遅延を抑制することができる。また、第１ＩＯセル列群２３と第２ＩＯセル列群２４との間にのみラッチアップエラーを回避するためのスペース（距離ａ）を設けることにより実現できるので、面積の増大量も少なくてすむ。さらに、ＩＯセル列群２３，２４内でＹ方向に隣接するＩＯセル１０間に、ラッチアップエラーを回避するためのスペースをとる必要がない。
　（他の構成例）
　図８はＩＯセル配置の他の例である。図８の配置例は、図３の配置例とほぼ同様である。ただし、第１ＩＯセル列群２１（ＩＯセル列１０Ａの低電源電圧領域１１）と第２ＩＯセル列群２２（ＩＯセル列１０Ｂの高電源電圧領域１２）との間のスペース（距離ａ）に、Ｘ方向に延びる２本のガードバンド４１，４２（第１ガードバンドに相当）が配置されている点が、図３と異なっている。また、ＩＯセル列１０ＢとＩＯセル列１０Ｃとの間のスペース（距離ｂ）、および、ＩＯセル列１０ＣとＩＯセル列１０ＣＤの間のスペース（距離ｂ）、それぞれ、Ｘ方向に延びる１本のガードバンド４３，４４（第２ガードバンドに相当）が配置されている点が、図３と異なっている。ガードバンド４１～４４は、電源またはグランドに電位固定された拡散領域であり、ガードバンド４１～４４を配置することでノイズの伝搬を低減することができる。ここで、低電源電圧領域１１と高電源電圧領域１２とが対向する場所、すなわち、第１ＩＯセル列群２１と第２ＩＯセル列群２２との間は、特にノイズ伝搬を抑制することが求められるので、複数のガードバンド（図８では２本）を配置するようにしている。なお、図８では第１ガードバンドとして複数本のガードバンドを配置している例を示しているが、これに限定されるものではない。例えば、第１ガードバンドを１本とし、その第１ガードバンドを第２ガードバンドより太い幅のものとしてもよく、同様のノイズ伝搬抑制効果が得られる。
　上記実施形態では、対向するＩＯセル１０は、Ｘ方向におけるサイズおよび位置が同一であるものとしたが、本実施形態の構成はこれに限られるものではない。
　図９はＩＯセル配置の他の例である。図９の配置例は、図３の配置例とほぼ同様である。ただし、図９の配置例では、Ｘ方向における各ＩＯセル列１０Ａ～１０Ｄを構成するＩＯセル１０のＸ方向の位置が互いに異なるものが含まれている。また、Ｘ方向に隣接配置されたＩＯセル１０の間のスペースに、信号配線を通すためのフィラーセル５０が配置されている。なお、図９に破線の矢印で示すように、ＩＯセル１０の入出力端子（例えば、内部入出力端子１１ａ）とＸ方向の同じ位置にフィラーセル５０が配置されていると、入出力端子（内部入出力端子１１ａ）とコア領域２との接続配線長を短くすることができるようになる。ただし、ＩＯセル１０の入出力端子（例えば、内部入出力端子１１ａ）とフィラーセル５０のＸ方向の位置が互いに異なっていてもよい。
　また、図示しないが、フィラーセル５０を設けずにＩＯセル１０内に信号配線を通すための領域を設けてもよい。
　本開示によると、半導体集積回路装置について、面積の増加を招くことなく、配線遅延を抑制することができるので、例えば、ＬＳＩの高速化等の性能向上に有用である。
１　チップ
２　コア領域
３　ＩＯ領域
１０　ＩＯセル
１０Ａ　ＩＯセル列（第１ＩＯセル列）
１０Ｄ　ＩＯセル列（第２ＩＯセル列）
１０Ｅ　ＩＯセル列（第１ＩＯセル列）
１０Ｊ　ＩＯセル列（第２ＩＯセル列）
１１　低電源電圧領域
１２　高電源電圧領域
２１　第１ＩＯセル列群
２２　第２ＩＯセル列群

Claims (14)

  1. 　チップと、
    　前記チップ上に設けられたコア領域と、
    　前記チップ上の、前記コア領域の周囲に設けられたＩＯ領域とを備え、
    　前記ＩＯ領域には、前記チップの外辺に沿う方向である第１方向に並ぶ複数のＩＯセルをそれぞれ備えた２×N（Nは２以上の整数）列のＩＯセル列が、前記第１方向と垂直をなす第２方向に並べて配置されており、
    　前記ＩＯセルは、それぞれ、前記第２方向において分かれて設けられた、低電源電圧領域と高電源電圧領域とを有し、
    　前記ＩＯセル列は、前記チップの端に最も近い位置に、前記低電源電圧領域が前記コア領域側を向くように配置された第１ＩＯセル列を含む第１ＩＯセル列群と、前記コア領域に最も近い位置に、前記低電源電圧領域が前記コア領域側を向くように配置された第２ＩＯセル列を含む第２ＩＯセル列群とを含み、
    　前記第１ＩＯセル列群および前記第２ＩＯセル列群の少なくとも一方は、２列以上の前記ＩＯセル列で構成され、該２列以上のＩＯセル列は、前記低電源電圧領域同士または前記高電源電圧領域同士が対向するように前記第２方向に並べて配置されている
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１ＩＯセル列群は、１列で構成され、
    　前記第２ＩＯセル列群は、３列以上のＩＯセル列で構成され、該３列以上のＩＯセル列は、前記低電源電圧領域同士または前記高電源電圧領域同士が対向するように前記第２方向に並べて配置されている
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記第２ＩＯセル列群は、１列で構成され、
    　前記第１ＩＯセル列群は、３列以上の前記ＩＯセル列で構成され、該３列以上のＩＯセル列は、前記低電源電圧領域同士または前記高電源電圧領域同士が対向するように前記第２方向に並べて配置されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記第１ＩＯセル列群及び前記第２ＩＯセル列群は、それぞれ、２列以上の前記ＩＯセル列で構成され、該２列以上のＩＯセル列は、それぞれ、前記低電源電圧領域同士または前記高電源電圧領域同士が隣接するように前記第２方向に並べて配置されている
    ことを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記第１ＩＯセル列群と前記第２ＩＯセル列群との間のスペースは、前記第１ＩＯセル列群および前記第２ＩＯセル列群を構成する前記２列以上のＩＯセル列同士の間のスペースよりも広い
    ことを特徴とする半導体集積回路装置。
  6. 　請求項１記載の半導体集積回路装置において、
    　前記各ＩＯセル列を構成する前記ＩＯセル同士の、前記第２方向におけるサイズおよび位置が同一である
    ことを特徴とする半導体集積回路装置。
  7. 　請求項１記載の半導体集積回路装置において、
    　前記第２方向に対向するように配置された前記ＩＯセル同士の、前記第１方向におけるサイズと位置が同一である
    ことを特徴とする半導体集積回路装置。
  8. 　請求項１記載の半導体集積回路装置において、
    　前記第１ＩＯセル列群と前記第２ＩＯセル列群との間のスペースに、前記第１方向に延びる第１ガードバンドが配置されている
    ことを特徴とする半導体集積回路装置。
  9. 　請求項８記載の半導体集積回路装置において、
    　前記第１ＩＯセル列群および／または前記第２ＩＯセル列群を構成する前記２列以上のＩＯセル列同士の間のスペースに、前記第１方向に延びる第２ガードバンドが配置されている
    ことを特徴とする半導体集積回路装置。
  10. 　請求項９記載の半導体集積回路装置において、
    　前記第１ガードバンドの本数が、前記第２ガードバンドの本数より多い
    ことを特徴とする半導体集積回路装置。
  11. 　請求項９記載の半導体集積回路装置において、
    　前記第１ガードバンドの幅が、前記第２ガードバンドの幅より大きい
    ことを特徴とする半導体集積回路装置。
  12. 　請求項１記載の半導体集積回路装置において、
    　前記各ＩＯセル列において、前記第１方向に隣接して配置された２つの前記ＩＯセルの間に、フィラーセルが配置されている
    ことを特徴とする半導体集積回路装置。
  13. 　請求項１２記載の半導体集積回路装置において、
    　前記第２方向に並べて配置された前記ＩＯセル列は、それぞれ、前記第１方向の位置が同一である第１フィラーセルを含む
    ことを特徴とする半導体集積回路装置。
  14. 　請求項１３記載の半導体集積回路装置において、
    　前記第１フィラーセルと、該第１フィラーセルの前記チップの端側に位置する前記ＩＯセルの低電源電圧領域に設けられた端子との前記第１方向の位置が同一である
    ことを特徴とする半導体集積回路装置。
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