JPH10189743A - 半導体集積回路及び半導体集積回路の配線レイアウト方法 - Google Patents
半導体集積回路及び半導体集積回路の配線レイアウト方法Info
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- JPH10189743A JPH10189743A JP8344350A JP34435096A JPH10189743A JP H10189743 A JPH10189743 A JP H10189743A JP 8344350 A JP8344350 A JP 8344350A JP 34435096 A JP34435096 A JP 34435096A JP H10189743 A JPH10189743 A JP H10189743A
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Abstract
(57)【要約】
【課題】内部セル領域の周辺部に入出力セル領域を配列
すると共に、入出力セル領域列とチップの辺との間にパ
ッドを配列する半導体集積回路に関し、チップ面を有効
に使用し、内部セルの増大化又はチップの小型化を図
る。 【解決手段】内部セル領域９の周辺部に、入出力セルが
必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを異
にしてなる種々の面積を有する入出力セル領域８を配列
する。
すると共に、入出力セル領域列とチップの辺との間にパ
ッドを配列する半導体集積回路に関し、チップ面を有効
に使用し、内部セルの増大化又はチップの小型化を図
る。 【解決手段】内部セル領域９の周辺部に、入出力セルが
必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを異
にしてなる種々の面積を有する入出力セル領域８を配列
する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部セル領域の周
辺部に入出力セル領域を配列すると共に、入出力セル領
域列とチップの辺との間にパッドを配列する半導体集積
回路、及び、半導体集積回路の配線レイアウト方法に関
する。
辺部に入出力セル領域を配列すると共に、入出力セル領
域列とチップの辺との間にパッドを配列する半導体集積
回路、及び、半導体集積回路の配線レイアウト方法に関
する。
【０００２】
【従来の技術】図１７は従来の半導体集積回路の一例を
示す概略的平面図である。図１７中、１は半導体チッ
プ、２はパッド、３は入出力セルが形成されている入出
力セル領域、４は内部セルが形成されている内部セル領
域である。
示す概略的平面図である。図１７中、１は半導体チッ
プ、２はパッド、３は入出力セルが形成されている入出
力セル領域、４は内部セルが形成されている内部セル領
域である。
【０００３】即ち、この半導体集積回路は、内部セル領
域４の周辺部に同一の大きさの入出力セル領域３を配列
し、これら入出力セル領域３の１個あるいは複数個を単
位として個々の入出力セルを形成しているものである。
域４の周辺部に同一の大きさの入出力セル領域３を配列
し、これら入出力セル領域３の１個あるいは複数個を単
位として個々の入出力セルを形成しているものである。
【０００４】
【発明が解決しようとする課題】しかし、入出力セルに
は、機能上、多種多様のものがあり、個々の入出力セル
が実際に必要とする面積が入出力セル領域３の１個又は
複数個の面積と一致しない場合があり、このため、図１
７に示す従来の半導体集積回路においては、チップ面を
有効に使用していない場合があるという問題点があっ
た。
は、機能上、多種多様のものがあり、個々の入出力セル
が実際に必要とする面積が入出力セル領域３の１個又は
複数個の面積と一致しない場合があり、このため、図１
７に示す従来の半導体集積回路においては、チップ面を
有効に使用していない場合があるという問題点があっ
た。
【０００５】また、図１７に示すような半導体集積回路
においては、従来、自己には必要でないが、他の入出力
セルには必要である配線パターンを備えてなる入出力セ
ルを用意することにより配線レイアウトが行われてい
た。
においては、従来、自己には必要でないが、他の入出力
セルには必要である配線パターンを備えてなる入出力セ
ルを用意することにより配線レイアウトが行われてい
た。
【０００６】このような従来の半導体集積回路の配線レ
イアウト方法においては、配線レイアウトに自由度が少
なく、配線レイアウトを容易に行うことができないとい
う問題点があった。
イアウト方法においては、配線レイアウトに自由度が少
なく、配線レイアウトを容易に行うことができないとい
う問題点があった。
【０００７】本発明は、かかる点に鑑み、チップ面を有
効に使用し、内部セルの増大化又はチップの小型化を図
ることができるようにした半導体集積回路を提供するこ
とを第１の目的とし、配線レイアウトを容易に行うこと
ができるようにした半導体集積回路の配線レイアウト方
法を提供することを第２の目的とする。
効に使用し、内部セルの増大化又はチップの小型化を図
ることができるようにした半導体集積回路を提供するこ
とを第１の目的とし、配線レイアウトを容易に行うこと
ができるようにした半導体集積回路の配線レイアウト方
法を提供することを第２の目的とする。
【０００８】
【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体集積回路）は、内部セル領域の
周辺部に入出力セル領域を配列すると共に、入出力セル
領域列とチップの辺との間にパッドを配列する半導体集
積回路において、入出力セル領域は、入出力セルが必要
とする面積に応じた面積とされているというものであ
る。
（請求項１記載の半導体集積回路）は、内部セル領域の
周辺部に入出力セル領域を配列すると共に、入出力セル
領域列とチップの辺との間にパッドを配列する半導体集
積回路において、入出力セル領域は、入出力セルが必要
とする面積に応じた面積とされているというものであ
る。
【０００９】この第１の発明によれば、入出力セル領域
は、入出力セルが必要とする面積に応じた面積とされて
いるので、入出力セルを形成するについて、チップ面を
無駄に使用することがない。
は、入出力セルが必要とする面積に応じた面積とされて
いるので、入出力セルを形成するについて、チップ面を
無駄に使用することがない。
【００１０】したがって、第１の発明によれば、チップ
面積を従来例と同一にする場合には、内部セル領域の面
積を拡大し、内部セルの増大化を図ることができ、内部
セル領域の面積を従来例と同一とする場合には、チップ
面を縮小し、チップの小型化を図ることができる。
面積を従来例と同一にする場合には、内部セル領域の面
積を拡大し、内部セルの増大化を図ることができ、内部
セル領域の面積を従来例と同一とする場合には、チップ
面を縮小し、チップの小型化を図ることができる。
【００１１】本発明中、第２の発明（請求項２記載の半
導体集積回路）は、第１の発明において、入出力セル領
域のうち、チップ面のコーナ部に配置されている入出力
セル領域に部分的に囲まれている領域に入出力セル領域
が設けられているというものである。
導体集積回路）は、第１の発明において、入出力セル領
域のうち、チップ面のコーナ部に配置されている入出力
セル領域に部分的に囲まれている領域に入出力セル領域
が設けられているというものである。
【００１２】本発明中、第３の発明（請求項３記載の半
導体集積回路）は、第１の発明において、入出力セル領
域は、配列方向と直交する方向の辺の長さを配列方向と
同一方向の辺の長さの整数倍とされているというもので
ある。
導体集積回路）は、第１の発明において、入出力セル領
域は、配列方向と直交する方向の辺の長さを配列方向と
同一方向の辺の長さの整数倍とされているというもので
ある。
【００１３】本発明中、第４の発明（請求項４記載の半
導体集積回路）は、第１の発明において、チップ面のコ
ーナ部側に、配列方向と直交する方向の辺の長さを短く
する入出力セル領域が配置されているというものであ
る。
導体集積回路）は、第１の発明において、チップ面のコ
ーナ部側に、配列方向と直交する方向の辺の長さを短く
する入出力セル領域が配置されているというものであ
る。
【００１４】本発明中、第５の発明（請求項５記載の半
導体集積回路）は、第１の発明において、入出力セル領
域は、配列方向と同一方向の辺の長さを同一とされてい
るというものである。
導体集積回路）は、第１の発明において、入出力セル領
域は、配列方向と同一方向の辺の長さを同一とされてい
るというものである。
【００１５】本発明中、第６の発明（請求項６記載の半
導体集積回路）は、第５の発明において、パッドの配列
ピッチ及び入出力セル領域の配列方向と直交する方向の
辺の長さは、所定の長さの整数倍であるというものであ
る。
導体集積回路）は、第５の発明において、パッドの配列
ピッチ及び入出力セル領域の配列方向と直交する方向の
辺の長さは、所定の長さの整数倍であるというものであ
る。
【００１６】本発明中、第７の発明（請求項７記載の半
導体集積回路）は、第１の発明において、入出力セル領
域は、配列方向と同一方向の辺の長さを異にするものを
含んでいるというものである。
導体集積回路）は、第１の発明において、入出力セル領
域は、配列方向と同一方向の辺の長さを異にするものを
含んでいるというものである。
【００１７】本発明中、第８の発明（請求項８記載の半
導体集積回路）は、第７の発明において、パッドの配列
ピッチ及び入出力セル領域の配列方向と同一方向の辺の
長さは、所定の長さの整数倍であるというものである。
導体集積回路）は、第７の発明において、パッドの配列
ピッチ及び入出力セル領域の配列方向と同一方向の辺の
長さは、所定の長さの整数倍であるというものである。
【００１８】本発明中、第９の発明（請求項９記載の半
導体集積回路）は、第１の発明において、入出力セル領
域は、パッド側に凹凸ができず、内部セル領域側に凹凸
ができるように配列されているというものである。
導体集積回路）は、第１の発明において、入出力セル領
域は、パッド側に凹凸ができず、内部セル領域側に凹凸
ができるように配列されているというものである。
【００１９】本発明中、第１０の発明（請求項１０記載
の半導体集積回路）は、第１の発明において、入出力セ
ル領域は、パッド側に凹凸ができ、内部セル領域側に凹
凸ができないように配列されているというものである。
の半導体集積回路）は、第１の発明において、入出力セ
ル領域は、パッド側に凹凸ができ、内部セル領域側に凹
凸ができないように配列されているというものである。
【００２０】本発明中、第１１の発明（請求項１１記載
の半導体集積回路）は、第１の発明において、入出力セ
ル領域は、パッド側及び内部セル領域側に凹凸ができる
ように配列されているというものである。
の半導体集積回路）は、第１の発明において、入出力セ
ル領域は、パッド側及び内部セル領域側に凹凸ができる
ように配列されているというものである。
【００２１】本発明中、第１２の発明（請求項１２記載
の半導体集積回路の配線レイアウト方法）は、半導体集
積回路の配線レイアウト方法において、自己に必要な配
線パターンのみを有し、必要に応じて他の入出力セルの
配線パターン間を接続できる配線パターンをレイアウト
することができる構造を有する入出力セルを含めて配線
レイアウトを行うというものである。
の半導体集積回路の配線レイアウト方法）は、半導体集
積回路の配線レイアウト方法において、自己に必要な配
線パターンのみを有し、必要に応じて他の入出力セルの
配線パターン間を接続できる配線パターンをレイアウト
することができる構造を有する入出力セルを含めて配線
レイアウトを行うというものである。
【００２２】この第１２の発明によれば、自己に必要な
配線パターンのみを有し、必要に応じて他の入出力セル
の配線パターン間を接続できる配線パターンをレイアウ
トすることができる構造を有する入出力セルを含めて配
線レイアウトを行うとしているので、配線レイアウトに
自由度が増す。
配線パターンのみを有し、必要に応じて他の入出力セル
の配線パターン間を接続できる配線パターンをレイアウ
トすることができる構造を有する入出力セルを含めて配
線レイアウトを行うとしているので、配線レイアウトに
自由度が増す。
【００２３】本発明中、第１３の発明（請求項１３記載
の半導体集積回路の配線レイアウト方法）は、第１２の
発明において、入出力セルとして、配線パターンを有し
ていないセルを使用するというものである。
の半導体集積回路の配線レイアウト方法）は、第１２の
発明において、入出力セルとして、配線パターンを有し
ていないセルを使用するというものである。
【００２４】この第１３の発明によれば、自己に必要な
配線パターンのみを有し、必要に応じて他の入出力セル
の配線パターン間を接続できる配線パターンをレイアウ
トすることができる構造を有する入出力セルを含めると
共に、入出力セルとして、配線パターンを有していない
セルを使用するとしているので、第１２の発明以上に配
線レイアウトに自由度が増す。
配線パターンのみを有し、必要に応じて他の入出力セル
の配線パターン間を接続できる配線パターンをレイアウ
トすることができる構造を有する入出力セルを含めると
共に、入出力セルとして、配線パターンを有していない
セルを使用するとしているので、第１２の発明以上に配
線レイアウトに自由度が増す。
【００２５】
【発明の実施の形態】以下、図１〜図１６を参照して、
本発明による半導体集積回路の実施の第１形態〜第６形
態及び本発明による半導体集積回路の配線レイアウト方
法の実施の一形態について説明する。
本発明による半導体集積回路の実施の第１形態〜第６形
態及び本発明による半導体集積回路の配線レイアウト方
法の実施の一形態について説明する。
【００２６】（１）本発明による半導体集積回路の実施
の第１形態 図１は本発明による半導体集積回路の実施の第１形態を
示す概略的平面図である。図１中、６は半導体チップ、
７はパッド、８は入出力セル領域、９は内部セル領域で
ある。
の第１形態 図１は本発明による半導体集積回路の実施の第１形態を
示す概略的平面図である。図１中、６は半導体チップ、
７はパッド、８は入出力セル領域、９は内部セル領域で
ある。
【００２７】即ち、本発明による半導体集積回路の実施
の第１形態は、内部セル領域９の周辺部に、入出力セル
が必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを
異にしてなる種々の面積を有する入出力セル領域８を、
パッド７側には凹凸ができず、内部セル領域９側に凹凸
ができるように配列したものである。
の第１形態は、内部セル領域９の周辺部に、入出力セル
が必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを
異にしてなる種々の面積を有する入出力セル領域８を、
パッド７側には凹凸ができず、内部セル領域９側に凹凸
ができるように配列したものである。
【００２８】このように、本発明による半導体集積回路
の実施の第１形態においては、入出力セル領域８は、入
出力セルが必要とする面積に応じた種々の面積とされて
いるので、入出力セルを形成するについて、チップ面を
無駄に使用することがない。
の実施の第１形態においては、入出力セル領域８は、入
出力セルが必要とする面積に応じた種々の面積とされて
いるので、入出力セルを形成するについて、チップ面を
無駄に使用することがない。
【００２９】そこで、また、内部セル領域９を、その外
周部がほぼ入出力セル領域８に沿うように形成する場合
には、内部セルを形成するについて、チップ面を無駄に
使用することがない。
周部がほぼ入出力セル領域８に沿うように形成する場合
には、内部セルを形成するについて、チップ面を無駄に
使用することがない。
【００３０】したがって、本発明による半導体集積回路
の実施の第１形態によれば、チップ面積を従来例と同一
にする場合には、内部セル領域９の面積を拡大し、内部
セルの増大化を図ることができ、内部セル領域９の面積
を従来例と同一とする場合には、チップ面を縮小し、チ
ップの小型化を図ることができる。
の実施の第１形態によれば、チップ面積を従来例と同一
にする場合には、内部セル領域９の面積を拡大し、内部
セルの増大化を図ることができ、内部セル領域９の面積
を従来例と同一とする場合には、チップ面を縮小し、チ
ップの小型化を図ることができる。
【００３１】（２）本発明による半導体集積回路の実施
の第２形態 図２は本発明による半導体集積回路の実施の第２形態を
示す概略的平面図である。図２中、１１は半導体チッ
プ、１２はパッド、１３は入出力セル領域、１４は内部
セル領域である。
の第２形態 図２は本発明による半導体集積回路の実施の第２形態を
示す概略的平面図である。図２中、１１は半導体チッ
プ、１２はパッド、１３は入出力セル領域、１４は内部
セル領域である。
【００３２】即ち、本発明による半導体集積回路の実施
の第２形態は、内部セル領域１４の周辺部に、入出力セ
ルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄ
を異にしてなる種々の面積を有する入出力セル領域１３
を、パッド１２側に凹凸ができ、内部セル領域１４側に
は凹凸ができないように配列したものである。
の第２形態は、内部セル領域１４の周辺部に、入出力セ
ルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄ
を異にしてなる種々の面積を有する入出力セル領域１３
を、パッド１２側に凹凸ができ、内部セル領域１４側に
は凹凸ができないように配列したものである。
【００３３】このように、本発明による半導体集積回路
の実施の第２形態においては、入出力セル領域１３は、
入出力セルが必要とする面積に応じた種々の面積とされ
ているので、入出力セルを形成するについて、チップ面
を無駄に使用することがない。
の実施の第２形態においては、入出力セル領域１３は、
入出力セルが必要とする面積に応じた種々の面積とされ
ているので、入出力セルを形成するについて、チップ面
を無駄に使用することがない。
【００３４】そこで、また、内部セル領域１４を、その
外周部がほぼ入出力セル領域１３に沿うように形成する
場合には、内部セルを形成するについて、チップ面を無
駄に使用することがない。
外周部がほぼ入出力セル領域１３に沿うように形成する
場合には、内部セルを形成するについて、チップ面を無
駄に使用することがない。
【００３５】したがって、本発明による半導体集積回路
の実施の第２形態によれば、チップ面積を従来例と同一
にする場合には、内部セル領域１４の面積を拡大し、内
部セルの増大化を図ることができ、内部セル領域１４の
面積を従来例と同一とする場合には、チップ面を縮小
し、チップの小型化を図ることができる。
の実施の第２形態によれば、チップ面積を従来例と同一
にする場合には、内部セル領域１４の面積を拡大し、内
部セルの増大化を図ることができ、内部セル領域１４の
面積を従来例と同一とする場合には、チップ面を縮小
し、チップの小型化を図ることができる。
【００３６】（３）本発明による半導体集積回路の実施
の第３形態 図３は本発明による半導体集積回路の実施の第３形態を
示す概略的平面図である。図３中、１６は半導体チッ
プ、１７はパッド、１８は入出力セル領域、１９は内部
セル領域である。
の第３形態 図３は本発明による半導体集積回路の実施の第３形態を
示す概略的平面図である。図３中、１６は半導体チッ
プ、１７はパッド、１８は入出力セル領域、１９は内部
セル領域である。
【００３７】即ち、本発明による半導体集積回路の実施
の第３形態は、内部セル領域１９の周辺部に、入出力セ
ルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄ
を異にしてなる種々の面積を有する入出力セル領域１８
を、入出力セル領域列２１、２２については、パッド１
７側には凹凸ができず、内部セル領域１９側に凹凸がで
きるように配列し、入出力セル領域列２３については、
パッド１７側に凹凸ができ、内部セル領域１９側には凹
凸ができないように配列し、入出力セル領域列２４につ
いては、パッド１７側及び内部セル領域１９側に凹凸が
できるように配列したものである。
の第３形態は、内部セル領域１９の周辺部に、入出力セ
ルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄ
を異にしてなる種々の面積を有する入出力セル領域１８
を、入出力セル領域列２１、２２については、パッド１
７側には凹凸ができず、内部セル領域１９側に凹凸がで
きるように配列し、入出力セル領域列２３については、
パッド１７側に凹凸ができ、内部セル領域１９側には凹
凸ができないように配列し、入出力セル領域列２４につ
いては、パッド１７側及び内部セル領域１９側に凹凸が
できるように配列したものである。
【００３８】このように、本発明による半導体集積回路
の実施の第３形態においては、入出力セル領域１８は、
入出力セルが必要とする面積に応じた種々の面積とされ
ているので、入出力セルを形成するについて、チップ面
を無駄に使用することがない。
の実施の第３形態においては、入出力セル領域１８は、
入出力セルが必要とする面積に応じた種々の面積とされ
ているので、入出力セルを形成するについて、チップ面
を無駄に使用することがない。
【００３９】そこで、また、内部セル領域１９を、その
外周部がほぼ入出力セル領域１８に沿うように形成する
場合には、内部セルを形成するについて、チップ面を無
駄に使用することがない。
外周部がほぼ入出力セル領域１８に沿うように形成する
場合には、内部セルを形成するについて、チップ面を無
駄に使用することがない。
【００４０】したがって、本発明による半導体集積回路
の実施の第３形態によれば、チップ面積を従来例と同一
にする場合には、内部セル領域１９の面積を拡大し、内
部セルの増大化を図ることができ、内部セル領域１９の
面積を従来例と同一とする場合には、チップ面を縮小
し、チップの小型化を図ることができる。
の実施の第３形態によれば、チップ面積を従来例と同一
にする場合には、内部セル領域１９の面積を拡大し、内
部セルの増大化を図ることができ、内部セル領域１９の
面積を従来例と同一とする場合には、チップ面を縮小
し、チップの小型化を図ることができる。
【００４１】（４）本発明による半導体集積回路の実施
の第４形態 図４は本発明による半導体集積回路の実施の第４形態を
示す概略的平面図であり、本発明による半導体集積回路
の実施の第４形態は、入出力セル領域８のうち、チップ
面のコーナ部２６に設けられている２個の入出力セル領
域８Ａ、８Ｂに部分的に囲まれている領域に入出力セル
領域２７、２８、２９、３０を設け、その他について
は、図１に示す本発明による半導体集積回路の実施の第
１形態と同様に構成したものである。
の第４形態 図４は本発明による半導体集積回路の実施の第４形態を
示す概略的平面図であり、本発明による半導体集積回路
の実施の第４形態は、入出力セル領域８のうち、チップ
面のコーナ部２６に設けられている２個の入出力セル領
域８Ａ、８Ｂに部分的に囲まれている領域に入出力セル
領域２７、２８、２９、３０を設け、その他について
は、図１に示す本発明による半導体集積回路の実施の第
１形態と同様に構成したものである。
【００４２】本発明による半導体集積回路の実施の第４
形態によれば、本発明による半導体集積回路の実施の第
１形態と同様に、チップ面積を従来例と同一にする場合
には、内部セル領域９の面積を拡大し、内部セルの増大
化を図ることができ、内部セル領域９の面積を従来例と
同一とする場合には、チップ面を縮小し、チップの小型
化を図ることができると共に、入出力セルを増やすこと
ができる。
形態によれば、本発明による半導体集積回路の実施の第
１形態と同様に、チップ面積を従来例と同一にする場合
には、内部セル領域９の面積を拡大し、内部セルの増大
化を図ることができ、内部セル領域９の面積を従来例と
同一とする場合には、チップ面を縮小し、チップの小型
化を図ることができると共に、入出力セルを増やすこと
ができる。
【００４３】（５）本発明による半導体集積回路の実施
の第５形態 図５は本発明による半導体集積回路の実施の第５形態を
示す概略的平面図である。図５中、３２は半導体チッ
プ、３３はパッド、３４は入出力セル領域、３５は内部
セル領域である。
の第５形態 図５は本発明による半導体集積回路の実施の第５形態を
示す概略的平面図である。図５中、３２は半導体チッ
プ、３３はパッド、３４は入出力セル領域、３５は内部
セル領域である。
【００４４】即ち、本発明による半導体集積回路の実施
の第５形態は、内部セル領域３５の周辺部に、入出力セ
ルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄ
を異にしてなる種々の面積を有する入出力セル領域３４
を、パッド３３側には凹凸ができず、内部セル領域３５
側に凹凸ができるように、かつ、チップ面のコーナ部３
６、３７、３８、３９側には、奥行Ｄの浅い入出力セル
が位置するように配列したものである。
の第５形態は、内部セル領域３５の周辺部に、入出力セ
ルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄ
を異にしてなる種々の面積を有する入出力セル領域３４
を、パッド３３側には凹凸ができず、内部セル領域３５
側に凹凸ができるように、かつ、チップ面のコーナ部３
６、３７、３８、３９側には、奥行Ｄの浅い入出力セル
が位置するように配列したものである。
【００４５】このように、本発明による半導体集積回路
の実施の第５形態においては、入出力セル領域３４は、
入出力セルが必要とする面積に応じた種々の面積とされ
ており、しかも、チップ面のコーナ部３６、３７、３
８、３９側には、奥行Ｄの浅い入出力セルが位置するよ
うに配列されているので、入出力セルを形成するについ
て、チップ面を無駄に使用することがない。
の実施の第５形態においては、入出力セル領域３４は、
入出力セルが必要とする面積に応じた種々の面積とされ
ており、しかも、チップ面のコーナ部３６、３７、３
８、３９側には、奥行Ｄの浅い入出力セルが位置するよ
うに配列されているので、入出力セルを形成するについ
て、チップ面を無駄に使用することがない。
【００４６】そこで、また、内部セル領域３５を、その
外周部がほぼ入出力セル領域３４に沿うように形成する
場合には、内部セルを形成するについて、チップ面を無
駄に使用することがない。
外周部がほぼ入出力セル領域３４に沿うように形成する
場合には、内部セルを形成するについて、チップ面を無
駄に使用することがない。
【００４７】したがって、本発明による半導体集積回路
の実施の第５形態によれば、チップ面積を従来例と同一
にする場合には、内部セル領域３５の面積を拡大し、内
部セルの増大化を図ることができ、内部セル領域３５の
面積を従来例と同一とする場合には、チップ面を縮小
し、チップの小型化を図ることができると共に、入出力
セルの数を増大することができる。
の実施の第５形態によれば、チップ面積を従来例と同一
にする場合には、内部セル領域３５の面積を拡大し、内
部セルの増大化を図ることができ、内部セル領域３５の
面積を従来例と同一とする場合には、チップ面を縮小
し、チップの小型化を図ることができると共に、入出力
セルの数を増大することができる。
【００４８】ここに、図６〜図９はチップ面のコーナ部
の利用方法を説明するための概略的平面図である。図６
〜図９において、４１は半導体チップ、４２はパッド、
４３〜５４は入出力セル領域、５５はチップ面のコーナ
部である。
の利用方法を説明するための概略的平面図である。図６
〜図９において、４１は半導体チップ、４２はパッド、
４３〜５４は入出力セル領域、５５はチップ面のコーナ
部である。
【００４９】ここに、図６はチップ面のコーナ部５５に
入出力セル領域を設けていない場合を示しており、図７
はチップ面のコーナ部５５に幅ＷをＬ、奥行Ｄを４Ｌと
する入出力セル領域４５、４６を設けた場合を示してい
る。
入出力セル領域を設けていない場合を示しており、図７
はチップ面のコーナ部５５に幅ＷをＬ、奥行Ｄを４Ｌと
する入出力セル領域４５、４６を設けた場合を示してい
る。
【００５０】また、図８はチップ面のコーナ部５５に幅
ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域４７、４
８、４９、５０を設けた場合を示しており、図９はチッ
プ面のコーナ部５５に幅ＷをＬ、奥行Ｄを３Ｌとする入
出力セル領域４７、４８と、幅ＷをＬ、奥行Ｄを２Ｌと
する入出力セル領域５１、５２、５３、５４とを設けた
場合を示している。
ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域４７、４
８、４９、５０を設けた場合を示しており、図９はチッ
プ面のコーナ部５５に幅ＷをＬ、奥行Ｄを３Ｌとする入
出力セル領域４７、４８と、幅ＷをＬ、奥行Ｄを２Ｌと
する入出力セル領域５１、５２、５３、５４とを設けた
場合を示している。
【００５１】このように、チップ面のコーナ部には、奥
行Ｄの浅い入出力セル領域を設けるほど、全体として、
より多くの入出力セル領域を設けることができる。
行Ｄの浅い入出力セル領域を設けるほど、全体として、
より多くの入出力セル領域を設けることができる。
【００５２】また、図１０は本発明による半導体集積回
路の実施の第５形態に設けるに適した入出力セル領域を
示す概略的平面図である。
路の実施の第５形態に設けるに適した入出力セル領域を
示す概略的平面図である。
【００５３】図１０（Ａ）において、５６は幅ＷをＬ、
奥行ＤをＬとする入出力セル領域、５７は幅ＷをＬ、奥
行Ｄを２Ｌとする入出力セル領域、５８は幅ＷをＬ、奥
行Ｄを３Ｌとする入出力セル領域である。
奥行ＤをＬとする入出力セル領域、５７は幅ＷをＬ、奥
行Ｄを２Ｌとする入出力セル領域、５８は幅ＷをＬ、奥
行Ｄを３Ｌとする入出力セル領域である。
【００５４】また、図１０（Ｂ）において、５９は幅Ｗ
を２Ｌ、奥行Ｄを２Ｌとする入出力セル領域、６０は幅
ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域である。
を２Ｌ、奥行Ｄを２Ｌとする入出力セル領域、６０は幅
ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域である。
【００５５】このように、奥行Ｄが幅Ｗの整数倍になる
ような入出力セル領域を設けるようにする場合には、入
出力セル領域の幅Ｗを同一とする場合であっても、幅Ｗ
を異にするものを含む場合であっても、チップ面のコー
ナ部を効率的に使用することができ、ＣＡＤを使用して
入出力セルを自動配置する場合においても配置し易くな
る。
ような入出力セル領域を設けるようにする場合には、入
出力セル領域の幅Ｗを同一とする場合であっても、幅Ｗ
を異にするものを含む場合であっても、チップ面のコー
ナ部を効率的に使用することができ、ＣＡＤを使用して
入出力セルを自動配置する場合においても配置し易くな
る。
【００５６】また、図１１は本発明による半導体集積回
路の実施の第５形態に適用して好適なパッドの配列ピッ
チＰと入出力セル領域の奥行Ｄとの関係を説明するため
の概略的平面図である。
路の実施の第５形態に適用して好適なパッドの配列ピッ
チＰと入出力セル領域の奥行Ｄとの関係を説明するため
の概略的平面図である。
【００５７】図１１（Ａ）において、６２は配列ピッチ
Ｐをａ×３とするパッド、６３は奥行Ｄをａ×３とする
入出力セル領域、６４、６５は奥行Ｄをａ×４とする入
出力セル領域である。
Ｐをａ×３とするパッド、６３は奥行Ｄをａ×３とする
入出力セル領域、６４、６５は奥行Ｄをａ×４とする入
出力セル領域である。
【００５８】また、図１１（Ｂ）において、６６は配列
ピッチＰをａ×４とするパッド、６７は奥行Ｄをａ×３
とする入出力セル領域、６８、６９、７０は奥行Ｄをａ
×４とする入出力セル領域である。
ピッチＰをａ×４とするパッド、６７は奥行Ｄをａ×３
とする入出力セル領域、６８、６９、７０は奥行Ｄをａ
×４とする入出力セル領域である。
【００５９】このように、パッドの配列ピッチＰと、入
出力セル領域の奥行Ｄとの間に、最大公約数ａが存在す
るように構成する場合、即ち、パッドの配列ピッチＰ及
び入出力セル領域の奥行Ｄは、所定の長さａの整数倍で
あるように構成する場合には、パッドの配列ピッチＰを
変更することなく、入出力セル領域の微細化を図る場合
において、パッドと入出力セルとの接続を容易にするこ
とができる。
出力セル領域の奥行Ｄとの間に、最大公約数ａが存在す
るように構成する場合、即ち、パッドの配列ピッチＰ及
び入出力セル領域の奥行Ｄは、所定の長さａの整数倍で
あるように構成する場合には、パッドの配列ピッチＰを
変更することなく、入出力セル領域の微細化を図る場合
において、パッドと入出力セルとの接続を容易にするこ
とができる。
【００６０】（６）本発明による半導体集積回路の実施
の第６形態 図１２は本発明による半導体集積回路の実施の第６形態
を示す概略的平面図である。図１２中、７２は半導体チ
ップ、７３はパッド、７４は入出力セル領域、７５は内
部セル領域である。
の第６形態 図１２は本発明による半導体集積回路の実施の第６形態
を示す概略的平面図である。図１２中、７２は半導体チ
ップ、７３はパッド、７４は入出力セル領域、７５は内
部セル領域である。
【００６１】即ち、本発明による半導体集積回路の実施
の第６形態は、内部セル領域７５の周辺部に、入出力セ
ルが必要とする面積に応じて、幅Ｗ及び奥行Ｄを異にし
てなる種々の面積を有する入出力セル領域７４を、パッ
ド７３側には凹凸ができず、内部セル領域７５側に凹凸
ができるように配列したものである。
の第６形態は、内部セル領域７５の周辺部に、入出力セ
ルが必要とする面積に応じて、幅Ｗ及び奥行Ｄを異にし
てなる種々の面積を有する入出力セル領域７４を、パッ
ド７３側には凹凸ができず、内部セル領域７５側に凹凸
ができるように配列したものである。
【００６２】このように、本発明による半導体集積回路
の実施の第６形態においては、入出力セル領域７４は、
入出力セルが必要とする面積に応じた種々の面積とされ
ているので、入出力セルを形成するについて、チップ面
を無駄に使用することがない。
の実施の第６形態においては、入出力セル領域７４は、
入出力セルが必要とする面積に応じた種々の面積とされ
ているので、入出力セルを形成するについて、チップ面
を無駄に使用することがない。
【００６３】そこで、また、内部セル領域７５を、その
外周部がほぼ入出力セル領域７４に沿うように形成する
場合には、内部セルを形成するについて、チップ面を無
駄に使用することがない。
外周部がほぼ入出力セル領域７４に沿うように形成する
場合には、内部セルを形成するについて、チップ面を無
駄に使用することがない。
【００６４】したがって、本発明による半導体集積回路
の実施の第６形態によれば、チップ面積を従来例と同一
にする場合には、内部セル領域７５の面積を拡大し、内
部セルの増大化を図ることができ、内部セル領域７５の
面積を従来例と同一とする場合には、チップ面を縮小
し、チップの小型化を図ることができる。
の実施の第６形態によれば、チップ面積を従来例と同一
にする場合には、内部セル領域７５の面積を拡大し、内
部セルの増大化を図ることができ、内部セル領域７５の
面積を従来例と同一とする場合には、チップ面を縮小
し、チップの小型化を図ることができる。
【００６５】なお、図１３は本発明による半導体集積回
路の実施の第６形態に適用して好適なパッドの配列ピッ
チＰと入出力セル領域の幅Ｗとの関係を説明するための
概略的平面図である。
路の実施の第６形態に適用して好適なパッドの配列ピッ
チＰと入出力セル領域の幅Ｗとの関係を説明するための
概略的平面図である。
【００６６】図１３（Ａ）において、７７は配列ピッチ
Ｐをｂ×３とするパッド、７８は幅Ｗをｂ×３とする入
出力セル領域、７９は幅Ｗをｂ×６とする入出力セル領
域である。
Ｐをｂ×３とするパッド、７８は幅Ｗをｂ×３とする入
出力セル領域、７９は幅Ｗをｂ×６とする入出力セル領
域である。
【００６７】また、図１３（Ｂ）において、８０は配列
ピッチＰをｂ×４とするパッド、８１は幅Ｗをｂ×３と
する入出力セル領域、８２は幅Ｗをｂ×６とする入出力
セル領域、８３は幅Ｗをｂ×３とする入出力セル領域で
ある。
ピッチＰをｂ×４とするパッド、８１は幅Ｗをｂ×３と
する入出力セル領域、８２は幅Ｗをｂ×６とする入出力
セル領域、８３は幅Ｗをｂ×３とする入出力セル領域で
ある。
【００６８】このように、パッドの配列ピッチＰと、入
出力セル領域の幅Ｗとの間に、最大公約数ｂが存在する
ように構成する場合、即ち、パッドの配列ピッチＰ及び
入出力セル領域の幅Ｗが所定の長さｂの整数倍となるよ
うに構成する場合には、パッドの配列ピッチを変更する
ことなく、入出力セル領域の微細化を図る場合におい
て、入出力セルとの接続を容易にすることができる。
出力セル領域の幅Ｗとの間に、最大公約数ｂが存在する
ように構成する場合、即ち、パッドの配列ピッチＰ及び
入出力セル領域の幅Ｗが所定の長さｂの整数倍となるよ
うに構成する場合には、パッドの配列ピッチを変更する
ことなく、入出力セル領域の微細化を図る場合におい
て、入出力セルとの接続を容易にすることができる。
【００６９】（７）本発明による半導体集積回路の配線
レイアウト方法の実施の一形態 図１４は本発明による半導体集積回路の配線レイアウト
方法の実施の一形態を説明するための概略的平面図であ
り、本発明による半導体集積回路の配線レイアウト方法
の実施の一形態で使用する入出力セル８５、８６、８
７、８８、８９、９０、９１を示している。
レイアウト方法の実施の一形態 図１４は本発明による半導体集積回路の配線レイアウト
方法の実施の一形態を説明するための概略的平面図であ
り、本発明による半導体集積回路の配線レイアウト方法
の実施の一形態で使用する入出力セル８５、８６、８
７、８８、８９、９０、９１を示している。
【００７０】即ち、本発明による半導体集積回路の配線
レイアウト方法の実施の一形態は、図１４に示す入出力
セル８５、８６、８７、８８、８９、９０、９１を使用
して配線レイアウトを行うとするものである。
レイアウト方法の実施の一形態は、図１４に示す入出力
セル８５、８６、８７、８８、８９、９０、９１を使用
して配線レイアウトを行うとするものである。
【００７１】入出力セル８５は、ＶＤＤ電源配線パター
ン９２と、ＶＳＳ電源配線パターン９３と、Ｓ１信号配
線パターン９４と、Ｓ２信号配線パターン９５とを有す
るものであり、入出力セル８６は、ＶＤＤ電源配線パタ
ーン９２と、ＶＳＳ電源配線パターン９３と、Ｓ１信号
配線パターン９４とを有するものである。
ン９２と、ＶＳＳ電源配線パターン９３と、Ｓ１信号配
線パターン９４と、Ｓ２信号配線パターン９５とを有す
るものであり、入出力セル８６は、ＶＤＤ電源配線パタ
ーン９２と、ＶＳＳ電源配線パターン９３と、Ｓ１信号
配線パターン９４とを有するものである。
【００７２】また、入出力セル８７は、配線パターンを
有していないものであり、入出力セル８８は、ＶＤＤ電
源配線パターン９２と、ＶＳＳ電源配線パターン９３と
を有するものである。
有していないものであり、入出力セル８８は、ＶＤＤ電
源配線パターン９２と、ＶＳＳ電源配線パターン９３と
を有するものである。
【００７３】また、入出力セル８９は、ＶＤＤ電源配線
パターン９２、９６と、ＶＳＳ電源配線パターン９３
と、Ｓ１信号配線パターン９４と、Ｓ２信号配線パター
ン９５とを有するものである。
パターン９２、９６と、ＶＳＳ電源配線パターン９３
と、Ｓ１信号配線パターン９４と、Ｓ２信号配線パター
ン９５とを有するものである。
【００７４】また、入出力セル９０は、ＶＤＤ電源配線
パターン９２と、ＶＳＳ電源配線パターン９３とを有す
るものであり、入出力セル９１は、ＶＤＤ電源配線パタ
ーン９２、９６と、ＶＳＳ電源配線パターン９３とを有
するものである。
パターン９２と、ＶＳＳ電源配線パターン９３とを有す
るものであり、入出力セル９１は、ＶＤＤ電源配線パタ
ーン９２、９６と、ＶＳＳ電源配線パターン９３とを有
するものである。
【００７５】図１５は、図１４に示す入出力セル８５〜
９１のうち４種類の入出力セル８５、８６、８７、８８
を６個一列に配列して配線レイアウトを行った場合を示
している。
９１のうち４種類の入出力セル８５、８６、８７、８８
を６個一列に配列して配線レイアウトを行った場合を示
している。
【００７６】この例では、左から順に入出力セル８５−
１（＝入出力セル８５）、入出力セル８７−１（＝入出
力セル８７）、入出力セル８６、入出力セル８５−２
（＝入出力セル８５）、入出力セル８７−２（＝入出力
セル８７）、入出力セル８８を配置している。
１（＝入出力セル８５）、入出力セル８７−１（＝入出
力セル８７）、入出力セル８６、入出力セル８５−２
（＝入出力セル８５）、入出力セル８７−２（＝入出力
セル８７）、入出力セル８８を配置している。
【００７７】そして、入出力セル８５、８６、８８に設
けられている配線パターンの他に、配線パターン９７、
９８、９９、１００、１０１、１０２がレイアウトされ
ている。
けられている配線パターンの他に、配線パターン９７、
９８、９９、１００、１０１、１０２がレイアウトされ
ている。
【００７８】ここに、入出力セル８５−１のＶＤＤ電源
配線パターン９２と、入出力セル８６のＶＤＤ電源配線
パターン９２と、入出力セル８５−２のＶＤＤ配線パタ
ーン９２と、入出力セル８８のＶＤＤ電源配線パターン
９２とは、配線パターン９７、１０１を介して接続され
ている。
配線パターン９２と、入出力セル８６のＶＤＤ電源配線
パターン９２と、入出力セル８５−２のＶＤＤ配線パタ
ーン９２と、入出力セル８８のＶＤＤ電源配線パターン
９２とは、配線パターン９７、１０１を介して接続され
ている。
【００７９】また、入出力セル８５−１のＶＳＳ電源配
線パターン９３と、入出力セル８６のＶＳＳ電源配線パ
ターン９３と、入出力セル８５−２のＶＳＳ配線パター
ン９３と、入出力セル８８のＶＳＳ電源配線パターン９
３とは、配線パターン９８、１０２を介して接続されて
いる。
線パターン９３と、入出力セル８６のＶＳＳ電源配線パ
ターン９３と、入出力セル８５−２のＶＳＳ配線パター
ン９３と、入出力セル８８のＶＳＳ電源配線パターン９
３とは、配線パターン９８、１０２を介して接続されて
いる。
【００８０】また、入出力セル８５−１のＳ１信号配線
パターン９４と、入出力セル８６のＳ１信号配線パター
ン９４と、入出力セル８５−２のＳ１信号配線パターン
９４とは、配線パターン９９を介して接続されている。
パターン９４と、入出力セル８６のＳ１信号配線パター
ン９４と、入出力セル８５−２のＳ１信号配線パターン
９４とは、配線パターン９９を介して接続されている。
【００８１】また、入出力セル８５−１のＳ２信号配線
パターン９５と、入出力セル８５−２のＳ２信号配線パ
ターン９５とは、配線パターン１００を介して接続され
ている。
パターン９５と、入出力セル８５−２のＳ２信号配線パ
ターン９５とは、配線パターン１００を介して接続され
ている。
【００８２】また、図１６は、図１４に示す入出力セル
８５〜９１のうち５種類の入出力セル８６、８７、８
９、９０、９１を７個１列に配列して配線レイアウトを
行った場合を示している。
８５〜９１のうち５種類の入出力セル８６、８７、８
９、９０、９１を７個１列に配列して配線レイアウトを
行った場合を示している。
【００８３】この例では、左から順に入出力セル８９−
１（＝入出力セル８９）、入出力セル８７−１（＝入出
力セル８７）、入出力セル８６、入出力セル８９−２
（＝入出力セル８９）、入出力セル８７−２（＝入出力
セル８７）、入出力セル９０、入出力セル９１を配置し
ている。
１（＝入出力セル８９）、入出力セル８７−１（＝入出
力セル８７）、入出力セル８６、入出力セル８９−２
（＝入出力セル８９）、入出力セル８７−２（＝入出力
セル８７）、入出力セル９０、入出力セル９１を配置し
ている。
【００８４】そして、入出力セル８６、８９、９０、９
１に設けられている配線パターンの他に、配線パターン
１０３、１０４、１０５、１０６、１０７、１０８、１
０９、１１０がレイアウトされている。
１に設けられている配線パターンの他に、配線パターン
１０３、１０４、１０５、１０６、１０７、１０８、１
０９、１１０がレイアウトされている。
【００８５】ここに、入出力セル８９−１のＶＤＤ電源
配線パターン９２と、入出力セル８６のＶＤＤ電源配線
パターン９２と、入出力セル８９−２のＶＤＤ電源配線
パターン９２と、入出力セル９０のＶＤＤ電源配線パタ
ーン９２と、入出力セル９１のＶＤＤ電源配線パターン
とは、配線パターン１０３、１０７を介して接続されて
いる。
配線パターン９２と、入出力セル８６のＶＤＤ電源配線
パターン９２と、入出力セル８９−２のＶＤＤ電源配線
パターン９２と、入出力セル９０のＶＤＤ電源配線パタ
ーン９２と、入出力セル９１のＶＤＤ電源配線パターン
とは、配線パターン１０３、１０７を介して接続されて
いる。
【００８６】また、入出力セル８９−１のＶＳＳ電源配
線パターン９３と、入出力セル８６のＶＳＳ電源配線パ
ターン９３と、入出力セル８９−２のＶＳＳ電源配線パ
ターン９３と、入出力セル９０のＶＳＳ電源配線パター
ン９３と、入出力セル９１のＶＳＳ電源配線パターン９
３とは、配線パターン１０４、１０８を介して接続され
ている。
線パターン９３と、入出力セル８６のＶＳＳ電源配線パ
ターン９３と、入出力セル８９−２のＶＳＳ電源配線パ
ターン９３と、入出力セル９０のＶＳＳ電源配線パター
ン９３と、入出力セル９１のＶＳＳ電源配線パターン９
３とは、配線パターン１０４、１０８を介して接続され
ている。
【００８７】また、入出力セル８９−１のＳ１信号配線
パターン９４と、入出力セル８６のＳ１信号配線パター
ン９４と、入出力セル８９−２のＳ１信号配線パターン
９４とは、配線パターン１０５を介して接続されてい
る。
パターン９４と、入出力セル８６のＳ１信号配線パター
ン９４と、入出力セル８９−２のＳ１信号配線パターン
９４とは、配線パターン１０５を介して接続されてい
る。
【００８８】また、入出力セル８９−１のＳ２信号配線
パターン９５と、入出力セル８９−２のＳ２信号配線パ
ターン９５とは、配線パターン１０６を介して接続され
ている。
パターン９５と、入出力セル８９−２のＳ２信号配線パ
ターン９５とは、配線パターン１０６を介して接続され
ている。
【００８９】また、入出力セル８９−１のＶＤＤ電源配
線パターン９６と、入出力セル８９−２のＶＤＤ電源配
線パターン９６と、入出力セル９１のＶＤＤ電源配線パ
ターン９６とは、配線パターン１０９、１１０を介して
接続されている。
線パターン９６と、入出力セル８９−２のＶＤＤ電源配
線パターン９６と、入出力セル９１のＶＤＤ電源配線パ
ターン９６とは、配線パターン１０９、１１０を介して
接続されている。
【００９０】このように本発明による半導体集積回路の
配線レイアウトの実施の一形態によれば、自己に必要な
配線パターンのみを有し、必要に応じて他の入出力セル
の配線パターン間を接続できる配線パターンをレイアウ
トすることができる構造を有する入出力セル８６、８
８、９０、９１を使用すると共に、入出力セルとして、
配線パターンを有しないセル８７を使用するとしている
ので、配線レイアウトに自由度が増し、配線レイアウト
を容易に行うことができると共に、入出力セルの回路構
成と物理パターンとの一致の確認を容易に行うことがで
きる。
配線レイアウトの実施の一形態によれば、自己に必要な
配線パターンのみを有し、必要に応じて他の入出力セル
の配線パターン間を接続できる配線パターンをレイアウ
トすることができる構造を有する入出力セル８６、８
８、９０、９１を使用すると共に、入出力セルとして、
配線パターンを有しないセル８７を使用するとしている
ので、配線レイアウトに自由度が増し、配線レイアウト
を容易に行うことができると共に、入出力セルの回路構
成と物理パターンとの一致の確認を容易に行うことがで
きる。
【００９１】
【発明の効果】以上のように、本発明中、第１〜第１１
の発明（請求項１〜１１記載の半導体集積回路）のいず
れによっても、入出力セル領域は、入出力セルが必要と
する面積に応じた面積とされているので、入出力セルを
形成するについて、チップ面を無駄に使用することがな
く、チップ面積を従来例と同一にする場合には、内部セ
ル領域の面積を拡大し、内部セルの増大化を図ることが
でき、内部セル領域の面積を従来例と同一とする場合に
は、チップ面を縮小し、チップの小型化を図ることがで
きる。
の発明（請求項１〜１１記載の半導体集積回路）のいず
れによっても、入出力セル領域は、入出力セルが必要と
する面積に応じた面積とされているので、入出力セルを
形成するについて、チップ面を無駄に使用することがな
く、チップ面積を従来例と同一にする場合には、内部セ
ル領域の面積を拡大し、内部セルの増大化を図ることが
でき、内部セル領域の面積を従来例と同一とする場合に
は、チップ面を縮小し、チップの小型化を図ることがで
きる。
【００９２】特に、第２、第３又は第４の発明によれ
ば、チップ面のコーナ部を有効に使用し、入出力セル領
域の数を増加することができ、第６又は第８の発明によ
れば、パッドの配列ピッチを変更することなく、入出力
セル領域の微細化を図る場合において、入出力セルとの
接続を容易にすることができる。
ば、チップ面のコーナ部を有効に使用し、入出力セル領
域の数を増加することができ、第６又は第８の発明によ
れば、パッドの配列ピッチを変更することなく、入出力
セル領域の微細化を図る場合において、入出力セルとの
接続を容易にすることができる。
【００９３】本発明中、第１２の発明（請求項１２記載
の半導体集積回路の配線レイアウト方法）によれば、自
己に必要な配線パターンのみを有し、必要に応じて他の
入出力セルの配線パターン間を接続できる配線パターン
をレイアウトすることができる構造を有する入出力セル
を含めて配線レイアウトを行うとしているので、配線レ
イアウトに自由度が増し、配線レイアウトを容易に行う
ことができると共に、入出力セルの回路構成と物理パタ
ーンとの一致の確認を容易に行うことができる。
の半導体集積回路の配線レイアウト方法）によれば、自
己に必要な配線パターンのみを有し、必要に応じて他の
入出力セルの配線パターン間を接続できる配線パターン
をレイアウトすることができる構造を有する入出力セル
を含めて配線レイアウトを行うとしているので、配線レ
イアウトに自由度が増し、配線レイアウトを容易に行う
ことができると共に、入出力セルの回路構成と物理パタ
ーンとの一致の確認を容易に行うことができる。
【００９４】本発明中、第１３の発明（請求項１３記載
の半導体集積回路の配線レイアウト方法）によれば、自
己に必要な配線パターンのみを有し、必要に応じて他の
入出力セルの配線パターン間を接続できる配線パターン
をレイアウトすることができる入出力セルを使用すると
共に、入出力セルとして、配線パターンを有していない
セルを使用するとしているので、第１２の発明以上に配
線レイアウトに自由度が増し、配線レイアウトを容易に
行うことができると共に、入出力セルの回路構成と物理
パターンとの一致の確認を容易に行うことができる。
の半導体集積回路の配線レイアウト方法）によれば、自
己に必要な配線パターンのみを有し、必要に応じて他の
入出力セルの配線パターン間を接続できる配線パターン
をレイアウトすることができる入出力セルを使用すると
共に、入出力セルとして、配線パターンを有していない
セルを使用するとしているので、第１２の発明以上に配
線レイアウトに自由度が増し、配線レイアウトを容易に
行うことができると共に、入出力セルの回路構成と物理
パターンとの一致の確認を容易に行うことができる。
【図１】本発明による半導体集積回路の実施の第１形態
を示す概略的平面図である。
を示す概略的平面図である。
【図２】本発明による半導体集積回路の実施の第２形態
を示す概略的平面図である。
を示す概略的平面図である。
【図３】本発明による半導体集積回路の実施の第３形態
を示す概略的平面図である。
を示す概略的平面図である。
【図４】本発明による半導体集積回路の実施の第４形態
を示す概略的平面図である。
を示す概略的平面図である。
【図５】本発明による半導体集積回路の実施の第５形態
を示す概略的平面図である。
を示す概略的平面図である。
【図６】チップ面のコーナ部の利用方法を説明するため
の概略的平面図である。
の概略的平面図である。
【図７】チップ面のコーナ部の利用方法を説明するため
の概略的平面図である。
の概略的平面図である。
【図８】チップ面のコーナ部の利用方法を説明するため
の概略的平面図である。
の概略的平面図である。
【図９】チップ面のコーナ部の利用方法を説明するため
の概略的平面図である。
の概略的平面図である。
【図１０】本発明による半導体集積回路の実施の第５形
態に設けるに適した入出力セル領域を示す概略的平面図
である。
態に設けるに適した入出力セル領域を示す概略的平面図
である。
【図１１】本発明による半導体集積回路の実施の第５形
態に適用して好適なパッドの配列ピッチと入出力セル領
域の奥行との関係を説明するための概略的平面図であ
る。
態に適用して好適なパッドの配列ピッチと入出力セル領
域の奥行との関係を説明するための概略的平面図であ
る。
【図１２】本発明による半導体集積回路の実施の第６形
態を示す概略的平面図である。
態を示す概略的平面図である。
【図１３】本発明による半導体集積回路の実施の第６形
態に適用して好適なパッドの配列ピッチと入出力セル領
域の幅との関係を説明するための概略的平面図である。
態に適用して好適なパッドの配列ピッチと入出力セル領
域の幅との関係を説明するための概略的平面図である。
【図１４】本発明による半導体集積回路の配線レイアウ
ト方法の実施の一形態を説明するための概略的平面図で
ある。
ト方法の実施の一形態を説明するための概略的平面図で
ある。
【図１５】本発明による半導体集積回路の配線レイアウ
ト方法の実施の一形態を説明するための概略的平面図で
ある。
ト方法の実施の一形態を説明するための概略的平面図で
ある。
【図１６】本発明による半導体集積回路の配線レイアウ
ト方法の実施の一形態を説明するための概略的平面図で
ある。
ト方法の実施の一形態を説明するための概略的平面図で
ある。
【図１７】従来の半導体集積回路の一例を示す概略的平
面図である。
面図である。
６ 半導体チップ ７ パッド ８ 入出力セル領域 ９ 内部セル領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯田 隆司 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 高瀬 正史 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 一ノ瀬 茂則 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (13)
- 【請求項１】内部セル領域の周辺部に入出力セル領域を
配列すると共に、入出力セル領域列とチップの辺との間
にパッドを配列する半導体集積回路において、 前記入出力セル領域は、入出力セルが必要とする面積に
応じた面積とされていることを特徴とする半導体集積回
路。 - 【請求項２】前記入出力セル領域のうち、チップ面のコ
ーナ部に配置されている入出力セル領域に部分的に囲ま
れている領域に入出力セル領域が設けられていることを
特徴とする請求項１記載の半導体集積回路。 - 【請求項３】チップ面のコーナ部側に、配列方向と直交
する方向の辺の長さを短くする入出力セル領域が配置さ
れていることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項４】前記入出力セル領域は、配列方向と直交す
る方向の辺の長さを配列方向と同一方向の辺の長さの整
数倍とされていることを特徴とする請求項１記載の半導
体集積回路。 - 【請求項５】前記入出力セル領域は、配列方向と同一方
向の辺の長さを同一とされていることを特徴とする請求
項１記載の半導体集積回路。 - 【請求項６】前記パッドの配列ピッチ及び前記入出力セ
ル領域の配列方向と直交する方向の辺の長さは、所定の
長さの整数倍であることを特徴とする請求項５記載の半
導体集積回路。 - 【請求項７】前記入出力セル領域は、配列方向と同一方
向の辺の長さを異にするものを含んでいることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項８】前記パッドの配列ピッチ及び前記入出力セ
ル領域の配列方向と同一方向の辺の長さは、所定の長さ
の整数倍であることを特徴とする請求項７記載の半導体
集積回路。 - 【請求項９】前記入出力セル領域は、前記パッド側に凹
凸ができず、前記内部セル領域側に凹凸ができるように
配列されていることを特徴とする請求項１記載の半導体
集積回路。 - 【請求項１０】前記入出力セル領域は、前記パッド側に
凹凸ができ、前記内部セル領域側に凹凸ができないよう
に配列されていることを特徴とする請求項１記載の半導
体集積回路。 - 【請求項１１】前記入出力セル領域は、前記パッド側及
び前記内部セル領域側に凹凸ができるように配列されて
いることを特徴とする請求項１記載の半導体集積回路。 - 【請求項１２】自己に必要な配線パターンのみを有し、
必要に応じて他の入出力セルの配線パターン間を接続で
きる配線パターンをレイアウトすることができる構造を
有する入出力セルを含めて配線レイアウトを行うことを
特徴とする半導体集積回路の配線レイアウト方法。 - 【請求項１３】入出力セルとして、配線パターンを有し
ていないセルを使用することを特徴とする請求項１２記
載の半導体集積回路の配線レイアウト方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34435096A JP4518289B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
| US08/880,443 US6013924A (en) | 1996-12-25 | 1997-06-23 | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit |
| KR1019970030590A KR100256882B1 (ko) | 1996-12-25 | 1997-07-02 | 반도체 집적 회로 및 반도체 집적 회로의 배선 레이아웃 방법 |
| TW086110150A TW349263B (en) | 1996-12-25 | 1997-07-17 | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34435096A JP4518289B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010091094A Division JP5218466B2 (ja) | 2010-04-12 | 2010-04-12 | 半導体集積回路の配線レイアウト方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP4518289B2 JP4518289B2 (ja) | 2010-08-04 |
Family
ID=18368565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34435096A Expired - Lifetime JP4518289B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
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| Country | Link |
|---|---|
| US (1) | US6013924A (ja) |
| JP (1) | JP4518289B2 (ja) |
| KR (1) | KR100256882B1 (ja) |
| TW (1) | TW349263B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020065905A1 (ja) * | 2018-09-28 | 2020-04-02 | 株式会社ソシオネクスト | 半導体集積回路装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3914649B2 (ja) * | 1999-02-10 | 2007-05-16 | 株式会社東芝 | 半導体装置 |
| US6550047B1 (en) * | 2000-10-02 | 2003-04-15 | Artisan Components, Inc. | Semiconductor chip input/output cell design and automated generation methods |
| JP2005294406A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | 半導体集積回路装置および半導体集積回路装置の配線方法 |
| JP2006049782A (ja) * | 2004-08-09 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置のレイアウト方法 |
| US9633959B2 (en) * | 2015-02-11 | 2017-04-25 | Freescale Semiconductor, Inc. | Integrated circuit die with corner IO pads |
| CN114895412B (zh) * | 2022-05-10 | 2023-05-09 | 深圳市埃尔法光电科技有限公司 | 一种Tbps级高集成度的硅基板光互连引擎布局方式 |
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|---|---|---|---|---|
| JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
| JPS62179744A (ja) * | 1986-02-04 | 1987-08-06 | Nec Corp | 半導体集積回路 |
| JPH0225054A (ja) * | 1988-07-13 | 1990-01-26 | Mitsubishi Electric Corp | マスタースライスｌｓｉ |
| US4975758A (en) * | 1989-06-02 | 1990-12-04 | Ncr Corporation | Gate isolated I.O cell architecture for diverse pad and drive configurations |
| JPH0415954A (ja) * | 1990-05-09 | 1992-01-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH04174537A (ja) * | 1990-11-07 | 1992-06-22 | Sharp Corp | 半導体集積回路 |
| JPH0760855A (ja) * | 1993-08-30 | 1995-03-07 | Toray Ind Inc | 反射防止物品 |
| US5552333A (en) * | 1994-09-16 | 1996-09-03 | Lsi Logic Corporation | Method for designing low profile variable width input/output cells |
| US5768146A (en) * | 1995-03-28 | 1998-06-16 | Intel Corporation | Method of cell contouring to increase device density |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
-
1996
- 1996-12-25 JP JP34435096A patent/JP4518289B2/ja not_active Expired - Lifetime
-
1997
- 1997-06-23 US US08/880,443 patent/US6013924A/en not_active Expired - Lifetime
- 1997-07-02 KR KR1019970030590A patent/KR100256882B1/ko not_active IP Right Cessation
- 1997-07-17 TW TW086110150A patent/TW349263B/zh not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020065905A1 (ja) * | 2018-09-28 | 2020-04-02 | 株式会社ソシオネクスト | 半導体集積回路装置 |
| US20210202468A1 (en) * | 2018-09-28 | 2021-07-01 | Socionext Inc. | Semiconductor integrated circuit device |
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| Publication number | Publication date |
|---|---|
| US6013924A (en) | 2000-01-11 |
| KR100256882B1 (ko) | 2000-05-15 |
| TW349263B (en) | 1999-01-01 |
| JP4518289B2 (ja) | 2010-08-04 |
| KR19980063359A (ko) | 1998-10-07 |
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