JPH0714926A - 半導体装置のセル配置方法 - Google Patents
半導体装置のセル配置方法Info
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- JPH0714926A JPH0714926A JP14656193A JP14656193A JPH0714926A JP H0714926 A JPH0714926 A JP H0714926A JP 14656193 A JP14656193 A JP 14656193A JP 14656193 A JP14656193 A JP 14656193A JP H0714926 A JPH0714926 A JP H0714926A
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Abstract
(57)【要約】
【目的】複数の電源を持つＬＳＩの設計を容易に行える
セル配置方法を提供することを目的とする。 【構成】入出力セル配置領域に入出力セルを配置する
際、配置すべき入出力セルのセルパターン２３を用意す
る。また、セルパターン２３について各高電圧電源線
７，８に対応するビア２９ａ，３０ａを含むビアセルパ
ターン２９，３０を用意する。セルパターン２３をセル
配置領域の任意の位置に配置し、セルパターン２３にビ
アパターン２９または３０を重ねて配置する。
セル配置方法を提供することを目的とする。 【構成】入出力セル配置領域に入出力セルを配置する
際、配置すべき入出力セルのセルパターン２３を用意す
る。また、セルパターン２３について各高電圧電源線
７，８に対応するビア２９ａ，３０ａを含むビアセルパ
ターン２９，３０を用意する。セルパターン２３をセル
配置領域の任意の位置に配置し、セルパターン２３にビ
アパターン２９または３０を重ねて配置する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置（ＬＳＩ）に
係り、詳しくは電圧値が異なる複数の高電圧電源で動作
するＬＳＩに関する。
係り、詳しくは電圧値が異なる複数の高電圧電源で動作
するＬＳＩに関する。
【０００２】従来のＬＳＩは一般的に外部から供給され
る単一電源で動作しており、入出力セルもその電源で動
作していた。すなわち、図９に示すように、入出力セル
５０のパッド５１には第１層においてアルミ配線よりな
るドレイン電極５２が接続されている。ドレイン電極５
２はビア（○で示す）によりＮ及びＰチャネルＭＯＳト
ランジスタＴｒ３，Ｔｒ４のドレイン領域に接続されて
いる。ドレイン電極５２の上層（第２層）には入出力セ
ル５０を横切るように低電圧電源線５３及び高電圧電源
線５４が配線されている。低電圧電源線５３には低電圧
電源ＶSS（接地電位）が供給され、高電圧電源線５４に
は高電圧電源ＶDD（ＶDD＞ＶSS）が供給される。ドレイ
ン電極５２の３つの枝部間には、低電圧電源線５３下方
の第１層においてアルミ配線よりなる２つのソース電極
５５が配線されるとともに、高電圧電源線５４下方の第
１層においてアルミ配線よりなる２つのソース電極５６
が配線されている。各ソース電極５５，５６はビア（○
で示す）により前記トランジスタＴｒ３，Ｔｒ４のソー
ス領域に対して接続されている。また、各ソース電極５
５はビア（□で示す）により低電圧電源線５３に接続さ
れ、各ソース電極５６はビア（□で示す）により高電圧
電源線５４に接続されている。ドレイン電極５２の３つ
の枝部間には、低電圧電源線５３下方から高電圧電源線
５４の下方まで延びるようにポリシリコンよりなる２つ
のゲート電極５７が設けられ、両ゲート電極５７には外
部からゲート信号が入力される。従って、この入出力セ
ル５０は高電圧及び低電圧電源ＶDD，ＶSSを使用電源と
するＣＭＯＳインバータとなる。
る単一電源で動作しており、入出力セルもその電源で動
作していた。すなわち、図９に示すように、入出力セル
５０のパッド５１には第１層においてアルミ配線よりな
るドレイン電極５２が接続されている。ドレイン電極５
２はビア（○で示す）によりＮ及びＰチャネルＭＯＳト
ランジスタＴｒ３，Ｔｒ４のドレイン領域に接続されて
いる。ドレイン電極５２の上層（第２層）には入出力セ
ル５０を横切るように低電圧電源線５３及び高電圧電源
線５４が配線されている。低電圧電源線５３には低電圧
電源ＶSS（接地電位）が供給され、高電圧電源線５４に
は高電圧電源ＶDD（ＶDD＞ＶSS）が供給される。ドレイ
ン電極５２の３つの枝部間には、低電圧電源線５３下方
の第１層においてアルミ配線よりなる２つのソース電極
５５が配線されるとともに、高電圧電源線５４下方の第
１層においてアルミ配線よりなる２つのソース電極５６
が配線されている。各ソース電極５５，５６はビア（○
で示す）により前記トランジスタＴｒ３，Ｔｒ４のソー
ス領域に対して接続されている。また、各ソース電極５
５はビア（□で示す）により低電圧電源線５３に接続さ
れ、各ソース電極５６はビア（□で示す）により高電圧
電源線５４に接続されている。ドレイン電極５２の３つ
の枝部間には、低電圧電源線５３下方から高電圧電源線
５４の下方まで延びるようにポリシリコンよりなる２つ
のゲート電極５７が設けられ、両ゲート電極５７には外
部からゲート信号が入力される。従って、この入出力セ
ル５０は高電圧及び低電圧電源ＶDD，ＶSSを使用電源と
するＣＭＯＳインバータとなる。
【０００３】ところが、近年、ＬＳＩの一部の品種、例
えば半導体記憶装置ではトランジスタのゲート幅を細く
することにより、低電圧電源で動作させ、低消費電力化
を図るようにしたものが開発されてきている。各種の装
置は通常、複数のＬＳＩを備え、これらのＬＳＩ間を接
続して構成される。ところが、ＬＳＩの品種によっては
高電圧電源で動作させねばならないものもある。このよ
うな事情により、低電圧電源で動作する回路と高電圧電
源で動作する回路とを混載したものが普及してきてい
る。そのため、複数の高電圧電源を持つＬＳＩの設計を
容易に行えるセル配置方法が望まれている。
えば半導体記憶装置ではトランジスタのゲート幅を細く
することにより、低電圧電源で動作させ、低消費電力化
を図るようにしたものが開発されてきている。各種の装
置は通常、複数のＬＳＩを備え、これらのＬＳＩ間を接
続して構成される。ところが、ＬＳＩの品種によっては
高電圧電源で動作させねばならないものもある。このよ
うな事情により、低電圧電源で動作する回路と高電圧電
源で動作する回路とを混載したものが普及してきてい
る。そのため、複数の高電圧電源を持つＬＳＩの設計を
容易に行えるセル配置方法が望まれている。
【０００４】
【従来の技術】従来、いわゆるスタンダードセルには高
電圧で動作する回路と、低電圧で動作する回路とを混載
したものがあった。このスタンダードセルはチップに所
定の領域を設定し、その所定領域の周りに低電圧（接地
電位）を供給する低電圧電源線を配線し、その領域以外
には高電圧（＞低電圧）を供給する高電圧電源線を配線
している。そして、前記所定領域内のセルには低電圧電
源線から低電圧が供給され、この領域外のセルには高電
圧電源線から高電圧が供給される。
電圧で動作する回路と、低電圧で動作する回路とを混載
したものがあった。このスタンダードセルはチップに所
定の領域を設定し、その所定領域の周りに低電圧（接地
電位）を供給する低電圧電源線を配線し、その領域以外
には高電圧（＞低電圧）を供給する高電圧電源線を配線
している。そして、前記所定領域内のセルには低電圧電
源線から低電圧が供給され、この領域外のセルには高電
圧電源線から高電圧が供給される。
【０００５】
【発明が解決しようとする課題】ところが、上記ＬＳＩ
では低電圧電源を供給する領域の大きさが決まっている
ので、その領域内のベーシックセル数にも制限がある。
そのため、ＬＳＩを設計する際の制約が多く、設計に手
間を要するという問題があった。
では低電圧電源を供給する領域の大きさが決まっている
ので、その領域内のベーシックセル数にも制限がある。
そのため、ＬＳＩを設計する際の制約が多く、設計に手
間を要するという問題があった。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、複数の高電圧電源を持
つＬＳＩの設計を容易に行えるセル配置方法を提供する
ことにある。
れたものであって、その目的は、複数の高電圧電源を持
つＬＳＩの設計を容易に行えるセル配置方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は半導体チップ周縁部の入出力セル配置領域
に低電圧電源線と、電圧値が異なる複数の高電圧電源線
を配線した半導体装置に入出力セルを配置するに際し、
予め配置すべき入出力セルの第１のセルパターンと、各
第１のセルパターンについて各高電圧電源線に対応する
ビアを含む第１のビアセルパターンとを用意しておく。
め、本発明は半導体チップ周縁部の入出力セル配置領域
に低電圧電源線と、電圧値が異なる複数の高電圧電源線
を配線した半導体装置に入出力セルを配置するに際し、
予め配置すべき入出力セルの第１のセルパターンと、各
第１のセルパターンについて各高電圧電源線に対応する
ビアを含む第１のビアセルパターンとを用意しておく。
【０００８】入出力セル配置領域の任意の位置に所定の
入出力セルの第１のセルパターンを配置した後、当該第
１のセルパターン上に当該入出力セルに使用する高電圧
電源に対応する第１のビアセルパターンを重ねるように
した。
入出力セルの第１のセルパターンを配置した後、当該第
１のセルパターン上に当該入出力セルに使用する高電圧
電源に対応する第１のビアセルパターンを重ねるように
した。
【０００９】
【作用】入出力セル配置領域の任意の位置に入出力セル
の第１のセルパターンを配置した後、このセルパターン
上に当該入出力セルに使用する高電圧電源に対応する第
１のビアセルパターンを重ねることにより、所望の電源
で動作する入出力セルが任意の位置に配置される。その
ため、各高電圧電源が供給されるベーシックセル数に制
限がなく、ＬＳＩの設計が容易になる。
の第１のセルパターンを配置した後、このセルパターン
上に当該入出力セルに使用する高電圧電源に対応する第
１のビアセルパターンを重ねることにより、所望の電源
で動作する入出力セルが任意の位置に配置される。その
ため、各高電圧電源が供給されるベーシックセル数に制
限がなく、ＬＳＩの設計が容易になる。
【００１０】
【実施例】以下、本発明を具体化した一実施例を図１〜
図８に従って説明する。図１は本実施例における半導体
装置のレイアウト図を示している。半導体チップ１の対
抗する一対の入出力セル配置領域２にはそのほぼ中央付
近において低電源セル３がレイアウトされる。また、チ
ップ１の各辺の入出力セル配置領域２には第１及び第２
の高電源セル４，５が離間した状態でレイアウトされて
いる。各低電源セル３にはチップ１の外部から低電圧電
源ＶSS（接地電位）が供給される。各第１の高電源セル
４にはチップ１の外部から高電圧電源ＶDD１（ＶDD１＞
ＶSS）が供給され、各第２の高電源セル５にはチップ１
の外部から高電圧電源ＶDD２（ＶDD２＞ＶDD１）が供給
される。
図８に従って説明する。図１は本実施例における半導体
装置のレイアウト図を示している。半導体チップ１の対
抗する一対の入出力セル配置領域２にはそのほぼ中央付
近において低電源セル３がレイアウトされる。また、チ
ップ１の各辺の入出力セル配置領域２には第１及び第２
の高電源セル４，５が離間した状態でレイアウトされて
いる。各低電源セル３にはチップ１の外部から低電圧電
源ＶSS（接地電位）が供給される。各第１の高電源セル
４にはチップ１の外部から高電圧電源ＶDD１（ＶDD１＞
ＶSS）が供給され、各第２の高電源セル５にはチップ１
の外部から高電圧電源ＶDD２（ＶDD２＞ＶDD１）が供給
される。
【００１１】各入出力セル配置領域２を横切るように、
四角環状をなす低電圧電源線６、第１及び第２の高電圧
電源線７，８が配線されている。各電源線６，７，８は
それぞれ第２層に配線されたアルミ配線である。低電圧
電源線６は前記各低電源セル３に接続されて、そこから
低電圧電源ＶSSが供給される。高電圧電源線７は前記各
高電源セル４に接続されて、そこから高電圧電源ＶDD１
を供給される。第２の高電圧電源線８は前記各高電源セ
ル５に接続されて、そこから高電圧電源ＶDD２を供給さ
れる。
四角環状をなす低電圧電源線６、第１及び第２の高電圧
電源線７，８が配線されている。各電源線６，７，８は
それぞれ第２層に配線されたアルミ配線である。低電圧
電源線６は前記各低電源セル３に接続されて、そこから
低電圧電源ＶSSが供給される。高電圧電源線７は前記各
高電源セル４に接続されて、そこから高電圧電源ＶDD１
を供給される。第２の高電圧電源線８は前記各高電源セ
ル５に接続されて、そこから高電圧電源ＶDD２を供給さ
れる。
【００１２】チップ１の中央部の内部セル配置領域１０
には、アルミ配線よりなる第３及び第４の高電圧電源線
１１，１２が四角環状をなす配線されるとともに、前記
低電源セル３に対応するように一対の低電圧電源線１３
が配線されている。高電圧電源線１１は第１層において
垂直に延びるように配線された第１の配線要素１１ａ
と、第２層において水平に延びるように配線された第２
の配線要素１１ｂとで構成されている。配線要素１１
ａ，１１ｂは各端部においてビア（●で示す）により接
続されている。高電圧電源線１２も高電圧電源線１１と
同様に、第１の配線要素１２ａと、第２の配線要素１２
ｂとで構成され、各配線要素１２ａ，１２ｂは各端部に
おいてビアにより接続されている。高電圧電源線１１は
前記各高電源セル５に接続されて、そこから高電圧電源
ＶDD２を供給される。高電圧電源線１２は前記各高電源
セル４に接続されて、そこから高電圧電源ＶDD１を供給
される。
には、アルミ配線よりなる第３及び第４の高電圧電源線
１１，１２が四角環状をなす配線されるとともに、前記
低電源セル３に対応するように一対の低電圧電源線１３
が配線されている。高電圧電源線１１は第１層において
垂直に延びるように配線された第１の配線要素１１ａ
と、第２層において水平に延びるように配線された第２
の配線要素１１ｂとで構成されている。配線要素１１
ａ，１１ｂは各端部においてビア（●で示す）により接
続されている。高電圧電源線１２も高電圧電源線１１と
同様に、第１の配線要素１２ａと、第２の配線要素１２
ｂとで構成され、各配線要素１２ａ，１２ｂは各端部に
おいてビアにより接続されている。高電圧電源線１１は
前記各高電源セル５に接続されて、そこから高電圧電源
ＶDD２を供給される。高電圧電源線１２は前記各高電源
セル４に接続されて、そこから高電圧電源ＶDD１を供給
される。
【００１３】高電圧電源線１１の配線要素１１ａ間には
第２層において水平に延びる第２の配線要素としての複
数の電源線１１ｃ（図１では２本のみ図示）が配線され
ている。各電源線１１ｃはその両端部においてビア（●
で示す）により各配線要素１１ａに接続されている。高
電圧電源線１２の配線要素１２ａ間にも第２層において
水平に延びる第２の配線要素としての複数の電源線１２
ｃ（図１では１本のみ図示）が配線されている。各電源
線１２ｃはその両端部においてビア（●で示す）により
各配線要素１２ａに接続されている。
第２層において水平に延びる第２の配線要素としての複
数の電源線１１ｃ（図１では２本のみ図示）が配線され
ている。各電源線１１ｃはその両端部においてビア（●
で示す）により各配線要素１１ａに接続されている。高
電圧電源線１２の配線要素１２ａ間にも第２層において
水平に延びる第２の配線要素としての複数の電源線１２
ｃ（図１では１本のみ図示）が配線されている。各電源
線１２ｃはその両端部においてビア（●で示す）により
各配線要素１２ａに接続されている。
【００１４】高電圧電源線１１の配線要素１１ｂ間には
第１層において垂直に延びる第１の配線要素としての複
数の電源線Ｌ１（図１では２本のみ図示）が配線され、
各電源線Ｌ１はビア（●で示す）により前記配線要素１
１ｂ又は１２ｂに接続される。また、低電圧電源線１３
間には第１層において垂直に延びる複数の電源線１３ａ
（図１では２本のみ図示）が配線され、各電源線１３ａ
はビア（●で示す）により前記低電圧電源線１３に接続
される。
第１層において垂直に延びる第１の配線要素としての複
数の電源線Ｌ１（図１では２本のみ図示）が配線され、
各電源線Ｌ１はビア（●で示す）により前記配線要素１
１ｂ又は１２ｂに接続される。また、低電圧電源線１３
間には第１層において垂直に延びる複数の電源線１３ａ
（図１では２本のみ図示）が配線され、各電源線１３ａ
はビア（●で示す）により前記低電圧電源線１３に接続
される。
【００１５】前記各入出力セル配置領域２には複数の入
出力セル２０が配置されている。図３，図４はそれぞれ
一例の入出力セル２１，２２を示している。入出力セル
２１，２２を配置するには、まず、図２（ａ）に示すよ
うに予め用意されたセルパターン２３を前記セル配置領
域２の任意の位置に配置する。この後、図２（ｂ）また
は（ｃ）に示すように予め用意されたビアセルパターン
２９，３０をセルパターン２３上に挿入点（△で示す）
を基準にして重ねる。
出力セル２０が配置されている。図３，図４はそれぞれ
一例の入出力セル２１，２２を示している。入出力セル
２１，２２を配置するには、まず、図２（ａ）に示すよ
うに予め用意されたセルパターン２３を前記セル配置領
域２の任意の位置に配置する。この後、図２（ｂ）また
は（ｃ）に示すように予め用意されたビアセルパターン
２９，３０をセルパターン２３上に挿入点（△で示す）
を基準にして重ねる。
【００１６】図２（ａ）に示すように、セルパターン２
３のパッド２４には第１層においてアルミ配線よりなり
櫛状に延びるドレイン電極２５が接続されている。ドレ
イン電極２５はビア（○で示す）によりＮ及びＰチャネ
ルＭＯＳトランジスタＴｒ１，Ｔｒ２のドレイン領域に
対して接続されている。
３のパッド２４には第１層においてアルミ配線よりなり
櫛状に延びるドレイン電極２５が接続されている。ドレ
イン電極２５はビア（○で示す）によりＮ及びＰチャネ
ルＭＯＳトランジスタＴｒ１，Ｔｒ２のドレイン領域に
対して接続されている。
【００１７】ドレイン電極２５の３つの枝部間には、低
電圧電源線６下方の第１層においてアルミ配線よりなる
２つのソース電極２６が配線されるとともに、高電圧電
源線７，８下方の第１層においてアルミ配線よりなる２
つのソース電極２７が配線されている。各ソース電極２
６，２７はビア（○で示す）によりＮ及びＰチャネルＭ
ＯＳトランジスタＴｒ１，Ｔｒ２のソース領域に対して
接続されている。また、各ソース電極２６はビア（□で
示す）により低電圧電源線６に接続されている。
電圧電源線６下方の第１層においてアルミ配線よりなる
２つのソース電極２６が配線されるとともに、高電圧電
源線７，８下方の第１層においてアルミ配線よりなる２
つのソース電極２７が配線されている。各ソース電極２
６，２７はビア（○で示す）によりＮ及びＰチャネルＭ
ＯＳトランジスタＴｒ１，Ｔｒ２のソース領域に対して
接続されている。また、各ソース電極２６はビア（□で
示す）により低電圧電源線６に接続されている。
【００１８】ドレイン電極２５の３つの枝部間には、低
電圧電源線６下方から高電圧電源線８の下方まで延びる
ようにポリシリコンよりなる２つのゲート電極２８が設
けられている。両ゲート電極２８には外部からゲート信
号が入力される。
電圧電源線６下方から高電圧電源線８の下方まで延びる
ようにポリシリコンよりなる２つのゲート電極２８が設
けられている。両ゲート電極２８には外部からゲート信
号が入力される。
【００１９】図２（ｂ）に示すように、ビアパターン２
９は前記各ソース電極２７と高電圧電源線８とを接続す
るためのビア２９ａを含んでいる。図２（ｃ）に示すよ
うに、ビアパターン３０は前記各ソース電極２７と高電
圧電源線７とを接続するためのビア３０ａを含んでい
る。
９は前記各ソース電極２７と高電圧電源線８とを接続す
るためのビア２９ａを含んでいる。図２（ｃ）に示すよ
うに、ビアパターン３０は前記各ソース電極２７と高電
圧電源線７とを接続するためのビア３０ａを含んでい
る。
【００２０】従って、セルパターン２３に対して図２
（ｂ）に示すビアパターン２９を挿入点△を基準に重ね
ることにより、高電圧及び低電圧電源ＶDD２，ＶSSを使
用電源とするＣＭＯＳインバータよりなる入出力セル２
１を配置することができる。また、セルパターン２３に
対して図２（ｃ）に示すビアパターン３０を挿入点△を
基準に重ねることにより、高電圧及び低電圧電源ＶDD
１，ＶSSを使用電源とするＣＭＯＳインバータよりなる
入出力セル２２を配置することができる。
（ｂ）に示すビアパターン２９を挿入点△を基準に重ね
ることにより、高電圧及び低電圧電源ＶDD２，ＶSSを使
用電源とするＣＭＯＳインバータよりなる入出力セル２
１を配置することができる。また、セルパターン２３に
対して図２（ｃ）に示すビアパターン３０を挿入点△を
基準に重ねることにより、高電圧及び低電圧電源ＶDD
１，ＶSSを使用電源とするＣＭＯＳインバータよりなる
入出力セル２２を配置することができる。
【００２１】また、前記内部セル配置領域１０は所定数
の基本セルからなる配置対象領域４０（図１では１つの
み図示）に分割され、各配置対象領域に対して内部セル
が配置される。
の基本セルからなる配置対象領域４０（図１では１つの
み図示）に分割され、各配置対象領域に対して内部セル
が配置される。
【００２２】図５〜図８は内部セルの配置を示すもので
ある。なお、図５では配置対象領域４１に対して高電圧
電源ＶA ，ＶB ，ＶC ，ＶD を供給するために、それぞ
れ１本の配線要素が水平方向に配線され、それぞれ２本
の配線要素が垂直方向に配線されている。
ある。なお、図５では配置対象領域４１に対して高電圧
電源ＶA ，ＶB ，ＶC ，ＶD を供給するために、それぞ
れ１本の配線要素が水平方向に配線され、それぞれ２本
の配線要素が垂直方向に配線されている。
【００２３】まず、図６（ａ）〜（ｄ）に示すように、
前記配置対象領域４１について予め電圧値が同一の２つ
の交差する第１及び第２の配線要素を接続するためのビ
ア（●で示す）を含むビアセルパターン４２〜４５を作
成しておく。ビアセルパターン４２は電圧ＶA の配線要
素同士を接続するためのビア４２ａを含み、ビアセルパ
ターン４３は電圧ＶB の配線要素を接続するためのビア
４３ａを含んでいる。ビアセルパターン４４は電圧ＶC
の配線要素同士を接続するためのビア４４ａを含み、ビ
アセルパターン４３は電圧ＶD の配線要素を接続するた
めのビア４５ａを含んでいる。また、前記配置対象領域
４１に配置すべき内部セルのセルパターンを予め用意し
ておく。
前記配置対象領域４１について予め電圧値が同一の２つ
の交差する第１及び第２の配線要素を接続するためのビ
ア（●で示す）を含むビアセルパターン４２〜４５を作
成しておく。ビアセルパターン４２は電圧ＶA の配線要
素同士を接続するためのビア４２ａを含み、ビアセルパ
ターン４３は電圧ＶB の配線要素を接続するためのビア
４３ａを含んでいる。ビアセルパターン４４は電圧ＶC
の配線要素同士を接続するためのビア４４ａを含み、ビ
アセルパターン４３は電圧ＶD の配線要素を接続するた
めのビア４５ａを含んでいる。また、前記配置対象領域
４１に配置すべき内部セルのセルパターンを予め用意し
ておく。
【００２４】次に、図７（ａ）に示すように、例えば電
圧ＶB で動作するインバータのセルパターン４６を配置
対象領域４１に配置する。この後、電圧ＶB の配線要素
を接続するためのビアセルパターン４３を挿入点△を基
準に配置対象領域４１に重ねることにより、図７（ｂ）
に示すように、電圧ＶB で動作するインバータを配置す
ることができる。
圧ＶB で動作するインバータのセルパターン４６を配置
対象領域４１に配置する。この後、電圧ＶB の配線要素
を接続するためのビアセルパターン４３を挿入点△を基
準に配置対象領域４１に重ねることにより、図７（ｂ）
に示すように、電圧ＶB で動作するインバータを配置す
ることができる。
【００２５】また、図８（ａ）に示すように、例えば電
圧ＶC の配線要素を接続するためのビアセルパターン４
４を挿入点△を基準に配置対象領域４１に配置する。こ
の後、図８（ｂ）に示すように、ビアセルパターン４４
内にフリップフロップのセルパターン４７を配置するこ
とにより、電圧ＶC で動作するフリップフロップを配置
することができる。
圧ＶC の配線要素を接続するためのビアセルパターン４
４を挿入点△を基準に配置対象領域４１に配置する。こ
の後、図８（ｂ）に示すように、ビアセルパターン４４
内にフリップフロップのセルパターン４７を配置するこ
とにより、電圧ＶC で動作するフリップフロップを配置
することができる。
【００２６】さて、本実施例では半導体チップ１の入出
力セル配置領域２に入出力セル２１，２２を配置する
際、セルパターン２３をセル配置領域の任意の位置に配
置した。この後、セルパターン２３のソース電極２７と
高電圧電源線８とを接続するためのビアパターン２９、
又はソース電極２７と高電圧電源線７とを接続するため
のビアパターン３０をセルパターン２３に重ねるように
した。従って、所望の電源で動作する入出力セルを入出
力セル配置領域２の任意の位置に配置することができる
とともに、各高電圧電源が供給されるベーシックセル数
に制限がなく、ＬＳＩの設計を容易に行うことができ
る。
力セル配置領域２に入出力セル２１，２２を配置する
際、セルパターン２３をセル配置領域の任意の位置に配
置した。この後、セルパターン２３のソース電極２７と
高電圧電源線８とを接続するためのビアパターン２９、
又はソース電極２７と高電圧電源線７とを接続するため
のビアパターン３０をセルパターン２３に重ねるように
した。従って、所望の電源で動作する入出力セルを入出
力セル配置領域２の任意の位置に配置することができる
とともに、各高電圧電源が供給されるベーシックセル数
に制限がなく、ＬＳＩの設計を容易に行うことができ
る。
【００２７】また、本実施例では内部セル配置領域１０
に内部セルを配置する際、内部セル配置領域１０を所定
数の基本セルからなる配置対象領域に分割した。所望の
電圧で動作するセルパターンを、その電圧を供給する配
線要素を含む配置対象領域に配置した後、その電圧を供
給する配線要素を接続するためのビアセルパターンを当
該配置対象領域に重ねるようにした。従って、所望の電
源で動作する内部セルを内部セル配置領域１０の任意の
位置に配置することができるとともに、各高電圧電源が
供給されるベーシックセル数に制限がなく、ＬＳＩの設
計を容易に行うことができる。また、本実施例では内部
セル配置領域１０に内部セルを配置する際、所望の電圧
の配線要素を接続するためのビアセルパターンを配置対
象領域に配置した後、当該ビアセルパターン内にセルパ
ターンを配置するようにしたので、同様の効果がある。
に内部セルを配置する際、内部セル配置領域１０を所定
数の基本セルからなる配置対象領域に分割した。所望の
電圧で動作するセルパターンを、その電圧を供給する配
線要素を含む配置対象領域に配置した後、その電圧を供
給する配線要素を接続するためのビアセルパターンを当
該配置対象領域に重ねるようにした。従って、所望の電
源で動作する内部セルを内部セル配置領域１０の任意の
位置に配置することができるとともに、各高電圧電源が
供給されるベーシックセル数に制限がなく、ＬＳＩの設
計を容易に行うことができる。また、本実施例では内部
セル配置領域１０に内部セルを配置する際、所望の電圧
の配線要素を接続するためのビアセルパターンを配置対
象領域に配置した後、当該ビアセルパターン内にセルパ
ターンを配置するようにしたので、同様の効果がある。
【００２８】なお、入出力セルの配置は、入出力セル及
び当該セルと各高電圧電源線とのビアを含むパターン
（図３又は図４に示す）を、入出力セル配置領域２の任
意の位置に配置するようにしてもよい。
び当該セルと各高電圧電源線とのビアを含むパターン
（図３又は図４に示す）を、入出力セル配置領域２の任
意の位置に配置するようにしてもよい。
【００２９】
【発明の効果】以上詳述したように本発明によれば、複
数の電源を持つＬＳＩの設計を容易に行うことかできる
優れた効果がある。
数の電源を持つＬＳＩの設計を容易に行うことかできる
優れた効果がある。
【図１】一実施例の半導体装置のレイアウト図である。
【図２】（ａ）は入出力セルのセルパターンを示す説明
図、（ｂ），（ｃ）はビアセルパターンを示す説明図で
ある。
図、（ｂ），（ｃ）はビアセルパターンを示す説明図で
ある。
【図３】入出力セルの配置結果を示す説明図である。
【図４】入出力セルの配置結果を示す説明図である。
【図５】配置対象領域の一例を示す説明図である。
【図６】（ａ）〜（ｄ）はそれぞれビアセルパターンを
示す説明図である。
示す説明図である。
【図７】配置対象領域へのセルの配置を示す説明図であ
る。
る。
【図８】配置対象領域へのセルの配置を示す説明図であ
る。
る。
【図９】従来の入出力セルの配置結果を示す説明図であ
る。
る。
１ 半導体チップ ２ 入出力セル配置領域 ６ 低電圧電源線 ７，８，１１，１２ 高電圧電源線 １０ 内部セル配置領域 １１ａ〜１１ｃ，１２ａ〜１２ｃ，Ｌ１ 配線要素 ２０，２１，２２ 入出力セル ２３，４６，４７ セルパターン ２９，３０，４３，４４ ビアセルパターン ２９ａ，３０ａ，４３ａ，４４ａ ビア ４０，４１ 配置対象領域
Claims (4)
- 【請求項１】 半導体チップ周縁部の入出力セル配置領
域に低電圧電源線と、電圧値が異なる複数の高電圧電源
線を配線した半導体装置に入出力セルを配置するに際
し、 予め配置すべき入出力セルの第１のセルパターンと、各
第１のセルパターンについて各高電圧電源線に対応する
ビアを含む第１のビアセルパターンとを用意しておき、 前記入出力セル配置領域の任意の位置に所定の入出力セ
ルの第１のセルパターンを配置した後、当該第１のセル
パターン上に当該入出力セルに使用する高電圧電源に対
応する第１のビアセルパターンを重ねるようにしたこと
を特徴とする半導体装置のセル配置方法。 - 【請求項２】 半導体チップ周縁部の入出力セル配置領
域に低電圧電源線と、電圧値が異なる複数の高電圧電源
線を配線した半導体装置に入出力セルを配置するに際
し、 予め配置する各入出力セルについて、入出力セル及び当
該セルと各高電圧電源線とのビアを含む第１の混合パタ
ーンを複数用意しておき、 前記入出力セル配置領域の任意の位置に使用電源に対応
する第１の混合パターンを配置するようにしたことを特
徴とする半導体装置のセル配置方法。 - 【請求項３】 半導体チップ中央部の内部セル配置領域
に、電圧値が異なる複数の高電圧電源線が配線され、各
高電圧電源線は異なる配線層において互いに直交して延
びるように第１及び第２の配線要素を配線してなる半導
体装置に内部セルを配置するに際し、 予め配置すべき内部セルの第２のセルパターンを用意す
るとともに、内部セル配置領域における所定数の基本セ
ルからなる配置対象領域について電圧値が同一の２つの
交差する第１及び第２の配線要素を接続するためのビア
を含む第２のビアセルパターンを複数用意しておき、 前記内部セル配置領域の任意の位置に任意の高電圧電源
で使用する所定の第２のセルパターンを配置した後、当
該セルパターン上にその使用電源に対応する第２のビア
セルパターンを重ねるようにしたことを特徴とする半導
体装置のセル配置方法。 - 【請求項４】 半導体チップ中央部の内部セル配置領域
に、電圧値が異なる複数の高電圧電源線が配線され、各
高電圧電源線は異なる配線層において互いに直交して延
びるように第１及び第２の配線要素を配線してなる半導
体装置に内部セルを配置するに際し、 予め配置すべき内部セルの第２のセルパターンを用意す
るとともに、内部セル配置領域における所定数の基本セ
ルからなる配置対象領域について電圧値が同一の２つの
交差する第１及び第２の配線要素を接続するためのビア
を含む第２のビアセルパターンを複数用意しておき、 前記内部セル配置領域の任意の位置に使用電源に対応す
る所定の第２のビアセルパターンを配置した後、当該ビ
アセルパターン上に所定の第２のセルパターンを重ねる
ようにしたことを特徴とする半導体装置のセル配置方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14656193A JPH0714926A (ja) | 1993-06-17 | 1993-06-17 | 半導体装置のセル配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14656193A JPH0714926A (ja) | 1993-06-17 | 1993-06-17 | 半導体装置のセル配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714926A true JPH0714926A (ja) | 1995-01-17 |
Family
ID=15410463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14656193A Pending JPH0714926A (ja) | 1993-06-17 | 1993-06-17 | 半導体装置のセル配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714926A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176980A (ja) * | 1999-12-21 | 2001-06-29 | Nec Corp | 設計支援システム及びセル配置方法 |
| JP2020012880A (ja) * | 2018-07-13 | 2020-01-23 | 憲一 村井 | 携帯型反射板 |
-
1993
- 1993-06-17 JP JP14656193A patent/JPH0714926A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176980A (ja) * | 1999-12-21 | 2001-06-29 | Nec Corp | 設計支援システム及びセル配置方法 |
| US6643835B2 (en) | 1999-12-21 | 2003-11-04 | Nec Electronics Corporation | Computer-aided design supporting system in which cells can be arranged independently |
| JP2020012880A (ja) * | 2018-07-13 | 2020-01-23 | 憲一 村井 | 携帯型反射板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001107 |