JPS61190958A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61190958A JPS61190958A JP60030297A JP3029785A JPS61190958A JP S61190958 A JPS61190958 A JP S61190958A JP 60030297 A JP60030297 A JP 60030297A JP 3029785 A JP3029785 A JP 3029785A JP S61190958 A JPS61190958 A JP S61190958A
- Authority
- JP
- Japan
- Prior art keywords
- circuit block
- power supply
- circuit
- wiring group
- switches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はチップの機能がプログラマブルな半導体集積回
路に関する。
路に関する。
近年、少量多品種の要求に伴ない次の様なＬ８Ｉが出現
している。
している。
（１）標準セル方式
ＬＳＩ内に使用される基本的な論理機能を有する回路ブ
ロックを予め計算機に登録しておき、計算機の自動処理
により、これらの回路ブロックを配置−配線し、所望の
最終製品を得る。
ロックを予め計算機に登録しておき、計算機の自動処理
により、これらの回路ブロックを配置−配線し、所望の
最終製品を得る。
（２）ゲートアレイ方式
論理ゲートを構成する基本回路を予めウエノ１−上にア
レイ状に配置しておき、この上に標準セル方式と同じよ
うに自動配線によって配線パターンを決定し、所望のＬ
８Ｉｆ：得る。
レイ状に配置しておき、この上に標準セル方式と同じよ
うに自動配線によって配線パターンを決定し、所望のＬ
８Ｉｆ：得る。
これらは完全手設計のＬＳＩに比べて開発期間が短いも
ののリングラフイー技術を用いｔ製造工場が必要であシ
、設計完了からＬｆ９Ｉ完成まで数週間〜数カ月かかる
という問題がある。
ののリングラフイー技術を用いｔ製造工場が必要であシ
、設計完了からＬｆ９Ｉ完成まで数週間〜数カ月かかる
という問題がある。
これに対し本出願人は次の方法を検討した。
即ち、第３図に示す如く、１つ以上の論理機能素子によ
り構成されｔ複数の回路ブロック３１ｍ。
り構成されｔ複数の回路ブロック３１ｍ。
３１ｂ・・・３１ｎが予め専用ＩＣの手法によシ配線工
程を終了して基板に作シ込まれ、各回路ブロックの入力
信号及び出力信号が電気的にＯＮ 、 ＯＦＦ状態を書
き込めるスイッチマトリクス上に導びかれ、各回路ブロ
ックの全ての出力信号が全ての入力信号にＥ”２８０Ｍ
や１ビ、トメモリ−を備えｑＭＯ８ＦＩ１３Ｔ等のスイ
ッチ素子３２を介して接続可能となっている。
程を終了して基板に作シ込まれ、各回路ブロックの入力
信号及び出力信号が電気的にＯＮ 、 ＯＦＦ状態を書
き込めるスイッチマトリクス上に導びかれ、各回路ブロ
ックの全ての出力信号が全ての入力信号にＥ”２８０Ｍ
や１ビ、トメモリ−を備えｑＭＯ８ＦＩ１３Ｔ等のスイ
ッチ素子３２を介して接続可能となっている。
３３はＴ字状の信号出力用配線、３４は信号入力用配線
である。
である。
この方法によれば、フィールドプログラマブルであるた
め、ユーザーが自分の手で論理機能を書き込むことによ
シ、高い機能を備え比所望のＬ８Ｉを著るしく早く手に
する事ができる。しかも、ある定ｔ−ｐ７を論理機能を
有する回路ブロックの入力信号と出力信号を接続すると
いう形式でＬ８Ｉの設計を行なうことができ、ボード上
での論理設計に慣れた設計者にとっても理解し易い。
め、ユーザーが自分の手で論理機能を書き込むことによ
シ、高い機能を備え比所望のＬ８Ｉを著るしく早く手に
する事ができる。しかも、ある定ｔ−ｐ７を論理機能を
有する回路ブロックの入力信号と出力信号を接続すると
いう形式でＬ８Ｉの設計を行なうことができ、ボード上
での論理設計に慣れた設計者にとっても理解し易い。
ところが、この方法においては、個々の回路ブロックが
基板に作り込まれた状態で設計者が所望のＬ８Ｉのシス
テムを設計するため、最終的に使用されない回路ブロッ
クが出現する場合がある。この場合、使用されない回路
ブロックは、静的に電力を消費する。従って、使用され
ない回路ブロックが多ければ多いほど消費される電力は
増大するという問題点がある。
基板に作り込まれた状態で設計者が所望のＬ８Ｉのシス
テムを設計するため、最終的に使用されない回路ブロッ
クが出現する場合がある。この場合、使用されない回路
ブロックは、静的に電力を消費する。従って、使用され
ない回路ブロックが多ければ多いほど消費される電力は
増大するという問題点がある。
本発明は上述した装置の欠点を改良しｔもので、個々の
回路ブロックへのＶＤＤ（５ｖ）電源の供給を夫々独立
にし、使用されな込回路ブロックに対してはＶＤＤ電源
の供給をし中断することにより、使用されない回路ブロ
ックでの電力消費を回避する装量を提供することを目的
とする。
回路ブロックへのＶＤＤ（５ｖ）電源の供給を夫々独立
にし、使用されな込回路ブロックに対してはＶＤＤ電源
の供給をし中断することにより、使用されない回路ブロ
ックでの電力消費を回避する装量を提供することを目的
とする。
本発明においては１回路ブロック領域もしくは回路ブロ
ック領域の周辺に１回路ブロック領域にＶＤＤ電源を供
給する六めの共通電源線、すなわち幹線電源線を設け、
各回路ブロックへは、夫々独立Ｋ ＶＤＤ電源を供給す
る。さらに各回路ブロック内においては、回路ブロック
のＶＤＤ電源を共通の電源線、すなわち支線電源線から
供給されるようにし、支線電源線を回路ブロック内、も
しくはその周辺において幹線電源線と交差するように設
け、その交差部にはスイッチを設けることによシ、この
スイッチのＯＮ、ＯＦＦ状態を制御するととＫよυ、個
々の回路ブロックへのＶＤＤ電源の供給、もしくは供給
をし中断することを可能とする。
ック領域の周辺に１回路ブロック領域にＶＤＤ電源を供
給する六めの共通電源線、すなわち幹線電源線を設け、
各回路ブロックへは、夫々独立Ｋ ＶＤＤ電源を供給す
る。さらに各回路ブロック内においては、回路ブロック
のＶＤＤ電源を共通の電源線、すなわち支線電源線から
供給されるようにし、支線電源線を回路ブロック内、も
しくはその周辺において幹線電源線と交差するように設
け、その交差部にはスイッチを設けることによシ、この
スイッチのＯＮ、ＯＦＦ状態を制御するととＫよυ、個
々の回路ブロックへのＶＤＤ電源の供給、もしくは供給
をし中断することを可能とする。
本発明によれば、最終的に使用されない回路プロ、りに
対してＶＤＤ電源の供給を断つことにより、装置の動作
時における使用されない回路ブロックによる静的消費電
力を容易に回避することができる。ｔｔ、特に困難な製
造過程を必要とせず、配線領域上にスイッチ素子を製造
する際、同時に製造することが可能である。
対してＶＤＤ電源の供給を断つことにより、装置の動作
時における使用されない回路ブロックによる静的消費電
力を容易に回避することができる。ｔｔ、特に困難な製
造過程を必要とせず、配線領域上にスイッチ素子を製造
する際、同時に製造することが可能である。
以下、本発明の実施例を図面を用いて詳述する。
先ず、レイアラトラ第３図を利用して説明する。
即ち、Ｓ１ウエハーの一辺に回路ブロック３１ａ。
３１ｂ・・・３１ｒ１が作り込まれており、各回路ブロ
ックは、４インプツトＮＡＮＤゲート等、論理機能素子
の１つ以上によシ構成されている。この論理機能素子は
ＭＯ８、ＣＭＯ８或いはバイポーラ構成を為し、専用Ｉ
Ｃ即ち標準セル方式における手書きの標準セル或いは配
線済のゲートアレイである。
ックは、４インプツトＮＡＮＤゲート等、論理機能素子
の１つ以上によシ構成されている。この論理機能素子は
ＭＯ８、ＣＭＯ８或いはバイポーラ構成を為し、専用Ｉ
Ｃ即ち標準セル方式における手書きの標準セル或いは配
線済のゲートアレイである。
回路ブロックの構成は次の通υである。
■４インプットＮ入ＮＤゲートｔ−２つもつブロック・
・・ １５個 ■２インプット ｐ ４つもつブロック・
・・ １４個 ■４つのインバータをもつブロック ・・・１００
個■８ビットレジスタのブロック ・・・１９個
＠３−８＃ をもつブロック・・・ ３個＠４−
１セレクタｆ：２つもつブロック ・・・ ５個＠８−
１１ ｔ−もつブロック ・・・ ４個＠６４
ピットＲＡＭのブロック ・・・ ３個０４
ビツトコンパレータのブロック ・・・ ３個＠４ビ
ットバイナリ全加算器のブロック・・・ ２個＠Ｓ−８
ラッテｔ−４つもつブロック ・・・ ２個［株］人
ＬＵのブロック ・・・ １個＠）
８ビツトアドレサプルラツテの ブロック・・・ １個 即ち、２７４個のＭＳＩからなる回路ブロックが備見ら
れて種々の用途に対応できる様にされている。
・・ １５個 ■２インプット ｐ ４つもつブロック・
・・ １４個 ■４つのインバータをもつブロック ・・・１００
個■８ビットレジスタのブロック ・・・１９個
＠３−８＃ をもつブロック・・・ ３個＠４−
１セレクタｆ：２つもつブロック ・・・ ５個＠８−
１１ ｔ−もつブロック ・・・ ４個＠６４
ピットＲＡＭのブロック ・・・ ３個０４
ビツトコンパレータのブロック ・・・ ３個＠４ビ
ットバイナリ全加算器のブロック・・・ ２個＠Ｓ−８
ラッテｔ−４つもつブロック ・・・ ２個［株］人
ＬＵのブロック ・・・ １個＠）
８ビツトアドレサプルラツテの ブロック・・・ １個 即ち、２７４個のＭＳＩからなる回路ブロックが備見ら
れて種々の用途に対応できる様にされている。
そして各回路プロ、りの平均入力数は８、出力数は４で
ある。
ある。
論理機能素子の入力部、出力部は、回路プロ。
りの入力部、出力部を為している訳であるが、その出力
部には出力バッ７アが夫々設けられている（図示しない
）。そして出力部はＴ字状の信号出力用配線３３、入力
部はこれと交わる信号入力用配＠３４に夫々接続されて
いる。そして、その交点にはスイッチ素子３２が設けら
れている。このスイッチ素子３２のＯＮ 、 ０Ｆ１ｉ
’を制御する事によシ回路ブロック間に所望の結線が実
現できる。従って、入出力部間の結線は基本的に１スイ
ツチで済み、１つの電流パスに伴なう等電位配線長は第
３図から判る様に、チップの辺の長さｋｌとして平均λ
５１に押えられ時定数による遅れが防止されている。
部には出力バッ７アが夫々設けられている（図示しない
）。そして出力部はＴ字状の信号出力用配線３３、入力
部はこれと交わる信号入力用配＠３４に夫々接続されて
いる。そして、その交点にはスイッチ素子３２が設けら
れている。このスイッチ素子３２のＯＮ 、 ０Ｆ１ｉ
’を制御する事によシ回路ブロック間に所望の結線が実
現できる。従って、入出力部間の結線は基本的に１スイ
ツチで済み、１つの電流パスに伴なう等電位配線長は第
３図から判る様に、チップの辺の長さｋｌとして平均λ
５１に押えられ時定数による遅れが防止されている。
電源線の詳細を、第１図に示す図面によシ説明する。図
に示すようだ、幹線電源ｌＩｊ！４は個々の回路ブロッ
ク１内において、支線電源線６と交差してシシ、交差部
にはスイッチ５を設ける。このスイッチは図に示すごと
く７０−ティングゲート構造であるがヒユーズ等でもよ
い。″！ｔスイッチが回路ブロック内である必要はなく
、幹線電源線が回路ブロック領域上であるとは限らない
。ｔｅ同一回路ブロック内に複数個のスイッチを介して
複数の支線電源線を設けてもよく、その際支線電源線は
ｔ４２図（１）に示すように合流してもよい。これらは
すべて本発明の他の実施例とする。この様に、電源線に
スイッチを設け、使用しない部分への電源供給を断つこ
とによシ低消費電力化が図れる。
に示すようだ、幹線電源ｌＩｊ！４は個々の回路ブロッ
ク１内において、支線電源線６と交差してシシ、交差部
にはスイッチ５を設ける。このスイッチは図に示すごと
く７０−ティングゲート構造であるがヒユーズ等でもよ
い。″！ｔスイッチが回路ブロック内である必要はなく
、幹線電源線が回路ブロック領域上であるとは限らない
。ｔｅ同一回路ブロック内に複数個のスイッチを介して
複数の支線電源線を設けてもよく、その際支線電源線は
ｔ４２図（１）に示すように合流してもよい。これらは
すべて本発明の他の実施例とする。この様に、電源線に
スイッチを設け、使用しない部分への電源供給を断つこ
とによシ低消費電力化が図れる。
尚、他方、接地＠ ｖｓｓ （ｏｖ）の供給については
通常の構造とする。
通常の構造とする。
第２図（ｂ）に第３図の回路ブロック間の結線及び第１
図、第２図（ａ）の電源線に用いられるスイッチ（Ｅ”
ＦＲＯＭ） ｔ−示す。Ｐ型Ｓ１基板を例にとれば、ソ
ース（８）、ドレインＣＤ）はｎ＋拡散層で作られ、そ
の間にゲート絶縁膜を介してフローティングゲー） （
ＦＧ）が設けられている。ＦＧ上にはＦＧと容量結合す
る第１．第２のコントロールゲートＣＧ１゜ＣＧ、含有
する。又、ＦＧはトンネル絶縁膜を介して基板にＳ、Ｄ
とは別に設けられ７ｔｎ＋拡散層（ＥＧ）ト対向スル。
図、第２図（ａ）の電源線に用いられるスイッチ（Ｅ”
ＦＲＯＭ） ｔ−示す。Ｐ型Ｓ１基板を例にとれば、ソ
ース（８）、ドレインＣＤ）はｎ＋拡散層で作られ、そ
の間にゲート絶縁膜を介してフローティングゲー） （
ＦＧ）が設けられている。ＦＧ上にはＦＧと容量結合す
る第１．第２のコントロールゲートＣＧ１゜ＣＧ、含有
する。又、ＦＧはトンネル絶縁膜を介して基板にＳ、Ｄ
とは別に設けられ７ｔｎ＋拡散層（ＥＧ）ト対向スル。
例エバｃｏ１＝ＣＧ２＝２ｏｖ 、 ＥＧ＝ｏＶではＦ
Ｇに電子が注入され８．Ｄ間はＯＦＦ、 ＣＧ□＝Ｃ
Ｇ２＝ＯＶ、ＢＧ＝２０ｖ”ｔ”はｆｉ子カ放出１．Ｏ
Ｎ状態となる。
Ｇに電子が注入され８．Ｄ間はＯＦＦ、 ＣＧ□＝Ｃ
Ｇ２＝ＯＶ、ＢＧ＝２０ｖ”ｔ”はｆｉ子カ放出１．Ｏ
Ｎ状態となる。
第１図はこの発明の実施例の平面図、第２図（ａ）は変
形例の平面図、第２図（ｂ）はスイッチの等価回路図、
第３図は従来技術を説明する平面図である。 図において、 ｌ・・・回路プロ、り、 ２・・・入力用配線群、 ３・・・出力用配線群、 ４・・・幹線電源線、 ５・・・スイッチ素子、 ６・・・支線電源線。 代理人 弁理士 則 近憲佑 （ほか１名）第１図 第２図 ＣＧｔ ＣＧｚ 第３図
形例の平面図、第２図（ｂ）はスイッチの等価回路図、
第３図は従来技術を説明する平面図である。 図において、 ｌ・・・回路プロ、り、 ２・・・入力用配線群、 ３・・・出力用配線群、 ４・・・幹線電源線、 ５・・・スイッチ素子、 ６・・・支線電源線。 代理人 弁理士 則 近憲佑 （ほか１名）第１図 第２図 ＣＧｔ ＣＧｚ 第３図
Claims (1)
- 基板に作り込まれた、それ自体論理機能を有し、かつ
信号の入力部及び信号の出力部を有する複数の回路ブロ
ックと、この複数の回路ブロックからなる回路ブロック
領域に隣接し、前記基板上に形成された配線領域とを備
え、前記回路ブロック領域は複数種の論理機能素子の集
合から構成され、前記配線領域は互いに交わる信号入力
用配線群及び信号出力用配線群から構成され、前記信号
入力用配線群は各回路ブロックの信号入力部に夫々接続
され、前記信号出力用配線群は各回路ブロックの信号の
出力部に夫々接続され、かつこれら接続はその回路ブロ
ックが隣接する前記配線領域において行なわれ、前記信
号入力用配線群と前記信号出力用配線群との交差部には
夫々スイッチ素子が設けられ、このスイッチ素子のＯＮ
、ＯＦＦ状態を制御することにより各回路ブロック間の
信号の入出力関係が決定され所望の集積回路が構築され
ると共に、個々の回路ブロックへの共通の電源としての
幹線電源線を有し、個々の回路ブロックへは夫々独立に
その電源線から電源の供給を受けるための支線電源線が
スイッチを介して設けられ、このスイッチのＯＮ、ＯＦ
Ｆ状態を制御することにより、各回路ブロックへの電源
の供給もしくはしゃ断を実現しうることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030297A JPS61190958A (ja) | 1985-02-20 | 1985-02-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030297A JPS61190958A (ja) | 1985-02-20 | 1985-02-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190958A true JPS61190958A (ja) | 1986-08-25 |
Family
ID=12299799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030297A Pending JPS61190958A (ja) | 1985-02-20 | 1985-02-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190958A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548765A (en) * | 1990-08-28 | 1996-08-20 | Seiko Epson Corporation | Power saving display subsystem for portable computers |
| US5844263A (en) * | 1997-01-06 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated device having independent circuit blocks and a power breaking means for selectively supplying power to the circuit blocks |
| JP2010532058A (ja) * | 2007-06-27 | 2010-09-30 | クゥアルコム・インコーポレイテッド | マルチメディア処理電力管理のためのパワーゲーティング |
-
1985
- 1985-02-20 JP JP60030297A patent/JPS61190958A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548765A (en) * | 1990-08-28 | 1996-08-20 | Seiko Epson Corporation | Power saving display subsystem for portable computers |
| US5844263A (en) * | 1997-01-06 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated device having independent circuit blocks and a power breaking means for selectively supplying power to the circuit blocks |
| JP2010532058A (ja) * | 2007-06-27 | 2010-09-30 | クゥアルコム・インコーポレイテッド | マルチメディア処理電力管理のためのパワーゲーティング |
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