JPH09506481A

JPH09506481A - ユニバーサル接続マトリクスアレイ

Info

Publication number: JPH09506481A
Application number: JP5506365A
Authority: JP
Inventors: モーセン、アムル・エム
Original assignee: アプティックス・コーポレイション
Priority date: 1991-09-23
Filing date: 1992-09-23
Publication date: 1997-06-24
Also published as: EP0609264A1; AU2679392A; WO1993006559A1; EP0609264A4

Abstract

(57)【要約】ユニバーサル接続マトリクス領域アレイ（６０５）は、第１の方向に形成された第１の導電性リード（６０８−１〜６０８−Ｊ）の集合と、前記第１の方向と平行していない第２の方向に形成された第２の導電性リード（６０９−１〜６０９−Ｋ）の集合と、前記第１の導電性リード（６０８−１〜６０８−Ｊ）の集合の前記導電性リードから選択されたリードを、前記第２の導電性リード（６０９−１〜６０９−Ｋ）の集合の前記導電性リードの１個または複数のリードに電気的に接続する構造とを有する。入出力パッド（６０７−１、１〜６０７−Ｍ、Ｎ）が形成され、かつ前記第１の導電性リード（６０８−１〜６０８−Ｊ）と前記第２の導電性リード（６０９−１〜６０９−Ｋ）の選択されたリードを接続する。前記導電性リードのうちの選択されたリードは区分されているので、接続されない任意の入出力パッド（６０７−１、１〜６０７−Ｍ、Ｎ）を使用できなくすることなしに、任意の入出力パットが、他の入出力パット（６０７−１、１〜６０７−Ｍ、Ｎ）の１個または複数のパットに接続することが可能である。

Description

【発明の詳細な説明】ユニバーサル接続マトリクスアレイ関連出願本出願は、本件出願の譲受人であるＡｐｔｉｘ社に譲渡された１９８９年９月２０日に出願された米国特許出願第０７／４１０，１９４号の一部継続出願である。産業上の利用分野本発明は、回路要素及び端子をプログラム可能に接続するために適したユニバーサル接続マトリクスアレイに関する。特に、本発明はスイッチの１個または複数の選択された入力パッドまたは出力パッドが、スイッチの１個または複数の他の任意の入力パッドまたは出力パッドに接続されることを可能とするアンチヒューズまたはトランジスタスイッチのような、プログラム可能な要素を含むクロスポイントスイッチに関する。発明の背景クロスポイントスイッチは公知である。１９８９年２月１６日にＥＤＮによって出版された“Ｃｒｏｓｓｐｏｉｎｔ−ＳｗｉｔｃｈＩＣ′ｓＥｎｔｅｒＤｉｇｉｔａｌＤｏｍａｉｎ”の第７６頁〜第８６頁のＷａｔｓｏｎによる記事には、クロスポイントスイッチの技術及びデジタルクロスポイントスイッチの発達が記載されている。この記事に記載されているように、プログラム可能なクロスポイントスイッチは、１個または複数の入力リード（または“パッド”または“ターミナル”と呼ばれることもある）を１個または複数の出力リードに接続する。初期段階ではクロスポイント集積回路スイッチは、電気的な電話交換システムのリレーのような電気機械的スイッチの代わりとして開発されてきたが、現在では並列処理、工業的な制御ラウティング、及びデータコミュニケーションシステムで用いられている。クロスポイントスイッチにはアナログとデジタルの２つの型式がある。アナログクロスポイントスイッチは、１つの入力端子から１つの出力端子へ、選択された信号をほぼ変形することなく伝達する双方向伝達パスである。一方、デジタルクロスポイントスイッチは、デジタル信号を１つの入力端子から受け取り、そのデジタル信号の複製を１個または複数の出力端子へ提供するシステムである。上述された記事に記載されたように、全てのアナログクロスポイントスイッチは、スイッチアレイ、アドレスデコーダ及び制御メモリまたはラッチといった多数の基本的な構成要素を有する。Ｍ×Ｎクロスポイントスイッチでは、Ｎは入力端子の数を、Ｍは出力端子の数を各々表しており、その集積回路はＮ×Ｍ個のスイッチを有する。典型的な従来技術によるアナログスイッチ（即ち１個の入力パッドまたは出力パッドの信号を、他の１個または複数の入力パッドまたは出力パッドに受動的に伝達するスイッチ）は、１個の入力パッドを第２の入力パッドに接続するかまたは１個の出力パッドを他の出力パッドに接続するためのデバイスとしては不十分なものである。上述された記事の第２図に示されるように、例えば入力パッドＸ０を入力パッドＸ１に接続するためには、入力パッドＸ０をアナログスイッチ０を通して出力パッドＹ０に接続し、次に出力パッドＹ０をアナログスイッチ１を通して入力パッドＸ１に接続するために、制御信号がアナログスイッチ０及びアナログスイッチ１に印加されなければならない。従って、出力パッドＹ０は他の目的には利用できない。この非能率性は、第２図に示された形式のアナログスイッチの有用性を非常に限られたものとする。米国特許第４，９４９，０８４号明細書では、第１図に回路“Ａ”内の各入力パッドを回路“Ｂ”の１個または複数の出力パッドに接続することのできるクロスポイント回路が示されている。しかし、回路Ａの入力パッドを回路Ａの１個または複数の他の入力パッドに接続する場合、出力パッドがこのために専用に用いられなければならない。上述されたクロスポイントスイッチでは、所望の接続を形成するためにデコーディング要素及びまたはマルチプレクサが用いられている。入力端子及び出力端子の数が増加すると、これらのスイッチが急速に複雑となる。従って、これらのクロスポイントスイッチは入力端子及び出力端子の数を比較的少ないものに限定する。これらの従来技術のクロスポイントスイッチの入力端子及び出力端子の合計数は、概ね８〜１２８の範囲にある。発明の開示本発明に基づけば、他の入力パッド及び出力パッドを用いることなしに、スイッチの１個または複数の任意の入力パッドまたは出力パッドを同じスイッチの残りの１個または複数の入力パッドまたは出力パッドに接続することを可能にする独自の構成を有するクロスポイントスイッチが提供される。本発明のプログラム可能なクロスポイントスイッチは、コンピュータ（並列型プロセッサを含む）、工業的な制御システム（スイッチングネットワーク）及び例えばプリント回路基板または絶縁基層の上に形成されたプログラム可能な回路または集積回路として形成されたプログラム可能な回路など多くの用途に適している。更に本発明に基づけば、クロスポイントスイッチ（“プログラマブル接続チップ”または“ユニバーサル接続マトリクスアレイ”と呼ばれることもある）は、水平及び垂直な導電性セグメント、前記セグメントの複数の交差部分の任意の１個または複数の交差部分で前記水平及び垂直導電性セグメントを接続するためのプログラム可能な要素及び前記クロスポイントスイッチを外部回路を接続するための導電性パッドを有する。本発明の特徴は、選択されたパッドを接続するために、デコーダまたはマルチプレクサを用いた従来のスイッチに対して、選択されたパッド間のスイッチの接続部が水平及びまたは垂直の導電性セグメントを用いて形成されていることである。入力パッド及び出力パッドの各々の行及び列に関連するチャネル内で、各々がセグメントに分解される１個または複数の導電性トラックを用いることによって（即ち選択されたパッドを接続するためにラウティング構造を用いることによって）、クロスポイントスイッチの複雑さが軽減され、一方クロスポイントスイッチの融通性が増加する。本発明の他の特徴は、クロスポイントスイッチのプログラム可能な要素が、一度だけプログラム可能なアンチヒューズ及びまたはヒューズ、または本発明のクロスポイントスイッチによって接続される回路を再び構成することが所望される場合にはクロスポイントスイッチがその一部をなす回路の動作中または動作の間に再プログラム可能なトランジスタスイッチからなることである。本発明は、添付の図面を参照しながら本発明の選択された実施例についての以下の詳細な説明によって充分に理解される。図面の説明第１ａ図及び第１ｂ図は、本発明のクロスポイントスイッチの一実施例を表している。第２ａ図は、単一の集積回路上で実施された本発明のクロスポイントスイッチの一実施例の構造を例示している。第２ｂ図は、本発明のクロスポイントスイッチに形成された２つの導電性リードの交差部分の一度だけプログラム可能な要素をプログラムするための構造を例示している。第３図は、ある実施例のなかに配置された本発明のクロスポイントスイッチの他の実施例を例示している。第４図は、プログラム可能な要素が、接続されるべき入力パッド及び出力パッドの合計数の二次関数として増加する従来技術のクロスポイントスイッチを例示している。第５図及び第６図は、本発明に基づく１つの垂直導電性セグメントと１つの水平導電性セグメントまたは２つの交差した導電性セグメントを接続するために用いられるトランジスタプログラム要素の論理ブロック図及び回路図を例示している。発明の詳細な説明本発明のユニバーサル接続マトリクスアレイが、２つの実施例に関して説明される。他の実施例は、当業者には以下の説明から明らかとなる。以下の説明は単なる例示であって、限定を意図するものではない。第３図は、本発明の一実施例を例示している。第３図に示されるように、本発明のクロスポイントスイッチは集積回路チップ上に形成され、複数の導電性パッド（１、２）〜（Ｒ、Ｃ）を有し、ここでＲはパッドの行の最大数を表し、Ｃはパッドの列の最大数を表す。これらの導電性パッドはパッド１、２を垂直導電性セグメントＶＡに接続する導電性トレースＴ１、２のような導電性トレースによって接続されている。第３図に示されるように、例えば１Ｈ１、１Ｈ２、１Ｈ３、２Ｈ１、２Ｈ２などの複数の水平導電性セグメントが、チップの表面上に水平に延在している。これらの水平導電性セグメントは、複数の導電性セグメント１Ｖ１、１Ｖ２〜１ＶＣから絶縁され、複数の導電性セグメント１Ｖ１、１Ｖ２〜１ＶＣと交差している。アンチヒューズ、ヒューズまたはプログラム可能なトランジスタのようなプログラム可能な要素は、各水平及び垂直導電性セグメントの交差部分で、丸印によって描かれている。Ｘ印のついた丸印は、上側の垂直リードと下側の水平リードとの間のプログラムされた接続部分を示している。白い丸印はプログラムされていない要素を表している。パッド（１、１）から（Ｒ、Ｃ）は、外部回路と接続することを意図されている。例えば、パッド（１、２）は、水平セグメントＨＡまたは垂直セグメントＶＡの何れかまたはその両方と接続されている。これらのセグメントによって、パッド（１、２）（及びこれらのセグメントに接続可能な他のパッド）がアレイ内の任意の他のラウティングトラックに接続可能となる。同様に、例えばパッド（１、３）を導電性トレースによって導電性セグメントＨＢ及びＶＢに接続することができる。パッドの行の間の導電性セグメントは、水平チャネルを有する。本発明に基づけば、１つの水平チャネルがパッドの各行と関連し１つの垂直チャネルがパッドの各列と関連しているが、各チャネルが概ね複数の導電性トラックを有する。パッドの第１及び第２の行の間の水平導電性トラック例えば水平導電性トラック１Ｈ１、１Ｈ２及び１Ｈ３は、区分されたトラックを有する。即ち、１個または複数のこれらのトラックは、２個以上の導電性セグメントに区分される。各水平チャネルの水平トラックの数は、任意の適切な数“ｈ”に設定することができる。同様に、垂直トラックはチャネル毎に分類され、各チャネルは２つの導電性パッドの列の間のトラックからなる。即ち図示されたように、１つの垂直チャネルは、垂直な導電性セグメント１Ｖ１、１Ｖ２及びＶＡからなる。例えば第２の垂直チャネルは垂直な導電性トラック２Ｖ１、２Ｖ２及びＶＢからなる。各垂直チャネルの１個または複数の垂直トラックもまた、２個以上の導電性セグメントに区分される。各垂直チャネルの垂直トラックの数は、例えば“Ｖ”として表される。任意のチャネル内の複数の区分されたトラックを用いることによって、接続を実施するために他の出力パッドを使用せずに、トラックの１つのセグメントのみを用いて２個以上の導電性パッドを接続することが可能となる。プログラミング要素は、水平セグメント及び垂直セグメントの交差部分の白丸印によって表されている。導電性パッド１、１〜Ｒ、Ｃの四角いアレイでは、各水平チャネルの水平導電性トラックの数は、各垂直チャネルの垂直導電性トラックの数と等しい。プログラミング要素の合計の数は、水平チャネルの数ＮH×垂直チャネルの数ＮV×各水平チャネルの導電性トラックの数ｈ×各垂直チャネルの導電性トラックの数ｖに比例する。従ってプログラミング要素の数Ｑは、次の式で与えられる。Ｑ∝（ｈ）×（ｖ）×（ＮHV）チップからの出力ピンの合計の数Ｙは次の式で与えられる。Ｙ＝ＮH×ＮV プログラミング要素の数（従ってアレイの面積）は、次の式の様にパッケージからの出力ピンの数に比例する。Ｑ∝ｈ×ｖ×Ｙプログラミング要素は一度だけプログラム可能なアンチヒューズ及びまたはヒューズまたはプログラム可能なトランジスタスイッチからなる。以下に説明されるように、ＲＡＭセルのようなメモリセルがスイッチの設定を制御するために用いられる。水平及び垂直導電性セグメントの長さ及び数は、特定の回路を実施するためのパッド（１、１）から（Ｒ、Ｃ）の間で必要とされるランダムな接続を最大限に統計学的にカバーするように最適化されている。上述された区分されたトラックによって、トラックがより有効に利用される。水平チャネルの水平導電性トラックの数と、垂直チャネルの垂直導電性チャネルの数を各々表すｈ及びｖは、水平チャネルの数ＮH及び垂直チャネルの数ＮVとは無関係である。パッド１、１のような各導電性パッドが、１個または複数のプログラム可能な要素をプログラムすることによってアレイ内の他の任意の１つのパッドと接続可能であることが注目される。導電性パッドのあるグループを導電性パッドの他の任意のグループに接続するためにデコーダ及びマルチプレクサの階層を用いる、クロスポイントスイッチを実施するための従来の方法では、グループＡの任意の端子をグループＢの任意の端子と接続するために、デコーダがＲＡＭセルに記憶された選択ビットを必要とする（第４図）。第４図に示すように、デコーダ１、Ｃは、ＲＡＭセルに記憶されたビットによって構成されている。デコーダ１、１もまた、デコーダＲ、１及びデコーダＲ、Ｃと同様にＲＡＭセル内に記憶されたビットによって構成されている。従って、例えばグループＡの端子の入力パッドＡ１を、グループＢの端子のパッドＢ１に接続するために、デコーダ１、Ｃは、端子Ａ１の信号をゲートＧを通して端子Ｂ１に伝達するべく高状態の出力信号を発生させる必要がある。他のすべてのデコーダには低状態の信号が入力され、それらのデコーダからの出力信号が入力されるゲートをイネーブルすることを防止する。アナログ接続部（即ち、例えば入力端子Ａ１の信号を、例えば出力端子Ｂ１へ直接伝達する接続部）を提供する場合、第４図に示された各ゲートＧは、（例えば第５図のトランジスタＮ１のような）トランジスタスイッチであってよい。ゲートは、端子Ａ用の等価な入力バッファ及び端子Ｂ用の等価な出力バッファを用いることによってデジタル出力部を提供することも可能である。第４図に示されたデコーディング構造を実施するために必要なトランジスタ及び回路の数は、入力パッドの数に出力パッドの数を掛けた値に比例する。グループＡの端子がＭ個であり、グループＢの端子がＮ個の場合、端子の合計数はＮ＋Ｍであり、このデコーディング構造を実施するために必要なトランジスタ回路の数Ｔは、次の式で表現される。Ｔ∝Ｎ×Ｍ（ｋ＋ｌ（ｌｎＭ＋ｌｎＮ））ここで、ｋはゲートＧで用いられているトランジスタ及び回路の個数を表し、ｌはＲＡＭセル及びデコーダのトランジスタまたは回路の数を表している。ＮがＭと等しい場合、このデコーディング構造を実施するために必要なトランジスタの合計数は、次の式で表される。Ｔ∝Ｎ²（ｋ＋ｌ×２ｌｎＭ）この構造は以下のような欠点を有する。１グループＡの端子を互いに接続することができない。同様に、グループＢの端子を互いに接続することができない。グループＡの１個または複数の端子をグループＢの１個または複数の端子と接続することのみが可能である。２トランジスタ及び回路の数が、接続されるピンの数の２乗に概ね比例する。従って、ピンの合計数が１２８以下となるように、入力ピンの数が６４及び出力ピンの数が６４となるべく、デコーディング構造が制限される。ピンの数が増加すると、アレイの面積及びチップの面積が非常に増加する。第１ａ図及び第１ｂ図は、本発明に基づく集積回路のチップ６０５に形成されたクロスポイントスイッチを表している。第１ａ図では、チップ６０５は、複数のセル６０６−１、１〜６０６−Ｓ、Ｔを有し、ここでＳはチップ６０５のセルの行の数を表し、Ｔはチップ６０５のセルの列の数を表している。各セルは、導電性パッド６０７−１、１〜６０７−Ｍ、Ｎを備え、ここでＭはセルのパッドの行の数を表し、Ｎはセルのパッドの列の数を表している。各セルの構造は等しいので、チップ６０５の他のセル６０６−ｓ、ｔ（ここでｓは１以上Ｓ以下の整数であり、ｔは１以上Ｔ以下の整数である。）は等しく機能するという了解のもとで、セル６０６−１、１の導電性パッド６０７に関してのみ詳しく説明する。第１ｂ図は第１ａ図のセル６０６−１、１の構造を示したものであり、第１ａ図の他のセル６０６−ｓ、ｔも各々同様の構造を有する。第１ｂ図には、水平導電性トラック６０８−１〜６０８−Ｊ（ここでＪはチップ６０５に形成された水平な導電性トラックの最大数を表している）が示されている。更に、垂直導電性トラック６０９−１〜６０９−Ｋが示されており、ここでＫはチップ６０５に形成された導電性トラックの列の最大数を表している。水平導電性トラック６０８−１〜６０８−Ｊは、チップ６０５の第１レベルの接続部に形成されており、一方垂直導電性トラック６０９−１〜６０９−Ｋは、チップ６０５の第２レベルの接続部に形成されている。これらの接続部は、半導体製造業の当業者には公知の方法で形成されているので、これらの接続部の製造方法をここで説明することは省略する。水平導電性リード６０８−１〜６０８−Ｊは、チップ上で異なる長さを有する。第１ａ図及び第１ｂ図の左上の部分に示されたセル６０６− １、１は、セル６０６−１、１から同じ行の他のセル６０６−１、２〜６０６− １、Ｔの各々へ延在する複数の水平導電性リード６０８を有する。同様に、セル６０６−１、１は、セル６０６−１、１から等しい垂直列の他のセル６０６−２、１〜６０６−Ｓ、１の各々へ延在する複数の垂直導電性リード６０９を有する。水平トレース６０８と垂直トレース６０９は、互いに交差する各部分に、例えばアンチヒューズ及びまたはヒューズ、プログラム及びサイプログラム可能なトランジスタなどのプログラム可能な接続構造（プログラム可能な要素）を有する。典型的には、アンチヒューズは、キャパシタの２枚の電極間に導電性のパスを提供するべく所定の電圧を印加されることによって絶縁破壊する誘電体を伴ったキャパシタンス構造から成る。アンチヒューズは当業者にはよく知られているので、ここでは詳しく説明することを省略する。チップ６０５の基層は、その内部に、設計上の必要性に基づく所定の接続部のプログラム可能な要素をプログラムするための所定の回路を有してもよい。第１ｂ図に示されるように、垂直リード６０９−１〜６０９−Ｋは、一番短いリードが１つのセル６０６で延在し、最も長いリードがすべてのセルで延在するようにプログラム可能な接続チップ６０５に形成されている。即ち、各セルに延在する複数の垂直リード６０９には、そのセルのみに延在する長さを有するリードから、１つの列のすべてのセルに延在する長さを有するリードまでが含まれる。水平導電性のリード６０８−１〜６０８−Ｊも同様にチップ６０５の上に延在している。水平リード６０８にもまた、１つのセルに延在する長さを有するリードからすべてのセルに延在する長さを有するリードまでが含まれる。第１ｂ図のブレークラインは、図を明瞭にするために半導体チップ６０５の一部が省略されていることを表すものである。しかし、ある導電性リードは、半導体チップの一部が省略されていることを表すブレークラインのために中断しているのではなく、導電性リードが所定の点で終息していることを表すために中断している。導電性リードの終端点に描かれたライン６１８−１、６１８−２及び６１８−３は、その導電性リードがその点で終息することを表す。従って、水平導電性リードは、チップ６０５全体に亘って延在する１つの導電性リードまたはチップの一部分に亘って延在する複数の導電性リードを有する。同様に、垂直導電性リードは、チップ全体に亘って延在するリードまたはチップの所定の部分でその各々が延在する複数の導電性セグメントからなる。あるセルに亘って延在し、かつそのセルから隣接するセルに延在する導電性リードの特定の構造は、プログラム可能な接続マトリクスアレイによって実施されるべき電気的な機能の解析によって決定され、かつプログラム可能な接続チップ６０５に挿入されるべき最も適切な形式のシステムの要求に基づいて選択される。この選択は、本発明のクロスポイントスイッチを用いた回路によって実施されるべき回路の機能の解析によって決定され、かつクロスポイントスイッチの実際の構造は、用途に応じて決定される。例えばセル６０６−１、１のパッドＡに接続されたリード６０９−１に対応する任意のリードを、セル６０６−１、１または第１ｂ図に示された構造のある異なるセルの何れかの異なるパッドに対応する任意のリードに接続するために、適切な垂直導体６０９と適切な水平６０８との間に接続部が形成される。例えば、パッドＡをパッドＢ（何れもセル６０６−１、１内にある）に接続するためには、垂直リード６０９−１と水平リード６０８−１との交差部分がプログラムされる。アンチヒューズがプログラム可能な要素として用いられる場合、高電圧が回路内のこの交差部分に印加され、２点間の絶縁が破壊され、２点間に導電性パスが形成される。更に、垂直導体６０９−４と水平導体６０８−１との間の交差部分にも高電圧が印加され、これらの２本のリードの間の絶縁が破壊され、その間に導電性パスが形成される。即ち、パッドＡは、導体６０９−１、６０８−１及び６０９−４によってパッドＢと接続される。パッドＡを任意の他のリードまたはパッドと接続する場合には、パッドＢもまた他のリードまたはパッドに接続される。しかし、そのような接続部は、形成されるべき回路に適合するものでなければならない。第１ｂ図は、パッドＡをパッドＤと、パッドＡをパッドＣと、またはパッドＡをパッドＥと接続するために形成されなければならない特定の接続部を表している。これらの接続部のすべてを形成する場合、パッドＢ、Ｃ、Ｄ及びＥは、パッドＡを通して互いに接続される。第２ａ図は、本発明のクロスポイントスイッチ６０５の構造を表すブロック図である。チップ６０５の内部６０５Ａは、（第１ａ図及び第１ｂ図に関して説明されたように）セル６０６と、水平トラック６０８及び垂直トラック６０９を有する。内部６０５Ａの周りの環状の四角形を形成する周辺領域６０５Ｂは、その交差部分がプログラムされるべき特定の水平トラック及び垂直トラックを選択するためのシフトレジスタを含む制御及びプログラム回路を有する。更に、テストポートバスのバッファ回路及び制御ポートバスのバッファ回路が、チップ６０５のこの領域に提供されている。環状領域６０５Ｃは、環状領域６０５Ｂを取り囲み、かつプログラム可能な接続チップがテストモード、動作モード及びプログラムモードの何れかにあるかを決定するモード選択回路として働く回路を含む。周辺領域６０５Ｃには、所望に応じて特別な回路を追加することができる。第２ｂ図は、プログラム可能な要素としてアンチヒューズが用いられ、かつ回路パスをプログラムするために２個のトランジスタのみを用いてチップ上の水平導電性リード及び垂直導電性リードをプログラムするために特定のプログラミングトランジスタ及び回路が選択された場合のプログラミング構造を表している。第２ｂ図に示された構造を用いることによって、プログラミング電流は、十分に低い抵抗を伴って垂直導電性リードと水平導電性リードとの間の絶縁を破壊し、接続部を形成するために必要な数百ｍＡオーダの値に達する。例えば、垂直導電性トラックＶ1と水平導電性トラックＨ1の交差部分をプログラムするために、トランジスタＱ1とトランジスタＱ2が用いられる。トランジスタＱ1のゲートは電源ＶＧＰ1に接続されており、トランジスタＱ2のゲートは電源ＨＧＰ1に接続されている。トランジスタＱ1のソースは、垂直導電性トラックＶ1に接続されており、一方トランジスタＱ1のドレインは導電性リードＶＤＰ1に接続されている。トランジスタＱ2のソースは、水平リードＨ1に接続されており、トランジスタＱ2のドレインは導電性リードＨＤＰ1に接続されている。垂直リードＶ1と水平リードＨ1の交差部分をプログラムするために、Ｑ1 のゲートには電源ＶＧＰ1の高電圧ＶGHが印加され、トランジスタＱ3のようなアレイ内の他のトランジスタのゲートには０Ｖの電圧が印加され、トランジスタＱ 1のドレイン電圧ＶＤＰ1がＶPPとされる。しかし、トランジスタＱ2をターンオンさせるためにＨＧＰ1が高電圧となっているので、トランジスタＱ4のゲートには高電圧が加えられている。トランジスタＱ2のドレイン電圧は、ＨＤＰ1の電圧を０Ｖにすることによって０Ｖにされ、かつトランジスタＱ4のドレインに印加されたＨＤＰ2は、（Ｖ2とＨ2との交差部分でプログラミング要素をプログラムすることのないように選択される）０ＶまたはＶPP／２Ｖとされる。プログラミング電圧ＶPPは、約１５〜１００Ｖである。リードＶＧＰ1に印加される電圧ＶG Hは、電圧ＶPPよりもトランジスタの閾値電圧分だけ高く、即ち約１８〜１０３Ｖである。トランジスタＱ1〜Ｑ4は高い電圧で動作するので、これらのトランジスタの閾値電圧は約３Ｖとなっている。上述されたように電圧が設定されているので、導電性リード区分Ｈ1及びＶ1の交差部分のプログラミング要素のみにプログラミング電圧ＶPP全体が印加され、ブレークダウンする。本発明で用いられるプログラミング要素は、アンチヒューズ及びまたはヒューズ、またはプログラム可能なトランジスタからなる。プログラミング要素が（スイッチとして用いられる）トランジスタからなる場合、このトランジスタの状態は、例えばスタティックＲＡＭセルのようなメモリ内に記憶されている。第５図では、クロス接続されたインバータ５３０Ａ及び５３０ＢからなるＲＡＭセルは、書き込み信号を論理高にすることによってＡＮＤゲート５１０を通して伝達されるデータによって高状態または低状態の何れかにプログラムされる。ＲＡＭセルの状態は、高状態の読み出し信号をＡＮＤゲート５０２のイネーブル入力に印加することによって、ＡＮＤゲート５２０を通して読み出される。ＡＮＤゲート５１０の出力信号は、ＲＡＭセル５３０の１つのノードに接続され、一方ＡＮＤゲート５２０の１つの入力リードは、このＲＡＭセル５３０のノードに接続されている。ＲＡＭセル５３０の他のノードは、ＡＮＤゲート５４０の一方の入力リードに接続され、このＡＮＤゲート５４０のもう一方の入力リードはイネーブル信号に接続されている。イネーブル信号が高状態となったとき、ＡＮＤゲート５４０は、ＮＭＯＳトランジスタＮ1からなるプログラミング要素のゲートにＲＡＭセル５３０の状態を伝達する。ＡＮＤゲート５４０の出力信号が高状態となったとき、トランジスタＮ1がターンオンし、パッドからトラックセグメントへの導電性パスが形成される。ＡＮＤゲート５４０の出力信号が低状態の場合、トランジスタＮ1はオフ状態を保ち、パッドとトラックセグメントとの間にはオープン回路が提供される。第６図には、第５図の論理ブロック図で表現された特定の回路の構造が描かれている。第６図では、第５図のＡＮＤゲート５１０は、そのゲートに書き込みイネーブル信号が印加されたＮ型パストランジスタＮ2として描かれている。トランジスタＮ2がイネーブルされたとき、信号（ｄａｔａｉｎ）は、トランジスタＮ2を通してＲＡＭセル５３０のノードＡに伝達される。ＲＡＭセル５３０は、そのドレインが電源に接続され、かつそのソースがＮ型トランジスタＮ4のドレインに接続されたＰ型トランジスタＰ1を有する。トランジスタＮ4のソースは、グランドとして示された基準電圧に接続されている。トランジスタＰ1及びＮ4 のゲートは、ノードＢに接続され、ノードＢはＰ型トランジスタＰ2のソースとＮ型トランジスタＮ5のドレインに接続されている。ＲＡＭセル５３０は、Ｐ型トランジスタＰ1、Ｐ2及びＮ型トランジスタＮ4、Ｎ5を有する。ノードＢの電圧が高状態のとき、Ｐ型トランジスタＰ1はオフ状態となり、Ｎ型トランジスタＮ4 はオン状態となるので、ノードＡには低状態の電圧が提供される。ノードＡの電圧はＰ型トランジスタＰ2のゲートとＮ型トランジスタＮ5のゲートに接続されているので、Ｐ型トランジスタＰ2がターンオンし、Ｎ型トランジスタＮ5がターンオフするので、ノードＢの電圧が高状態となる。ノードＢの高状態の電圧は、そのゲートが高状態のイネーブル信号によってイネーブルされるパストランジスタＮ6の一方の端子に伝達される。トランジスタＮ6がイネーブルされたとき、ノードＢの高状態の電圧はパストランジスタＮ7のゲートに伝達され、トランジスタＮ7がターンオンし、パッドを導電性トレースに接続する。トランジスタＮ7のゲートは、トランジスタＮ7のソースに接続されたトラックセグメントの電圧の振動によってブートストラップされ、イネーブルゲートＮ6がオフの場合、トランジスタＮ7 のゲートが絶縁されるということが注目される。本発明に基づいて、従来技術のクロスポイントスイッチと較べ融通性及び経済性の改良された十分にプログラム可能なユニバーサル接続アレイについての説明が行われてきた。本発明のアレイによって、ファンアウトを制限されることなく、任意のピンの接続によって、双方向パス、受動接続が提供され、かつ任意の接続がデジタル回路及びアナログ回路の両方の回路において実施可能となる。本発明によれば、多数のピン（例えば１０２４個のピン）を備えることが可能となる。従来のクロスポイントスイッチとは異なり、再プログラム可能な接続要素（“ ＲＰＩＣ”）によって、任意の個数のピンを任意のピンに受動接続及び双方向接続することが可能となり、従って回路の性能が駆動回路の速度及び強度によって変化することになる。クロスポイントスイッチをプログラムするためのプログラミングデータは、典型的には従来のＳＲＡＭメモリに記憶されている。ホストシステムまたはローカルプロセッサからデータをシリアルにダウンロードすることによって、本発明の再プログラム可能な接続要素がプログラムされる。本発明の再びプログラム可能な相互接続要素は、接続パスを動的に再び割り当てることのできることが非常に有用なインターフェイスと共に用いることができる。これらの用途には、カスタム制御盤、ディスプレイ、データ及び音声コミュニケーション、データ獲得システム、テスト器具、テストインターフェイス、並列型プロセッサ及びシストリックアレイが含まれている。他の用途は、回路の要素の接続及び回路の入力及び出力を変えることによって回路の機能を変化させることに集中ｄｗいる。これらの用途には、フィールドプログラマブルゲートアレイのような多数のデバイスの間の接続を形成するために本発明のユニバーサルクロスポイントスイッチを用いて、マスクプログラムされた特定用途向け集積回路（ＡＳＩＣ）をエミュレートするシステムが含まれている。本発明のユニバーサルクロスポイントスイッチは、特定の利用者及び特定の範囲の利用者の要求に応じて回路の一部がカスタム化される製品を製造するためにも用いられる。本発明のユニバーサルクロスポイントスイッチは、特にピングリッドアレイパッケイジまたはＱＦＰパッケイジにパッケイジされた集積回路として実施されるために適している。結果的に形成される回路に低い抵抗及び低いキャパシタンスを提供するために、デバイスを構成する前に臨界的なパスが確定される。次に更に回路が変形され、かつ接続部が“分解前の組立”または“組立前の分解”の何れかを実施されるようにプログラムされる。これは、導電性リンクが所望に応じて、新しい接続部が形成される前に新しい接続部が形成または分解される間保持されるコミュニケーションまたは他の用途に於いて融通性を提供する。本発明の他の実施例もこれまでの説明から明らかである。

【手続補正書】特許法第１８４条の８【提出日】１９９４年１月１０日【補正内容】請求の範囲１．ユニバーサル接続マトリクスアレイであって、通常の動作中に前記接続マトリクスアレイ間でのデータの伝達を占有して行うための複数の入力パッドと複数の出力パッドとをその主面上に備えた基層と、前記主面に亘って第１の方向に形成された複数の導電性リードの第１の集合と、前記第１の方向とは平行ではない第２の方向で前記基層上に形成された前記複数の導電性リードの第２の集合と、前記複数の導電性リードの前記第１の集合から選択された前記導電性リードまたは後記導電性セグメントを、前記複数の導電性リードの前記第２の集合の１個または複数の導電性リードまたは後記導電性セグメントに電気的に接続する手段とを有し、前記複数の導電性リードの前記第１の集合と前記第２の集合の少なくとも一方の集合の少なくとも一つの導電性リードが、少なくとも２つの導電性セグメントに分割され、前記複数の導電性リードの前記第１の集合と前記第２の集合の各々から選択された前記導電性リードまたは前記セグメントが、前記入力パッドまたは前記出力パッドの少なくとも一方に接続されていることを特徴とするユニバーサル接続マトリクスアレイ。２．前記基層が、前記複数の導電性リードの前記第１の集合から選択された前記導電性リードまたは前記導電性セグメントと、前記複数の導電性リードの前記第２の集合から選択された前記導電性リードまたは前記導電性セグメントを前記基層内のプログラム可能なトランジスタに電気的に接続する手段と、選択された入力パッド及び出力パッドの間の所望の接続を構成するために、前記基層内の前記プログラム可能なトランジスタをプログラムするべく前記プログラム可能なトランジスタの選択されたトランジスタをターンオンさせる手段とを有することを特徴とする請求項１に記載のユニバーサル接続マトリクスアレイ。３．前記電気的に接続する手段が複数の接続構造を有し、前記複数の接続構造の各々が、前記複数の導電性リードの前記第１の集合の１つの前記導電性リードまたは１つの前記導電性セグメントの一部を備えた第１の導電層と、前記複数の導電性リードの前記第２の集合の１つの前記導電性リードまたは１つの前記導電性セグメントの一部を備えた第２の導電層と、所定の電圧を印加されることによって、導電性となり、前記複数の導電性リードの前記第１の集合の前記導電性リードまたは前記導電性セグメントから前記複数の導電性リードの前記第２の集合の前記導電性リードまたは前記導電性セグメントへの導電性パスを形成する、前記第１の導電層と前記第２の導電層との間に形成された絶縁物とを有することを特徴とする請求項１に記載のユニバーサル接続マトリクスアレイ。４．少なくとも１つの前記入力パッドおよび出力パッドが前記マトリクスの前記周縁部の前記入力パッドおよび出力パッドの内部に存在するように、前記入力パッドおよび出力パッドが行および列からなる１つの領域マトリクス内に配置されていることを特徴とする請求項１に記載のユニバーサル接続マトリクスアレイ。５．前記第１の集合が、前記複数の導電性リードの第１のグループを有し、前記第２の集合が、前記複数の導電性リードの第２のグループを有することを特徴とする請求項４に記載のユニバーサル接続マトリクスアレイ。６．前記第１の導電性リードのグループの各々が、入力パッドと出力パッドの２つの隣接する行の間に配置された複数の導電性リードを有し、前記第２の導電性リードのグループの各々が、入力パッドと出力パッドの２つの隣接する列の間に配置された複数の導電性リードを有することを特徴とする請求項５に記載のユニバーサル接続マトリクスアレイ。７．前記第１の導電性リードのグループの各々が、前記入力パッドまたは前記出力パッドの選択された列に隣接して配置され、前記第２の導電性リードのグループの各々が、前記入力パッドまたは前記出力パッドの選択された列に隣接して配置されていることを特徴とする請求項５に記載のユニバーサル接続マトリクスアレイ。８．前記絶縁物が１つまたは複数の絶縁材料層からなることを特徴とする請求項３に記載のユニバーサル接続マトリクスアレイ。９．前記入力パッド及び前記出力パッドが、前記基層に亘って前記導電性リードの両方の集合から選択された前記導電性リードまたは前記導電性セグメントに主に接続されていることを特徴とする請求項１に記載のユニバーサル接続マトリクスアレイ。１０．前記入力パッド及び前記出力パッドが、前記基層に亘って前記導電性リードの両方の集合から選択された前記導電性リードまたは前記導電性セグメントのみに接続されていることを特徴とする請求項１に記載のユニバーサル接続マトリクスアレイ。１１．各前記導電性リードの集合の少なくとも１つの導電性リードが、少なくとも２つの導電性セグメントに分割されていることを特徴とする請求項１に記載のユニバーサル接続マトリクスアレイ。１２．少なくとも１つの前記入力パッドおよび出力パッドが前記マトリクスの前記周縁部の前記入力パッドおよび出力パッドの内部に存在するように、前記入力パッドおよび出力パッドが行および列からなる１つの領域マトリクス内に配置され、前記第１の集合が、導電性リードの行の第１の複数のグループを有し、前記導電性リードの前記行の少なくとも２つの前記グループの各々が、前記入力パッド及び前記出力パッドの隣接する２つの行の間に配置され、前記第２の集合が、導電性リードの列の第２の複数のグループを有し、前記導電性リードの前記列の少なくとも２つの前記グループの各々が、前記入力パッド及び前記出力パッドの隣接する２つの列の間に配置されていることを特徴とする請求項１１に記載のユニバーサル接続マトリクスアレイ。１３．前記入力パッド及び前記出力パッドが、前記基層に亘って前記導電性リードの両方の集合から選択された前記導電性リードまたは前記導電性セグメントに主に接続されていることを特徴とする請求項１２に記載のユニバーサル接続マトリクスアレイ。１４．前記入力パッド及び前記出力パッドが、前記基層に亘って前記導電性リードの両方の集合から選択された前記導電性リードまたは前記導電性セグメントのみに接続されていることを特徴とする請求項１２に記載のユニバーサル接続マトリクスアレイ。１５．前記電気的に接続するための手段が、電気的にプログラム可能な要素からなることを特徴とする請求項１２に記載のユニバーサル接続マトリクスアレイ。１６．集積回路の外部の電気的要素をプログラム可能に接続するために専用に用いられる、前記集積回路として形成されたクロスポイントスイッチであって、主面を備えた基層と、前記外部の電気的要素を接続するために前記主面に沿って配置された複数の入力パッド及び出力パッドと、前記主面に亘って第１の方向に形成された導電性リードの第１の集合と、前記第１の方向とは異なる第２の方向に前記主面に亘って形成された導電性リードの第２の集合と、前記第１の集合から選択された前記導電性リードまたは後記導電性セグメントを、前記第２の集合から選択された前記導電性リードまたは後記導電性セグメントにプログラム可能に接続するための手段を有し、少なくとも１つの前記集合の少なくとも１つの導電性リードが、少なくとも２つの別個の導電性セグメントに分割され、両方の前記集合から選択された前記導電性リードまたは前記導電性セグメントが前記入力パッドまたは前記出力パッドに接続され、前記外部の電気要素をプログラム可能に接続することを可能にすることを特徴とするクロスポイントスイッチ。１７．前記集合の各々の少なくとも１つの導電性リードが、少なくとも２つの導電性セグメントに分割されていることを特徴とする請求項１６に記載のクロスポイントスイッチ。１８．前記プログラム可能に接続するための手段が、電気的にプログラム可能な要素からなることを特徴とする請求項１６に記載のクロスポイントスイッチ。１９．前記電気的にプログラム可能な要素が、両方の前記集合から選択された前記導電性リードまたは前記導電性セグメントを、前記基層のプログラム可能なトランジスタに電気的に接続するための手段と、選択された前記入力パッド及び前記出力パッドの間に所望の接続部を形成するために、選択された前記トランジスタをターンオンさせるべく前記トランジスタをプログラムするための手段とを有することを特徴とする請求項１８に記載のクロスポイントスイッチ。２０．前記電気的にプログラム可能な要素が複数の接続構造を有し、前記接続構造の各々が、前記第１の集合の導電性リードまたは導電性セグメントの一部を有する第１の導電層と、前記第２の集合の前記導電性リードまたは前記導電性セグメントの一部を有する第２の導電層と、前記第１の導電層と前記第２の導電層との間に形成された絶縁物とを有し、前記絶縁物が所定の電圧を印加されることによって導電性となり、それによって前記第１の集合の１つの前記導電性リードまたは１つの前記導電性セグメントから前記第２の集合の１つの前記導電性リードまたは１つの前記導電性セグメントへの導電性パスを形成することを特徴とする請求項１８に記載のクロスポイントスイッチ。２１．前記入力パッド及び前記出力パッドの少なくとも１つが前記領域マトリクスの周辺部に沿った前記入力パッド及び出力パッドの内側に配置されるように、前記入力パッド及び前記出力パッドが行及び列からなる領域マトリクス内に配置されていることを特徴とする請求項１６に記載のクロスポイントスイッチ。２２．前記第１の集合が、前記導電性リードの行の第１の複数のグループを有し、前記導電性リードの行の少なくとも２つのグループの各々が、前記入力パッド及び前記出力パッドの隣接する２つの行の間に配置され、前記第２の集合が、前記導電性リードの列の第２の複数のグループを有し、前記導電性リードの列の少なくとも２つのグループの各々が、前記入力パッド及び前記出力パッドの隣接する２つの列の間に配置されていることを特徴とする請求項２１に記載のクロスポイントスイッチ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＳＮ，ＴＤ，ＴＧ) ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＣＡ，ＣＨ，ＣＳ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＬＫ，ＬＵ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＰＬ，ＲＯ，ＲＵ，ＳＤ，ＳＥ

Claims

【特許請求の範囲】１．ユニバーサル接続マトリクス領域アレイであって、選択された導電性セグメントの部分が基層の主面上の入力パッド及び出力パッドに接続された１個または複数の該導電性セグメントを各々が備え、かつ前記基層の前記主面に亘って第１の方向に形成された導電性リードの第１の集合と、選択された導電性セグメントの部分が前記基層の前記主面上の入力パッド及び出力パッドに接続された１個または複数の導電性セグメントを各々が備え、かつ前記第１の方向とは平行ではない第２の方向で前記基層上に形成された導電性リードの第２の集合と、前記第１の集合から選択された前記導電性リードを、前記第２の集合の１個または複数の前記導電性リードに電気的に接続する手段とを有することを特徴とするユニバーサル接続マトリクス領域アレイ。２．前記基層が、前記第１の集合から選択された前記導電性リードの前記導電性セグメントと、前記第２の集合から選択された前記導電性リードの前記導電性セグメントを前記基層内のプログラム可能なトランジスタに電気的に接続する手段と、選択された入力パッド及び出力パッドの間の所望の接続を構成するために、前記基層内の前記プログラム可能なトランジスタをプログラムするべく前記基層内の前記トランジスタの選択されたトランジスタをターンオンさせる手段とを有することを特徴とする請求項１に記載のユニバーサル接続マトリクス領域アレイ。３．前記電気的に接続する手段が複数の接続構造を有し、前記複数の接続構造の各々が、前記第１の集合の１つの前記導電性リードの前記導電性セグメントの一部を備えた第１の導電層と、前記第２の集合の１つの前記導電性リードの前記導電性セグメントの一部を備えた第２の導電層と、所定の電圧を印加されることによって導電性となり、前記第１の集合の前記導電性セグメントから前記第２の集合の前記導電性セグメントへの導電性パスを形成する、前記第１の導電層と前記第２の導電層との間に形成された絶縁物とを有することを特徴とする請求項１に記載のユニバーサル接続マトリクス領域アレイ。４．前記第１の集合が、前記導電性リードの第１の複数のグループを有し、前記第２の集合が、前記複数の導電性リードの第２のグループを有することを特徴とする請求項１に記載のユニバーサル接続マトリクス領域アレイ。５．前記導電性リードの第１の複数のグループの各々が複数の導電性リードを有し、前記複数の導電性リードの各導電性リードが１個または複数の導電性セグメントを有し、前記複数の導電性リードのグループの各々が入力パッドと出力パッドの２つの行の間に配置され、前記導電性リードの第２の複数のグループの各々が複数の導電性リードを有し、前記第２の複数の導電性リードの各々が、入力パッドと出力パッドの２つの列の間に配置されていることを特徴とする請求項４に記載のユニバーサル接続マトリクス領域アレイ。６．前記導電性リードの前記第１の複数のグループの各々が、入力パッドまたは出力パッドの１つの列に隣接して配置され、前記導電性リードの前記第２の複数のグループの各々が、入力パッドまたは出力パッドの選択された列に隣接して配置されていることを特徴とする請求項４に記載のユニバーサル接続マトリクス領域アレイ。７．前記入力パッド及び出力パッドが格子状のアレイ構造に配置され、入力パッド及び出力パッドの領域マトリクスを形成していることを特徴とする請求項４に記載のユニバーサル接続マトリクス領域アレイ。８．前記絶縁物が１つまたは複数の絶縁材料層からなることを特徴とする請求項３に記載のユニバーサル接続マトリクス領域アレイ。