JPH0527981B2 - - Google Patents

Info

Publication number
JPH0527981B2
JPH0527981B2 JP59135410A JP13541084A JPH0527981B2 JP H0527981 B2 JPH0527981 B2 JP H0527981B2 JP 59135410 A JP59135410 A JP 59135410A JP 13541084 A JP13541084 A JP 13541084A JP H0527981 B2 JPH0527981 B2 JP H0527981B2
Authority
JP
Japan
Prior art keywords
circuit
cell
cells
power supply
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59135410A
Other languages
English (en)
Other versions
JPS6114734A (ja
Inventor
Nobuhiko Aneba
Shigenori Baba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59135410A priority Critical patent/JPS6114734A/ja
Priority to KR1019850004145A priority patent/KR900000202B1/ko
Priority to US06/748,599 priority patent/US4701778A/en
Priority to CA000485482A priority patent/CA1219380A/en
Priority to EP85304629A priority patent/EP0167365B1/en
Priority to DE8585304629T priority patent/DE3571102D1/de
Publication of JPS6114734A publication Critical patent/JPS6114734A/ja
Publication of JPH0527981B2 publication Critical patent/JPH0527981B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置及びその製造方
法、特に大規模集積回路装置の集積度の向上に好
適な、いわゆるスタンダードセル方式による回路
セル配置の改善に関する。
大規模半導体集積回路装置（以下LSIと略称す
る）の進歩と、これを用いるシステムの拡大と多
様化の速度がますます高まつているが、システム
の論理回路部分をどの様にLSI化するかという問
題は、それがシステムのハードウエアの性能、価
格の最も基本的な部分を決定し、また、そのフイ
ードバツクとしてシステム全体の性能に対しても
大きな影響力をもつために、従来からシステム設
計上の重大関心事であつた。
システムの多様化、開発期間の短縮及び経済性
の向上などの制約条件の下で、より高度のLSI化
を実現するために、論理回路をカスタムLSI化す
る手段として、ゲートアレイ方式、スタンダード
セル方式などが導入されている。
ゲートアレイ方式はシリコンウエハーをバルク
パターン（回路セルを構成するトランジスタ素子
の拡散領域等）形成済の状態でストツクし、これ
に顧客の要求に応じた回路接続を行なつてLSIを
完成する方法であつて、カストマイズするマスク
の層数はLSI製造に使用するマスク総数の1/3程
度である。
スタンダードセル方式は、論理回路の構成に必
要な例えばナンド（NAND）、ノア（NOR）、イ
ンバータ或いはフリツプ・フロツプ等の単位回路
のパターンを予め設計し、ライブラリとして登録
してこれをセルと呼ぶ。チツプ全体の設計は顧客
の機能要求に応じて、このセルを単位として配置
及び配線をCAD（Computer Aided Design）法
によつて実施するものであつて、マスクの全層が
カストマイズされる。
スタンダードセル方式の利点は、(イ)チツプ設計
者が配慮すべきパターン情報や電気的特性の情報
が従来の純カスタム設計に比べて極めて少なくな
ること、それと同時にこれらの情報がCADにの
り易い形に整理されてライブラリ化されているの
で、LSIチツプ全体の設計がよい制御性をもつて
遂行できること。(ロ)前記の利点と関連してチツプ
設計のエラーを防止しやすいこと。(ハ)ゲートアレ
イ方式に比べてチツプ面積の使用効率が大きくな
ること。などである。
この様にスタンダードセル方式は自由度が大き
く、しかも回路素子設計の専門的知識を必要とし
ないLSI設計作業の実現の可能性と開発リスクの
分散など、従来のLSI化の隘路の解消手段として
期待されており、この様な利点を一層有効に活用
するために集積度の従来以上の増大が要望されて
いる。
〔従来の技術〕
先に述べた如くスタンダードセル方式では、ゲ
ートその他の単位回路のパターンを予め設計した
セルを標準化したライブラリとして準備する。
第４図ａはセルの一例として、相補型MOS電
界効果トランジスタ（以下、Ｃ MOS FETと
略称する）を用いた２入力NANDゲートの完成
パターンを示し、同図ｂはその等価回路図であ
る。
図に示す如く、セルの輪郭を定めるセル枠を破
線で示す如く想定して、セルを構成する各素子は
セル枠内に、各ノード（接続点）はセル枠上に位
置させる。図に示した例においては、斜線で示し
たパターンはアルミニウム（Al）配線で、BVDD
は正電位の電源ライン、BVSSは接地電位の電源ラ
インであり、また1及び2は入力配線及びゲー
ト電極で不純物拡散層からなる。なおOTは出力
ノードを示す。
各セルの前記例の如き完成パターンを形成する
ために必要な、拡散、配線等の各プロセス毎のマ
スクパターンが設計されて、セル枠が同一である
一揃いのマスクパターン情報としてライブラリに
登録される。
LSIチツプの設計段階では、設計者はセル内の
パターンにまでは遡及せず、セルの名称でこれを
選択して配置を決定すれば、所要のパターンを計
算機出力として得ることができる。
従来の製造方法ではセルの配置設計に際して、
第５図に例示する如く隣接するセルのセル枠（図
中破線で示す）を合致させている。本従来例のセ
ル１は３入力NAND、セル２は４入力NANDゲ
ートであつて、パターンの内容は前記２入力
NANDゲートと同様であるが、両セルで同等の
機能を有する電源配線接続領域（電源端子部と略
称する）１及び２（破斜線で示す）のパターン形
状がそれぞれ独自に設計されている。
〔発明が解決しようとする問題点〕
以上説明した如き手段によつて行なうスタンダ
ードセル方式のLSI設計は、先に述べた如き利点
によつてその適用が次第に拡大されているが、こ
れによつて得られる集積度は、特定機能方式と呼
ばれるトランジスタ等の素子を単位として配置配
線設計を行なう方法には及ばず、スタンダードセ
ル方式の利点を保持して集積度を従来より高める
セル配置を有する半導体集積回路装置及びその製
造方法が要望されている。
〔問題点を解決するための手段〕
前記問題点は、少なくとも２種類の回路セルが
配列されてなり、それぞれの種類の回路セルは所
定の素子集合を構成するバルクパターンを有し、
該バルクパターンは該回路セルの側辺に１対の電
源配線接続領域を有し、前記回路セルの一部は隣
りあう回路セルと前記電源配線接続領域を共有し
ている本発明による半導体集積回路装置によつて
解決される。
また該半導体集積回路装置は、予め登録された
複数種類の回路セルを仮想的に配置して所望の回
路を構成する第１の工程と、該回路を実パターン
として半導体チツプ上に形成する第２の工程とを
含み、前記回路セル内の電源配線接続領域のパタ
ーンは各回路セルについて共通とし、前記第１の
工程で少なくとも２つの回路セルの電源配線接続
領域が隣りあう配置が生じたときには、隣りあう
回路セルの電源配線接続領域のパターンをオーバ
ーラツプさせる処理を行ない、前記実パターン上
では隣りあう回路セルに電源配線接続領域を共有
せしめる本発明による半導体集積回路装置の製造
方法によつて実現される。
〔作 用〕
本発明によれば、隣接する異種のセル相互間で
電源配線接続領域を共有するように、隣接するセ
ルのセル枠をその側辺近傍で部分的に重ね合わせ
ることによつて基板使用面積を減少し、集積度を
増大する。ただしこの電源配線接続領域を共有す
るセルは、その機能が相互に異なつてもよく、ま
た例えば相互のパターンを反転した構造の同一機
能を有するセルでもよい。
電源配線接続領域はトランジスタ等の各素子
に、非接地又は接地の電源電位を接続、印加する
領域であるが、セル上を横断するバスラインとの
接続以外に、トランジスタ素子のソース・ドレイ
ン領域等の接続、半導体基板等との接続を行うた
めのパターン等が含まれ、通常その機能を害する
ことなく前記の共有が可能である。
本発明によれば、各セルのパターン設計の際
に、この様な電源端子部のパターンを標準化して
前記重ね合わせを可能とし、かつこのパターン領
域を表示する情報をセルの情報に付加しておく。
LSIチツプの際には、選択されたセルについて
重ね合せ可能な領域を表示する情報を用い、必要
ならばパターンの反転等の操作を加えて、この重
ね合せ可能な領域の部分を重畳してセルを配置す
る。
〔実施例〕
以下、本発明を実施例により図面を参照して具
体的に説明する。
第１図は先に第５図に示した従来例に相当する
本発明の実施例を示し、セル１は３入力NAND、
セル２は４入力NANDゲートであるが、セル１
とセル２とは図に示す如く部分的に重ね合わせて
配置されている。
この重ね合わされた領域は、電源VDD及びVSS
を半導体基板等に接続する電源端子部１及び２で
あつて、隣接するセル相互間で共有しても機能上
の支障はない。
先に第５図に示した従来例においては、この電
源端子部のパターン形状がセル１とセル２とで統
一されていないのに対して、本発明では異種セル
間に共通する標準化されたパターンとして重ね合
わせを可能とし、かつ、この電源端子部を表示す
る情報をパターン情報に付加してライブラリに予
め登録している。
前記セル２個を隣接して配置する場合に、この
標準化された電源端子部を重ね合わせるが、この
処理は従来のスタンダードセル方式の手法と同様
に、セル内部のパターンに遡ることなく実施する
ことができる。
また、第２図ａに実線で示した図形は本発明に
用いるＣ MOSインバータセルの完成パターン
の一例を示し、実斜線で示したパターンはAl配
線で、BVDDは正電位の電源ライン、BVSSは接地電
位の電源ライン、GAはゲート電極及び配線、OT
は出力ノードを示す。
前記セル２個を隣接して配置する場合に、本発
明によれば第２図ｂに示す如く一方のセルを反転
して、図ａに破斜線で示す電源端子部１及び２を
重ね合わせて配置する。
以上説明した如く隣接するセル相互間で電源端
子部を共有することによつて、第１図と第５図と
の比較により、或いは第２図ｂと同図ａに破線で
付記した従来の配置との比較により明らかである
様に、ウエハ使用面積の削減が実現される。
また、第３図は本発明の他の実施例を示す平面
図である。本実施例において、セル３はインバー
タ、セル４は２入力NAND、セル５は２入力
NORセル６は３入力NANDであつて、セル３と
セル４、並びにセル５とセル６が前記実施例と同
様に、電源端子部を共有している。
本実施例の如く機能が異なるセルが隣接する場
合においても、本発明を適用してウエハ使用面積
を削減することができる。
また前記各実施例においては、Ｃ MOS
FETを素子とするセルを対象としているが、電
源電位の供給はトランジスタ素子の構造の如何を
問わず半導体集積回路装置に共通することから、
本発明は任意の構造のトランジスタ素子等を有す
る半導体集積回路装置のスタンダードセル方式の
設計に適用することができる。
〔発明の効果〕
以上説明した如く本発明によればスタンダード
セル方式の特徴を損なうことなく、かつパターン
寸法の縮少とは異なつて製造プロセス上の負担を
増加することなく、ウエハ使用面積を削減するこ
とが可能であつて、半導体集積回路装置、特に論
理回路装置の集積度向上に大きい効果が得られ
る。
【図面の簡単な説明】
第１図乃至第３図は本発明の実施例を示す平面
図、第４図はセルの例を示す平面図及びその等価
回路図、第５図はセル配置の従来例を示す平面図
である。 図において、VVDDは正電位の電源ライン、BVSS
は接地電位の電源ライン、1，2，3及び4
は入力ノード、OTは出力ノード、GAはゲート電
極及び配線、１及び２は重ね合わせを行なう電源
端子部を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも２種類の回路セルが配列されてな
    り、それぞれの種類の回路セルは所定の素子集合
    を構成するバルクパターンを有し、該バルクパタ
    ーンは該回路セルの側辺に１対の電源配線接続領
    域を有し、少なくとも前記回路セルの一部は隣り
    あう回路セルと前記電源配線接続領域を共有して
    いることを特徴とする半導体集積回路装置。 ２ 予め登録された複数種類の回路セルを仮想的
    に配置して所望の回路を構成する第１の工程と、
    該回路を実パターンとして半導体チツプ上に形成
    する第２の工程とを含み、前記回路セル内の電源
    配線接続領域のパターンは各回路セルについて共
    通とし、前記第１の工程で少なくとも２つの回路
    セルの電源配線接続領域が隣りあう配置が生じた
    ときには、隣りあう回路セルの電源配線接続領域
    のパターンをオーバーラツプさせる処理を行な
    い、前記実パターン上では隣りあう回路セルに電
    源配線接続領域を共有せしめることを特徴とする
    半導体集積回路装置の製造方法。
JP59135410A 1984-06-29 1984-06-29 半導体集積回路装置及びその製造方法 Granted JPS6114734A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP59135410A JPS6114734A (ja) 1984-06-29 1984-06-29 半導体集積回路装置及びその製造方法
KR1019850004145A KR900000202B1 (ko) 1984-06-29 1985-06-12 반도체 집적회로 및 그 회로 패턴 설계방법
US06/748,599 US4701778A (en) 1984-06-29 1985-06-25 Semiconductor integrated circuit having overlapping circuit cells and method for designing circuit pattern therefor
CA000485482A CA1219380A (en) 1984-06-29 1985-06-27 Semiconductor integrated circuit and a method for designing circuit pattern therefor
EP85304629A EP0167365B1 (en) 1984-06-29 1985-06-28 Standard cell lsis
DE8585304629T DE3571102D1 (en) 1984-06-29 1985-06-28 Standard cell lsis

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59135410A JPS6114734A (ja) 1984-06-29 1984-06-29 半導体集積回路装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP28768395A Division JP2671883B2 (ja) 1995-11-06 1995-11-06 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPS6114734A JPS6114734A (ja) 1986-01-22
JPH0527981B2 true JPH0527981B2 (ja) 1993-04-22

Family

ID=15151074

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59135410A Granted JPS6114734A (ja) 1984-06-29 1984-06-29 半導体集積回路装置及びその製造方法

Country Status (6)

Country Link
US (1) US4701778A (ja)
EP (1) EP0167365B1 (ja)
JP (1) JPS6114734A (ja)
KR (1) KR900000202B1 (ja)
CA (1) CA1219380A (ja)
DE (1) DE3571102D1 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61191047A (ja) * 1985-02-20 1986-08-25 Toshiba Corp 半導体集積回路装置
JPH0785490B2 (ja) * 1986-01-22 1995-09-13 日本電気株式会社 集積回路装置
US5150309A (en) * 1987-08-04 1992-09-22 Texas Instruments Incorporated Comprehensive logic circuit layout system
JPH01239871A (ja) * 1988-03-19 1989-09-25 Rohm Co Ltd Ｌｓｉのレイアウト方法
JP2508206B2 (ja) * 1988-07-28 1996-06-19 日本電気株式会社 集積回路装置
EP0393620B1 (en) * 1989-04-19 1997-10-22 Seiko Epson Corporation Semiconductor device
JP2573414B2 (ja) * 1990-11-21 1997-01-22 株式会社東芝 半導体集積回路製造方法
JP2509755B2 (ja) * 1990-11-22 1996-06-26 株式会社東芝 半導体集積回路製造方法
JP3027990B2 (ja) * 1991-03-18 2000-04-04 富士通株式会社 半導体装置の製造方法
JP2742735B2 (ja) * 1991-07-30 1998-04-22 三菱電機株式会社 半導体集積回路装置およびそのレイアウト設計方法
JP2757647B2 (ja) * 1992-01-27 1998-05-25 日本電気株式会社 メッキ膜厚均一化方式
US7068270B1 (en) * 1994-12-02 2006-06-27 Texas Instruments Incorporated Design of integrated circuit package using parametric solids modeller
US5798541A (en) * 1994-12-02 1998-08-25 Intel Corporation Standard semiconductor cell with contoured cell boundary to increase device density
US5682323A (en) 1995-03-06 1997-10-28 Lsi Logic Corporation System and method for performing optical proximity correction on macrocell libraries
US5768146A (en) * 1995-03-28 1998-06-16 Intel Corporation Method of cell contouring to increase device density
GB2300983A (en) * 1995-05-13 1996-11-20 Holtek Microelectronics Inc Flexible CMOS IC layout method
US5909376A (en) * 1995-11-20 1999-06-01 Lsi Logic Corporation Physical design automation system and process for designing integrated circuit chips using highly parallel sieve optimization with multiple "jiggles"
US6025616A (en) * 1997-06-25 2000-02-15 Honeywell Inc. Power distribution system for semiconductor die
JP2000068488A (ja) * 1998-08-20 2000-03-03 Oki Electric Ind Co Ltd 半導体集積回路のレイアウト方法
JP3186715B2 (ja) * 1998-10-29 2001-07-11 日本電気株式会社 半導体集積回路装置
US6838713B1 (en) * 1999-07-12 2005-01-04 Virage Logic Corporation Dual-height cell with variable width power rail architecture
JP4521088B2 (ja) * 2000-03-27 2010-08-11 株式会社東芝 半導体装置
JP2003218210A (ja) * 2002-01-23 2003-07-31 Mitsubishi Electric Corp 半導体集積回路、自動配置配線装置及び半導体集積回路の多電源供給方法並びにプログラム
JP2006156929A (ja) * 2004-04-19 2006-06-15 Fujitsu Ltd 半導体集積回路及びその設計方法
US7149142B1 (en) 2004-05-28 2006-12-12 Virage Logic Corporation Methods and apparatuses for memory array leakage reduction using internal voltage biasing circuitry
US20060208317A1 (en) * 2005-03-17 2006-09-21 Tsuoe-Hsiang Liao Layout structure of semiconductor cells
US7616036B1 (en) 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator
JP2011242541A (ja) * 2010-05-17 2011-12-01 Panasonic Corp 半導体集積回路装置、および標準セルの端子構造
US9238367B2 (en) * 2013-03-15 2016-01-19 Ricoh Company, Ltd. Droplet discharging head and image forming apparatus
US10490543B2 (en) * 2017-12-05 2019-11-26 Qualcomm Incorporated Placement methodology to remove filler

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58119649A (ja) * 1982-01-08 1983-07-16 Mitsubishi Electric Corp 半導体集積回路装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1440512A (en) * 1973-04-30 1976-06-23 Rca Corp Universal array using complementary transistors
US4161662A (en) * 1976-01-22 1979-07-17 Motorola, Inc. Standardized digital logic chip
US4125854A (en) * 1976-12-02 1978-11-14 Mostek Corporation Symmetrical cell layout for static RAM
US4240097A (en) * 1977-05-31 1980-12-16 Texas Instruments Incorporated Field-effect transistor structure in multilevel polycrystalline silicon
GB2018021B (en) * 1978-04-01 1982-10-13 Racal Microelect System Uncommitted logic cells
US4566022A (en) * 1983-01-27 1986-01-21 International Business Machines Corporation Flexible/compressed array macro design

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58119649A (ja) * 1982-01-08 1983-07-16 Mitsubishi Electric Corp 半導体集積回路装置

Also Published As

Publication number Publication date
KR900000202B1 (ko) 1990-01-23
DE3571102D1 (en) 1989-07-20
KR860000712A (ko) 1986-01-30
EP0167365B1 (en) 1989-06-14
EP0167365A3 (en) 1986-03-26
CA1219380A (en) 1987-03-17
JPS6114734A (ja) 1986-01-22
US4701778A (en) 1987-10-20
EP0167365A2 (en) 1986-01-08

Similar Documents

Publication Publication Date Title
JPH0527981B2 (ja)
JP3420694B2 (ja) スタンダードセル方式の集積回路
KR100433025B1 (ko) 반도체장치,반도체집적회로장치,플립플롭회로,배타적논리합회로,멀티플렉서및가산기
US4612618A (en) Hierarchical, computerized design of integrated circuits
US4742383A (en) Multi-function FET masterslice cell
JPH0480538B2 (ja)
JP2894814B2 (ja) スタンダード・セル方式の半導体集積回路
EP0021661B1 (en) Semiconductor master-slice device
JP3061004B2 (ja) 半導体装置
JP3651944B2 (ja) Ｃｍｏｓセル
US5798541A (en) Standard semiconductor cell with contoured cell boundary to increase device density
EP0092176B1 (en) Basic cell for integrated-circuit gate arrays
US6781170B2 (en) Integrated circuit base transistor structure and associated programmable cell library
JP2671883B2 (ja) 半導体集積回路装置
JP2879855B2 (ja) 半導体集積回路とその設計方法
JPH01152642A (ja) 半導体集積回路
JPH0383376A (ja) ゲートアレイ
JP3052847B2 (ja) Ｌｓｉレイアウト方式
JPS61190958A (ja) 半導体集積回路
JPH11260925A (ja) 半導体集積回路装置およびその自動配置配線方法
JPH0815258B2 (ja) プログラム可能なｃｍｏｓロジツクアレイ
JPH05243378A (ja) 半導体集積回路
JPH02138758A (ja) 半導体装置
JPS6272143A (ja) 半導体集積回路のパタ−ン形成方法
JPH06112448A (ja) 半導体装置の製造方法