JP3052847B2 - Ｌｓｉレイアウト方式 - Google Patents
Ｌｓｉレイアウト方式Info
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- JP3052847B2 JP3052847B2 JP8220399A JP22039996A JP3052847B2 JP 3052847 B2 JP3052847 B2 JP 3052847B2 JP 8220399 A JP8220399 A JP 8220399A JP 22039996 A JP22039996 A JP 22039996A JP 3052847 B2 JP3052847 B2 JP 3052847B2
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- Japan
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- basic
- pitch
- unit
- semiconductor
- integrated circuit
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、スタンダードセル
方式の半導体集積回路に関し、特に、配置配線設計に関
する。
方式の半導体集積回路に関し、特に、配置配線設計に関
する。
【０００２】
【従来の技術】図１に、スタンダードセルを用いた半導
体集積回路（「ＬＳＩ」という）でのレイアウト設計の
一例を示す。図中、１〜１１は、基本論理回路である、
インバータ、２入力ＮＡＮＤ、３入力ＮＡＮＤといった
機能をもつスタンダードセルを示している。また、図
中、白抜四角の記号で示した端子は入力端子、黒塗四角
の記号で示した端子は出力端子を示し、これらを接続す
る配線を矢印で表示している。
体集積回路（「ＬＳＩ」という）でのレイアウト設計の
一例を示す。図中、１〜１１は、基本論理回路である、
インバータ、２入力ＮＡＮＤ、３入力ＮＡＮＤといった
機能をもつスタンダードセルを示している。また、図
中、白抜四角の記号で示した端子は入力端子、黒塗四角
の記号で示した端子は出力端子を示し、これらを接続す
る配線を矢印で表示している。
【０００３】ＬＳＩの微細化などのため、半導体プロセ
スが、第１の半導体プロセス（“テクノロジＡ”）から
第２の半導体プロセス（“テクノロジＢ”）に更新され
る場合を考える。
スが、第１の半導体プロセス（“テクノロジＡ”）から
第２の半導体プロセス（“テクノロジＢ”）に更新され
る場合を考える。
【０００４】この第２の半導体プロセスにおいては、半
導体基板上で回路を構成する設計寸法が更新され、微細
化に伴って各部寸法が縮小されるのが一般的である。
導体基板上で回路を構成する設計寸法が更新され、微細
化に伴って各部寸法が縮小されるのが一般的である。
【０００５】ＬＳＩのレイアウト設計の従来方式では、
配置・配線を、自動化ツールにより行う都合上、ある基
本単位寸法のピッチで並ぶ格子に沿って素子配置、配線
を行なっている。
配置・配線を、自動化ツールにより行う都合上、ある基
本単位寸法のピッチで並ぶ格子に沿って素子配置、配線
を行なっている。
【０００６】しかしながら、上記したような半導体プロ
セスの更新により、設計寸法が縮小変更された場合、性
能追及をするためには、図３に示すように、個々の基本
回路のスタンダードセルの大きさの縮小が回路によって
異なり、その結果、各セルの配置の相対的位置の関係が
異なることになる。
セスの更新により、設計寸法が縮小変更された場合、性
能追及をするためには、図３に示すように、個々の基本
回路のスタンダードセルの大きさの縮小が回路によって
異なり、その結果、各セルの配置の相対的位置の関係が
異なることになる。
【０００７】また、ＬＳＩの微細化への方法としてＬＳ
Ｉの機能部の全体を一律に各寸法を縮小（リダクショ
ン）する手法がある。
Ｉの機能部の全体を一律に各寸法を縮小（リダクショ
ン）する手法がある。
【０００８】
【発明が解決しようとする課題】上記した従来方式は下
記記載の問題点を有している。
記記載の問題点を有している。
【０００９】（１）第１の問題点は、半導体製造プロセ
スの更新によりＬＳＩの微細化が行なわれると、再度、
ＬＳＩの配置、配線のレイアウト設計を行なわねばなら
ず、莫大な設計作業量を要する、ということである。
スの更新によりＬＳＩの微細化が行なわれると、再度、
ＬＳＩの配置、配線のレイアウト設計を行なわねばなら
ず、莫大な設計作業量を要する、ということである。
【００１０】その理由は、半導体プロセス更新に伴う設
計寸法の変更により、論理機能を構成する基本論理セル
の大きさが異なり、このため各セルの配置の相対的位置
関係がくずれてしまう、ことによる。
計寸法の変更により、論理機能を構成する基本論理セル
の大きさが異なり、このため各セルの配置の相対的位置
関係がくずれてしまう、ことによる。
【００１１】（２）第２の問題点は、ＬＳＩの機能部の
全体を一律に縮小する場合、機能を構成する各階層のブ
ロックを流用することができず、各ＬＳＩを、個別にレ
イアウト設計することが必要とされ、やはり大きな設計
作業量を要する、ということである。
全体を一律に縮小する場合、機能を構成する各階層のブ
ロックを流用することができず、各ＬＳＩを、個別にレ
イアウト設計することが必要とされ、やはり大きな設計
作業量を要する、ということである。
【００１２】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、スタンダードセル
方式のＬＳＩ設計において、ＬＳＩの微細化等を伴い、
新たなＬＳＩ設計を行う際に、半導体プロセスによら
ず、スタンダードセル及びこれを組合せた論理ブロック
の配置、配線情報を流用せしめ、これにより設計に要す
る作業工数を低減し、短期でのＬＳＩ開発を可能とする
レイアウト方式を提供することにある。
なされたものであって、その目的は、スタンダードセル
方式のＬＳＩ設計において、ＬＳＩの微細化等を伴い、
新たなＬＳＩ設計を行う際に、半導体プロセスによら
ず、スタンダードセル及びこれを組合せた論理ブロック
の配置、配線情報を流用せしめ、これにより設計に要す
る作業工数を低減し、短期でのＬＳＩ開発を可能とする
レイアウト方式を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数のトランジスタ素子をもつ論理機能
ブロックを複数個半導体集積回路基板に形成するスタン
ダードセル方式の半導体集積回路のレイアウト方式にお
いて、基本の論理単位を構成するセルを半導体基板上に
おいて形成する際に占める外形の大きさ、入出力信号及
び電源供給端子位置、複数の素子を接続する配線経路
を、基本寸法単位のピッチの整数倍で構成し、前記基本
論理セルの大きさを、前記基本寸法単位のピッチの整数
倍として、半導体プロセスによらないセルを規定し、前
記基本寸法単位のピッチ寸法は半導体プロセスで定まる
設計寸法に応じて可変に調整され、異なる半導体プロセ
スに対しても前記基本寸法単位ピッチ上で前記基本論理
セルの相対的位置関係を同一としたことを特徴とする。
め、本発明は、複数のトランジスタ素子をもつ論理機能
ブロックを複数個半導体集積回路基板に形成するスタン
ダードセル方式の半導体集積回路のレイアウト方式にお
いて、基本の論理単位を構成するセルを半導体基板上に
おいて形成する際に占める外形の大きさ、入出力信号及
び電源供給端子位置、複数の素子を接続する配線経路
を、基本寸法単位のピッチの整数倍で構成し、前記基本
論理セルの大きさを、前記基本寸法単位のピッチの整数
倍として、半導体プロセスによらないセルを規定し、前
記基本寸法単位のピッチ寸法は半導体プロセスで定まる
設計寸法に応じて可変に調整され、異なる半導体プロセ
スに対しても前記基本寸法単位ピッチ上で前記基本論理
セルの相対的位置関係を同一としたことを特徴とする。
【００１４】
【発明の実施の形態】本発明の好ましい実施の形態を以
下に説明する。本発明は、その好ましい実施の形態にお
いて、ＬＳＩの基本の論理セルをＬＳＩ基板レイアウト
上で構成する際に、セルの大きさ、入出力端子の位置
を、基本寸法単位のピッチによる格子上に配列する上
で、半導体プロセス上での設計寸法によらず、各基本セ
ルのピッチ上で換算した大きさを同一とし、配置位置の
相対関係を、基本寸法単位のピッチの格子上で保ったセ
ルとしてレイアウト設計を行うようにしたものである。
下に説明する。本発明は、その好ましい実施の形態にお
いて、ＬＳＩの基本の論理セルをＬＳＩ基板レイアウト
上で構成する際に、セルの大きさ、入出力端子の位置
を、基本寸法単位のピッチによる格子上に配列する上
で、半導体プロセス上での設計寸法によらず、各基本セ
ルのピッチ上で換算した大きさを同一とし、配置位置の
相対関係を、基本寸法単位のピッチの格子上で保ったセ
ルとしてレイアウト設計を行うようにしたものである。
【００１５】また、本発明の実施の形態においては、基
本論理単位のセルを、好ましくは、基本寸法単位のピッ
チの整数倍に組合せ配置し、階層的に大規模な論理ブロ
ックを構成するものである。
本論理単位のセルを、好ましくは、基本寸法単位のピッ
チの整数倍に組合せ配置し、階層的に大規模な論理ブロ
ックを構成するものである。
【００１６】さらに、本発明の実施の形態においては、
基本寸法単位のピッチは、半導体製造プロセスに関る、
異なる設計寸法に対応し可変とされる。
基本寸法単位のピッチは、半導体製造プロセスに関る、
異なる設計寸法に対応し可変とされる。
【００１７】これにより、異なる設計寸法の半導体プロ
セスに対するＬＳＩのレイアウト設計においても、ＬＳ
Ｉ全体あるいはＬＳＩ内の一部機能構成ブロックについ
て、基本寸法単位を変更することのみで、内部のセルの
配置の相対的な位置を変えることなく、既存のレイアウ
トデータ資源の流用活用を行なうことができる。
セスに対するＬＳＩのレイアウト設計においても、ＬＳ
Ｉ全体あるいはＬＳＩ内の一部機能構成ブロックについ
て、基本寸法単位を変更することのみで、内部のセルの
配置の相対的な位置を変えることなく、既存のレイアウ
トデータ資源の流用活用を行なうことができる。
【００１８】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１を参照すると、本発明の実施例におい
ては、基本の論理単位のセル１〜１１の各々を、基本寸
法単位のピッチの整数倍の大きさで構成し、各信号端子
および配線を基本寸法単位のピッチで配列する格子（図
示しない）上に配置接続し、ＬＳＩを構成したものであ
る。
に説明する。図１を参照すると、本発明の実施例におい
ては、基本の論理単位のセル１〜１１の各々を、基本寸
法単位のピッチの整数倍の大きさで構成し、各信号端子
および配線を基本寸法単位のピッチで配列する格子（図
示しない）上に配置接続し、ＬＳＩを構成したものであ
る。
【００１９】図２は、図１に示したＬＳＩに対して、異
なる半導体プロセスにて微細化を図った際の、本実施例
によるレイアウト結果の一例を示す図であり、図１で使
用の基本セルの基本寸法単位のピッチを縮小して、ＬＳ
Ｉ配置を行なったものである。
なる半導体プロセスにて微細化を図った際の、本実施例
によるレイアウト結果の一例を示す図であり、図１で使
用の基本セルの基本寸法単位のピッチを縮小して、ＬＳ
Ｉ配置を行なったものである。
【００２０】図２に示すように、各セル１〜１１の配置
の相対的位置関係は、図１におけるＬＳＩの各セルの配
置の相対的位置関係と等価であることがわかる。
の相対的位置関係は、図１におけるＬＳＩの各セルの配
置の相対的位置関係と等価であることがわかる。
【００２１】本実施例においては、プロセスによらず、
セルの大きさ、端子位置を基本寸法単位のピッチ上で同
一とした基本論理セルを規定することにより、ＬＳＩを
構成する基本論理セルとこれを階層的に組合わせた論理
機能ブロックを、基本寸法単位を半導体プロセスに応じ
て設定し、配置・配線を行なう。これらのデータの縮小
／拡大の寸法設定の作業は、市販のＣＡＤツール又はレ
イアウト、情報データのテキスト・レベルでの変換によ
り極く一般的に可能である。
セルの大きさ、端子位置を基本寸法単位のピッチ上で同
一とした基本論理セルを規定することにより、ＬＳＩを
構成する基本論理セルとこれを階層的に組合わせた論理
機能ブロックを、基本寸法単位を半導体プロセスに応じ
て設定し、配置・配線を行なう。これらのデータの縮小
／拡大の寸法設定の作業は、市販のＣＡＤツール又はレ
イアウト、情報データのテキスト・レベルでの変換によ
り極く一般的に可能である。
【００２２】図１を参照して、半導体プロセス“テクノ
ロジＡ”による、スタンダードセルのインバータ１はピ
ッチ幅１ピッチのセル、２入力ＮＡＮＤセル２はピッチ
幅２ピッチのセル、３入力ＮＡＮＤセル３はピッチ幅３
ピッチのセル…等に規定されて任意の論理機能を実現す
るために配置されている。また信号端子及び配線は図示
しない格子上に配置され、セル内端子位置はセル内での
相対的位置を固定されているものである。
ロジＡ”による、スタンダードセルのインバータ１はピ
ッチ幅１ピッチのセル、２入力ＮＡＮＤセル２はピッチ
幅２ピッチのセル、３入力ＮＡＮＤセル３はピッチ幅３
ピッチのセル…等に規定されて任意の論理機能を実現す
るために配置されている。また信号端子及び配線は図示
しない格子上に配置され、セル内端子位置はセル内での
相対的位置を固定されているものである。
【００２３】図２は、図１の論理機能を半導体プロセス
“テクロノジＢ”にて実現しているものであり、基本寸
法単位のピッチを、図１の１／２としたものであり、各
セルの相対的な配置関係は図１と同一である。
“テクロノジＢ”にて実現しているものであり、基本寸
法単位のピッチを、図１の１／２としたものであり、各
セルの相対的な配置関係は図１と同一である。
【００２４】これに対して、前述した従来の方式では、
図３に示すように、セル構成をテクノロジＡと無関係に
規定したものでのセルの相対的な配置が異なるため、配
置の再設計が必要とされている。
図３に示すように、セル構成をテクノロジＡと無関係に
規定したものでのセルの相対的な配置が異なるため、配
置の再設計が必要とされている。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
既存のＬＳＩ、レイアウト設計資源が流用することがで
き、ＬＳＩ開発作業量を低減することができる、という
効果を奏する。
既存のＬＳＩ、レイアウト設計資源が流用することがで
き、ＬＳＩ開発作業量を低減することができる、という
効果を奏する。
【００２６】その理由は、本発明においては、基本論理
セルを半導体プロセスに依存することなく、基本寸法単
位のピッチにより規定し、この基本寸法を半導体設計に
応じて可変できるものとしたことによる。
セルを半導体プロセスに依存することなく、基本寸法単
位のピッチにより規定し、この基本寸法を半導体設計に
応じて可変できるものとしたことによる。
【図１】本発明の実施例を説明するための図であり、第
１の半導体プロセスによるＬＳＩの配置配線例を示す図
である。
１の半導体プロセスによるＬＳＩの配置配線例を示す図
である。
【図２】本発明の実施例を説明するための図であり、第
２の半導体プロセスによるＬＳＩの配置配線例を示す図
である。
２の半導体プロセスによるＬＳＩの配置配線例を示す図
である。
【図３】従来方式での半導体プロセスによるＬＳＩの配
置配線例を示す図である。
置配線例を示す図である。
１〜１１ 基本論理セル １ピッチ 基本寸法単位 ＩＮＶ、２ＮＡＮＤ 論理機能 テクノロジＡ、Ｂ 半導体プロセス名
Claims (4)
- 【請求項１】複数のトランジスタ素子をもつ論理機能ブ
ロックを複数個半導体集積回路基板に形成するスタンダ
ードセル方式の半導体集積回路のレイアウト方式におい
て、 基本の論理単位を構成するセルを半導体基板上において
形成する際に占める外形の大きさ、入出力信号及び電源
供給端子位置、複数の素子を接続する配線経路を、基本
寸法単位のピッチの整数倍で構成し、 基本論理セルの大きさを、前記基本寸法単位のピッチの
整数倍として、半導体プロセスによらないセルを規定
し、 前記基本寸法単位のピッチ寸法は、半導体プロセスで定
まる設計寸法に応じて可変に調整され、異なる半導体プ
ロセスに対しても前記基本寸法単位ピッチ上で前記基本
論理セルの相対的位置関係を同一とした ことを特徴とす
る半導体集積回路のレイアウト方式。 - 【請求項２】前記基本論理単位のセルを、基本寸法単位
のピッチの整数倍に組合せ配置し、階層的に大規模な論
理ブロックを構成する、ことを特徴とする請求項１記載
の半導体集積回路のレイアウト方式。 - 【請求項３】前記基本寸法単位のピッチは、半導体製造
プロセスに関る、異なる設計寸法に対応し可変としたこ
とを特徴とする請求項１記載の半導体集積回路のレイア
ウト方式。 - 【請求項４】半導体製造プロセスによらず、基本寸法単
位のピッチで規定してなる前記基本論理セルおよび大規
模論理ブロックを組合せてレイアウト設計を行うことを
特徴とする請求項１〜３のいずれか一に記載の半導体集
積回路のレイアウト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220399A JP3052847B2 (ja) | 1996-08-02 | 1996-08-02 | Ｌｓｉレイアウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220399A JP3052847B2 (ja) | 1996-08-02 | 1996-08-02 | Ｌｓｉレイアウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050850A JPH1050850A (ja) | 1998-02-20 |
| JP3052847B2 true JP3052847B2 (ja) | 2000-06-19 |
Family
ID=16750515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8220399A Expired - Fee Related JP3052847B2 (ja) | 1996-08-02 | 1996-08-02 | Ｌｓｉレイアウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052847B2 (ja) |
-
1996
- 1996-08-02 JP JP8220399A patent/JP3052847B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1050850A (ja) | 1998-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |
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