JPH0575019A - 半導体集積回路及びその設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 論理セル、電源セル及び入出力端子部構成セ
ルのそれぞれを配置位置を考慮せずに任意の位置に配置
出来、各セルの配置設計の自由度を高め、且つ容易に回
路設計を実行しえる半導体集積回路及びその設計方法を
得る事を目的とする。 【構成】 半導体集積回路のコア領域４の面積、論理セ
ル２、入出力端子部構成セル１、或いは電源セル３の数
を算出する工程、該コア領域４内に、入出力端子部構成
セル１を配置する領域を確保する工程、コア領域４内の
残りの領域に論理セル２を配置する為の領域を確保する
工程、論理セル２を論理セル配置領域４内に配置する工
程、配置された論理セル２の近傍に必要な数の入出力端
子部構成セル１を配置する工程、コア領域４内に配置さ
れた論理セル２と入出力端子部構成セル１との間の適当
な領域に電源セル３を配置する工程とから構成された半
導体集積回路の設計方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関す
るものであり、又当該半導体集積回路の設計方法に関す
るものである。

【０００２】

【従来の技術】近年、半導体集積回路の高機能化、高集
積化、高速化が進むにつれて、当該半導体集積回路の外
周縁部に設けられる外部入出力ピンの数が著しく増加し
てきている。その為、所望の半導体集積回路を設計、制
作するに際しては、効率的な回路設計を行う為に、所定
の論理セルを何処に配置させ、又当該論理セルに接続さ
れる入出力端子部構成セルや電源セルを該半導体集積回
路の外周縁部の何処に配置させるかが大きな問題となっ
てきている。

【０００３】従来に於いては、図２に示されている様
に、通常論理セル２を該半導体集積チップ５の内部、即
ちコア領域４に配置し、係る論理セル２に接続される入
出力端子部構成セル１と電源セル３は、当該半導体チッ
プ５の外周縁部に配置する事が基本的な設計方法となっ
ている。従って、論理セルの数が少ない内は特に問題は
生じなかったが、半導体集積回路の高機能化、高集積
化、高速化が進むにつれて論理セルの数が著しく増大し
てきた為、高集積化、高速化を維持しながら、その配置
方法を如何に効率的、経済的、に実行するかが重要な問
題となって来ている。

【０００４】即ち、従来の方法に於いては、図２に示す
様に、当該入出力端子部構成セル１をコア領域４の外側
にある外周縁部にのみにしか配置出来ない為、所定の論
理セル２とその論理セル２に接続させたい入出力端子部
構成セル１とが互いに近接して配置する事が出来ない場
合があり、従って長い配線を介して相互に接続しなけれ
ばならないと言う問題が生じており、その為、配線が長
くなり、コストの増大、信号伝達速度の低下等の欠点が
発生する他、論理セルの配置パターンに制約が発生し、
パターン設計の自由度が制約されると言う問題も有っ
た。

【０００５】同様に、電源セル３に付いても同じ問題が
あり、その配置、及び電源セル３に対する論理セル２の
配置も制約されている。係る技術上の欠点を改良する為
にキャド（ＣＡＤ）等のソフトウェアを活用して、各セ
ルの配置並びに各セル間の配線の合理的設計を行う方法
も考えられてはいるが、当該コア領域内に論理セル初め
入出力端子部構成セルや電源セルを配線も含めて効率的
に設計するシステム（通常ラウターとしょうされる）が
なく、オペレータがマニュアルで設計しようとすると膨
大な時間とコストが必要とされるので、実用的ではな
い。

【０００６】

【発明が解決しようとする課題】本発明の目的は、係る
従来の欠点を改良し、当該論理セル、電源セル及び入出
力端子部構成セルのそれぞれを配置位置を考慮せずに任
意の位置に配置出来、従って各セルの配置設計の自由度
を高める事ができ、且つ容易に半導体集積回路内の回路
設計を実行しえる半導体集積回路並びにその設計方法を
提供するものである。

【０００７】

【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明の第１の態様は半導体集
積回路のコア領域内に、論理セル、入出力端子部構成セ
ル及び電源セルとが混在して配置されている半導体集積
回路であり、又本発明に係る第２の態様は所望の半導体
集積回路を形成するのに必要とされる半導体チップのコ
ア領域の面積、論理セル、入出力端子部構成セル、或い
は電源セル等の数を算出する工程、該コア領域内に、該
入出力端子部構成セルを配置する為の領域を確保する工
程、該コア領域内の残りの領域内に該論理セルを配置す
る為の領域を確保する工程、当該論理セルを該論理セル
配置領域内に配置する工程、 配置された当該論理セル
のそれぞれの近傍に必要な数の入出力端子部構成セルを
配置する工程、 当該コア領域内に配置された該論理セ
ルと該入出力端子部構成セルとの間の適当な空間領域に
電源セルを配置する工程とから構成されている半導体集
積回路の設計方法である。

【０００８】

【作 用】本発明に於いては、半導体集積回路のコア
領域内に、論理セル、入出力端子部構成セル及び電源セ
ルとが混在して配置されている半導体集積回路であり、
その為に、論理セルを配置した後に当該コア領域内に入
出力端子部構成セル及び電源セルを配置することによっ
て該入出力端子部構成セル及び該電源セルの配置位置い
を考慮せずに論理セルを該コア領域内に配置しえるの
で、当該論理セルの配置操作に関する自由度が向上す
る。

【０００９】又、所定の論理セルの近距離に入出力端子
部構成セル或いは電源セルを配置する事が可能であるの
で、当該セル間の配線長を短くする事が可能となるの
で、半導体集積回路の動作速度を高速にする事が出来
る。又該コア領域内に置かれた電源セルから充分な電源
の供給が可能となる。

【００１０】

【実施例】以下に、本発明に係る半導体集積回路及びそ
の設計方法の具体例を図面を参照しながら詳細に説明す
る。図１は、本発明に係る半導体集積回路の原理を説明
する図であり、又本発明に係る半導体集積回路の一具体
例を示す図である。

【００１１】即ち、図１に於いては、半導体集積回路の
半導体チップ５に於いて、コア領域内４に、論理セル
２、入出力端子部構成セル１及び電源セル３とが混在し
て配置されている半導体集積回路である。本発明に係る
半導体集積回路に於いては、基本的な構成としては、当
該チップ５に於けるコア領域４内部のみに上記した各セ
ルが混在配置されているものではあるが、本発明に於い
ては、当該コア領域４の外周縁部６にも電源セル３と入
出力端子部構成セル１とが配置されているもので有って
も構わない。

【００１２】従って、本発明に係る半導体集積回路に於
いては、当該半導体チップ５のコア領域４内に任意の配
置パターンで当該論理セル２が配置され、それに対応し
て、当該論理セル２が必要とする該入出力端子部構成セ
ル１を当該論理セル２の近傍に接近させて配置する事が
可能となる。又、当該論理セル２が必要とする電源を供
給する電源セル３も必要に応じて必要な個数だけ当該論
理セル２の近傍に配置する事が出来る。

【００１３】従って、本発明に係る半導体集積回路に於
いては、該論理セル２の配置の自由度が高まり、又電源
セルと入出力端子部構成セルの配置も自由度が高まるの
で、必要な回路設計を効率的に且つ経済的に、しかも当
該半導体集積回路の動作速度の高速性を維持しながら完
成させる事が出来るのである。本発明に係る半導体集積
回路に於いては、所望の半導体集積回路の構成、機能、
性能が決定されると、その情報に基づいて必要とされる
論理セル２数、入出力端子部構成セルの数及び電源セル
の数がそれぞれ決定され、それに伴って、当該半導体集
積回路のサイズが決定される。

【００１４】該半導体集積回路のサイズは逆に設計当初
から決定されている場合も有り、その場合には、回路設
計の自由度は多少制約を受ける事になる。そこで、本発
明に係る半導体集積回路の設計方法の手順の例を以下に
説明する。即ち、先ず、本発明に係る所望の半導体集積
回路を形成するのに必要とされる半導体チップのコア領
域の面積、論理セル、入出力端子部構成セル、或いは電
源セル等の数を算出する。

【００１５】次いで、該コア領域内に、該入出力端子部
構成セルを配置する為の領域を確保する為に必要とされ
る該入出力端子部構成セル１の数を如何なる形状で当該
コア領域内４に配置するのが最も効率的で且つ専有面積
を最小にしえるかを検討する事になる。この場合、当該
コア領域４内に当該入出力端子部構成セルの全てを配置
するのか、或いはその中の一部を該コア領域４の外周縁
に在る外周縁部６に配置する可能性も併せて検討する事
になる。

【００１６】当該コア領域４内に配置されるべき入出力
端子部構成セルの数が決定されると、その全ての入出力
端子部構成セルが専有する領域の面積を算出して、その
分の領域を該コア領域４内に確保する操作を行う。係る
場合には、当該入出力端子部構成セルを所定の数のグル
ープに分割して配置する様に構成しても良く、全くラン
ダムに配置する様に構成しても良い。

【００１７】続いて、該コア領域４内の残りの領域内に
該論理セル２を配置する為の領域を確保するする操作を
実行する。該操作は、上記に示した当該入出力端子部構
成セル１の配置領域の面積を算出する場合と同じ考え方
で行っても良い。基本的には、当該論理セル２と当該論
理セルが必要とする入出力端子部構成セル１とが当該論
理セル２の近傍に配置される様に設計する事が好まし
い。

【００１８】その後、当該論理セル２を該コア領域４の
任意の或いは、予め定められた論理セル配置領域内の所
定の位置に配置する。当該論理セル２の配置が終了する
と、引き続き、かくして当該コア領域４内の所定の位置
に配置された当該論理セル２のそれぞれの近傍に所定の
必要な数の入出力端子部構成セル１を配置する。

【００１９】最後に、当該コア領域４内に配置された該
論理セル２と該入出力端子部構成セル１との間の適当な
空間領域に電源セル３を任意に又適宜に配置することに
より、適宜の論理セル２と入出力端子部構成セル１に対
して必要な電源を当該電源セル３から直接或いは短い配
線を介して供給する事が出来る。本発明に於いては、か
くして所定のコア領域４内に配置された各セル間を必要
に応じて適宜の配線で互いに接続させて回路を完成する
ものである。

【００２０】又、本発明に係る半導体集積回路に於いて
は、図３に示す様に、該半導体集積回路を構成する半導
体チップ５が他の基板７と積層された構成を有し、且つ
該半導体集積回路の半導体チップ５に於ける該コア領域
４内に設けられている入出力端子部構成セル１の入出力
端子部と該電源セル３の端子部とが、積層されている他
の基板７に形成されている入出力端子部８、９及び電源
端子部１０、１１とそれぞれ接続されている構成をとる
事も可能であり、係る構成を採用すると、該半導体集積
回路の高集積度が更に向上し、一層の小型化を達成する
ことが可能となる。

【００２１】

【発明の効果】本発明に於いては、上記した構成を採用
した結果、半導体集積回路のコア領域内に、論理セル、
入出力端子部構成セル及び電源セルとの互いの配置位置
を考慮せずに論理セルを該コア領域内に配置しえるの
で、当該論理セルの配置操作に関する自由度が向上す
る。

【００２２】又、所定の論理セルの近距離に入出力端子
部構成セル或いは電源セルを配置する事が可能であるの
で、当該セル間の配線長を短くする事が可能となるの
で、半導体集積回路の動作速度を高速にする事が出来
る。

【図面の簡単な説明】

【図１】図１は、本発明に係る半導体装置の原理を説明
する図であり、又、本発明に係る半導体集積回路の一具
体例を説明する図である。

【図２】図２は、従来に於ける半導体集積回路に於ける
各セルの配置方法の例を説明する図である。

【図３】図３は、本発明に係る半導体集積回路の応用例
を示す図である。

【符号の説明】

１…入出力端子部構成セル ２…論理セル ３…電源セル ４…コア領域 ５…半導体チップ ６…外周縁部 ７…他の基板 ８〜９…他の基板における入出力端子部 １０〜１１…他の基板における電源端子部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路のコア領域内に、論理セ
   ル、入出力端子部構成セル及び電源セルとが混在して配
   置されている事を特徴とする半導体集積回路。
2. 【請求項２】 該半導体集積回路のコア領域の外周縁部
   にも電源セルと入出力端子部構成セルとが配置されてい
   る事を特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 該半導体集積回路が他の基板と積層され
   た構成を有し、且つ該半導体集積回路に於ける該コア領
   域内に設けられている入出力端子部構成セルの入出力端
   子部と該電源セルの端子部とが、積層されている他の基
   板に形成されている入出力端子部及び電源端子部とそれ
   ぞれ接続されている事を特徴とする請求項２記載の半導
   体集積回路。
4. 【請求項４】 所望の半導体集積回路を形成するのに必
   要とされる半導体チップのコア領域の面積、論理セル、
   入出力端子部構成セル、或いは電源セル等の数を算出す
   る工程、 該コア領域内に、該入出力端子部構成セルを配置する為
   の領域を確保する工程、 該コア領域内の残りの領域内に該論理セルを配置する為
   の領域を確保する工程、 当該論理セルを該論理セル配置領域内に配置する工程、 配置された当該論理セルのそれぞれの近傍に必要な数の
   入出力端子部構成セルを配置する工程、 当該コア領域内に配置された該論理セルと該入出力端子
   部構成セルとの間の適当な空間領域に電源セルを配置す
   る工程、 とから構成されている事を特徴とする半導体集積回路の
   設計方法。