JP3420694B2 - スタンダードセル方式の集積回路 - Google Patents

スタンダードセル方式の集積回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、スタンダードセ
ルにより構築された回路にゲートアレイの基本セルを混
載したスタンダードセル方式の集積回路に関する。
【０００２】
【従来の技術】フルカスタムＩＣは高性能ＩＣを大量に
製造する場合に適しているが、設計から製造に至る期間
が長いという欠点を有している。一方セミカスタムＩＣ
はユーザの希望するＬＳＩを、その内部の論理セル等の
パターンを計算機による自動設計で行うことにより、短
期間に開発する場合に適している。フルカスタム設計に
おいても、計算機による自動設計を取り入れる場合もあ
るが、この場合は主として回路動作の予測とパターンの
検証に自動化が適用されている。設計の他の部分では自
動設計の標準化がなされておらず、設計者が対話的に行
う、いわゆる計算機の助けを借りた設計手法が取り入れ
られている。
【０００３】一方、セミカスタム手法は設計手法の標準
化された、計算機による自動設計であり、ゲートアレイ
方式とスタンダードセル方式とが知られている。ゲート
アレイ方式は基本セルを格子状に並べたマスターチップ
を、あらかじめ作成しており、基本セルの上部の金属配
線層の設計のみを行ない、この金属配線層の配線接続だ
けを行うことにより、ユーザの希望に沿ったＬＳＩを短
期間に開発できる特長をもっている。ゲートアレイが短
期間に開発できる要因としては、（イ）製造工程は金属
配線層の配線工程だけである；（ロ）あらかじめチップ
サイズ・パッド数などが決まっているため、実装・評価
の（準備）期間が短い；（ハ）検証ずみのセルを用い、
自動設計（ＤＡ）によってＬＳＩが設計され、論理検証
が行われるため、機能の確認が速やかでミスによるトラ
ブルがないなどがあげられる。
【０００４】一方スタンダードセル方式は、予め人手も
しくは計算機によって設計され検証されたセルのライブ
ラリを用いて所望の論理機能を満足させる集積回路を実
現させる方式である点ではゲートアレイ方式と類似であ
るが、このスタンダードセル方式で用いられるセルは通
常、単純な論理ゲートやフリップフロップのたぐいの論
理機能を有し、幾何学的には高さＨ一定、幅Ｗの矩形パ
ターンで、幅Ｗが可変の形状を持っていることが多い。
図１６に示すように、このようなスタンダードセル（Ｓ
Ｃ1 ，ＳＣ2 ，ＳＣ3 ，ＳＣ4 ，ＳＣ5 ，…）１００
は、一般にチップ１０１の全面に敷き詰められて配置さ
れることはない。すなわちチップ１０１の上には、スタ
ンダードセル１００間を結線するための配線が形成され
る配線領域又は空き領域１０２が設けられている。この
スタンダードセル１００が配置されていない空き領域１
０２は、トランジスタなどの機能素子が何も配置されな
い領域として残され、単に配線を形成するためだけに利
用されていた。
【０００５】このようなスタンダードセルを使用して構
築される集積回路において、回路変更などにより設計変
更が必要になった場合に、仮にトランジスタの数や構造
が変わらなければ配線の修正だけで済むが、余分なトラ
ンジスタが必要な場合には新たにトランジスタの追加配
置が必要となる。この場合には、配線の変更だけでは済
まなくなり、配線工程よりも前の工程、すなわちトラン
ジスタを構成するソース・ドレイン領域等の拡散層を形
成するための選択的なイオン注入工程、ポリシリコン層
を形成するためのＣＶＤ工程やＲＩＥ工程からの変更が
必要となっていた。これらの工程の変更には当然これら
の工程に用いるマスクパターンの変更も加わる。このた
め、トランジスタの追加配置を伴う回路変更が生じる
と、スタンダードセル方式のＬＳＩの開発期間が長くな
っていた。
【０００６】これに対して、ゲートアレイ方式は、行列
上に規則的かつ固定的に配置された基本セルを結線する
ことにより所望の回路を構築する方式である。この方式
で用いられる基本セルはそれだけでは論理機能を持たな
いものや、１又は複数の基本セルを結線してなる単純ゲ
ートやフリップフロップ等の単純な論理セルがある。こ
のようなゲートアレイ方式の集積回路にあって、特に全
面敷き詰め型と呼ばれるものでは、予めチップ全面に一
様なトランジスタアレイが配列され、その中の一部を使
用することにより種々の回路が構築されていた。このゲ
ートアレイ方式においても、スタンダードセル方式と同
様に使用されないトランジスタはそのまま残される。こ
のため、回路変更が生じた場合には、これらの未使用の
トランジスタを使用して配線だけの変更で対処が可能で
あった。また、ゲートアレイ方式では予め用意されたマ
スタスライスを使用するため、工期は配線部分のみの設
計だけで済み、短い期間で開発が可能であった。しか
し、ゲートアレイ方式では回路を設計するにあたって予
め用意されている基本セルだけしか使用できないため、
トランジスタのサイズを小さくできないなど回路設計の
自由度が制限されるという欠点があった。
【０００７】大規模な回路システムには必ずといってよ
いほど、メモリ，ＣＰＵコア，ＡＬＵ，Ａ／Ｄ，Ｄ／Ａ
コンバータ，ディスプレイも含めた各種Ｉ／Ｏ回路が含
まれる。回路規模が巨大化しても、当然こうしたサブシ
ステムを同一チップに搭載する必要が生ずる。したがっ
て、最近はメモリ・ロジック混載技術やアナログ・デジ
タル混載技術などが重要になってきている。このためマ
スタチップの一部にメモリ専用領域が設けられた複合形
ゲートアレイや、図１７に示すようなチャネルレス形ゲ
ートアレイと大容量メモリやプロセッサコアとを同一チ
ップ上に組み合わせて、基板の製造とゲートアレイ部の
設計を同時進行可能としたエンベッデッドアレイ（embe
ded array)が登場している。これは、スタンダードセル
なみの集積度・柔軟性と、ゲートアレイなみの開発期間
短縮が可能なことから最近注目されている。図１７にお
いてはチップ２０１上にメガセル２１３やメガファンク
ション２１１，２１２と共にチャネルレス形ゲートアレ
イ領域２２１とチャネルレス形スタンダードセル領域２
２２が形成された場合を示している。「メガセル２１
３」とはセルのレイアウトパターンが固定的なものであ
り、性能がレイアウトに左右されやすいＲＯＭやＲＡＭ
などのメモリ、あるいは乗算器などが代表的なセルであ
る。「メガファンクション２１１，２１２」とは論理的
には一塊のセルとして扱われるが、レイアウト上はマク
ロセルを組み合わせて実現されるものであり、他ブロッ
クとの接続関係がチップ集積度に影響を与えやすいＡＬ
ＵやＣＰＵコアが代表的である。チャネルレス形ゲート
アレイ領域２２１は、配線領域をなくし、ゲートアレイ
を全面に敷きつめ、基本セル上を必要に応じて配線にも
機能セルにも使えるようにしたゲートアレイの領域であ
る。またチャネルレス形スタンダードセル領域２２２は
配線領域をなくし、スタンダードセルを全面に敷きつめ
た領域である。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来のスタンダードセル方式の集積回路にあっては、ト
ランジスタの追加配置を伴う回路変更が生じた場合に
は、ソース・ドレイン拡散層やゲートポリシリコン層を
形成するといった集積回路を製造する全工程の内でもプ
ロセス時間の長い「前の工程」の変更が必要となり、結
果として集積回路の開発期間が長くなるといった不具合
を招いていた。たとえば、配線工程は２日間程度である
が、拡散工程等を含む配線層以下の「前の工程」は７日
間以上費やすことが普通である。
【０００９】一方、従来のゲートアレイ方式の集積回路
にあっては、配線の変更だけで設計変更が可能となるた
め、回路変更が容易に行えるといった利点を有している
反面、使用できる基本セルが単純であるため、回路設計
の自由度がスタンダードセル方式に比べて低い。このた
め、ゲートアレイ方式の集積回路にあっては、その回路
設計がしずらくなり、所望の回路性能を得ることが困難
となる場合も生じるといった不具合を招いていた。たと
えば、特定の回路の消費電力を小さくしようとしても、
トランジスタのサイズが固定であり、必要以上の電流が
流れてしまうという不具合を有していた。
【００１０】これらの問題点は図１７に示すエンベッデ
ッドアレイでも同様であり、全面にスタンダードセルを
敷きつめた領域２２２や、全面にゲートアレイを敷きつ
めた領域２２１において、そのスタンダードセルおよび
ゲートアレイの本来の性能や特性から脱却できるもので
はなく、これらの従来のセルの有する本来的な問題点を
何ら解決するものではない。
【００１１】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、チップ上での
セルの配置配線、回路変更が容易で、開発期間の短縮化
を達成し得るスタンダードセル方式の集積回路を提供す
ることにある。
【００１２】本発明のより具体的な目的は、回路の駆動
能力の増減や、回路の消費電力の増減等の回路の変更が
容易で、かつ短期間で製造可能なスタンダードセル方式
の集積回路を提供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は複数のセル行と、この複数のセル行中の所
定のセル行中のスタンダードセルの空き領域に形成され
たゲートアレイの基本セルとを少なくとも有するセミカ
スタムＩＣであることを第１の特徴とする。ここで、各
セル行はそれぞれ複数のスタンダードセルが配列されて
構成されていることは勿論である。そして、それぞれの
スタンダードセルは一定の高さＨと、所定の幅Ｗを有す
る矩形パターン領域を基礎としている。即ちスタンダー
ドセルの外形は（高さＨ）Ｘ（幅Ｗ）の矩形パターン形
状をしている。矩形パターン領域の幅Ｗは可変で、種々
の値を取りうる。スタンダードセルの空き領域に形成さ
れたゲートアレイの基本セルは所定の幅Ｗと、スタンダ
ードセルの高さと実質的に同一の高さＨを有した矩形パ
ターン領域を基礎としていることが配線がしやすくなる
ので好ましい。「矩形パターン領域を基礎としている」
とは、その内部のトランジスタパターン等の形状は別と
して、ゲートアレイの基本セルの外形は（幅Ｗ）Ｘ（高
さＨ）の矩形パターン形状をしていると言う意である。
スタンダードセルの空き領域だけでなく、さらに複数の
セル行の間の配線領域にゲートアレイの基本セルを形成
するようにしてもよい。また、ＬＳＩチップの集積度を
高くしたいときは、複数のセル行の間の配線領域として
の空き領域が削除され、各セル行が互いに隣接して配置
されたチャネルレス形スタンダードセルにおいて、その
うちの所定のセル行中のスタンダードセルの空き領域に
ゲートアレイの基本セルを形成してもよい。
【００１４】本発明の第１の特徴によれば、スタンダー
ドセルが配列されていない空き領域にゲートアレイの基
本セルを予備的に配置し、回路変更の要求が発生した場
合はこの基本セルを使用して回路変更を行うことができ
る。このためスタンダードセルの「下層のパターン」に
影響を及ぼすことなく、上層の配線パターンの変更のみ
により様々な回路変更が可能となる。ＬＳＩの製造工程
においては配線層以下のポリシリコンゲート領域やソー
ス・ドレイン領域の形成に圧倒的に長時間を要するの
で、これら下層のパターンの変更をしないことにより、
設計変更や仕様変更が生じたときの集積回路の開発期間
を大幅に短縮することができる。また、スタンダードセ
ルと基本セルとを同一グリッド系で配置したり、両者の
矩形パターンの高さを合わせる等の所定の設計仕様を合
わせることにより、半導体チップ上への両者の混載を容
易にし、配置・配線上の制約を従来に比べて大幅に緩和
することができる。
【００１５】本発明の第２の特徴はメモリ、ＣＰＵコ
ア，ＡＬＵ，Ａ／Ｄ，Ｄ／Ａコンバータ，ディスプレイ
も含めた各種Ｉ／Ｏ回路を含む大規模な回路システムに
係る。すなわち本発明の第２の特徴は、一つのＬＳＩチ
ップ（半導体基板）上にメガセルおよび、メガファンク
ションの少なくとも一方と共に、第１の特徴で説明した
スタンダードセル・ゲートアレイ混載形の「論理回路領
域（論理ブロック）」を形成したことである。ここで
「メガセル」とはセルのレイアウトパターンが固定的な
ものであり、性能がレイアウトに左右されやすいＲＯＭ
やＲＡＭなどのメモリや乗算器が代表的なセルである。
「メガファンクション」とは論理的には一塊のセルとし
て扱われるが、レイアウト上はマクロセルを組み合わせ
て実現されるものであり、他ブロックとの接続関係がチ
ップ集積度に影響を与えやすいＡＬＵやＣＰＵコアが代
表的である。
【００１６】従来もメガセル等と論理回路領域とを同一
チップ上に形成したＬＳＩチップが提案されている。し
かし、この場合は、論理回路領域はすべてスタンダード
セルで敷きつめられているか、すべてゲートアレイの基
本セルで敷きつめられていた。したがってこのような大
規模な回路システムで、仕様変更や設計変更が発生した
場合は、下層のゲートポリシリコン領域やソース・ドレ
イン領域のパターン変更と、これに伴うイオン注入、酸
化、ＣＶＤ，ＲＩＥ等の一連の工程をはじめからやり直
す必要があり、ターンアラウンドタイム（ＴＡＴ）が長
くなり、集積回路の設計変更、仕様変更に迅速な対応が
できなかった。
【００１７】本発明の第２の特徴によれば、論理回路領
域のスタンダードセルが配列されていない空き領域にゲ
ートアレイの基本セルを前もって予備的に配置し、仕様
変更や設計変更が生じた場合この基本セルを使用して回
路変更を行うことができるので、スタンダードセルの回
路構成に影響を及ぼすことなく回路変更を行うことがで
きる。すなわち、下層のイオン注入工程等をやりなおす
必要もなく、上層の配線の変更のみにより様々な回路変
更が可能となり、集積回路の開発期間を短縮することが
できる。また、スタンダードセルと基本セルの基本寸法
を合わせたり、同一のグリッド上にこれらのセルを配置
することにより、両者の配置配線上の制約を従来に比べ
て大幅に緩和することができる。
【００１８】特にゲートアレイの基本セルはトランジス
タのサイズが固定であるため、ユーザの仕様によっては
チップ上の特定の領域のトランジスタを小さくして消費
電力を小さくしたいという要求が生じても、そのような
サイズの変更は出来ない欠点がある。一方スタンダード
セルは、たとえセルの高さＨが固定であっても、そのセ
ル領域中でのトランジスタのサイズが可変であるため、
要求仕様に応じてトランジスタのサイズを小さくし、消
費電力を下げることができる。したがってゲートアレイ
の基本セルとスタンダードセルとを適切に組み合わせる
ことでＬＳＩチップ全体の消費電力を下げることが可能
である。すなわち、論理回路領域（論理ブロック）にス
タンダードセルとゲートアレイの基本セルとを混載する
ことにより、スタンダードセルの高集積化や低消費電力
化が容易で、かつ回路設計が柔軟性に富むという特長
と、ゲートアレイの開発期間が短いという特長とを共に
兼ね備えることが可能となる。さらにスタンダードセル
とゲートアレイの基本セルとの組み合わせによって駆動
能力の増大やクロックスキューを抑制するための中間バ
ッファの配置が容易となる。このように本発明の第２の
特徴によれば、大規模なＬＳＩチップの演算時間や消費
電力等の特性の改善や、高集積密度化が容易で、しかも
柔軟な回路設計が可能となる。そして、設計変更に対し
ても迅速に対応可能で、ＴＡＴが短くなる。
【００１９】
【発明の実施の形態】
［第１の実施の形態］図１は本発明の第１の実施の形態
に係わるハイブリッド・スタンダードセル方式の集積回
路の構成を示す図である。この第１の実施の形態の特徴
とするところは、図１に示すように、スタンダードセル
（ＳＣ1、ＳＣ2、ＳＣ3、ＳＣ4、ＳＣ5、…）２の配列
からなるセル行が、チップ１上に複数行配列され、この
複数のセル行のそれぞれの間に存在する空き領域３にゲ
ートアレイで使用される基本セル４を予備的に配置した
ことにある。このような構成において、当初の回路設計
はスタンダードセル２により構築される。しかし、その
後、回路の修正や追加といった回路変更が必要になった
場合には、この予備的に配置したゲートアレイの基本セ
ル４中のトランジスタを用いて回路の修正や追加を行
う。なお、回路設計の最初の段階から基本セル４を用い
るようにしてもよい。
【００２０】このような手法では、予めダミーとして配
置されたゲートアレイの基本セル４が用意され、その
後、回路変更の必要が生じた場合、これらの基本セルの
パターンを用いることが出来るので、様々な回路変更が
配線層のパターンのみの変更で可能となる。
【００２１】このため、従来のスタンダードセル方式の
ように、ソース・ドレイン拡散層やゲートポリシリコン
層等の下層のパターン変更をして、これらに伴う前段階
のイオン注入、ＣＶＤ、ＲＩＥ等の工程を行うことな
く、簡単に回路変更が可能となる。これにより、スタン
ダードセル方式の長所であるトランジスタのサイズや個
数が任意に選択できる等の回路設計の自由度を損なうこ
となく、後から発生した回路変更を容易かつ短期間に実
施することができる。また、スタンダードセル２の空き
領域３に基本セル４を配置するようにしているので、本
来スタンダードセル２が配置されるべき場所に、そのス
タンダードセル２に代えて基本セル４を置き換えて配置
する手法に比べて、当初に配置したスタンダードセル２
の位置や回路性能に影響を及ぼすことなく、簡単にスタ
ンダードセル２と基本セル４の混載が可能となる。
【００２２】図１はセル行とセル行の間にのみゲートア
レイの基本セルを配置しているが、本発明は図１の場合
に限られない。通常、スタンダードセルのセル行はその
セル行内にも空き領域３３を有している。したがって、
図２に示すように、さらに、それぞれのセル行内のスタ
ンダードセル２とスタンダードセル２との間の空き領域
３３にも基本セルを配置してもよい。また図３に示すよ
うにスタンダードセル２とスタンダードセル２との間の
空き領域３３のみに基本セルを配置してもよい。図３の
配置方法はスタンダードセル敷き詰め形の平面パターン
を示した図４においてより効果的である。図４は配線チ
ャネル領域３が無いので、集積密度は極めて高くなる。
【００２３】このようにして予備的に配置された基本セ
ル４は、単なる回路仕様の変更に用いられるだけでな
く、回路の特性をより改善するためにも用いることが出
来る。例えばチップ１上に構成された回路にクロックド
ライバー５１からのクロック信号を分配するための中間
バッファを構成するために使用することもできる。回路
のクロックスキューを抑制するためには一般に図５
（ａ）に示すようにツリー構造の回路方式などが用いら
れるが、回路末端までの遅延時間はツリー各枝の回路規
模やそれを構成するスタンダードセルの配置に依存す
る。このため、スタンダードセルの配置前には遅延時間
の予測が極めて困難となり、クロック信号を分配する回
路構成はスタンダードセルの配置後に検討され、変更さ
れることが多くなる。このような場合に、スタンダード
セル２の空き領域３にゲートアレイの基本セル４を予め
配置しておけば、図５（ｂ）に示すようにこの予め配置
された基本セル４を用いて中間バッファ５２，５３，
…，５８，…を構成することが可能となる。これによ
り、スタンダードセル２で、当初に構成したそれまでの
回路配置を変更することなく、クロックスキューを抑制
するための中間バッファ５２，５３，…，５８，…を容
易に構成することができる。
【００２４】また、一旦スタンダードセル２によって回
路が構成されたのち、その回路の特性を検討評価した結
果、駆動能力が不足したり遅延時間が不十分であること
が判明した場合には、スタンダードセル２とゲートアレ
イの基本セル４を組み合わせることによって、即座に対
処できる。即ち、それまで構築した回路を変更したり新
たなスタンダードセルを追加することなく、金属配線層
のパターン変更のみで最適な駆動能力や遅延時間特性を
有した回路を容易に構成することが可能となる。
【００２５】第１の実施例 本発明の第１の実施の形態に係わる第１の実施例は、図
３または４に示すような構成において、スタンダードセ
ルと基本セル（ベイシック・セル）の外形寸法（高さＨ
及び幅ＷS，ＷG）における高さＨを等しくした場合のパ
ターンレイアウトを示す。即ち、図６は高さＨを等しく
した場合のパターンレイアウトにおける配線層を形成す
る以前の平面図で、図７は図６の上に電源端子（電源配
線）の位置を同一として金属配線層を形成した場合の平
面図である。図７では、ＣＭＯＳを用いて２入力のＮＡ
ＮＤ（否定論理積）ゲート５を構成するスタンダードセ
ルと、ＣＭＯＳを用いてインバータ６を構成するゲート
アレイの基本セル（プリミティブ・セル）が隣接配置さ
れている。ここで、「プリミティブ・セル」とは「ベイ
シック・セル」の上に金属配線層を形成したセルを意味
し、両者は時系列的には異なるパターンであるが、チッ
プ上のパターン位置としては同一のセルである。すなわ
ち、図６では「ベイシック・セル」の用語が用いられ、
図７では「プリミティブ・セル」の用語が用いられてい
るが、両者は同一の位置に配置される実質的に同一のセ
ルである。ただし、時系列的にも後の段階でなお金属配
線層が形成されていないセルは依然として「ベイシック
・セル」と称される。図８は図７の等価回路表示であ
る。
【００２６】図６に示すように本発明の第１の実施の形
態に係わる第１の実施例においては、スタンダードセル
のｎウェル９６とゲートアレイの基本セル（ベイシック
・セル）のｎウェル９８とがオーバーラップして配置さ
れている。又スタンダードセルのｐウェル９５とゲート
アレイの基本セル（ベイシック・セル）のｐウェル９７
とがオーバーラップして形成されている。すなわち高さ
Ｈ，幅ＷG のゲートアレイの基本セル６と高さＨ，幅Ｗ
S のスタンダードセル５がオーバーラップして配置され
ている。スタンダードセルのｎウェル９６中にはｐ+ ソ
ース領域７５Ｓ，ｐ+ ドレイン領域７５Ｄおよびｎ+ コ
ンタクト領域７７が形成されている。スタンダードセル
のｐウェル９５中にはｎ+ ソース領域７６Ｓ，ｎ+ ドレ
イン領域７６Ｄおよびｐ+ コンタクト領域７８が形成さ
れている。さらにｎウェル９６およびｐウェル９５の両
方の領域にまたがって共通のゲートポリシリコン領域６
４，６５が形成されている。一方ゲートアレイの基本セ
ルのｎウェル９８中にはｐ+ ソース領域７１Ｓ，ｐ+ ド
レイン領域７１Ｄ，ｎ+ コンタクト領域７３，ゲートポ
リシリコン領域６１が形成されている。ゲートアレイの
基本セルのｐウェル９７中にはｎ+ ソース領域７２Ｓ，
ｎ+ ドレイン領域７２Ｄ，ｐ+ コンタクト領域７４およ
びゲートポリシリコン領域６２が形成されている。
【００２７】図７に示すようにゲートアレイの基本セル
（プリミティブ・セル）のｐ+ ソース領域７１Ｓとスタ
ンダードセルのｐ+ ソース領域７５Ｓはコンタクトホー
ル３８２，３９３，３９１を介して平面パターン上で同
じ高さの直線上に設けられた高位電源配線（ＶＤＤ）９
に接続されている。ゲートアレイの基本セル（プリミテ
ィブ・セル）のｎ+ ソース領域７２Ｓ，スタンダードセ
ルのｎ+ ソース領域７６Ｓはコンタクトホール３８６，
３９７を介して、平面パターン上で同じ高さの直線上）
に設けられた低位電源配線（ＶＳＳ）１０に接続されて
いる。
【００２８】ゲートアレイの基本セル（プリミティブ・
セル）のインバータはｐＭＯＳＦＥＴＱ1 とｎＭＯＳＦ
ＥＴＱ2 から構成されている。ｐＭＯＳＦＥＴＱ1 のポ
リシリコンゲート電極６１とｎＭＯＳＦＥＴＱ2 のポリ
シリコンゲート電極６２とをコンタクトホール３８３，
３８４を介して互いに接続する配線３５１がインバータ
の入力端子Ｃを構成している。ｐＭＯＳＦＥＴＱ1 のｐ
+ ドレイン領域７１ＤおよびｎＭＯＳＦＥＴＱ2 のｎ+
ドレイン領域７２Ｄをコンタクトホール３８１，３８５
を介して互いに接続する配線３５２がインバータの出力
端子Ｘとなっている。
【００２９】スタンダードセルで構成される２入力ＮＡ
ＮＤは高位電源配線（ＶＤＤ）９に並列接続される２つ
のｐＭＯＳＦＥＴＱ3 ，Ｑ4 と、このｐＭＯＳＦＥＴＱ
3 ，Ｑ4 の共通のｐ+ ドレイン領域７５Ｄと低位電源配
線（ＶＳＳ）１０との間に直列接続された２つのｎＭＯ
ＳＦＥＴＱ5 ，Ｑ6 とから構成されている。ｐＭＯＳＦ
ＥＴＱ3 とｎＭＯＳＦＥＴＱ5 の共通のゲートポリシリ
コン領域６４にコンタクトホール３９２を介して接続さ
れる金属端子３５４が２入力ＮＡＮＤの一方の入力端子
Ａを構成している。ｐＭＯＳＦＥＴＱ4 とｎＭＯＳＦＥ
ＴＱ6 の共通のゲートポリシリコン領域６３にコンタク
トホール３９９を介して接続される金属端子３５５が２
入力ＮＡＮＤの他方の入力端子Ｂを構成している。ｐＭ
ＯＳＦＥＴＱ3 ，Ｑ4 の共通のｐ+ ドレイン領域７５Ｄ
とｎＭＯＳＦＥＴＱ5 のｎ+ ソース領域７６Ｓとをコン
タクトホール３９５，３９８を介して互いに接続する配
線３５３が２入力ＮＡＮＤの出力端子Ｙを構成してい
る。
【００３０】このような構成においては、それぞれのセ
ルの外形寸法の高さ（Ｈ）、ならびに高位電源配線（Ｖ
ＤＤ）９と低位電源配線（ＶＳＳ）１０の高さ方向の位
置が同一に設計されているので、スタンダードセルの間
に基本セルを容易に配置することができ、かつ両セルを
隣接配置しただけで両セルの電源配線９，１０が接続さ
れる状態となるので、電源配線の結線を容易に行うこと
ができる。また、電源配線以外の他の信号配線の高さも
同一にするようにしてもよく、この場合にも両セルの信
号配線を容易に接続することが可能となる。
【００３１】第２の実施例 図９は本発明の第１の実施の形態の第２の実施例に係る
ハイブリッド・スタンダードセル方式の集積回路の構成
を示す図である。図９に示すように、高さが同一で幅が
異なる４種類のスタンダードセルＳＣ１〜ＳＣ４が半導
体チップ上に配列されている。この第２の実施例の特徴
とするところは、スタンダードセルＳＣ１〜ＳＣ４が配
列されたセル行１３ａ，１３ｂ，１３ｃ間の空き領域１
４ａ，１４ｂの内、スタンダードセルＳＣ１〜ＳＣ４の
高さ（すなわちセル行１３ａ，１３ｂ，１３ｃの高さ）
以上の高さがある空き領域１４ａに、高さがスタンダー
ドセルＳＣ１〜ＳＣ４のそれと同一に設計されたゲート
アレイの基本セルＧＣを選択的に配列したことにある。
さらにセル行１３ａには１個のゲートアレイの基本セル
ＧＣ、セル行１３ｂには４個のゲートアレイの基本セル
ＧＣ、セル行１３ｃには１個のゲートアレイの基本セル
ＧＣが混載されている。これらの基本セルＧＣは高さと
高位電源配線（ＶＤＤ）１１及び低位電源配線（ＶＳ
Ｓ）１２の位置がスタンダードセルＳＣ１〜ＳＣ４のそ
れと同一に設計されている。
【００３２】なお、図９において、電源配線１１，１２
を除く他の信号配線は省略してある。このような第２の
実施例にあっても、上記第１の実施例と同様の効果を得
ることができる。
【００３３】第３の実施例 図１０は本発明の第１の実施の形態の第３の実施例に係
るハイブリッド・スタンダードセル方式の集積回路の構
成を示す図である。図１０に示すように第３の実施例の
特徴とするところは、高さが同一で幅が異なる５種類の
スタンダードセルＳＣ１〜ＳＣ５が配列されたセル行１
５ａ，１５ｂ，１５ｃ間の空き領域１６に、高さがスタ
ンダードセルＳＣ１〜ＳＣ５のそれと同一に設計された
ゲートアレイの基本セルＧＣを配列したことにある。さ
らにセル行１５ａには１個のゲートアレイの基本セルＧ
Ｃ、セル行１５ｂには４個のゲートアレイの基本セルＧ
Ｃ、セル行１５ｃには１個のゲートアレイの基本セルＧ
Ｃが混載されている。これらの各セル行１５ａ，１５
ｂ，１５ｃ中にそれぞれ挿入・配置された基本セルＧＣ
の高さはスタンダードセルＳＣ１〜ＳＣ４のそれと同一
に設計されている。また、各セル行１５ａ，１５ｂ，１
５ｃ中にそれぞれ挿入・配置された基本セルＧＣ上部の
高位電源配線（ＶＤＤ）１１及び低位電源配線（ＶＳ
Ｓ）１２の位置はスタンダードセルＳＣ１〜ＳＣ４のそ
れと同一に設計されている。図１０では、セル行１５ｂ
のスタンダードセルＳＣ１1 は配線ｓ１を介してスタン
ダードセルＳＣ４に接続され、スタンダードセルＳＣ４
は配線ｓ２を介してスタンダードセルＳＣ１2 に接続さ
れている。また、セル行１５ｃのスタンダードセルＳＣ
３は配線ｓ５を介してスタンダードセルＳＣ１3 に接続
され、スタンダードセルＳＣ１3 は配線ｓ６を介してス
タンダードセルＳＣ２に接続されている。
【００３４】図１０に示すようなセル行間の空き領域１
６があるスタンダードセルの設計においてはセル行間の
空き領域１６の高さ、あるいはスタンダードセルの高さ
は可変である。スタンダードセルの設計方法では、最初
からユーザの希望に沿ったパターン設計を行うため、ト
ランジスタのサイズは自由に選択でき、各スタンダード
セルを接続するための配線の最適化が容易な特徴を有し
ている。このような自由度を有しているため、一般には
ゲートアレイの基本セルよりもスタンダードセルの高さ
は小さい。もしゲートアレイの基本セルの高さが一般の
ゲートアレイの基本セルの高さより小さい場合には、ス
タンダードセルとゲートアレイの基本セルとの高さの違
いは少なくなり、基本セルをスタンダードセルに混載し
て使用しても面積的な増加は少なくなる。このため、幅
が小さめで面積がゲートアレイの基本セルとほぼ同じと
なるようなスタンダードセルは、図７に示すように最初
からゲートアレイの基本セルに代えて配置しておくと、
回路変更が生じた場合に、この回路変更のために使用で
きる基本セルの個数が多くなり、変更作業が容易とな
る。これにより、途中で設計変更が生じた場合、配線層
を形成する工程以降の工程の変更だけで対処することが
可能となり、回路変更に費やされる時間を短縮すること
ができる。また、面積がゲートアレイの基本セルと同じ
となるようなスタンダードセルでなくても、セル列１５
ａ，１５ｂ，１５ｃ中のスタンダードセルの入れ替えが
予想される箇所があれば、この予想される箇所に予めス
タンダードセルに代えて基本セルＧＣを配置するように
してもよく、この場合でも変更作業を容易に行うことが
できる。
【００３５】第４の実施例 上記第３の実施例では、図１０に示すパターンレイアウ
ト中の空き領域１６に配置された基本セル列ＧＣについ
ては言及しなかった。図１１は、空き領域１６に配置さ
れた基本セル列ＧＣを使用して、配線工程以降の工程の
変更により回路変更を行った実施例（本発明の第１の実
施の形態の第４の実施例）を示す図である。第３の実施
例で説明した図１０では、セル行１５ｂのスタンダード
セルＳＣ１1 は配線ｓ１を介してスタンダードセルＳＣ
４に接続され、スタンダードセルＳＣ４は配線ｓ２を介
してスタンダードセルＳＣ１2 に接続されていた。第４
の実施例における回路変更ではスタンダードセルＳＣ４
に代えて空き領域１６に配列された基本セル列ＧＣ1 と
スタンダードセルＳＣ１1 を配線ｓ３を介して接続し、
基本セル列ＧＣ1 とスタンダードセルＳＣ１2 を配線ｓ
４を介して接続し、図１０に示した配線ｓ１，ｓ２を削
除している。また、空き領域１６に配列された基本セル
列ＧＣ1 の高位電源配線（ＶＤＤ）１７は配線１８を介
してセル行１５ｂの高位電源配線１１に接続され、基本
セル列ＧＣ1 の低位電源配線（ＶＳＳ）１９は配線２０
を介してセル行１５ａの低位電源配線１２に接続されて
いる。
【００３６】さらに、図１０に示した回路変更では、セ
ル行１５ｃのスタンダードセルＳＣ３は配線ｓ５を介し
てスタンダードセルＳＣ１3 に接続され、スタンダード
セルＳＣ１3 は配線ｓ６を介してスタンダードセルＳＣ
２に接続されていた。一方、第４の実施例では、図１１
に示すようにスタンダードセルＳＣ１3 に代えてセル行
１５ｂに配列された２つの基本セルＧＣ2 を用いてい
る。すなわち図１１では基本セルＧＣ2 とスタンダード
セルＳＣ３を配線ｓ７を介して接続し、基本セルＧＣ2
とスタンダードセルＳＣ２を配線ｓ８を介して接続し、
配線ｓ５，ｓ６を削除している。また、使用されなくな
ったセル列１５ｂのスタンダードセルＳＣ４，セル列１
５ｃのスタンダードセルＳＣ１3 の配線層を削除してい
る。
【００３７】第３および第４の実施例からも明らかなよ
うに、本発明の第１の実施の形態によれば回路の修正を
配線の変更のみで行うことが可能となり、回路変更を容
易かつ短期間に実施することができる。また、第３およ
び第４の実施例で示したスタンダードセルと基本セルを
同一半導体チップ上に複数使用してセミカスタムＡＳＩ
Ｃを構成することができる。
【００３８】第５の実施例 図１２は本発明の第１の実施の形態の第５の実施例に係
るハイブリッド・スタンダードセル方式の集積回路の構
成を示す図である。
【００３９】図１２では、セル行２１，２２に配置され
たスタンダードセル２３（太線で囲まれた左上がりの斜
線で示した領域）、ならびに空き領域２４に配置された
ゲートアレイの基本セル（太線で囲まれた右上がりの斜
線で示した領域）２５の領域上に配線グリッド２６ｘ−
２６ｙが形成されている。第５の実施例の特徴とすると
ころは、配線グリッド２６ｘ−２６ｙのうち縦方向の線
群ｘ1 ，ｘ2 ，…，ｘ21，…を、この線群上を幅が定め
られた配線が、セル行２１、空き領域２４、セル行２２
で段差が生じないように通過できるようにスタンダード
セル２３と基本セル２５の縦方向の位置関係を調整した
ことにある。横方向の線群ｙ1 ，ｙ2 …，ｙ15，…につ
いては第２〜第４の実施例と同様に高さが統一されてい
ることはもちろんである。すなわち、本発明の第１の実
施の形態の第５の実施例に係るハイブリッド・スタンダ
ードセル方式の集積回路では、スタンダードセル２３と
基本セル２５とを同一の配線グリッド系２６ｘ−２６ｙ
にしたがって配置している。
【００４０】このような第５の実施例にあっては、セル
行間の空き領域２４上のゲートアレイの配線を配線グリ
ッド２６ｘ−２６ｙに沿って容易に行うことができる。
さらに、スタンダードセル２３の外形寸法（高さＨ及び
幅Ｗ1 ，Ｗ2 ，Ｗ3 ，…）をゲートアレイの基本セル２
５の外形寸法（高さＨ及び幅ＷG ）を基本単位として設
計するようにすれば、配置・配線上の制約がさらに緩和
されて両者の混載が極めて容易となる。実施例えば、ス
タンダードセル２３の幅Ｗ1 ，Ｗ2 ，Ｗ3 ，…をゲート
アレイの基本セル２５の幅ＷG の整数ｎ倍（ｎ＝１，
２，３，…）となるように設計するようにすればよい第６の実施例 図１３はチャネルレス形スタンダードセルの配列に本発
明の第１の実施の形態を適用した第６の実施例である。
すなわちスタンダードセルＳＣ11，ＳＣ12，ＳＣ21，Ｓ
Ｃ22，ＳＣ31，ＳＣ41，ＳＣ42の配列パターン上で、そ
の空き領域３３にゲートアレイの基本セルＧＣを配置し
た構造である。チャネルレス形としてスタンダードセル
を全面に敷きつめることで集積度が向上し、かつ固定配
線領域がないために配線の設計が容易である利点に加え
て、ゲートアレイの基本セルＧＣを周辺に有するので回
路の変更が極めて容易となる。第５の実施例と同様にス
タンダードセルＳＣ11，ＳＣ12，ＳＣ21，ＳＣ22，ＳＣ
31，ＳＣ41，ＳＣ42とゲートアレイの基本セルＧＣとは
同一の配線グリッドｘ1 ，ｘ2 ，…ｘ30，…；ｙ1，ｙ2
，…ｙ27…にしたがって配置されている。
【００４１】図１４は図１３に示す下層のパターンに対
して、配線グリッドｘ1 ，ｘ2 ，…ｘ30，…；ｙ1 ，ｙ
2 ，…ｙ27…を用いて、その上に金属配線層を形成した
場合の平面レイアウトを示す。図１４に示すように高位
電源配線（ＶＤＤ）１１および低位電源配線（ＶＳＳ）
１２はそれぞれ上側のセル列と下側のセル列との境界部
に上下のセル列に共通の電源配線として配置されてい
る。高位電源配線（ＶＤＤ）１１、低位電源配線 （Ｖ
ＳＳ）１２、および水平方向の配線５０１，５０２，
…，５１６が第１層の金属配線を構成している。水平方
向の配線４０１，４０２，…，４１５が第２層の金属配
線で、垂直方向の配線６０１，６０２，…，６１３が第
３層の金属配線である。又これらの第１層の金属配線と
スタンダードセルあるいはゲートアレイの基本セルとの
接続、第２層の金属配線とスタンダードセルあるいはゲ
ートアレイの基本セルとの接続、第１層と第２層の金属
配線相互の接続、第２層と第３層の金属配線相互の接続
等はこれらの配線の下又はその間に設けられたそれぞれ
の層間絶縁膜中に設けられたコンタクトホール（又はヴ
ィアホール）７０１，７０２，…，７３７を介して行な
われている。なお、図１４は一例であり、さらに第４層
以上の金属配線層を有してもよいことはもちろんであ
る。
【００４２】［第２の実施の形態]図１５は本発明の第
２の実施の形態に係るハイブリッド・スタンダードセル
方式の集積回路のチップ全体の構成を示す図である。本
発明の第２の実施の形態は大規模な回路システムに係
る。即ち、最近のマルチメディア用ＬＳＩ等の大規模な
回路システムにはメモリ、ＣＰＵコア，ＡＬＵ，Ａ／
Ｄ，Ｄ／Ａコンバータ，ディスプレイも含めた各種Ｉ／
Ｏ回路が含まれるため、本発明の第２の実施の形態では
一つのＬＳＩチップ上にこうしたサブシステムを搭載し
た場合における構成例を説明する。具体的には、ＲＯ
Ｍ，ＲＡＭなどのメガセル２１３およびＡＬＵやＣＰＵ
コアなどのメガファンクション２１１，２１２と論理回
路領域（論理回路ブロック）２３１とを同一半導体チッ
プ上に混載したＬＳＩについて説明する。
【００４３】図１５に示すＬＳＩチップ１上の論理回路
ブロックはチャネルレス形スタンダードセルを基本とし
て、スタンダードセルＳＣの空き領域にゲートアレイの
基本セルＧＣを配置している。従来、エンベッデッドア
レイ（embeded array)と称される類似の混載型ＬＳＩチ
ップのパターン配置が知られてはいるが、このエンベッ
デッドアレイにおいては論理回路ブロックはすべてゲー
トアレイの基本セル又はすべてスタンダードセルが敷き
つめられており、回路変更が生じた場合は、下層のパタ
ーン変更や、イオン注入工程等をやりなおす必要があり
長時間の設計および製造時間が必要であった。
【００４４】本発明の第２の実施の形態では図１５に示
すように論理ブロック２３１中のスタンダードセルＳＣ
が配列されていない空き領域にゲートアレイの基本セル
ＧＣを予備的に配置し、この基本セルＧＣを使用して回
路変更を行なうようにしているのでスタンダードセルの
回路構成に影響を及ぼすことなく配線の変更のみにより
様々な回路変更が可能となり、開発期間を短縮すること
ができる。また、スタンダードセルＳＣと基本セルＧＣ
の仕様を同一のグリッド上に配置できるように合わせる
ことにより、両者の混載を容易にし、配置配線上の制約
を従来に比べて大幅に緩和することができる。
【００４５】ゲートアレイの基本セルはトランジスタの
サイズが固定であるため、仕様によってはトランジスタ
を小さくして消費電力を小さくしたくても出来ない欠点
がある。一方、スタンダードセルはたとえセルの高さＨ
が固定であっても、そのセル内でトランジスタのサイズ
が可変であるため、要求仕様に応じてトランジスタのサ
イズを小さくし、消費電力を下げることができる。本発
明の第２の実施の形態によれば、ゲートアレイの基本セ
ルとスタンダードセルとを適切に組み合わせることが出
来るのでＬＳＩチップ全体の消費電力を下げることが可
能である。又、スタンダードセルとゲートアレイの基本
セルとの組み合わせによって駆動能力の増大やクロック
スキューを抑制するための中間バッファの配置が容易と
なることは第１の実施の形態と同様である。
【００４６】本発明の第２の実施の形態において、第１
の実施の形態で説明した配線チャネル領域のある構造を
論理ブロック２３１中のパターンとして採用してもよい
ことはもちろんである。その他第１の実施の形態で説明
した第１〜第６の実施例の構造が適用できることももち
ろんである。
【００４７】論理ブロック２３１中のスタンダードセル
ＳＣの占める総面積およびゲートアレイの基本セルＧＣ
の占める総面積はどちらが大きくてもかまわない。総面
積の比率は回路仕様によって選べばよい。
【００４８】
【発明の効果】本発明によれば、集積回路の仕様変更や
設計変更が生じた場合、スタンダードセルの回路構成に
影響を及ぼすことなく回路変更を行うことができる。す
なわち、下層のイオン注入工程等をやりなおす必要もな
く、上層の配線の変更のみにより様々な回路変更が可能
となり、集積回路の開発期間を短縮することができる。
【００４９】また、本発明によれば、スタンダードセル
と基本セルの基本寸法を合わせたり、同一のグリッド上
にこれらのセルを配置することにより、両者の配置配線
上の制約を従来に比べて大幅に緩和することができる。
【００５０】さらに、本発明によれば、ゲートアレイの
基本セルとスタンダードセルとを適切に組み合わせるこ
とでＬＳＩチップ全体の消費電力を下げることが可能で
ある。すなわち、論理回路領域（論理ブロック）にスタ
ンダードセルとゲートアレイの基本セルとを混載するこ
とにより、スタンダードセルの高集積化や低消費電力化
が容易で、かつ回路設計が柔軟性に富むという特長と、
ゲートアレイの開発期間が短いという特長とを共に兼ね
備えることが可能となる。
【００５１】さらに、本発明によれば、スタンダードセ
ルとゲートアレイの基本セルとの組み合わせによって駆
動能力の増大やクロックスキューを抑制するための中間
バッファの配置が容易となるさらに、本発明によれば、
大規模なＬＳＩチップの演算時間や消費電力等の特性の
改善や、高集積密度化が容易で、しかも柔軟な回路設計
が可能となる。そして、設計変更に対しても迅速に対応
可能で、ＴＡＴが短くなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わるハイブリッ
ド・スタンダードセル方式の集積回路の構成を示す図で
ある。
【図２】本発明の第１の実施の形態に係わるハイブリッ
ド・スタンダードセル方式の集積回路の他の構成を示す
図である。
【図３】本発明の第１の実施の形態に係わるハイブリッ
ド・スタンダードセル方式の集積回路のさらに他の構成
を示す図である。
【図４】本発明の第１の実施の形態に係わるハイブリッ
ド・スタンダードセル方式の集積回路のさらに他の構成
を示す図である。
【図５】本発明の第１の実施の形態に係わるハイブリッ
ド・スタンダードセル方式の集積回路においてクロック
スキューを抑制するための中間バッファを配置する場合
の構成を示す図である。
【図６】本発明の第１の実施の形態の第１の実施例に係
わるハイブリッド・スタンダードセル方式の集積回路の
下層のパターンを示す図である。
【図７】図６のパターンの上に上層の配線層を形成した
図である。
【図８】図７の等価回路である。
【図９】本発明の第１の実施の形態の第２の実施例に係
るハイブリッド・スタンダードセル方式の集積回路の構
成を示す図である。
【図１０】本発明の第１の実施の形態の第３の実施例に
係るハイブリッド・スタンダードセル方式の集積回路の
構成を示す図である。
【図１１】本発明の第１の実施の形態の第４の実施例に
係り、図１０に示す回路構成に対して回路変更を行った
実施例を示す図である。
【図１２】本発明の第１の実施の形態の第５の実施例に
係るハイブリッド・スタンダードセル方式の集積回路の
構成を示す図である。
【図１３】本発明の第１の実施の形態の第６の実施例に
係り、チャネルレス形スタンダードセルの空き領域にゲ
ートアレイの基本セルを配置したパターンを示す図であ
る。
【図１４】図１３の上に第１〜第３層の金属配線を配置
した例を示す図である。
【図１５】本発明の第２の実施の形態に係り、同一チッ
プ上にメガセル、メガファンクションおよびスタンダー
ドセル・ゲートアレイ混載形論理ブロックを搭載した場
合のパターン配置を示す模式図である。
【図１６】従来のスタンダードセル方式の集積回路チッ
プ全体の構成を示す図である。
【図１７】従来のエンベッデッドアレイ（embeded arra
y)のチップ全体の構成を示す図である。
【符号の説明】
１ チップ ２，５，ＳＣ１，ＳＣ２，…，ＳＣ５，ＳＣ１1，ＳＣ
１2，ＳＣ１3，ＳＣ11，ＳＣ12，ＳＣ21，ＳＣ22，ＳＣ
31，ＳＣ41，ＳＣ42 スタンダードセル ３，１４ａ，１４ｂ，１６，２４，３３ 空き領域 ４，６，ＧＣ ゲートアレイの基本セル ９，１１，１７ 高位電源配線（ＶＤＤ） １０，１２，１９ 低位電源配線（ＶＳＳ） １３，１５，２１，２２ セル行 １８，２０，ｓ１，ｓ２，…，ｓ８ 配線 ２６ｘ−２６ｙ 配線グリッド ５１ クロックドライバー ５２，５３，…，５８ 中間バッファ ６１，６２，６３，６４ ゲートポリシリコン ７１Ｓ，７５Ｓ ｐ+ソース領域 ７１Ｄ，７５Ｄ ｐ+ドレイン領域 ７２Ｓ，７６Ｓ ｎ+ソース領域 ７２Ｄ，７６Ｄ ｎ+ドレイン領域 ７３，７７ ｎ+ソース領域 ７４，７８ ｐ+コンタクト領域 ９５，９７ ｐウェル ９６，９８ ｎウェル ２１１，２１２ メガファンクション ２１３ メガセル ２３１ 論理回路領域（論理回路ブロック） ５０１，５０２，…，５１６ 水平方向の配線 ６０１，６０２，…，６１３ 垂直方向の配線 ７０１，７０２，…，７３７ コンタクトホール（又は
ヴィアホール）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−204162（ＪＰ，Ａ) 特開 平３−209847（ＪＰ，Ａ) 特開 平６−224300（ＪＰ，Ａ) 特開 平８−186177（ＪＰ，Ａ) 特開 平１−235428（ＪＰ，Ａ) 特開 平９−237840（ＪＰ，Ａ) 特開 昭61−253831（ＪＰ，Ａ) 特開 平５−243378（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 H01L 27/108 H01L 21/8242 G06F 17/50

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 高さが一定で幅の異なる複数のスタンダ
    ードセルが配列された複数のセル行と、 該複数のセル行中の所定のセル行中の前記スタンダード
    セルの空き領域に形成されたゲートアレイの基本セルと
    から少なくとも構成され、前記スタンダードセルの幅
    は、前記ゲートアレイの基本セルの幅よりも広いものを
    含み、且つ前記セル行と直交する方向に前記スタンダー
    ドセルと前記基本セルとが隣接して配置され、該隣接し
    たスタンダードセルと基本セルとが互いに共通の信号線
    を有することを特徴とするスタンダードセル方式の集積
    回路。
  2. 【請求項２】 高さが一定で幅の異なる複数のスタンダ
    ードセルが配列された複数のセル行と、 該複数のセル行中の所定のセル行中の前記スタンダード
    セルの空き領域に形成されたゲートアレイの基本セルと
    から少なくとも構成され、前記スタンダードセルの幅
    は、前記ゲートアレイの基本セルの幅の整数倍の幅であ
    ることを特徴とするスタンダードセル方式の集積回路。
  3. 【請求項３】 前記複数のセル行のそれぞれの間に配置
    された配線領域に形成されたゲートアレイの基本セルを
    有することを特徴とする請求項１又は２記載のスタンダ
    ードセル方式の集積回路。
  4. 【請求項４】 前記配線領域に形成された基本セルは、
    所定の幅と前記スタンダードセルの高さと同じ高さを有
    した矩形パターン領域を基礎としていることを特徴とす
    る請求項３記載のスタンダードセル方式の集積回路。
  5. 【請求項５】 前記スタンダードセルと前記基本セルと
    は平面レイアウト上、同一高さに配置された共通の電源
    配線を有することを特徴とする請求項１又は２記載のス
    タンダードセル方式の集積回路。
  6. 【請求項６】 前記スタンダードセルと前記基本セルと
    は同一グリッド系にしたがって配置されていることを特
    徴とする請求項１乃至５のいずれか１項に記載のスタン
    ダードセル方式の集積回路。
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