JPS5969948A - マスタ−スライス型半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体集積回路、特にマスタースライスぢの半
導体集積回路に関する。

（２）技術の背景 顧客サービスへの自由度を増４すために近年マスタース
ライス型の半導体集積回路（以下ＩＣとも称す）が広く
利用されている。これは多数の基本回路要素を予めバル
ク内に形成しておき、後に、各品種のＩＣに応じて配線
を施し所望の回路機能を祠るというものである。このマ
スタースライス−ｑ＠ｒｃとしては現在シリコンゲート
を用いるものが主流にガりつつある。これはＭＯＳ　）
ランノスタのケ９−ト電極としてポリシリコンを用いる
ものであシ、・ぐターンの微細化、す力わち高集積ＩＣ
の実現には有利である。一方、シリコンケート以外のも
のとしてメタルゲートを用いる形式がある。

このメタルゲート形式のものは／やターンの微細化には
不向きであるが、シリコンゲート形式のＩＣにない利点
を備えている。例えば高耐圧であること、製造コストが
安いこと等である。前者の利点は、一般にメタルダート
として約１０μ（シリコンゲートは約１μ程度）程度の
幅（チャネル長）のものが汎用になっていることから生
ずる利点である。後者の利点は、ポリシリコンを用いる
場合のマスクの枚数に比してメタルダートの方が少なく
て済むことから生ずる利点である。このような利点に着
目して、ＳＳＩ　（ｓｍａｌｌ　５ｃａｌｅ　ｉｎｔｅ
ｇｒａｔｉｏｎ）あるいはＭＳＩ　（ｍ１ｄｄｌｅ　５
ｃａｌｅ　ｉｎｔｅｇｒａｔｉｏｎ）用のＩＣとしてメ
タルダートのＩＣの需要もかなりある。

（３）従来技術と問題点 上記のとおシメタルグートの工しにはシリコンダートの
ＩＣにない利点を有している。然しながらメタルゲート
のＩＣでは高集積化が期待できず又・母ターン設計が複
雑となる。これが問題点である。この問題点の第１の要
因は、既述したように、メタルゲートの幅が太いことで
ある。又、第２の要因は電源配線および信号配線の自由
度が極端に低いことである。上記第１の要因は、メタル
ダートの幅を縮小すれば解消でき、技術的に困難はない
。ところがその幅を縮小化することは生産ラインの変更
によらなければならず経済的に不利となる。上記第２の
要因はかなシ本質的なものである。

シリコンゲートの場合、ポリシリコンダートが絶縁膜で
被われているからメタル配線との交差は自由である。こ
れに対し、メタルｒ−）ではメタルが露出しているから
メタル配線との交差は、短絡を生じさせないだめに、絶
対に禁止されなければならない。このため、このような
交差が不可避の部分には拡散抵抗を施し、いわば立体交
差を形成マ又 しなければならない。然しこれで’Ｆｆｒｉｒ　−ｚラ
イスの利益が失われてしまう。

（４）発明の目的 本発明は上記問題点に鑑み、メタル配線の自由度を向上
せしめることのできるマスタースライスを半導体集積回
路を提案することを目的とするものである。

（５）発明の構成 上記目的を達成するために本発明は、多数本の拡散抵抗
領域を予めバルク内に形成しておき、メタル配線との交
差部分ではこの拡散抵抗領域を介して立体交差させるこ
とを基本とするものである。

この場合、多数本の拡散抵抗領域の中には未使用に終わ
るものも必ず出てくる。そうなると、今度は、その未使
用の拡散抵抗領域の存在によって事実上集滑度が低下す
るという不利が派生する。従ってこの不利を補ってこそ
前述の基本となる発想が生きてくる。そこで、この不利
を補うべく、ＩＣには不可欠なフリツプフロツプ回路の
群を通常の基本セル（後述）の群をもって構成すること
をやめ、フリップフロッゾ回路（以下ＦＦとも称す）専
用のセルを導入することを特徴とするものである。

（６）発明の実施例 以下図面に従って本発明を説明する。

第１図は本発明に基づくマスタースライス形半導体集積
回路の概略を示す平面図である。すなわちワンチップの
概略レイアウトを示す。本図にお′いて、１．１がその
ワンチップをなすバルクである。

バルク１１の中央部分にはセル群がアレイ状に並んでい
る。ここで図中の縦方向を列方向と称し、横方向を行方
向と称するものとすると、多数本のセル列が列方向に平
行に、そして行方向に所定ピッチで並ぶ。このセル列は
通常基本セル列から力る。各基本セルは例えばＰチャネ
ルＭＯ８）ランジスタとＮチャネルＭＯＳトランジスタ
の対を２対備えてなる（後述）。このような基本セル列
は図中参照番号１２を付して示す。基本セル列１２のみ
からなるマスタースライスは既に多用されている。

ところが、本発明では、この基本セル列１２のうちのい
くつかを、フリラグフロップセル列（以下ＦＦセル列と
も称す）１３に置き換える。図中では基本セル列に比し
て幅広に描いである。基本セル列に対してどの位の割合
でＦＦセル列を入れるかけ用途に応じ適宜定める。

基本セル列１２の各々では、ランドが構成される。つ１
シ複数個の基本セルを１つの群にまとめてランドとなし
、複数ランドが列方向に並ぶ。各　　　　　：ランドの
間は空き領域となる。ＦＦセル列１３の各々も祈数のラ
ンドで構成され、各ランドが１つＯＦＦをなす。あるい
は複数ＯＦＦで１ランドとしても良い。各ＦＦランドの
間も空き領域となる。

なお、基本セル列間および基本セル列とＦＦセル列との
間にも空き領域が形成される。

さらに本発明では、上記空き領域に短片状の拡散抵抗領
域の群（図示せず）が主として行方向に規則正しく配列
される。バルク１１上には、その周辺に沿って、Ｉｌｏ
　（１ｎｐｕｔ　／　ｏｕｔｐｕｔ　’）セル群１４が
通常配列されるが、これらＩ１０セル群１４と前記セル
列１２．１３の間にも多数の短片状の拡散抵抗領域（図
示せず）の群が規則正しく配列される。

ここに本発明の基本が成立する。すなわち、１以上のＦ
Ｆセル列１３と拡散抵抗領域の群が主要な構成要素であ
り、いずれも予めバルクに埋め込まれる。拡散抵抗領域
は後の工程におけるメタル配線相互の立体交差に使用さ
れるものである。この場合、未使用の拡散抵抗領域の存
在によってＩＣの高集精化が妨げられることを実質的に
補償すべく、ＦＦセル列１３が挿入される。ＦＦは通常
のＩＣでは不可欠な存在であシ、例えば、カウンタ、Ｕ
Ｐ／ＤＯＷＮ　　カウンタ、シフトレジスタ、ジョンソ
ンカウンタ、ユニバーサルシフトレジスタ等の構成には
欠かせない。それにも拘らず、従来は各ＦＦを、基本セ
ルの群から組み立てていた。

このため、各ＦＦに要するス４−スが犬となり集積度が
上がらない。そこで、これらＦＦＩ専用のＦＦセル列１
３として予め組み立て、ＦＦに食われるス被−スを極力
抑えることとし、これによシ節約されたスペースによっ
て、前記未使用の拡散抵抗領域によるロスを補償するこ
ととする。なお各ＦＦとしては、Ｓｅ　ｔ／Ｒｅ　ｓ　
ｅ　を付Ｄ−ＦＦとして組み立て、最大限のニーズに応
じられるようにしておくのが好ましい。以下、第１図の
細部についてさらに詳述する。

第２図は第１図中の円２内を拡大して示す平面図である
。なお、全ての図面を通じて、同一の構成要素には同一
の参照番号又は記号を付して示す。

前述のように基本セル列ならびにＦＦセル列はそれぞれ
複数のランドに区切って構成され、これらランド間の空
き領域にも拡散抵抗領域の群が形成される。これらを総
称して第１の拡散抵抗領域と呼ぶことにすると、該８１
の拡散抵抗領域は第２および第３の拡散抵抗領域からな
る。このうち第２の拡散抵抗領域を示したのが第２図で
ある。本図中矢印１２は基本セル列を示し、４つのラン
ド２１がそれぞれ部分的に示されている。２２は１つの
基本セルである。そして前記第２の拡散抵抗領域は２３
として示される。領域２３は行方向に沿って例えば３本
ずつ設けられ、且つ行方向に隣接する基本セルのランド
２１間にまたがって配列される。−例として■部から０
部に至るメタル配線を示すと、図中のハツチングの配線
２４の如くなる。なお２４′は特に領域２３間を接続す
るメタル配線（以下リード配線と称す）を示す。これら
メタル配線２４、リード配線２４′はバルク表面の絶縁
層に設けたコンタクト窓２５を介し、各領域２３に接続
する。

第３図は第１図中の円３内を拡大して示す平面図である
。本図は前記第３の拡散抵抗領域３１を示し、各ＦＦセ
ルのランド３２０間に設けられ、例えば３水平行して行
方向に伸びる。−例として図中では０点から０点に至る
配線を示す。これら第３の拡散抵抗領域３１ば、各ＦＦ
のランドを中心にして行方向に対称的に伸びる。これは
、各ＦＦのランド３２は列方向に伸びるカスケード接続
となることが多いことに着目したものである。なお図中
の参照番号１２，１３，２１．２２．２３゜２４．２４
’、２５等の意味は既述のとおｐである。

第４図は第１図中の円４内を拡大して示す平面図である
。本図は主として第４の拡散抵抗領域を示すものであり
、図中の４１で表わされる。−例として図では［Ｆ］点
から［Ｆ］点に至る配線を示す。領域４１は基本セルの
ランド２１の相互間にお・いて行方向に複数本並列して
設けられ、又、基本セルのランド２１とＦＦのランド３
２相互間において行方向に複数本並ダルて設けられる。

相顔と方のランドより他方のランドに至る配置線におい
て、その途中に別のメタル配線がこれと交差するように
伸びる場合に、これら領域４１を用いて立体交差するの
が便利である（例えば図中の０点−０点の配線）。つま
り、第４の拡散抵抗領域４１は各ランドの一辺とこれに
隣接するランドの一辺の間に設けられる領域である。

ここで各ランドの入出力端子についてみると、先ず基本
セルのランド２１が有する入出力端子は主として列方向
に平行な辺上に置かれるのが望ましい。これは第４の拡
散抵抗領域４１と最短ルートでつなぐことができるから
である。一方、ＦＦセルのランド３２が有する入出力端
子は主として行方向に平行な辺上に置かれるのが望まし
い。例えば第３図中のＱ、Ｑ、ＣＫ、ＣＫ、Ｓｅｔ。

Ｒｅ５ｅｔ等は、カウンタ等の形成にあたりカスケード
接続されるのが普通だからである。

第５Ａ図は第１図中の円５Ａ内を拡大して示す平面図で
あり、第５Ｂ図は第１図中の円５Ｂ内を拡大して示す平
面図である。第５Ａ、５Ｂ図共に第５の拡散抵抗領域を
示すものであり、参照番号５１で表わされる。中央部に
置かれる基本セル列およびＦＦセル列とこれらの外側に
置かれるＩ／Ｃｌセル５２（第１図の１４と同じ）の群
との間の突き領域には通常電源配線（■ＤＤ）５３ある
いは電源配線（Ｖ、、）５４が優先的に布線される。こ
れらは第１図中のパッドｖＤＤあるいは・ぐラドｖｓｓ
につながれる。そこで、これら電源配線と直交する方向
に領域５１を複数本並列して設け、Ｉ１０セル５２とセ
ル列１２．１３との接続’に８易にするのが好ましい。

第５Ｂ図においても、第５の拡散抵抗領域５１は、電源
配線５３．５４に直交して複数本並列に設けられている
。かくして、電源配線５３゜５４との立体交差が容易に
形成できる。なお、リード配線２４′、コンタクト窓２
５等については既に述べたとおりである。又、第５Ａ図
に示すＩ１０セル５２の群に隣接した基本セルのランド
２１は、行方向に平行な辺上に入出力端子を設けるのが
望ましい。

第６Ａ図は基本セルの一例を示す回路図であり、第６Ｂ
図は第６Ａ図の回路の具体的なレイアウトパターンを示
す平面図である。第６Ａ図および第６Ｂ図においてＰｉ
、Ｐ２はＰチャネルＭＯ８）ランジスタ、Ｎｌ、Ｎ２は
ＮチャネルＭＯ３）ランジスタを表わし、Ｐ−ａｈはＰ
チャネル領域、Ｎ−ｃｈはＮチャネル領域である。バル
クがＮ形基板であればＰチャネルＭＯ８）ランジスタは
該Ｎ形基板肉に形成され、ＮチャネルＭＯ８）ランジス
タは該Ｎ形基板肉のＰウェル内に形成され、もしバルク
がＰ形基板であればＮチャネルＭＯＳトランジスタは該
Ｐ形基板肉に形成され、ＰチャネルＭＯ８）ランジスタ
は該Ｐ形基板肉のＮウェル内に形成される。

このことは、ＦＦセルを構成するＭＯＳ　）ランジスタ
についても同じである。

第７Ａ図はＦＦセルの一例を示す回路図であシ、第７Ｂ
図は第７Ａ図の回路のシンボルを表わす図である。ＦＦ
セルは、最大限のニーズに応じられるようにＳｅ　ｔＡ
ｅ　ｓｅ　を付Ｄ−ＦＦとして構成され、もしＳｅｔ機
能が不要ならば互端子にＨレベルを固定的に与えておけ
ば良い。又、もしＲｅ５ｅｔ機能が不要ならばｉ端子に
Ｈレベルを与えておけばよい。

両方不要なら両者共Ｈレベルにする。さらにσをＤ入力
に帰還すればカウンタになる。なお、第７Ａ図ＯＦＦは
周知のものであるから詳細な動作説明は省略する。なお
、外向きの矢印を付したＭＯＳトランジスタはＰチャネ
ルＭＯ８）ランジスタであシ、内向きの矢印を付したも
のはＮチャネルＭＯＳトランジスタである。又、図中、
Ｔで示す形式のものはトランスファｒ−）であり、クロ
ックＣＫ。

ＣＫによシ開閉する。

最後に拡散抵抗領域についてみると、該拡散抵抗領域は
、前記Ｎ形基板肉あるいはＮウェル内においてＰ形拡散
領域として形成され、前記Ｐ形基板肉あるいはＰウェル
内においてＮ形拡散領域として形成される。このように
、拡散抵抗領域を用いることは配線手段として不向きの
ように思われるが、ＭＯＳトランジスタ回路は各入力イ
ンピーダンスが高いので、電流駆動というよシミ正駆動
に近く、このような抵抗成分は事実上無視できる。

むしろ、これら拡散抵抗領域に付帯する接合容量の方が
特性を左右することになる。従って、例えば、２以上の
拡散抵抗領域を並列接続して事実上の抵抗成分を下げよ
うとすることは余り意味はなく、却って前記接合容量の
増大を招き動作速度を遅くする結果となる。

（７）発明の効果 以上詳細に説明したとおり本発明によれば既述の問題点
を解決した配線の自由度の高い実用的なマスタースライ
ス撃半導体集積回路が実現される。

【図面の簡単な説明】

第１図は本発明に基づくマスｌ−スライス！半導体集積
回路の概略全示す平面図、ＩＬ２図は第１図中の円２内
を拡大して示す平面図、第３図は第１図中の円３内を拡
大して示す平面図、第４図は第１図中の円４内を拡大し
て示す平面図、Ｊ　Ｓ　Ａ図は第１図中の円５Ａ内を拡
大して示す平面図、ｍ５Ｂ図は第１図中の円５Ｂ内全拡
大して示す平面図、第６Ａ図は基本セルの一例を示す回
路図、第６Ｂ図は第６Ａ図の回路の具体的なレイアウト
パターンを示す平面図、第７Ａ図はＦＦセルの一例を示
す回路図、第７Ｂ図は第７Ａ図の回路のシンがルを表わ
す図である。 １１・・・バルク、１２・・・基本セル列、１３・・・
ＦＦセル列、１４・・・Ｉ１０セル、２１・・・基本セ
ルのランド、２２・・・基本セル、２３・・・第２の拡
散抵抗領域、２４・・・メタル配線、２４・・・リード
配線、２５・・・コンタクト窓、３１・・・第３の拡散
抵抗領域、３２・・・ＦＦセルのランド、４１・・・第
４の拡散抵抗領域、５１・・・第５の拡散抵抗領域、５
２・・・工んセル、５３．５４・・・電源配線。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　　、朗 弁理士西舘和之 弁理士内田幸男 弁理士　山　口　昭　之 第］閂 ］１ ）３ひ１ ・：賃４簡 登？ ′７−ン５Ｂ口

Claims (1)

1. 【特許請求の範囲】 １、列方向に沿って平行に伸び且つ行方向に沿って所定
   ピッチで配列されるように予めバルクに　　。 形成される複数本の基本セル列およびフリツノフロッグ
   セル間と、これら基本セル列およびフリツノフロッグセ
   ル間を除く部分の前記バルクに予め形成される短片状の
   複数の配線用の拡散抵抗領域の群と、前記バルクの表面
   に絶縁層を介して布線される複数のメタル配線とを備え
   、前記拡散抵抗領域と前記メタル配線とによって基本セ
   ルおよびフリツノフロッグセル間の相互配線がなされて
   いることを特徴とするマスタースライス型半導体集積回
   路。 ２、各前記基本セル列が、前記基本セルの群を１つのラ
   ンドとして複数のランドがらなシ、各前記フリツノフロ
   ッグセル間が、１文は２以上の前記フリッゾフロッゾセ
   ルを１つのランドトシて複数のランドから々シ、これら
   ランドの間に形成された空き領域にも短片状の複数の第
   １の拡散抵抗体領域が予め前記バルクに形成されている
   ことを特徴とする特許請求の範囲第１項記載のマスター
   スライスを半導体集積回路。 ３、前記第１の拡散抵抗領域は第２の拡散抵抗領域およ
   び第３の拡散抵抗領域をもって構成され、該第２の拡散
   抵抗領域は、行方向に隣接する前記基本セルのラッド間
   にまたがるように行方向に複数本相互に並列して設けら
   れ、前記第３の拡散抵抗領域は各前記フリツノフロップ
   セルのランドを中心として行方向に複数本相互に並列し
   て対称的に、隣接する前記ランドにまたがるように設け
   られることを特徴とする特許請求の範囲第２項記載のマ
   スタースライス型半導体集積回路。 ４、前記拡散抵抗領域上の前記絶縁層にコンタクト窓を
   設けて該拡散抵抗領域と前記メタル配線との接続を行い
   、該メタル配線により隣接する該拡散抵抗領域相互間が
   接続されることを特徴とする特許請求の範囲第３項記載
   のマスタースライス〜半導体集積回路。 ５．前記拡散抵抗領域が第４の拡散抵抗領域を有し、該
   第４の拡散抵抗領域は各前記ランドの一辺とこれに隣接
   する前記ランドの対向する一辺との間に、行方向に複数
   本並列して設けられることを特徴とする特徴請求の範囲
   第４項記載のマスタースライス製半導体集積回路。 ６、前記第２．第３および第４の拡散抵抗領域の間を、
   それぞれに設けた前記コンタクト窓を介し、前記メタル
   配線によって接続するととを特徴とする特許請求の範囲
   第５項記載のマスタースライス型半導体集積回路。 ７、前記基本セルからなる各ランドが有すべき入出力端
   子は主として列方向に平行な辺上に設けられ、前記フリ
   ップフロップセルからなる各ランドが有すべき入出力端
   子は主として行方向に平行な辺上に設けられることを特
   徴とする特許請求の範囲第６項記載のマスタ−スライス
   １半導体集積回路。 ８、前記拡散抵抗領域が第５の拡散抵抗領域を有し、該
   第５の拡散抵抗領域は、Ｉ１０セル群と前記基本セル列
   ならびに前記フリッゾフロッノセル列との間の空き領域
   に設けられ、且つ該空き領域上に布線される電源配線に
   対し直交する方向に検数本並列して設けられることを特
   徴とする特許請求の範囲第７項記載のマスタースライス
   型半導体集積回路。 ９、前記第５の拡散抵抗領域上の前記絶縁層に設けた前
   記コンタ久ト窓を介し、前記メタル配線によって前記基
   本セル列ならびに前記フリップフロップセル列と該第５
   の拡散抵抗領域と前記Ｉ１０セル群との接続を行うこと
   を特徴とする特許請求の範囲第８項記載のマスタースラ
   イス製半導体集積回路。 １０、各前記基本セルおよび各前記フリップフロップセ
   ルはそれぞれＰチャネルＭＯ８，）ランジスタおよびＮ
   チャネルＭＯＳ　、）ランジスタを基本回路要素として
   組み立てられ、前記バルクがＮ形基板の場合は、Ｐチャ
   ネルＭＯ８）ラン・ゾスタは該Ｎ形基板肉に形成され、
   ＮチャネルＭＯＳ　、）ラン・クスタは該Ｎ形基板肉の
   Ｐウェル内に形成され１．逆に前記バルクがＰ形基板の
   場合は、ＮチャネルＭＯＳトランノスクは該Ｐ形基板肉
   に形成され、ＰチャネルＭＯ８トランジスタは該Ｐ形基
   板肉のＮウェル内に形成されることを特徴とする特許請
   求の範囲第９項記載のマスタースライス型半導体集積回
   路。 １１、前記拡散抵抗領域は、前記Ｎ形基板肉あるいは前
   記Ｎウェル内においてＰ形拡散領域として形成され、前
   記Ｐ形基板肉あるいは前記Ｐウェル内においてＮ形拡散
   領域として形成されることを特徴とする特許請求の範囲
   第１０項記載のマスタースライス型半導体集積回路。 １２、前記フリップフロップセルがＳｅ　Ｖ動ｓ　ｅ　
   を付り−フリップフロッゾからなることを特徴とする特
   許請求の範囲第１１項記載のマスタースライス型半導体
   集積回路。