JP2666807B2 - 集積回路パターンの形成方法 - Google Patents

集積回路パターンの形成方法

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Description

【発明の詳細な説明】 〔概 要〕 集積回路パターンの形成方法、特に、マスタスライス
方式を用いてチップ上に機能ブック単位のパターンを作
成することによりLSIのパターンを形成する技術に関
し、 プロセスの簡略化を図ってターン・アラウンド・タイ
ムを短縮し、歩留りの向上に寄与させることを目的と
し、 トランジスタ・パターンをセル単位で規則的に配列す
る第1の工程と、第1の配線パターンおよび第2の配線
パターンを互いに交互に所定の長さ単位で前記トランジ
スタの形成領域上を通過するように網の目状に配置し、
かつ、第1のコンタクトホールのパターンを該トランジ
スタのゲート領域およびソース・ドレイン領域が該第1
の配線パターンまたは第2の配線パターンのいずれかに
接続されるよう配置する第2の工程と、前記第1の配線
パターンおよび第2の配線パターンの交点に第2のコン
タクトホールのパターンを配置する第3の工程とを具備
し、前記第1および第2の工程において形成された固定
のパターンに対し所定の条件に基づき前記第2のコンタ
クトホールのパターンの配置を適宜変更して集積回路パ
ターンを形成するように構成する。
〔産業上の利用分野〕
本発明は、集積回路パターンの形成方法に関し、特
に、マスタスライス方式を用いてチップ上に機能ブロッ
ク単位のパターンを作成することにより大規模集積回路
(LSI)のパターンを形成する技術に関する。
〔従来の技術、および発明が解決しようとする課題〕
マスタスライス方式は、「LSI on slice」方式の中の
固定配線方式の一つであり、プロセスの拡散工程終了ま
でのパターン(ベーシック・セルと呼ばれる一定のトラ
ンジスタ・パターン)を共通として、固定の配線パター
ンのみを品種によって変更する方式である。第15図には
トランジスタ・パターンの典型的な一例が示される。同
図において、VDDは高電位の電源ラインのパターン、VSS
は低電位の電源ラインのパターンを表す。(a)は1ベ
ーシック・セル(一点鎖線で表示)に相当するトランジ
スタ・パターンを示し、(b)においてハッチングで示
される部分Aはトランジスタのゲートに相当する領域を
示す。また、(c)においてハッチングで示される部分
BPおよびBNはそれぞれトランジスタのソース・ドレイン
(S/D)領域を形成するためのP型打込み領域、N型打
込み領域を示す。(d)はトランジスタが形成される領
域を表しており、ハッチングで示される部分CP1およびC
P2はそれぞれPチャネル型トランジスタ、CN1およびCN2
はそれぞれNチャネル型トランジスタを示す。つまり、
4個のトランジスタにより1ベーシック・セルが構成さ
れている。
上述したマスタスライス方式においては、配線のパタ
ーンを様々に設計および作成することによって所望の回
路を構成するようになっているが、その場合、一般には
2種類のアルミニウム(Al)配線のパターンと2種類の
コンタクトホール(またはビア)のパターンを用いて所
望の回路が作成される。ここで、第1のコンタクトホー
ル(以下、NAで表す)は、基板に形成された機能素子
(トランジスタ)の導電領域と第1のAl配線(以下、LA
で表す)とを接続するための孔であり、第2のコンタク
トホール(以下、NBで表す)は、第1のAl配線LAと第2
のAl配線(以下、LBで表す)とを接続するための孔であ
る。
すなわち、従来のマスタスライス方式においては、固
定のトランジスタ・パターンを設定した後で配線パター
ンを作成する場合、第1のAl配線LAを作成する工程と、
第1のコンタクトホールNAを作成する工程と、第2のAl
配線LBを作成する工程と、第2のコンタクトホールNBを
作成する工程との計4工程が必要であり、しかも、各工
程毎にそれぞれのパターンをユーザの要望あるいは品種
に応じて変更する必要があった。
しかしながら、これら4工程のうちいくつかの工程に
ついてトランジスタ・パターンと同様に固定のパターン
を設定しておき、残りの工程についてのみパターンを様
々に作成して所望の回路を構成することができれば、そ
の分だけ工程が簡略化されるので、ターン・アラウンド
・タイムの短縮化という観点、ひいては歩留りの向上と
いう観点からより一層好適なものとなる。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、プロセスの簡略化を図ってターン・アラウ
ンド・タイムを短縮し、歩留りの向上に寄与させること
ができる集積回路パターンの形成方法を提供することを
目的としている。
〔課題を解決するための手段〕
上述した従来技術における課題を解決するために、本
発明の集積回路パターンの形成方法は、トランジスタ・
パターンをセル単位で規則的に配列する第1の工程と、
第1の配線パターンおよび第2の配線パターンを互いに
交互に所定の長さ単位で前記トランジスタの形成領域上
を通過するように網の目状に配置し、かつ、第1のコン
タクトホールのパターンを該トランジスタのゲート領域
およびソース・ドレイン領域が該第1の配線パターンま
たは第2の配線パターンのいずれかに接続されるよう配
置する第2の工程と、前記第1の配線パターンおよび第
2の配線パターンの交点に第2のコンタクトホールのパ
ターンを配置する第3の工程とを具備し、第1および第
2の工程において形成された固定のパターンに対し、所
定の条件に基づき前記第2のコンタクトホールのパター
ンの配置を適宜変更して集積回路パターンを形成するよ
うになっている。
〔作 用〕
上述した構成によれば、第2のコンタクトホールのパ
ターンのみを様々に作成することにより所望のLSIが構
成されるようになっている。つまり、配線パターンのう
ち第1の配線、第1のコンタクトホールおよび第2の配
線の3種類のパターンがトランジスタ・パターンと同様
に固定化されているので、全体のプロセスが従来形に比
して簡略化される。これは、ターン・アラウンド・タイ
ムの短縮化、ひいては歩留りの向上に寄与するものであ
る。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
〔実施例〕
第1図(a)〜(d)には本発明の一実施例としての
LSIパターンの形成工程のうち主な工程が示される。
第1図(a)は拡散工程終了までのパターン、すなわ
ちトランジスタ・パターンを形成する工程を表す。図
中、TRはトランジスタ・パターン、Gはゲート領域、S/
Dはソース・ドレイン領域、Fはフィールド領域を示
す。共通のゲート領域によって接続される2つのトラン
ジスタ、すなわちPチャネル型トランジスタおよびNチ
ャネル型トランジスタ、により1つのセルが構成され
る。
つまりこの工程では、トランジスタ・パターンTRがセ
ル単位で規則的に配列される。
第1図(b)は第1のAl配線、すなわちLAのパターン
を形成する工程を表す。図中、破線で示される部分はト
ランジスタ・パターン、1本の実線で示される部分
(|)はLAのパターンを示し、特にVDDで示されるLAの
パターンは高電位の電源ライン(電圧は5V)、VSSで示
されるLAのパターンは低電位の電源ライン(電圧は0V)
を表す。
この工程では、第1の配線パターンLA(但し、電源ラ
インVDDおよびVSSの配線パターンLAは除く。)は、所定
の長さ単位で不連続的に、かつ、トランジスタの形成領
域上を通過するように配置される。また、電源ラインV
DDおよびVSSの配線パターンLAは、上記のように配置さ
れた配線パターンLAのいずれとも交差しないように、か
つ、トランジスタの形成領域上を通過するように一方向
(図示の例では紙面に対して縦方向)に形成される。
第1図(c)は第1のコンタクトホール、すなわちNA
のパターンを形成する工程を表す。図中、破線で示され
る部分はトランジスタ・パターン、1本の実線で示され
る部分(|)はLAのパターン、×印で示される部分はNA
のパターンを表す。
この工程では、第1のコンタクトホールのパターンNA
は、各トランジスタTRのゲート領域(1箇所)およびソ
ース・ドレイン領域(2箇所)が第1の配線パターンLA
に接続されるよう配置される。従って、トランジスタの
3つの端子(ゲート、ソースおよびドレイン)が第1の
コンタクトホールNAを介して第1の配線LAに固定的に接
続されたパターンが形成される。第1図(c)のパター
ンを等価的に示した回路構成が第2図に示される。図
中、P1はゲートに対応し、P2およびP3はソース・ドレイ
ンに対応する。
第1図(d)は第2のAl配線、すなわちLBのパターン
を形成する工程を表す。図中、破線で示される部分はト
ランジスタ・パターン、1本の実線で示される部分
(|)はLAのパターン、×印で示される部分はNAのパタ
ーン、2本の実線で示される部分(‖)はLBのパターン
を表す。
この工程では、第2の配線パターンLBは、所定の長さ
単位で不連続的に、かつ、トランジスタの形成領域上を
通過するように、かつ、不連続的に形成された第1の配
線パターンLAの間を連絡して網の目状の形態で、配置さ
れる。
従って、第1の配線パターンLAおよび第2の配線パタ
ーンLBの交点(但し、ここでいう「交点」とは、第1の
配線パターンLAと第2の配線パターンLBを連絡する箇所
も含むものとする。に第2のコンタクトホールのパター
ンNBを適宜配置し、その配置形態を所定の条件に基づい
て適宜変更することにより、所望とするLSIを構成する
ことができる。
以下、第1図の工程に基づき作成される機能ブロック
単位の各種パターンについて、第3図〜第12図を参照し
ながら説明する。
第3図(a)〜(c)は1つのインバータにより構成
される反転回路の構成を示す。同図(a)において、黒
い丸印で示される部分は第2のコンタクトホールのパタ
ーンNBを表す。つまり、この部分で第1の配線パターン
および第2の配線パターンが接続される。この回路パタ
ーンを等価的に示したものが(b)に示され、更にそれ
をゲート表示によって示したものが(c)に示される。
図中、対応する箇所には同じ参照符号が付されている。
同様に、第4図(a)〜(c)は2つのインバータに
より構成される反転回路の構成、第5図(a)〜(c)
は2入力ナンドゲートの構成、第6図(a)〜(c)は
3入力ナンドゲートの構成、第7図(a)〜(c)は4
入力ナンドゲートの構成、第8図(a)〜(c)は1つ
の2入力アンドゲートおよび1つの2入力ノアゲートに
よって構成される3入力のゲート回路の構成、第9図
(a)〜(c)は1つの3入力アンドゲートおよび1つ
の2入力ノアゲートによって構成される4入力のゲート
回路の構成、第10図(a)〜(c)は2つの2入力アン
ドゲートおよび1つの2入力ノアゲートによって構成さ
れる4入力のゲート回路の構成、第11図(a)〜(c)
は1つの2入力アンドゲートおよび1つの3入力ナンド
ゲートによって構成される4入力のゲート回路の構成、
そして、第12図(a)〜(c)は1つの2入力オアゲー
ト、1つの2入力アンドゲートおよび1つの2入力ノア
ゲートによって構成される4入力のゲート回路の構成を
示す。
上述した実施例では電源ラインVDDまたはVSSの配線パ
ターンとしてLAを縦方向にのみ配列した場合について説
明したが、電源ラインの配列形態は、それに限定され
ず、構成されるLSIの形態に応じて適宜固定配線パター
ンを少し変えるだけで容易に変更され得る。例えば、第
13図に示されるように、電源ラインの配線パターンとし
てLAおよびLBの双方を縦方向と横方向にそれぞれ1本お
きに配列してもよいし、あるいは第14図に示されるよう
に、縦方向についてはLAおよびLBの双方をそれぞれ2本
おきに配列し、横方向についてはLBのみを配列すること
もできる。また、場合によってはこのような電源ライン
をわざわざ設けなくても、LAまたはLBの配線パターンの
一部を電源ラインとして用いることも可能である。
また、上述した実施例ではトランジスタの3つの端子
(ゲート、ソースおよびドレイン)が第1のコンタクト
ホールNAを介して第1の配線LAに固定的に接続される場
合(第1図(c)参照)について説明したが、本発明の
要旨からも明らかなようにそれに限定されない。例え
ば、トランジスタの各端子は、第1のコンタクトホール
NAおよび第2のコンタクトホールNBを介して第2の配線
LBに固定的に接続されるようにしてもよい。
〔発明の効果〕
従来はLA、NA、LBおよびNBの4工程に対してそれぞれ
のパターンをユーザの要望あるいは品種に応じて変更す
る必要があったが、本発明の集積回路パターンの形成方
法によれば、NBのパターンを適宜変更するだけで所望の
集積回路パターンを形成することもできる。
このように、全体のプロセスが従来形に比して大幅に
簡略化されるので、ターン・アラウンド・タイムの短縮
化、ひいては歩留りの向上に大いに寄与させることがで
きる。
【図面の簡単な説明】
第1図(a)〜(d)は本発明の一実施例としてのLSI
パターンの形成方法を説明するための工程図、 第2図は第1図(c)に示されるパターンの等価回路
図、 第3図(a)〜(c)は第1図の工程に基づき作成され
る機能ブロック単位のパターンの第1の例を示す図で、
(a)はパターン図、(b)は等価回路図、(c)はゲ
ート表示による回路図、 第4図(a)〜(c)は第1図の工程に基づき作成され
る機能ブロック単位のパターンの第2の例を示す図で、
(a)はパターン図、(b)は等価回路図、(c)はゲ
ート表示による回路図、 第5図(a)〜(c)は第1図の工程に基づき作成され
る機能ブロック単位のパターンの第3の例を示す図で、
(a)はパターン図、(b)は等価回路図、(c)はゲ
ート表示による回路図、 第6図(a)〜(c)は第1図の工程に基づき作成され
る機能ブロック単位のパターンの第4の例を示す図で、
(a)はパターン図、(b)は等価回路図、(c)はゲ
ート表示による回路図、 第7図(a)〜(c)は第1図の工程に基づき作成され
る機能ブロック単位のパターンの第5の例を示す図で、
(a)はパターン図、(b)は等価回路図、(c)はゲ
ート表示による回路図、 第8図(a)〜(c)は第1図の工程に基づき作成され
る機能ブロック単位のパターンの第6の例を示す図で、
(a)はパターン図、(b)は等価回路図、(c)はゲ
ート表示による回路図、 第9図(a)〜(c)は第1図の工程に基づき作成され
る機能ブロック単位のパターンの第7の例を示す図で、
(a)はパターン図、(b)は等価回路図、(c)はゲ
ート表示による回路図、 第10図(a)〜(c)は第1図の工程に基づき作成され
る機能ブロック単位のパターンの第8の例を示す図で、
(a)はパターン図、(b)は等価回路図、(c)はゲ
ート表示による回路図、 第11図(a)〜(c)は第1図の工程に基づき作成され
る機能ブロック単位のパターンの第9の例を示す図で、
(a)はパターン図、(b)は等価回路図、(c)はゲ
ート表示による回路図、 第12図(a)〜(c)は第1図の工程に基づき作成され
る機能ブロック単位のパターンの第10の例を示す図で、
(a)はパターン図、(b)は等価回路図、(c)はゲ
ート表示による回路図、 第13図は第1図(d)に示されるパターンの一変形例を
示すパターン図、 第14図は第1図(d)に示されるパターンの他の変形例
を示すパターン図、 第15図はトランジスタ・セルの典型的な一例を示すパタ
ーン図、 である。 (符号の説明) TR……トランジスタ・パターン、 LA、LB……配線パターン、 NA、NB……コンタクトホールのパターン、 G……トランジスタのゲート領域、 S/D……トランジスタのソース・ドレイン領域。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】トランジスタ・パターン(TR)をセル単位
    で規則的に配列する第1の工程と、 第1の配線パターン(LA,LB)および第2の配線パター
    ン(LB,LA)を互いに交互に所定の長さ単位で前記トラ
    ンジスタの形成領域上を通過するように網の目状に配置
    し、かつ、第1のコンタクトホールのパターン(NA,N
    B)を該トランジスタのゲート領域(G)およびソース
    ・ドレイン領域(S/D)が該第1の配線パターンまたは
    第2の配線パターンのいずれかに接続されるよう配置す
    る第2の工程と、 前記第1の配線パターンおよび第2の配線パターンの交
    点に第2のコンタクトホールのパターン(NB,NA)を配
    置する第3の工程とを具備し、 前記第1および第2の工程において形成された固定のパ
    ターンに対し所定の条件に基づき前記第2のコンタクト
    ホールのパターンの配置を適宜変更して集積回路パター
    ンを形成するようにしたことを特徴とする集積回路パタ
    ーンの形成方法。
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