JP2666807B2 - 集積回路パターンの形成方法 - Google Patents
集積回路パターンの形成方法Info
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Description
【発明の詳細な説明】 〔概 要〕 集積回路パターンの形成方法、特に、マスタスライス
方式を用いてチップ上に機能ブック単位のパターンを作
成することによりLSIのパターンを形成する技術に関
し、 プロセスの簡略化を図ってターン・アラウンド・タイ
ムを短縮し、歩留りの向上に寄与させることを目的と
し、 トランジスタ・パターンをセル単位で規則的に配列す
る第１の工程と、第１の配線パターンおよび第２の配線
パターンを互いに交互に所定の長さ単位で前記トランジ
スタの形成領域上を通過するように網の目状に配置し、
かつ、第１のコンタクトホールのパターンを該トランジ
スタのゲート領域およびソース・ドレイン領域が該第１
の配線パターンまたは第２の配線パターンのいずれかに
接続されるよう配置する第２の工程と、前記第１の配線
パターンおよび第２の配線パターンの交点に第２のコン
タクトホールのパターンを配置する第３の工程とを具備
し、前記第１および第２の工程において形成された固定
のパターンに対し所定の条件に基づき前記第２のコンタ
クトホールのパターンの配置を適宜変更して集積回路パ
ターンを形成するように構成する。
方式を用いてチップ上に機能ブック単位のパターンを作
成することによりLSIのパターンを形成する技術に関
し、 プロセスの簡略化を図ってターン・アラウンド・タイ
ムを短縮し、歩留りの向上に寄与させることを目的と
し、 トランジスタ・パターンをセル単位で規則的に配列す
る第１の工程と、第１の配線パターンおよび第２の配線
パターンを互いに交互に所定の長さ単位で前記トランジ
スタの形成領域上を通過するように網の目状に配置し、
かつ、第１のコンタクトホールのパターンを該トランジ
スタのゲート領域およびソース・ドレイン領域が該第１
の配線パターンまたは第２の配線パターンのいずれかに
接続されるよう配置する第２の工程と、前記第１の配線
パターンおよび第２の配線パターンの交点に第２のコン
タクトホールのパターンを配置する第３の工程とを具備
し、前記第１および第２の工程において形成された固定
のパターンに対し所定の条件に基づき前記第２のコンタ
クトホールのパターンの配置を適宜変更して集積回路パ
ターンを形成するように構成する。
本発明は、集積回路パターンの形成方法に関し、特
に、マスタスライス方式を用いてチップ上に機能ブロッ
ク単位のパターンを作成することにより大規模集積回路
（LSI）のパターンを形成する技術に関する。
に、マスタスライス方式を用いてチップ上に機能ブロッ
ク単位のパターンを作成することにより大規模集積回路
（LSI）のパターンを形成する技術に関する。
マスタスライス方式は、「LSI on slice」方式の中の
固定配線方式の一つであり、プロセスの拡散工程終了ま
でのパターン（ベーシック・セルと呼ばれる一定のトラ
ンジスタ・パターン）を共通として、固定の配線パター
ンのみを品種によって変更する方式である。第15図には
トランジスタ・パターンの典型的な一例が示される。同
図において、VDDは高電位の電源ラインのパターン、VSS
は低電位の電源ラインのパターンを表す。（ａ）は１ベ
ーシック・セル（一点鎖線で表示）に相当するトランジ
スタ・パターンを示し、（ｂ）においてハッチングで示
される部分Ａはトランジスタのゲートに相当する領域を
示す。また、（ｃ）においてハッチングで示される部分
BPおよびBNはそれぞれトランジスタのソース・ドレイン
（S/D）領域を形成するためのＰ型打込み領域、Ｎ型打
込み領域を示す。（ｄ）はトランジスタが形成される領
域を表しており、ハッチングで示される部分CP1およびC
P2はそれぞれＰチャネル型トランジスタ、CN1およびCN2
はそれぞれＮチャネル型トランジスタを示す。つまり、
４個のトランジスタにより１ベーシック・セルが構成さ
れている。
固定配線方式の一つであり、プロセスの拡散工程終了ま
でのパターン（ベーシック・セルと呼ばれる一定のトラ
ンジスタ・パターン）を共通として、固定の配線パター
ンのみを品種によって変更する方式である。第15図には
トランジスタ・パターンの典型的な一例が示される。同
図において、VDDは高電位の電源ラインのパターン、VSS
は低電位の電源ラインのパターンを表す。（ａ）は１ベ
ーシック・セル（一点鎖線で表示）に相当するトランジ
スタ・パターンを示し、（ｂ）においてハッチングで示
される部分Ａはトランジスタのゲートに相当する領域を
示す。また、（ｃ）においてハッチングで示される部分
BPおよびBNはそれぞれトランジスタのソース・ドレイン
（S/D）領域を形成するためのＰ型打込み領域、Ｎ型打
込み領域を示す。（ｄ）はトランジスタが形成される領
域を表しており、ハッチングで示される部分CP1およびC
P2はそれぞれＰチャネル型トランジスタ、CN1およびCN2
はそれぞれＮチャネル型トランジスタを示す。つまり、
４個のトランジスタにより１ベーシック・セルが構成さ
れている。
上述したマスタスライス方式においては、配線のパタ
ーンを様々に設計および作成することによって所望の回
路を構成するようになっているが、その場合、一般には
２種類のアルミニウム（Al）配線のパターンと２種類の
コンタクトホール（またはビア）のパターンを用いて所
望の回路が作成される。ここで、第１のコンタクトホー
ル（以下、NAで表す）は、基板に形成された機能素子
（トランジスタ）の導電領域と第１のAl配線（以下、LA
で表す）とを接続するための孔であり、第２のコンタク
トホール（以下、NBで表す）は、第１のAl配線LAと第２
のAl配線（以下、LBで表す）とを接続するための孔であ
る。
ーンを様々に設計および作成することによって所望の回
路を構成するようになっているが、その場合、一般には
２種類のアルミニウム（Al）配線のパターンと２種類の
コンタクトホール（またはビア）のパターンを用いて所
望の回路が作成される。ここで、第１のコンタクトホー
ル（以下、NAで表す）は、基板に形成された機能素子
（トランジスタ）の導電領域と第１のAl配線（以下、LA
で表す）とを接続するための孔であり、第２のコンタク
トホール（以下、NBで表す）は、第１のAl配線LAと第２
のAl配線（以下、LBで表す）とを接続するための孔であ
る。
すなわち、従来のマスタスライス方式においては、固
定のトランジスタ・パターンを設定した後で配線パター
ンを作成する場合、第１のAl配線LAを作成する工程と、
第１のコンタクトホールNAを作成する工程と、第２のAl
配線LBを作成する工程と、第２のコンタクトホールNBを
作成する工程との計４工程が必要であり、しかも、各工
程毎にそれぞれのパターンをユーザの要望あるいは品種
に応じて変更する必要があった。
定のトランジスタ・パターンを設定した後で配線パター
ンを作成する場合、第１のAl配線LAを作成する工程と、
第１のコンタクトホールNAを作成する工程と、第２のAl
配線LBを作成する工程と、第２のコンタクトホールNBを
作成する工程との計４工程が必要であり、しかも、各工
程毎にそれぞれのパターンをユーザの要望あるいは品種
に応じて変更する必要があった。
しかしながら、これら４工程のうちいくつかの工程に
ついてトランジスタ・パターンと同様に固定のパターン
を設定しておき、残りの工程についてのみパターンを様
々に作成して所望の回路を構成することができれば、そ
の分だけ工程が簡略化されるので、ターン・アラウンド
・タイムの短縮化という観点、ひいては歩留りの向上と
いう観点からより一層好適なものとなる。
ついてトランジスタ・パターンと同様に固定のパターン
を設定しておき、残りの工程についてのみパターンを様
々に作成して所望の回路を構成することができれば、そ
の分だけ工程が簡略化されるので、ターン・アラウンド
・タイムの短縮化という観点、ひいては歩留りの向上と
いう観点からより一層好適なものとなる。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、プロセスの簡略化を図ってターン・アラウ
ンド・タイムを短縮し、歩留りの向上に寄与させること
ができる集積回路パターンの形成方法を提供することを
目的としている。
れたもので、プロセスの簡略化を図ってターン・アラウ
ンド・タイムを短縮し、歩留りの向上に寄与させること
ができる集積回路パターンの形成方法を提供することを
目的としている。
上述した従来技術における課題を解決するために、本
発明の集積回路パターンの形成方法は、トランジスタ・
パターンをセル単位で規則的に配列する第１の工程と、
第１の配線パターンおよび第２の配線パターンを互いに
交互に所定の長さ単位で前記トランジスタの形成領域上
を通過するように網の目状に配置し、かつ、第１のコン
タクトホールのパターンを該トランジスタのゲート領域
およびソース・ドレイン領域が該第１の配線パターンま
たは第２の配線パターンのいずれかに接続されるよう配
置する第２の工程と、前記第１の配線パターンおよび第
２の配線パターンの交点に第２のコンタクトホールのパ
ターンを配置する第３の工程とを具備し、第１および第
２の工程において形成された固定のパターンに対し、所
定の条件に基づき前記第２のコンタクトホールのパター
ンの配置を適宜変更して集積回路パターンを形成するよ
うになっている。
発明の集積回路パターンの形成方法は、トランジスタ・
パターンをセル単位で規則的に配列する第１の工程と、
第１の配線パターンおよび第２の配線パターンを互いに
交互に所定の長さ単位で前記トランジスタの形成領域上
を通過するように網の目状に配置し、かつ、第１のコン
タクトホールのパターンを該トランジスタのゲート領域
およびソース・ドレイン領域が該第１の配線パターンま
たは第２の配線パターンのいずれかに接続されるよう配
置する第２の工程と、前記第１の配線パターンおよび第
２の配線パターンの交点に第２のコンタクトホールのパ
ターンを配置する第３の工程とを具備し、第１および第
２の工程において形成された固定のパターンに対し、所
定の条件に基づき前記第２のコンタクトホールのパター
ンの配置を適宜変更して集積回路パターンを形成するよ
うになっている。
上述した構成によれば、第２のコンタクトホールのパ
ターンのみを様々に作成することにより所望のLSIが構
成されるようになっている。つまり、配線パターンのう
ち第１の配線、第１のコンタクトホールおよび第２の配
線の３種類のパターンがトランジスタ・パターンと同様
に固定化されているので、全体のプロセスが従来形に比
して簡略化される。これは、ターン・アラウンド・タイ
ムの短縮化、ひいては歩留りの向上に寄与するものであ
る。
ターンのみを様々に作成することにより所望のLSIが構
成されるようになっている。つまり、配線パターンのう
ち第１の配線、第１のコンタクトホールおよび第２の配
線の３種類のパターンがトランジスタ・パターンと同様
に固定化されているので、全体のプロセスが従来形に比
して簡略化される。これは、ターン・アラウンド・タイ
ムの短縮化、ひいては歩留りの向上に寄与するものであ
る。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第１図（ａ）〜（ｄ）には本発明の一実施例としての
LSIパターンの形成工程のうち主な工程が示される。
LSIパターンの形成工程のうち主な工程が示される。
第１図（ａ）は拡散工程終了までのパターン、すなわ
ちトランジスタ・パターンを形成する工程を表す。図
中、TRはトランジスタ・パターン、Ｇはゲート領域、S/
Dはソース・ドレイン領域、Ｆはフィールド領域を示
す。共通のゲート領域によって接続される２つのトラン
ジスタ、すなわちＰチャネル型トランジスタおよびＮチ
ャネル型トランジスタ、により１つのセルが構成され
る。
ちトランジスタ・パターンを形成する工程を表す。図
中、TRはトランジスタ・パターン、Ｇはゲート領域、S/
Dはソース・ドレイン領域、Ｆはフィールド領域を示
す。共通のゲート領域によって接続される２つのトラン
ジスタ、すなわちＰチャネル型トランジスタおよびＮチ
ャネル型トランジスタ、により１つのセルが構成され
る。
つまりこの工程では、トランジスタ・パターンTRがセ
ル単位で規則的に配列される。
ル単位で規則的に配列される。
第１図（ｂ）は第１のAl配線、すなわちLAのパターン
を形成する工程を表す。図中、破線で示される部分はト
ランジスタ・パターン、１本の実線で示される部分
（｜）はLAのパターンを示し、特にVDDで示されるLAの
パターンは高電位の電源ライン（電圧は5V）、VSSで示
されるLAのパターンは低電位の電源ライン（電圧は0V）
を表す。
を形成する工程を表す。図中、破線で示される部分はト
ランジスタ・パターン、１本の実線で示される部分
（｜）はLAのパターンを示し、特にVDDで示されるLAの
パターンは高電位の電源ライン（電圧は5V）、VSSで示
されるLAのパターンは低電位の電源ライン（電圧は0V）
を表す。
この工程では、第１の配線パターンLA（但し、電源ラ
インVDDおよびVSSの配線パターンLAは除く。）は、所定
の長さ単位で不連続的に、かつ、トランジスタの形成領
域上を通過するように配置される。また、電源ラインV
DDおよびVSSの配線パターンLAは、上記のように配置さ
れた配線パターンLAのいずれとも交差しないように、か
つ、トランジスタの形成領域上を通過するように一方向
（図示の例では紙面に対して縦方向）に形成される。
インVDDおよびVSSの配線パターンLAは除く。）は、所定
の長さ単位で不連続的に、かつ、トランジスタの形成領
域上を通過するように配置される。また、電源ラインV
DDおよびVSSの配線パターンLAは、上記のように配置さ
れた配線パターンLAのいずれとも交差しないように、か
つ、トランジスタの形成領域上を通過するように一方向
（図示の例では紙面に対して縦方向）に形成される。
第１図（ｃ）は第１のコンタクトホール、すなわちNA
のパターンを形成する工程を表す。図中、破線で示され
る部分はトランジスタ・パターン、１本の実線で示され
る部分（｜）はLAのパターン、×印で示される部分はNA
のパターンを表す。
のパターンを形成する工程を表す。図中、破線で示され
る部分はトランジスタ・パターン、１本の実線で示され
る部分（｜）はLAのパターン、×印で示される部分はNA
のパターンを表す。
この工程では、第１のコンタクトホールのパターンNA
は、各トランジスタTRのゲート領域（１箇所）およびソ
ース・ドレイン領域（２箇所）が第１の配線パターンLA
に接続されるよう配置される。従って、トランジスタの
３つの端子（ゲート、ソースおよびドレイン）が第１の
コンタクトホールNAを介して第１の配線LAに固定的に接
続されたパターンが形成される。第１図（ｃ）のパター
ンを等価的に示した回路構成が第２図に示される。図
中、P1はゲートに対応し、P2およびP3はソース・ドレイ
ンに対応する。
は、各トランジスタTRのゲート領域（１箇所）およびソ
ース・ドレイン領域（２箇所）が第１の配線パターンLA
に接続されるよう配置される。従って、トランジスタの
３つの端子（ゲート、ソースおよびドレイン）が第１の
コンタクトホールNAを介して第１の配線LAに固定的に接
続されたパターンが形成される。第１図（ｃ）のパター
ンを等価的に示した回路構成が第２図に示される。図
中、P1はゲートに対応し、P2およびP3はソース・ドレイ
ンに対応する。
第１図（ｄ）は第２のAl配線、すなわちLBのパターン
を形成する工程を表す。図中、破線で示される部分はト
ランジスタ・パターン、１本の実線で示される部分
（｜）はLAのパターン、×印で示される部分はNAのパタ
ーン、２本の実線で示される部分（‖）はLBのパターン
を表す。
を形成する工程を表す。図中、破線で示される部分はト
ランジスタ・パターン、１本の実線で示される部分
（｜）はLAのパターン、×印で示される部分はNAのパタ
ーン、２本の実線で示される部分（‖）はLBのパターン
を表す。
この工程では、第２の配線パターンLBは、所定の長さ
単位で不連続的に、かつ、トランジスタの形成領域上を
通過するように、かつ、不連続的に形成された第１の配
線パターンLAの間を連絡して網の目状の形態で、配置さ
れる。
単位で不連続的に、かつ、トランジスタの形成領域上を
通過するように、かつ、不連続的に形成された第１の配
線パターンLAの間を連絡して網の目状の形態で、配置さ
れる。
従って、第１の配線パターンLAおよび第２の配線パタ
ーンLBの交点（但し、ここでいう「交点」とは、第１の
配線パターンLAと第２の配線パターンLBを連絡する箇所
も含むものとする。に第２のコンタクトホールのパター
ンNBを適宜配置し、その配置形態を所定の条件に基づい
て適宜変更することにより、所望とするLSIを構成する
ことができる。
ーンLBの交点（但し、ここでいう「交点」とは、第１の
配線パターンLAと第２の配線パターンLBを連絡する箇所
も含むものとする。に第２のコンタクトホールのパター
ンNBを適宜配置し、その配置形態を所定の条件に基づい
て適宜変更することにより、所望とするLSIを構成する
ことができる。
以下、第１図の工程に基づき作成される機能ブロック
単位の各種パターンについて、第３図〜第12図を参照し
ながら説明する。
単位の各種パターンについて、第３図〜第12図を参照し
ながら説明する。
第３図（ａ）〜（ｃ）は１つのインバータにより構成
される反転回路の構成を示す。同図（ａ）において、黒
い丸印で示される部分は第２のコンタクトホールのパタ
ーンNBを表す。つまり、この部分で第１の配線パターン
および第２の配線パターンが接続される。この回路パタ
ーンを等価的に示したものが（ｂ）に示され、更にそれ
をゲート表示によって示したものが（ｃ）に示される。
図中、対応する箇所には同じ参照符号が付されている。
される反転回路の構成を示す。同図（ａ）において、黒
い丸印で示される部分は第２のコンタクトホールのパタ
ーンNBを表す。つまり、この部分で第１の配線パターン
および第２の配線パターンが接続される。この回路パタ
ーンを等価的に示したものが（ｂ）に示され、更にそれ
をゲート表示によって示したものが（ｃ）に示される。
図中、対応する箇所には同じ参照符号が付されている。
同様に、第４図（ａ）〜（ｃ）は２つのインバータに
より構成される反転回路の構成、第５図（ａ）〜（ｃ）
は２入力ナンドゲートの構成、第６図（ａ）〜（ｃ）は
３入力ナンドゲートの構成、第７図（ａ）〜（ｃ）は４
入力ナンドゲートの構成、第８図（ａ）〜（ｃ）は１つ
の２入力アンドゲートおよび１つの２入力ノアゲートに
よって構成される３入力のゲート回路の構成、第９図
（ａ）〜（ｃ）は１つの３入力アンドゲートおよび１つ
の２入力ノアゲートによって構成される４入力のゲート
回路の構成、第10図（ａ）〜（ｃ）は２つの２入力アン
ドゲートおよび１つの２入力ノアゲートによって構成さ
れる４入力のゲート回路の構成、第11図（ａ）〜（ｃ）
は１つの２入力アンドゲートおよび１つの３入力ナンド
ゲートによって構成される４入力のゲート回路の構成、
そして、第12図（ａ）〜（ｃ）は１つの２入力オアゲー
ト、１つの２入力アンドゲートおよび１つの２入力ノア
ゲートによって構成される４入力のゲート回路の構成を
示す。
より構成される反転回路の構成、第５図（ａ）〜（ｃ）
は２入力ナンドゲートの構成、第６図（ａ）〜（ｃ）は
３入力ナンドゲートの構成、第７図（ａ）〜（ｃ）は４
入力ナンドゲートの構成、第８図（ａ）〜（ｃ）は１つ
の２入力アンドゲートおよび１つの２入力ノアゲートに
よって構成される３入力のゲート回路の構成、第９図
（ａ）〜（ｃ）は１つの３入力アンドゲートおよび１つ
の２入力ノアゲートによって構成される４入力のゲート
回路の構成、第10図（ａ）〜（ｃ）は２つの２入力アン
ドゲートおよび１つの２入力ノアゲートによって構成さ
れる４入力のゲート回路の構成、第11図（ａ）〜（ｃ）
は１つの２入力アンドゲートおよび１つの３入力ナンド
ゲートによって構成される４入力のゲート回路の構成、
そして、第12図（ａ）〜（ｃ）は１つの２入力オアゲー
ト、１つの２入力アンドゲートおよび１つの２入力ノア
ゲートによって構成される４入力のゲート回路の構成を
示す。
上述した実施例では電源ラインVDDまたはVSSの配線パ
ターンとしてLAを縦方向にのみ配列した場合について説
明したが、電源ラインの配列形態は、それに限定され
ず、構成されるLSIの形態に応じて適宜固定配線パター
ンを少し変えるだけで容易に変更され得る。例えば、第
13図に示されるように、電源ラインの配線パターンとし
てLAおよびLBの双方を縦方向と横方向にそれぞれ１本お
きに配列してもよいし、あるいは第14図に示されるよう
に、縦方向についてはLAおよびLBの双方をそれぞれ２本
おきに配列し、横方向についてはLBのみを配列すること
もできる。また、場合によってはこのような電源ライン
をわざわざ設けなくても、LAまたはLBの配線パターンの
一部を電源ラインとして用いることも可能である。
ターンとしてLAを縦方向にのみ配列した場合について説
明したが、電源ラインの配列形態は、それに限定され
ず、構成されるLSIの形態に応じて適宜固定配線パター
ンを少し変えるだけで容易に変更され得る。例えば、第
13図に示されるように、電源ラインの配線パターンとし
てLAおよびLBの双方を縦方向と横方向にそれぞれ１本お
きに配列してもよいし、あるいは第14図に示されるよう
に、縦方向についてはLAおよびLBの双方をそれぞれ２本
おきに配列し、横方向についてはLBのみを配列すること
もできる。また、場合によってはこのような電源ライン
をわざわざ設けなくても、LAまたはLBの配線パターンの
一部を電源ラインとして用いることも可能である。
また、上述した実施例ではトランジスタの３つの端子
（ゲート、ソースおよびドレイン）が第１のコンタクト
ホールNAを介して第１の配線LAに固定的に接続される場
合（第１図（ｃ）参照）について説明したが、本発明の
要旨からも明らかなようにそれに限定されない。例え
ば、トランジスタの各端子は、第１のコンタクトホール
NAおよび第２のコンタクトホールNBを介して第２の配線
LBに固定的に接続されるようにしてもよい。
（ゲート、ソースおよびドレイン）が第１のコンタクト
ホールNAを介して第１の配線LAに固定的に接続される場
合（第１図（ｃ）参照）について説明したが、本発明の
要旨からも明らかなようにそれに限定されない。例え
ば、トランジスタの各端子は、第１のコンタクトホール
NAおよび第２のコンタクトホールNBを介して第２の配線
LBに固定的に接続されるようにしてもよい。
従来はLA、NA、LBおよびNBの４工程に対してそれぞれ
のパターンをユーザの要望あるいは品種に応じて変更す
る必要があったが、本発明の集積回路パターンの形成方
法によれば、NBのパターンを適宜変更するだけで所望の
集積回路パターンを形成することもできる。
のパターンをユーザの要望あるいは品種に応じて変更す
る必要があったが、本発明の集積回路パターンの形成方
法によれば、NBのパターンを適宜変更するだけで所望の
集積回路パターンを形成することもできる。
このように、全体のプロセスが従来形に比して大幅に
簡略化されるので、ターン・アラウンド・タイムの短縮
化、ひいては歩留りの向上に大いに寄与させることがで
きる。
簡略化されるので、ターン・アラウンド・タイムの短縮
化、ひいては歩留りの向上に大いに寄与させることがで
きる。
第１図（ａ）〜（ｄ）は本発明の一実施例としてのLSI
パターンの形成方法を説明するための工程図、 第２図は第１図（ｃ）に示されるパターンの等価回路
図、 第３図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第１の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第４図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第２の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第５図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第３の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第６図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第４の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第７図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第５の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第８図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第６の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第９図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第７の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第10図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第８の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第11図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第９の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第12図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第10の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第13図は第１図（ｄ）に示されるパターンの一変形例を
示すパターン図、 第14図は第１図（ｄ）に示されるパターンの他の変形例
を示すパターン図、 第15図はトランジスタ・セルの典型的な一例を示すパタ
ーン図、 である。 （符号の説明） TR……トランジスタ・パターン、 LA、LB……配線パターン、 NA、NB……コンタクトホールのパターン、 Ｇ……トランジスタのゲート領域、 S/D……トランジスタのソース・ドレイン領域。
パターンの形成方法を説明するための工程図、 第２図は第１図（ｃ）に示されるパターンの等価回路
図、 第３図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第１の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第４図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第２の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第５図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第３の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第６図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第４の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第７図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第５の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第８図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第６の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第９図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第７の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第10図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第８の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第11図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第９の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第12図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第10の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第13図は第１図（ｄ）に示されるパターンの一変形例を
示すパターン図、 第14図は第１図（ｄ）に示されるパターンの他の変形例
を示すパターン図、 第15図はトランジスタ・セルの典型的な一例を示すパタ
ーン図、 である。 （符号の説明） TR……トランジスタ・パターン、 LA、LB……配線パターン、 NA、NB……コンタクトホールのパターン、 Ｇ……トランジスタのゲート領域、 S/D……トランジスタのソース・ドレイン領域。
Claims (1)
- 【請求項１】トランジスタ・パターン（TR）をセル単位
で規則的に配列する第１の工程と、 第１の配線パターン（LA,LB）および第２の配線パター
ン（LB,LA）を互いに交互に所定の長さ単位で前記トラ
ンジスタの形成領域上を通過するように網の目状に配置
し、かつ、第１のコンタクトホールのパターン（NA,N
B）を該トランジスタのゲート領域（Ｇ）およびソース
・ドレイン領域（S/D）が該第１の配線パターンまたは
第２の配線パターンのいずれかに接続されるよう配置す
る第２の工程と、 前記第１の配線パターンおよび第２の配線パターンの交
点に第２のコンタクトホールのパターン（NB,NA）を配
置する第３の工程とを具備し、 前記第１および第２の工程において形成された固定のパ
ターンに対し所定の条件に基づき前記第２のコンタクト
ホールのパターンの配置を適宜変更して集積回路パター
ンを形成するようにしたことを特徴とする集積回路パタ
ーンの形成方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146865A JP2666807B2 (ja) | 1988-06-16 | 1988-06-16 | 集積回路パターンの形成方法 |
| US07/366,486 US5081059A (en) | 1988-06-16 | 1989-06-15 | Method of forming semiconductor integrated circuit using master slice approach |
| KR1019890008336A KR920004225B1 (ko) | 1988-06-16 | 1989-06-16 | 마스터 슬라이스(Master slice)방법을 사용하여 반도체 집적회로를 형성하는 방법 |
| EP89401715A EP0347332B1 (en) | 1988-06-16 | 1989-06-16 | Method of forming semiconductor integrated circuit using master slice approach |
| DE68928308T DE68928308T2 (de) | 1988-06-16 | 1989-06-16 | Verfahren zum Herstellen von integrierten Halbleiterschaltungen in der Universalschaltkreistechnik |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146865A JP2666807B2 (ja) | 1988-06-16 | 1988-06-16 | 集積回路パターンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022674A JPH022674A (ja) | 1990-01-08 |
| JP2666807B2 true JP2666807B2 (ja) | 1997-10-22 |
Family
ID=15417316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146865A Expired - Fee Related JP2666807B2 (ja) | 1988-06-16 | 1988-06-16 | 集積回路パターンの形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5081059A (ja) |
| EP (1) | EP0347332B1 (ja) |
| JP (1) | JP2666807B2 (ja) |
| KR (1) | KR920004225B1 (ja) |
| DE (1) | DE68928308T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO1993012582A1 (en) * | 1991-12-13 | 1993-06-24 | Knights Technology, Inc. | Programmable logic device cell and method |
| US5618744A (en) * | 1992-09-22 | 1997-04-08 | Fujitsu Ltd. | Manufacturing method and apparatus of a semiconductor integrated circuit device |
| WO1995002903A1 (en) * | 1993-07-15 | 1995-01-26 | Astarix, Inc. | Contact programmable wiring and cell array architecture |
| TW591761B (en) * | 2003-07-11 | 2004-06-11 | Macronix Int Co Ltd | NAND type binary nitride read only memory and the manufacturing method |
| EP2079109A3 (en) * | 2004-11-05 | 2010-06-30 | Fujitsu Semiconductor Limited | Design method for semiconductor integrated circuit |
| US8259286B2 (en) | 2004-12-21 | 2012-09-04 | Carnegie Mellon University | Lithography and associated methods, devices, and systems |
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| FR2524206B1 (fr) * | 1982-03-26 | 1985-12-13 | Thomson Csf Mat Tel | Circuit integre prediffuse, et procede d'interconnexion des cellules de ce circuit |
| JPS5969948A (ja) * | 1982-10-15 | 1984-04-20 | Fujitsu Ltd | マスタ−スライス型半導体集積回路 |
| DE3481958D1 (de) * | 1983-05-24 | 1990-05-17 | Toshiba Kawasaki Kk | Integrierte halbleiterschaltungsanordnung. |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| US4649413A (en) * | 1983-08-29 | 1987-03-10 | Texas Instruments Incorporated | MOS integrated circuit having a metal programmable matrix |
| JPS6065547A (ja) * | 1983-09-20 | 1985-04-15 | Sharp Corp | 半導体装置 |
| JPS60144956A (ja) * | 1984-01-06 | 1985-07-31 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6218732A (ja) * | 1985-07-15 | 1987-01-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路とその個性化方法 |
| JPS6235537A (ja) * | 1985-08-08 | 1987-02-16 | Nec Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-06-16 JP JP63146865A patent/JP2666807B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-15 US US07/366,486 patent/US5081059A/en not_active Expired - Lifetime
- 1989-06-16 DE DE68928308T patent/DE68928308T2/de not_active Expired - Fee Related
- 1989-06-16 KR KR1019890008336A patent/KR920004225B1/ko not_active IP Right Cessation
- 1989-06-16 EP EP89401715A patent/EP0347332B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0347332A3 (en) | 1992-09-09 |
| DE68928308D1 (de) | 1997-10-16 |
| JPH022674A (ja) | 1990-01-08 |
| EP0347332A2 (en) | 1989-12-20 |
| DE68928308T2 (de) | 1998-01-08 |
| KR920004225B1 (ko) | 1992-05-30 |
| KR900001005A (ko) | 1990-01-31 |
| US5081059A (en) | 1992-01-14 |
| EP0347332B1 (en) | 1997-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |