JPH07193201A - 半導体集積回路装置の製造方法及び半導体集積回路装置を構成する基本セル - Google Patents
半導体集積回路装置の製造方法及び半導体集積回路装置を構成する基本セルInfo
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- JPH07193201A JPH07193201A JP33148393A JP33148393A JPH07193201A JP H07193201 A JPH07193201 A JP H07193201A JP 33148393 A JP33148393 A JP 33148393A JP 33148393 A JP33148393 A JP 33148393A JP H07193201 A JPH07193201 A JP H07193201A
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Abstract
(57)【要約】
【目的】 用途別に対応して基本セルの態様を変化させ
低消費電力化を図るための半導体集積回路装置の製造方
法、基本セルを提供する。 【構成】 マスタ工程とカスタム工程とを有するマスタ
スライス方式の半導体集積回路装置の製造方法であっ
て、上記マスタ工程は、基本セルにおける少なくともＮ
型領域内に周囲が当該Ｎ型拡散領域領域にて囲まれる素
子分離領域を有するＮ型拡散領域を形成する第１マスタ
工程と、少なくともＮ型トランジスタを構成するゲート
電極を、上記素子分離領域において不連続な不連続ゲー
ト電極若しくは連続な連続ゲート電極として、又は上記
不連続ゲート電極及び上記連続ゲート電極として形成す
る第２マスタ工程と、を備えた。
低消費電力化を図るための半導体集積回路装置の製造方
法、基本セルを提供する。 【構成】 マスタ工程とカスタム工程とを有するマスタ
スライス方式の半導体集積回路装置の製造方法であっ
て、上記マスタ工程は、基本セルにおける少なくともＮ
型領域内に周囲が当該Ｎ型拡散領域領域にて囲まれる素
子分離領域を有するＮ型拡散領域を形成する第１マスタ
工程と、少なくともＮ型トランジスタを構成するゲート
電極を、上記素子分離領域において不連続な不連続ゲー
ト電極若しくは連続な連続ゲート電極として、又は上記
不連続ゲート電極及び上記連続ゲート電極として形成す
る第２マスタ工程と、を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、詳しくはマスタスライス方式のゲートアレイＬＳ
Ｉに適した半導体集積回路装置の製造方法及びマスタス
ライス方式のゲートアレイＬＳＩに適した半導体集積回
路装置を構成する基本セルに関する。
関し、詳しくはマスタスライス方式のゲートアレイＬＳ
Ｉに適した半導体集積回路装置の製造方法及びマスタス
ライス方式のゲートアレイＬＳＩに適した半導体集積回
路装置を構成する基本セルに関する。
【０００２】
【従来の技術とその課題】半導体プロセスの微細化に伴
い、ＬＳＩ（大規模集積回路）の集積度は、年々増大し
ている。集積度の増大による発熱の為、安価なパッケー
ジを使用した場合該パッケージの熱容量基準を越える場
合が生じてきた。このような大消費電力のＬＳＩは、高
放熱性を有するパッケージに搭載されるが、コストが高
く不利益となる。この傾向は、マスタスライス方式のＬ
ＳＩであっても同様であり、半導体メーカは、高速対応
型の従来品とは別に低消費電力用マスタスライスを開発
している。論理ＭＯＳ ＬＳＩの場合、消費電力は、寄
生容量への充放電電流が大きな要因をなすので、低消費
電力化の為には、寄生容量を低減することが最も効果的
である。従って、トランジスタサイズ（チャネル幅）の
小さい基本セル（ベーシックセルともいう）を用いたマ
スタスライスを開発する必要がある。上記マスタスライ
スを新規に開発する場合は、論理回路を形成する為のカ
スタムレイアウトを新マスタスライスに合わせて新規に
開発しなければならないという問題点がある。
い、ＬＳＩ（大規模集積回路）の集積度は、年々増大し
ている。集積度の増大による発熱の為、安価なパッケー
ジを使用した場合該パッケージの熱容量基準を越える場
合が生じてきた。このような大消費電力のＬＳＩは、高
放熱性を有するパッケージに搭載されるが、コストが高
く不利益となる。この傾向は、マスタスライス方式のＬ
ＳＩであっても同様であり、半導体メーカは、高速対応
型の従来品とは別に低消費電力用マスタスライスを開発
している。論理ＭＯＳ ＬＳＩの場合、消費電力は、寄
生容量への充放電電流が大きな要因をなすので、低消費
電力化の為には、寄生容量を低減することが最も効果的
である。従って、トランジスタサイズ（チャネル幅）の
小さい基本セル（ベーシックセルともいう）を用いたマ
スタスライスを開発する必要がある。上記マスタスライ
スを新規に開発する場合は、論理回路を形成する為のカ
スタムレイアウトを新マスタスライスに合わせて新規に
開発しなければならないという問題点がある。
【０００３】又、一般的なゲートアレイにおける従来の
基本セルのレイアウトを図３５に示す。 従来の基本セ
ルは、ソース領域１０１及びソース若しくはドレイン領
域の共用領域１０２からなるＮ型拡散領域１０５の上記
共用領域１０２を共用する２つのＮチャネル型トランジ
スタ１０３，１０４を含むＮチャネル領域１００と、ソ
ース領域２０１及びソース若しくはドレイン領域の共用
領域２０２からなるＰ型拡散領域２０５の上記共用領域
２０２を共用する２つのＰチャネル型トランジスタ２０
３，２０４を含み上記Ｎチャネル型トランジスタ１０３
等におけるチャネル幅方向に配置されるＰチャネル領域
２００とを有する。尚、ソース領域１０１，２０１はド
レイン領域である場合もあり、又、第１導電型拡散領域
はＮ型拡散領域１０５に相当し、第１導電型トランジス
タはＮチャネル型トランジスタ１０３，１０４に相当
し、第１導電型領域はＮチャネル領域に相当し、第２導
電型拡散領域はＰ型拡散領域２０５に相当し、第２導電
型トランジスタはＰチャネル型トランジスタ２０３，２
０４に相当し、第２導電型領域はＰチャネル領域に相当
する。このように一つの基本セルで２個のＰチャネル型
トランジスタ２０３，２０４と２個のＮチャネル型トラ
ンジスタ１０３，１０４とを形成している。図３５に示
すような基本セルは、不必要にトランジスタサイズが大
きいため、無用な電流消費があり、使用効率も悪い。
基本セルのレイアウトを図３５に示す。 従来の基本セ
ルは、ソース領域１０１及びソース若しくはドレイン領
域の共用領域１０２からなるＮ型拡散領域１０５の上記
共用領域１０２を共用する２つのＮチャネル型トランジ
スタ１０３，１０４を含むＮチャネル領域１００と、ソ
ース領域２０１及びソース若しくはドレイン領域の共用
領域２０２からなるＰ型拡散領域２０５の上記共用領域
２０２を共用する２つのＰチャネル型トランジスタ２０
３，２０４を含み上記Ｎチャネル型トランジスタ１０３
等におけるチャネル幅方向に配置されるＰチャネル領域
２００とを有する。尚、ソース領域１０１，２０１はド
レイン領域である場合もあり、又、第１導電型拡散領域
はＮ型拡散領域１０５に相当し、第１導電型トランジス
タはＮチャネル型トランジスタ１０３，１０４に相当
し、第１導電型領域はＮチャネル領域に相当し、第２導
電型拡散領域はＰ型拡散領域２０５に相当し、第２導電
型トランジスタはＰチャネル型トランジスタ２０３，２
０４に相当し、第２導電型領域はＰチャネル領域に相当
する。このように一つの基本セルで２個のＰチャネル型
トランジスタ２０３，２０４と２個のＮチャネル型トラ
ンジスタ１０３，１０４とを形成している。図３５に示
すような基本セルは、不必要にトランジスタサイズが大
きいため、無用な電流消費があり、使用効率も悪い。
【０００４】ＳＲＡＭ（スタティックＲＡＭ）のメモリ
セルの例で説明する。図３６にＳＲＡＭのメモリセルの
回路図を示す。この回路はＰチャネル型トランジスタが
２個とＮチャネル型トランジスタが４個であるから、図
３５に示す基本セルが２個必要となる。したがって、未
使用のＰチャネル型トランジスタが２個生じるため、使
用効率が悪くなり、チップ面積と消費電流が増大すると
いう問題点がある。
セルの例で説明する。図３６にＳＲＡＭのメモリセルの
回路図を示す。この回路はＰチャネル型トランジスタが
２個とＮチャネル型トランジスタが４個であるから、図
３５に示す基本セルが２個必要となる。したがって、未
使用のＰチャネル型トランジスタが２個生じるため、使
用効率が悪くなり、チップ面積と消費電流が増大すると
いう問題点がある。
【０００５】尚、上記基本セルにおける他の従来技術と
して以下のものが公開されている。例えば特開昭６１−
２４５５４８号公報では、基本セルを構成するＰチャネ
ルトランジスタとＮチャネルトランジスタの比率を１：
２とし、かつ互いに近接して構成している。又、特開昭
６０−７２２４７号公報では、（１）汎用セルを決定す
る各層のマスクのうちポリシリコン層のマスクのみ異な
る複数の汎用セルをもつもの、（２）ポリシリコン層の
み異なる複数の汎用セルのうち少なくとも一つがメモリ
素子専用で、他の少なくとも一つが論理素子専用の汎用
セルであるものが開示されている。又、特開昭６０−１
７９３０号公報では、ゲートが接続された２対のＰチャ
ネル型トランジスタとＮチャネル型トランジスタを有
し、Ｐチャネル領域の外側に更に２個のＰチャネル（或
はＮチャネル）トランジスタとＮチャネル領域の外側に
更に２個のＮチャネル（或はＰチャネル）トランジスタ
を併設したものが開示されている。又、特開昭６０−６
５５４６号公報には、大サイズのトランジスタアレイの
隣に近接して小サイズのトランジスタアレイを形成しこ
の大小トランジスタアレイ対を相互間に配線領域をのこ
して複数列形成したものが開示されている。
して以下のものが公開されている。例えば特開昭６１−
２４５５４８号公報では、基本セルを構成するＰチャネ
ルトランジスタとＮチャネルトランジスタの比率を１：
２とし、かつ互いに近接して構成している。又、特開昭
６０−７２２４７号公報では、（１）汎用セルを決定す
る各層のマスクのうちポリシリコン層のマスクのみ異な
る複数の汎用セルをもつもの、（２）ポリシリコン層の
み異なる複数の汎用セルのうち少なくとも一つがメモリ
素子専用で、他の少なくとも一つが論理素子専用の汎用
セルであるものが開示されている。又、特開昭６０−１
７９３０号公報では、ゲートが接続された２対のＰチャ
ネル型トランジスタとＮチャネル型トランジスタを有
し、Ｐチャネル領域の外側に更に２個のＰチャネル（或
はＮチャネル）トランジスタとＮチャネル領域の外側に
更に２個のＮチャネル（或はＰチャネル）トランジスタ
を併設したものが開示されている。又、特開昭６０−６
５５４６号公報には、大サイズのトランジスタアレイの
隣に近接して小サイズのトランジスタアレイを形成しこ
の大小トランジスタアレイ対を相互間に配線領域をのこ
して複数列形成したものが開示されている。
【０００６】しかし、特開昭６０−７２２４７号公報、
特開昭６０−１７９３０号公報、特開昭６０−６５５４
６号公報に開示される発明では、低消費電力用途、高速
用途にトランジスタひいては該トランジスタを使用する
回路を作り分けることができないという問題がある。
又、Ｐチャネル型トランジスタ数とＮチャネル型トラン
ジスタ数の比率が１：１であるから、図３６のようなＳ
ＲＡＭのメモリセルを実現する場合には、上述したよう
に未使用のＰチャネル型トランジスタが生じ、使用効率
が悪くなるという問題がある。又、特開昭６２−２４５
５４８号公報に開示される発明では、低消費電力用途、
高速用途に作り分けるためには、ポリシリコンや拡散を
メタル等で接続する必要があり、配線効率が悪いという
問題がある。
特開昭６０−１７９３０号公報、特開昭６０−６５５４
６号公報に開示される発明では、低消費電力用途、高速
用途にトランジスタひいては該トランジスタを使用する
回路を作り分けることができないという問題がある。
又、Ｐチャネル型トランジスタ数とＮチャネル型トラン
ジスタ数の比率が１：１であるから、図３６のようなＳ
ＲＡＭのメモリセルを実現する場合には、上述したよう
に未使用のＰチャネル型トランジスタが生じ、使用効率
が悪くなるという問題がある。又、特開昭６２−２４５
５４８号公報に開示される発明では、低消費電力用途、
高速用途に作り分けるためには、ポリシリコンや拡散を
メタル等で接続する必要があり、配線効率が悪いという
問題がある。
【０００７】本発明は上述したような問題点を解決する
ためになされたもので、用途別に対応して基本セルの態
様を変化させ低消費電力化を図るための半導体集積回路
装置の製造方法並びに低消費電力及び使用効率の向上を
図るための半導体集積回路装置の基本セルを提供するこ
とを目的とする。
ためになされたもので、用途別に対応して基本セルの態
様を変化させ低消費電力化を図るための半導体集積回路
装置の製造方法並びに低消費電力及び使用効率の向上を
図るための半導体集積回路装置の基本セルを提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段とその作用】本発明の半導
体集積回路装置の製造方法は、ソース領域及びソース若
しくはドレイン領域の共用領域からなる第１導電型拡散
領域の上記共用領域を共用する２つの第１導電型トラン
ジスタを含む第１導電型領域と、ソース領域及びソース
若しくはドレイン領域の共用領域からなる第２導電型拡
散領域の上記共用領域を共用する２つの第２導電型トラ
ンジスタを含み上記第１導電型トランジスタにおけるチ
ャネル幅方向に配置される第２導電型領域とを有する基
本セルを半導体基板上に縦横に形成するマスタ工程と、
形成された上記基本セル間の接続を行うカスタム工程と
を有するマスタスライス方式の半導体集積回路装置の製
造方法であって、上記マスタ工程は、上記基本セルにお
ける少なくとも上記第１導電型領域内に周囲が当該第１
導電型拡散領域領域にて囲まれる素子分離領域を有する
上記第１導電型拡散領域を形成する第１マスタ工程と、
少なくとも上記第１導電型トランジスタの該第１導電型
トランジスタを構成するゲート電極を、上記素子分離領
域において不連続な不連続ゲート電極若しくは連続な連
続ゲート電極として形成する第２マスタ工程とを備えた
ことを特徴とする。
体集積回路装置の製造方法は、ソース領域及びソース若
しくはドレイン領域の共用領域からなる第１導電型拡散
領域の上記共用領域を共用する２つの第１導電型トラン
ジスタを含む第１導電型領域と、ソース領域及びソース
若しくはドレイン領域の共用領域からなる第２導電型拡
散領域の上記共用領域を共用する２つの第２導電型トラ
ンジスタを含み上記第１導電型トランジスタにおけるチ
ャネル幅方向に配置される第２導電型領域とを有する基
本セルを半導体基板上に縦横に形成するマスタ工程と、
形成された上記基本セル間の接続を行うカスタム工程と
を有するマスタスライス方式の半導体集積回路装置の製
造方法であって、上記マスタ工程は、上記基本セルにお
ける少なくとも上記第１導電型領域内に周囲が当該第１
導電型拡散領域領域にて囲まれる素子分離領域を有する
上記第１導電型拡散領域を形成する第１マスタ工程と、
少なくとも上記第１導電型トランジスタの該第１導電型
トランジスタを構成するゲート電極を、上記素子分離領
域において不連続な不連続ゲート電極若しくは連続な連
続ゲート電極として形成する第２マスタ工程とを備えた
ことを特徴とする。
【０００９】又、本発明の半導体集積回路装置の基本セ
ルは、ソース領域及びソース若しくはドレイン領域の共
用領域からなる第１導電型拡散領域の上記共用領域を共
用する２つの第１導電型トランジスタを含む第１導電型
領域と、ソース領域及びソース若しくはドレイン領域の
共用領域からなる第２導電型拡散領域の上記共用領域を
共用する２つの第２導電型トランジスタを含み上記第１
導電型トランジスタにおけるチャネル幅方向に配置され
る第２導電型領域とを有する、マスタスライス方式の半
導体集積回路装置を構成する基本セルであって、少なく
とも上記第１導電型領域において上記２つの第１導電型
トランジスタにて共用していないソース又はドレイン領
域のいずれか一つを共用する、上記トランジスタの導電
型と同じ導電型である第１サブトランジスタを上記第１
導電型拡散領域におけるチャネル長方向に備えたことを
特徴とする。
ルは、ソース領域及びソース若しくはドレイン領域の共
用領域からなる第１導電型拡散領域の上記共用領域を共
用する２つの第１導電型トランジスタを含む第１導電型
領域と、ソース領域及びソース若しくはドレイン領域の
共用領域からなる第２導電型拡散領域の上記共用領域を
共用する２つの第２導電型トランジスタを含み上記第１
導電型トランジスタにおけるチャネル幅方向に配置され
る第２導電型領域とを有する、マスタスライス方式の半
導体集積回路装置を構成する基本セルであって、少なく
とも上記第１導電型領域において上記２つの第１導電型
トランジスタにて共用していないソース又はドレイン領
域のいずれか一つを共用する、上記トランジスタの導電
型と同じ導電型である第１サブトランジスタを上記第１
導電型拡散領域におけるチャネル長方向に備えたことを
特徴とする。
【００１０】又、本発明の半導体集積回路装置の基本セ
ルは、上記第１サブトランジスタにおいて、上記第１サ
ブトランジスタを構成する電極領域の内、上記第１導電
型トランジスタと共用していない方のソース又はドレイ
ン領域は他のトランジスタと共用することもできる。
ルは、上記第１サブトランジスタにおいて、上記第１サ
ブトランジスタを構成する電極領域の内、上記第１導電
型トランジスタと共用していない方のソース又はドレイ
ン領域は他のトランジスタと共用することもできる。
【００１１】このように構成することで、第１サブトラ
ンジスタ及び第３トランジスタは例えば第１導電型トラ
ンジスタよりもチャネル幅を短く形成することで低消費
電力型のトランジスタを構成するように作用する。
ンジスタ及び第３トランジスタは例えば第１導電型トラ
ンジスタよりもチャネル幅を短く形成することで低消費
電力型のトランジスタを構成するように作用する。
【００１２】
【実施例】本発明の半導体集積回路装置の基本セル及び
半導体集積回路装置の製造方法の一実施例について図を
参照しながら以下に説明する。図１には、本実施例にお
ける基本セルの一例を示す。尚、図３５に示す構成部分
と同じ構成部分については同じ符号を付しその説明を省
略する。又、図１、図３５等の基本セルを示す図におい
て、図示の凡例を図３３に示す。図１に示す基本セルに
おいて例えばＮ型拡散領域１０５には、周囲がＮ型拡散
領域１０５にて包囲されるようにして、Ｎ型不純物を拡
散しない素子分離領域１１０が形成される。さらに、ポ
リシリコンからなるゲート電極がＮ型拡散領域１０５に
形成されトランジスタを形成するが、上記素子分離領域
１１０にてゲート電極１０６ａとゲート電極１０７ａと
は不連続となるように、ゲート電極１０８ａとゲート電
極１０９ａとは不連続となるように各ゲート電極が形成
される。よって、Ｎ型拡散領域１０５には、４つのＮチ
ャネル型トランジスタ１０６，１０７，１０８，１０９
が形成される。したがって、一つの基本セルには、２個
のＰチャネル型トランジスタ２０３，２０４と、２個の
Ｎチャネル型トランジスタ１０６，１０８と、２個のＮ
チャネル型トランジスタ１０７，１０９とが計３段に形
成される。
半導体集積回路装置の製造方法の一実施例について図を
参照しながら以下に説明する。図１には、本実施例にお
ける基本セルの一例を示す。尚、図３５に示す構成部分
と同じ構成部分については同じ符号を付しその説明を省
略する。又、図１、図３５等の基本セルを示す図におい
て、図示の凡例を図３３に示す。図１に示す基本セルに
おいて例えばＮ型拡散領域１０５には、周囲がＮ型拡散
領域１０５にて包囲されるようにして、Ｎ型不純物を拡
散しない素子分離領域１１０が形成される。さらに、ポ
リシリコンからなるゲート電極がＮ型拡散領域１０５に
形成されトランジスタを形成するが、上記素子分離領域
１１０にてゲート電極１０６ａとゲート電極１０７ａと
は不連続となるように、ゲート電極１０８ａとゲート電
極１０９ａとは不連続となるように各ゲート電極が形成
される。よって、Ｎ型拡散領域１０５には、４つのＮチ
ャネル型トランジスタ１０６，１０７，１０８，１０９
が形成される。したがって、一つの基本セルには、２個
のＰチャネル型トランジスタ２０３，２０４と、２個の
Ｎチャネル型トランジスタ１０６，１０８と、２個のＮ
チャネル型トランジスタ１０７，１０９とが計３段に形
成される。
【００１３】このように構成される基本セルは以下のよ
うに製造される。従来より、ゲートアレイでは、予め基
本セルを形成しておくマスタ工程と、回路を形成するた
めに素子間の接続を行うカスタム工程とがある。本実施
例の基本セルでは、図２の通り、マスタ工程を更に２つ
の第１マスタ工程と第２マスタ工程に分ける。第１マス
タ工程では、素子分離領域１１０の形成をも含み半導体
基板にＮ型拡散領域１０５及びＰ型拡散領域２０５を形
成する、即ち拡散工程を行う。次に第２マスタ工程で
は、ゲート電極を形成するポリシリコン工程を行う。
うに製造される。従来より、ゲートアレイでは、予め基
本セルを形成しておくマスタ工程と、回路を形成するた
めに素子間の接続を行うカスタム工程とがある。本実施
例の基本セルでは、図２の通り、マスタ工程を更に２つ
の第１マスタ工程と第２マスタ工程に分ける。第１マス
タ工程では、素子分離領域１１０の形成をも含み半導体
基板にＮ型拡散領域１０５及びＰ型拡散領域２０５を形
成する、即ち拡散工程を行う。次に第２マスタ工程で
は、ゲート電極を形成するポリシリコン工程を行う。
【００１４】ここで本実施例の基本セルは上述したよう
に素子分離領域１１０を設けることで、ポリシリコン工
程においてマスクを使い分けることにより、図１に示す
ように、又上述したようにゲート電極であるポリシリコ
ンが非接続の基本セルを形成することができ、さらに、
図３に示すようにトランジスタ１０６とトランジスタ１
０７とのゲート電極及びトランジスタ１０８とトランジ
スタ１０９とのゲート電極であるポリシリコンが接続さ
れた基本セルとを一つのウエハ上にて作り分けることが
できる。尚、図３に示す構成部分において図１と同じ構
成部分については同じ符号を付している。又、トランジ
スタ１０６とトランジスタ１０７とのゲート電極は接続
し、トランジスタ１０８とトランジスタ１０９とのゲー
ト電極は非接続とするということもできる。
に素子分離領域１１０を設けることで、ポリシリコン工
程においてマスクを使い分けることにより、図１に示す
ように、又上述したようにゲート電極であるポリシリコ
ンが非接続の基本セルを形成することができ、さらに、
図３に示すようにトランジスタ１０６とトランジスタ１
０７とのゲート電極及びトランジスタ１０８とトランジ
スタ１０９とのゲート電極であるポリシリコンが接続さ
れた基本セルとを一つのウエハ上にて作り分けることが
できる。尚、図３に示す構成部分において図１と同じ構
成部分については同じ符号を付している。又、トランジ
スタ１０６とトランジスタ１０７とのゲート電極は接続
し、トランジスタ１０８とトランジスタ１０９とのゲー
ト電極は非接続とするということもできる。
【００１５】このようにゲート電極の接続、非接続によ
りチャネル幅が異なるトランジスタを形成可能であるの
で、チャネル幅が小さいトランジスタは低消費電力型の
トランジスタとして利用でき、チャネル幅が大きいトラ
ンジスタは高速動作型のトランジスタとして利用でき
る。図１に示すように、２段のＮチャネル型トランジス
タ１０６，１０７並びに１０８，１０９のうち、上段の
トランジスタ１０６，１０８のトランジスタサイズ、即
ちチャネル幅をＷＮ１、下段のトランジスタ１０７，１
０９のチャネル幅をＷＮ２とすれば、マスタのチャネル
幅は低消費電力用ではＷＮ１、高速用ではＷＮ１＋ＷＮ
２となる。
りチャネル幅が異なるトランジスタを形成可能であるの
で、チャネル幅が小さいトランジスタは低消費電力型の
トランジスタとして利用でき、チャネル幅が大きいトラ
ンジスタは高速動作型のトランジスタとして利用でき
る。図１に示すように、２段のＮチャネル型トランジス
タ１０６，１０７並びに１０８，１０９のうち、上段の
トランジスタ１０６，１０８のトランジスタサイズ、即
ちチャネル幅をＷＮ１、下段のトランジスタ１０７，１
０９のチャネル幅をＷＮ２とすれば、マスタのチャネル
幅は低消費電力用ではＷＮ１、高速用ではＷＮ１＋ＷＮ
２となる。
【００１６】基本セルを低消費電力用に使用する場合
は、図１に示す基本セルを形成後、カスタム工程に入
る。一方、基本セルを高速用に使用する場合には、図３
の基本セルを形成後、カスタム工程に入る。又、図４に
示すように、Ｐ型拡散領域２０５においても素子分離領
域２１０を形成することで、Ｐチャネル型トランジスタ
２０３，２０４についてもＮチャネル型トランジスタ１
０６等と同様に、２段に分離することができる。尚、図
４に示す構成部分において図１に示す構成部分と同じ構
成部分については同じ符号を付している。
は、図１に示す基本セルを形成後、カスタム工程に入
る。一方、基本セルを高速用に使用する場合には、図３
の基本セルを形成後、カスタム工程に入る。又、図４に
示すように、Ｐ型拡散領域２０５においても素子分離領
域２１０を形成することで、Ｐチャネル型トランジスタ
２０３，２０４についてもＮチャネル型トランジスタ１
０６等と同様に、２段に分離することができる。尚、図
４に示す構成部分において図１に示す構成部分と同じ構
成部分については同じ符号を付している。
【００１７】次に、上述したような本実施例の基本セル
を形成後、カスタム工程で回路を形成するための、低消
費電力用カスタムレイアウトと高速用カスタムレイアウ
トについて説明する。図５は低消費電力用レイアウトを
示しインバータの例を示す。この場合、図１に示す低消
費電力用基本セルに、図６のインバータのカスタムレイ
アウト３００と、下段のＮチャネルト型ランジスタ１０
７，１０９のゲート１０７ａ，１０９ａをＧＮＤ（グラ
ンド）に固定する、図７に示すカスタムレイアウト３０
１とを重ねている。このとき、Ｎチャネル型トランジス
タ１０６のチャネル幅はＷＮ１である。尚、図５に示す
構成部分において図１に示す構成部分と同じ構成部分に
ついては同じ符号を付している。又、図５に示す直線、
点線等の凡例は図３３に示すものである。
を形成後、カスタム工程で回路を形成するための、低消
費電力用カスタムレイアウトと高速用カスタムレイアウ
トについて説明する。図５は低消費電力用レイアウトを
示しインバータの例を示す。この場合、図１に示す低消
費電力用基本セルに、図６のインバータのカスタムレイ
アウト３００と、下段のＮチャネルト型ランジスタ１０
７，１０９のゲート１０７ａ，１０９ａをＧＮＤ（グラ
ンド）に固定する、図７に示すカスタムレイアウト３０
１とを重ねている。このとき、Ｎチャネル型トランジス
タ１０６のチャネル幅はＷＮ１である。尚、図５に示す
構成部分において図１に示す構成部分と同じ構成部分に
ついては同じ符号を付している。又、図５に示す直線、
点線等の凡例は図３３に示すものである。
【００１８】図８は高速用レイアウトで、インバータの
例を示す。図３の高速用マスタに、図６のインバータの
カスタムレイアウト３００を重ねている。このとき、Ｎ
チャネル型トランジスタ１０６，１０７等のチャネル幅
はＷＮ１＋ＷＮ２である。尚、図８に示す構成部分にお
いて図３に示す構成部分と同じ構成部分については同じ
符号を付している。
例を示す。図３の高速用マスタに、図６のインバータの
カスタムレイアウト３００を重ねている。このとき、Ｎ
チャネル型トランジスタ１０６，１０７等のチャネル幅
はＷＮ１＋ＷＮ２である。尚、図８に示す構成部分にお
いて図３に示す構成部分と同じ構成部分については同じ
符号を付している。
【００１９】図９に他の低消費電力用カスタムレイアウ
トを、図１０に他の高速用カスタムレイアウトの例とし
て、それぞれ２入力ＮＡＮＤを示す。インバータの例と
同じく、図１０で、高速用マスタ（図３）に重ねた高速
用カスタムレイアウトと図７に示すＧＮＤ固定カスタム
レイアウト３０１を低消費用マスタ（図１）に重ねるこ
とで、図９に示す低消費電力用カスタムレイアウトが実
現できる。即ち、高速用カスタムレイアウトを作成し、
ＧＮＤ固定カスタムレイアウト３０１を重ねることで、
低消費電力用カスタムレイアウトができるので、論理セ
ルを作成するのに必要な時間が１／２になる。
トを、図１０に他の高速用カスタムレイアウトの例とし
て、それぞれ２入力ＮＡＮＤを示す。インバータの例と
同じく、図１０で、高速用マスタ（図３）に重ねた高速
用カスタムレイアウトと図７に示すＧＮＤ固定カスタム
レイアウト３０１を低消費用マスタ（図１）に重ねるこ
とで、図９に示す低消費電力用カスタムレイアウトが実
現できる。即ち、高速用カスタムレイアウトを作成し、
ＧＮＤ固定カスタムレイアウト３０１を重ねることで、
低消費電力用カスタムレイアウトができるので、論理セ
ルを作成するのに必要な時間が１／２になる。
【００２０】又、従来通りマスタ工程を分けず、図１に
示す基本セルで低消費電力用レイアウト、高速用レイア
ウトを作成することも可能である。この場合は、１チッ
プに低消費電力用レイアウト、高速用レイアウトを混在
することもできる。図１１に示すインバータ、２入力Ｎ
ＡＮＤのレイアウトについて、図１に示す基本セルを３
つ使用して作成した実施例を図１２に示す。ＩＮＶ４０
２，ＮＡＮＤ４０４は低消費電力用、ＩＮＶ４０１，Ｎ
ＡＮＤ４０３はゲートをメタルなどで接続し、高速用と
して用いる。尚、図１２に示す３つの基本セルの各構成
部分について、図１に示す基本セルの構成部分に付した
符号の記載は省略している。
示す基本セルで低消費電力用レイアウト、高速用レイア
ウトを作成することも可能である。この場合は、１チッ
プに低消費電力用レイアウト、高速用レイアウトを混在
することもできる。図１１に示すインバータ、２入力Ｎ
ＡＮＤのレイアウトについて、図１に示す基本セルを３
つ使用して作成した実施例を図１２に示す。ＩＮＶ４０
２，ＮＡＮＤ４０４は低消費電力用、ＩＮＶ４０１，Ｎ
ＡＮＤ４０３はゲートをメタルなどで接続し、高速用と
して用いる。尚、図１２に示す３つの基本セルの各構成
部分について、図１に示す基本セルの構成部分に付した
符号の記載は省略している。
【００２１】前例をＳＲＡＭのメモリセルに適用した例
を示す。図１３は、図１に示す基本セル３つにてＳＲＡ
Ｍのメモリセルを実現したレイアウトの実施例である。
１基本セルで１つのＳＲＡＭのメモリセルを実現するこ
とができる。又、図１４は図１３に対応する回路図で、
図１４に示す符号４１３は図３６をトランジスタレベル
になおしたものである。尚、図１３に示す符号と図１４
に示す符号とは一致している。図１３、図１４中、符号
４０１はワードラインＷＬ０でゲート４１１，４１２に
接続される。符号４０２はワードラインＷＬ１で、次の
メモリセルに接続される。符号４０３，４０４はビット
ラインの反転信号ＢＬ０ＢとビットラインＢＬ０であ
る。符号４０５，４０６で構成されるインバータの出力
信号４１０が符号４０７，４０８で構成されるインバー
タの入力となり、その出力信号４０９が上記インバータ
の入力となる。符号４１４，４１５は基板電位をとるた
めの拡散である。尚、図１３に示す３つの基本セルの各
構成部分について、図１に示す基本セルの構成部分に付
した符号の記載は省略している。
を示す。図１３は、図１に示す基本セル３つにてＳＲＡ
Ｍのメモリセルを実現したレイアウトの実施例である。
１基本セルで１つのＳＲＡＭのメモリセルを実現するこ
とができる。又、図１４は図１３に対応する回路図で、
図１４に示す符号４１３は図３６をトランジスタレベル
になおしたものである。尚、図１３に示す符号と図１４
に示す符号とは一致している。図１３、図１４中、符号
４０１はワードラインＷＬ０でゲート４１１，４１２に
接続される。符号４０２はワードラインＷＬ１で、次の
メモリセルに接続される。符号４０３，４０４はビット
ラインの反転信号ＢＬ０ＢとビットラインＢＬ０であ
る。符号４０５，４０６で構成されるインバータの出力
信号４１０が符号４０７，４０８で構成されるインバー
タの入力となり、その出力信号４０９が上記インバータ
の入力となる。符号４１４，４１５は基板電位をとるた
めの拡散である。尚、図１３に示す３つの基本セルの各
構成部分について、図１に示す基本セルの構成部分に付
した符号の記載は省略している。
【００２２】図１、図３では、Ｎチャネル型トランジス
タ１０６等のソース又はドレインの一方が共通になって
いるが、図１５のように独立させることも可能である。
この場合、高速用の基本セルを形成するには、Ｄ１とＤ
３、Ｄ２とＤ４、Ｓ１２とＳ３４、Ｐ１とＰ３、Ｐ２と
Ｐ４を接続する必要がある。接続は、例えばポリシリコ
ンで行ってもよいし、ＴｉＮ等の高融点金属を用いた配
線材にて行ってもよい。図１６に、Ｐ１とＰ３、Ｐ２と
Ｐ４はポリシリコンで、Ｄ１とＤ３、Ｄ２とＤ４、Ｓ１
２とＳ３４は他の配線材で接続した例を示す。
タ１０６等のソース又はドレインの一方が共通になって
いるが、図１５のように独立させることも可能である。
この場合、高速用の基本セルを形成するには、Ｄ１とＤ
３、Ｄ２とＤ４、Ｓ１２とＳ３４、Ｐ１とＰ３、Ｐ２と
Ｐ４を接続する必要がある。接続は、例えばポリシリコ
ンで行ってもよいし、ＴｉＮ等の高融点金属を用いた配
線材にて行ってもよい。図１６に、Ｐ１とＰ３、Ｐ２と
Ｐ４はポリシリコンで、Ｄ１とＤ３、Ｄ２とＤ４、Ｓ１
２とＳ３４は他の配線材で接続した例を示す。
【００２３】次に、図１及び図３に示す第１基本セルと
は異なる形態の第２基本セルについて説明する。このよ
うな第２基本セルを図１７、図１８に示す。図１７等に
示す第２基本セルを使用することで、ＳＲＡＭのメモリ
セルを実現する場合に、図１３と同様にビットラインに
接続させれるドレインの面積を小さくすることにより、
ビットライン容量を減らし、消費電流を抑えることので
きる。第２基本セルは、図１７に示すように、従来の基
本セル（図３５参照）におけるソース又はドレイン領域
１０１，２０１のチャネル長方向に、ソース又はドレイ
ン領域１０１，２０１を共通電極とし、ソース又はドレ
イン領域１０１，２０１に平行に延在して形成されるド
レイン又はソース領域１５１，２５１を設けたＮチャネ
ル型トランジスタ１５０、Ｐチャネル型トランジスタ２
５０を形成した構造をなす。尚、Ｎチャネル型トランジ
スタ１５０、Ｐチャネル型トランジスタ２５０のゲート
電極１５０ａ，２５０ａは、Ｎチャネル型トランジスタ
１０３，Ｐチャネル型トランジスタ２０３等のチャネル
幅の約半分の長さにてなる。
は異なる形態の第２基本セルについて説明する。このよ
うな第２基本セルを図１７、図１８に示す。図１７等に
示す第２基本セルを使用することで、ＳＲＡＭのメモリ
セルを実現する場合に、図１３と同様にビットラインに
接続させれるドレインの面積を小さくすることにより、
ビットライン容量を減らし、消費電流を抑えることので
きる。第２基本セルは、図１７に示すように、従来の基
本セル（図３５参照）におけるソース又はドレイン領域
１０１，２０１のチャネル長方向に、ソース又はドレイ
ン領域１０１，２０１を共通電極とし、ソース又はドレ
イン領域１０１，２０１に平行に延在して形成されるド
レイン又はソース領域１５１，２５１を設けたＮチャネ
ル型トランジスタ１５０、Ｐチャネル型トランジスタ２
５０を形成した構造をなす。尚、Ｎチャネル型トランジ
スタ１５０、Ｐチャネル型トランジスタ２５０のゲート
電極１５０ａ，２５０ａは、Ｎチャネル型トランジスタ
１０３，Ｐチャネル型トランジスタ２０３等のチャネル
幅の約半分の長さにてなる。
【００２４】さらに、第２基本セルには、このように形
成されたＮチャネル型トランジスタ１５０、Ｐチャネル
型トランジスタ２５０に対して、Ｎ型拡散領域１０５に
おける対角位置にＮチャネル型トランジスタ１６５、Ｐ
チャネル型トランジスタ２６５を形成するのが好まし
い。尚、このようなＮチャネル型トランジスタ１６５、
Ｐチャネル型トランジスタ２６５は、上述したＮチャネ
ル型トランジスタ１５０、Ｐチャネル型トランジスタ２
５０と同様に形成されるものである。
成されたＮチャネル型トランジスタ１５０、Ｐチャネル
型トランジスタ２５０に対して、Ｎ型拡散領域１０５に
おける対角位置にＮチャネル型トランジスタ１６５、Ｐ
チャネル型トランジスタ２６５を形成するのが好まし
い。尚、このようなＮチャネル型トランジスタ１６５、
Ｐチャネル型トランジスタ２６５は、上述したＮチャネ
ル型トランジスタ１５０、Ｐチャネル型トランジスタ２
５０と同様に形成されるものである。
【００２５】このように図１７に示す第２基本セルは、
Ｎチャネル型トランジスタ１６５、Ｐチャネル型トラン
ジスタ２６５をも含めると１基本セルに４個のＰチャネ
ル型トランジスタと４個のＮチャネル型トランジスタを
それぞれチャネル長方向に１段に形成している。
Ｎチャネル型トランジスタ１６５、Ｐチャネル型トラン
ジスタ２６５をも含めると１基本セルに４個のＰチャネ
ル型トランジスタと４個のＮチャネル型トランジスタを
それぞれチャネル長方向に１段に形成している。
【００２６】図１８には、上述した第２基本セルの変形
例を示しており、Ｎチャネル領域のみについてＮチャネ
ル型トランジスタ１５０及びＮチャネル型トランジスタ
１６５を備えた場合を示している。よってこの変形例の
第２基本セルでは、１基本セルに２個のＰチャネル型ト
ランジスタと４個のＮチャネル型トランジスタをそれぞ
れ１段に形成している。
例を示しており、Ｎチャネル領域のみについてＮチャネ
ル型トランジスタ１５０及びＮチャネル型トランジスタ
１６５を備えた場合を示している。よってこの変形例の
第２基本セルでは、１基本セルに２個のＰチャネル型ト
ランジスタと４個のＮチャネル型トランジスタをそれぞ
れ１段に形成している。
【００２７】図１９に、図１７に示す第２基本セルでＳ
ＲＡＭのメモリセルを実現したレイアウトの実施例を示
す。１基本セルで１つのＳＲＡＭのメモリセルを実現す
ることができる。尚、図１９に示す３つの第２基本セル
の各構成部分について、図１７に示す第２基本セルの構
成部分に付した符号の記載は省略している。又、図２０
は図３６を図１９に対応するようにトランジスタレベル
に直した回路図である。図１９、図２０中、符号４２１
はワードラインＷＬ０でゲート４３１、４３２に接続さ
れる。符号４２３、４２４はビットラインの反転信号Ｂ
Ｌ０ＢとビットラインＢＬ０である。符号４２５、４２
６で構成されるインバータの出力信号４３０が符号４２
７、４２８で構成されるインバータの入力となり、その
出力信号４２９が前記インバータの入力となる。符号４
３４、４３５は基板電位をとるための拡散である。
ＲＡＭのメモリセルを実現したレイアウトの実施例を示
す。１基本セルで１つのＳＲＡＭのメモリセルを実現す
ることができる。尚、図１９に示す３つの第２基本セル
の各構成部分について、図１７に示す第２基本セルの構
成部分に付した符号の記載は省略している。又、図２０
は図３６を図１９に対応するようにトランジスタレベル
に直した回路図である。図１９、図２０中、符号４２１
はワードラインＷＬ０でゲート４３１、４３２に接続さ
れる。符号４２３、４２４はビットラインの反転信号Ｂ
Ｌ０ＢとビットラインＢＬ０である。符号４２５、４２
６で構成されるインバータの出力信号４３０が符号４２
７、４２８で構成されるインバータの入力となり、その
出力信号４２９が前記インバータの入力となる。符号４
３４、４３５は基板電位をとるための拡散である。
【００２８】図２１、図２２は、図１７、１８に示す４
個のトランジスタ１０３，１０４，２０３，２０４の両
端に位置するＮチャネル型トランジスタ１５０とＮチャ
ネル型トランジスタ１６０、及びＰチャネル型トランジ
スタ２５０とＰチャネル型トランジスタ２６０とのゲー
トとなるポリシリコンどうしがそれぞれ接続されたもの
である。尚、Ｎチャネル型トランジスタ１６０とは、Ｎ
チャネル型トランジスタ１５０及びＮチャネル型トラン
ジスタ１６５を設けた第２基本セルをチャネル長方向に
複数並べた場合に上記Ｎチャネル型トランジスタ１５０
のチャネル幅方向に位置する、隣接する第２基本セルに
おけるトランジスタである。同様に、Ｐチャネル型トラ
ンジスタ２６０とは、Ｐチャネル型トランジスタ２５０
及びＰチャネル型トランジスタ２６５を設けた第２基本
セルをチャネル長方向に複数並べた場合に上記Ｐチャネ
ル型トランジスタ２５０のチャネル幅方向に位置する、
隣接する第２基本セルにおけるトランジスタである。
個のトランジスタ１０３，１０４，２０３，２０４の両
端に位置するＮチャネル型トランジスタ１５０とＮチャ
ネル型トランジスタ１６０、及びＰチャネル型トランジ
スタ２５０とＰチャネル型トランジスタ２６０とのゲー
トとなるポリシリコンどうしがそれぞれ接続されたもの
である。尚、Ｎチャネル型トランジスタ１６０とは、Ｎ
チャネル型トランジスタ１５０及びＮチャネル型トラン
ジスタ１６５を設けた第２基本セルをチャネル長方向に
複数並べた場合に上記Ｎチャネル型トランジスタ１５０
のチャネル幅方向に位置する、隣接する第２基本セルに
おけるトランジスタである。同様に、Ｐチャネル型トラ
ンジスタ２６０とは、Ｐチャネル型トランジスタ２５０
及びＰチャネル型トランジスタ２６５を設けた第２基本
セルをチャネル長方向に複数並べた場合に上記Ｐチャネ
ル型トランジスタ２５０のチャネル幅方向に位置する、
隣接する第２基本セルにおけるトランジスタである。
【００２９】図２３に、図２２に示す基本セルでＳＲＡ
Ｍのメモリセルを実現したレイアウトの実施例を示す。
１基本セルで１つのＳＲＡＭのメモリセルを実現するこ
とができる。尚、図２３には、図２２に示す基本セルの
構成部分に付した符号の記載は省略している。又、図２
４は図１４に示す回路を図２３に対応するようにトラン
ジスタレベルに直した回路図である。図２３では、ビッ
トラインで接続されるメモリセルのトランジスタ４５
１、４５２のドレイン領域１５２，１５３の面積が小さ
くなっている為、ビットラインの容量が小さくなり、消
費電流を減らすことができる。尚、図２３に示す構成部
分に付した番号は、図２４において対応する構成部分に
対応する番号を付している。
Ｍのメモリセルを実現したレイアウトの実施例を示す。
１基本セルで１つのＳＲＡＭのメモリセルを実現するこ
とができる。尚、図２３には、図２２に示す基本セルの
構成部分に付した符号の記載は省略している。又、図２
４は図１４に示す回路を図２３に対応するようにトラン
ジスタレベルに直した回路図である。図２３では、ビッ
トラインで接続されるメモリセルのトランジスタ４５
１、４５２のドレイン領域１５２，１５３の面積が小さ
くなっている為、ビットラインの容量が小さくなり、消
費電流を減らすことができる。尚、図２３に示す構成部
分に付した番号は、図２４において対応する構成部分に
対応する番号を付している。
【００３０】図３４に、他の基本セルである第３基本セ
ルの形態を示す。第３基本セルは、上述した第２基本セ
ルにおける例えばＮチャネル型トランジスタ１５０にお
けるドレイン又はソース領域１５１を隣接する基本セル
におけるトランジスタと共用するようにしたものであ
る。図３４において、第３基本セルは、図３５に示す従
来の基本セルに、さらにソースもしくはドレイン領域１
０１を共用し、Ｎチャネル型トランジスタ１０３等のチ
ャネル長方向であってＮ型拡散領域１０５に隣接して形
成されるドレインもしくはソース領域１７１及びゲート
電極１７０ａから構成されるＮチャネル型トランジスタ
１７０を設けたものである。尚、図２５に示すように上
記ドレインもしくはソース領域１７１は、隣接する他の
第３基本セルにおいてゲート電極を上記ゲート電極１７
０ａに平行に形成したＮチャネル型トランジスタ１７５
のドレインもしくはソース領域としても共用される。さ
らに、又、図２５に示すように第３基本セルにおいてＮ
チャネル型トランジスタ１７０に対向してＮ型拡散領域
１０５にＮチャネル型トランジスタ１８０を形成するこ
ともできる。
ルの形態を示す。第３基本セルは、上述した第２基本セ
ルにおける例えばＮチャネル型トランジスタ１５０にお
けるドレイン又はソース領域１５１を隣接する基本セル
におけるトランジスタと共用するようにしたものであ
る。図３４において、第３基本セルは、図３５に示す従
来の基本セルに、さらにソースもしくはドレイン領域１
０１を共用し、Ｎチャネル型トランジスタ１０３等のチ
ャネル長方向であってＮ型拡散領域１０５に隣接して形
成されるドレインもしくはソース領域１７１及びゲート
電極１７０ａから構成されるＮチャネル型トランジスタ
１７０を設けたものである。尚、図２５に示すように上
記ドレインもしくはソース領域１７１は、隣接する他の
第３基本セルにおいてゲート電極を上記ゲート電極１７
０ａに平行に形成したＮチャネル型トランジスタ１７５
のドレインもしくはソース領域としても共用される。さ
らに、又、図２５に示すように第３基本セルにおいてＮ
チャネル型トランジスタ１７０に対向してＮ型拡散領域
１０５にＮチャネル型トランジスタ１８０を形成するこ
ともできる。
【００３１】このように図２５に示す第３基本セルで
は、Ｎチャネル型トランジスタ１８０をも含めると、１
基本セル内に２個のＰチャネル型トランジスタ２０３，
２０４と４個のＮチャネルトランジスタ１０３，１０
４，１７０，１８０をそれぞれ１段に形成している。４
個のＮチャネルトランジスタのソース又はドレイン領域
は拡散で接続されており、基本セルを並べると隣の基本
セルの拡散とも接続される。
は、Ｎチャネル型トランジスタ１８０をも含めると、１
基本セル内に２個のＰチャネル型トランジスタ２０３，
２０４と４個のＮチャネルトランジスタ１０３，１０
４，１７０，１８０をそれぞれ１段に形成している。４
個のＮチャネルトランジスタのソース又はドレイン領域
は拡散で接続されており、基本セルを並べると隣の基本
セルの拡散とも接続される。
【００３２】図２６には、図２５に示す基本セルでＳＲ
ＡＭのメモリセルを実現したレイアウトの実施例を示
す。１基本セルで１つのＳＲＡＭのメモリセルを実現す
ることができる。又、図２７は図３６を図２６に対応す
るようにトランジスタレベルに直した回路図である。図
２６、図２７中、符号４６１はワードラインＷＬ０であ
りゲート４７１、４７２に接続される。符号４６３、４
６４はビットラインの反転信号ＢＬ０Ｂとビットライン
ＢＬ０である。符号４６５、４６６で構成されるインバ
ータの出力信号４７０が符号４６７、４６８で構成され
るインバータの入力となり、その出力信号４６９が前記
インバータの入力となる。符号４７４、４７５は基板電
位をとるための拡散である。図２６に示す構成は、符号
４６３のビットラインに接続される隣合うメモリセルの
トランジスタ４７２、４７６のドレイン領域１７２が共
通になっているため、面積が小さくなり、ビットライン
の容量も小さくなるので、消費電流を減らすことができ
る。
ＡＭのメモリセルを実現したレイアウトの実施例を示
す。１基本セルで１つのＳＲＡＭのメモリセルを実現す
ることができる。又、図２７は図３６を図２６に対応す
るようにトランジスタレベルに直した回路図である。図
２６、図２７中、符号４６１はワードラインＷＬ０であ
りゲート４７１、４７２に接続される。符号４６３、４
６４はビットラインの反転信号ＢＬ０Ｂとビットライン
ＢＬ０である。符号４６５、４６６で構成されるインバ
ータの出力信号４７０が符号４６７、４６８で構成され
るインバータの入力となり、その出力信号４６９が前記
インバータの入力となる。符号４７４、４７５は基板電
位をとるための拡散である。図２６に示す構成は、符号
４６３のビットラインに接続される隣合うメモリセルの
トランジスタ４７２、４７６のドレイン領域１７２が共
通になっているため、面積が小さくなり、ビットライン
の容量も小さくなるので、消費電流を減らすことができ
る。
【００３３】図２８に、図２５に示す基本セルにて、２
入力ＮＡＮＤを実現したレイアウトを示す。Ｎチャネル
型トランジスタ１７０−１，１７５−２，１７０−２，
１７５−２の各ゲート及びソース領域１７１−１，１７
１−２をＧＮＤに接続し、トランジスタ１７０−１，１
７５−２，１７０−２，１７５−２を常にオフ状態にし
ておく。
入力ＮＡＮＤを実現したレイアウトを示す。Ｎチャネル
型トランジスタ１７０−１，１７５−２，１７０−２，
１７５−２の各ゲート及びソース領域１７１−１，１７
１−２をＧＮＤに接続し、トランジスタ１７０−１，１
７５−２，１７０−２，１７５−２を常にオフ状態にし
ておく。
【００３４】又、図１７、図１８、図２１、図２２に示
す基本セルでも、図３６と同様にロジックゲートを実現
することができる。
す基本セルでも、図３６と同様にロジックゲートを実現
することができる。
【００３５】図２９は、図２５に示す基本セルにおい
て、Ｐチャネル領域にもＮチャネル領域と同様に２個の
Ｐチャネル型トランジスタ２７０，２７５を加え、合計
４個のＰチャネル型トランジスタ２０３，２０４，２７
０，２７５を、上述したＮチャネル型トランジスタ１０
３等と同様にチャネル長方向に１段に形成している。
て、Ｐチャネル領域にもＮチャネル領域と同様に２個の
Ｐチャネル型トランジスタ２７０，２７５を加え、合計
４個のＰチャネル型トランジスタ２０３，２０４，２７
０，２７５を、上述したＮチャネル型トランジスタ１０
３等と同様にチャネル長方向に１段に形成している。
【００３６】図３０は、図２９に示す基本セルでＳＲＡ
Ｍのメモリセルを実現したレイアウトの実施例で、図２
８にＰチャネル型トランジスタ４８１，４８２が追加さ
れている。Ｐチャネル型トランジスタ４８１，４８２の
ゲートとソースはＧＮＤに接続されている。尚、図３０
に示す構成部分の内、図２６に示す構成部分と同じ構成
部分については同じ符号を付している。
Ｍのメモリセルを実現したレイアウトの実施例で、図２
８にＰチャネル型トランジスタ４８１，４８２が追加さ
れている。Ｐチャネル型トランジスタ４８１，４８２の
ゲートとソースはＧＮＤに接続されている。尚、図３０
に示す構成部分の内、図２６に示す構成部分と同じ構成
部分については同じ符号を付している。
【００３７】図３１は、図２９に示す基本セルで、図３
２に示すセットバー付きラッチを実現したレイアウトで
ある。図３５に示す従来の基本セルを使うと基本セルが
３個必要となるが、図２９の基本セルを使用すると２個
で実現することができる。くわしく説明すると、図３５
に示す従来の基本セルを使うと、１個の基本セルでＰチ
ャネル型トランジスタ２個、Ｎチャネル型トランジスタ
２個（計４個）を形成することができる。図３２に示す
セットバー付ラッチは、Ｐチャネル型トランジスタ５
個、Ｎチャネル型トランジスタ５個が必要なので最低３
個の基本セルが必要となる。図２９に示す基本セルを用
いると、１個の基本セルでＰチャネル型トランジスタ４
個、Ｎチャネル型トランジスタ４個を形成することがで
きるため、図３１に示すとおり、最低２個の基本セルで
実現できる。尚、図３２において、図３１に符号を付し
て示す構成部分に対応する箇所には同じ符号を付してい
る。
２に示すセットバー付きラッチを実現したレイアウトで
ある。図３５に示す従来の基本セルを使うと基本セルが
３個必要となるが、図２９の基本セルを使用すると２個
で実現することができる。くわしく説明すると、図３５
に示す従来の基本セルを使うと、１個の基本セルでＰチ
ャネル型トランジスタ２個、Ｎチャネル型トランジスタ
２個（計４個）を形成することができる。図３２に示す
セットバー付ラッチは、Ｐチャネル型トランジスタ５
個、Ｎチャネル型トランジスタ５個が必要なので最低３
個の基本セルが必要となる。図２９に示す基本セルを用
いると、１個の基本セルでＰチャネル型トランジスタ４
個、Ｎチャネル型トランジスタ４個を形成することがで
きるため、図３１に示すとおり、最低２個の基本セルで
実現できる。尚、図３２において、図３１に符号を付し
て示す構成部分に対応する箇所には同じ符号を付してい
る。
【００３８】上述した実施例における基本セルは４個の
Ｎチャネル型トランジスタのソース又はドレイン部分が
拡散で接続されているので、上記特開昭６１−２４５５
４８号公報に開示される発明に比べて配線効率が良くす
ることができる。又、本実施例における基本セルでは、
ポリシリコン工程までがマスタとなり、上記特開昭６０
−７２２４７号とはこの点で異なる。又、特開昭６０−
１７９３０号公報に開示される基本セルを使用してＳＲ
ＡＭメモリセルを実現する場合には、メモリセル１個に
つき未使用のＰチャネルトランジスタが２個できるが、
本実施例における基本セルを使用する場合には、未使用
のトランジスタは発生しない。特開昭６０−６５５４６
号公報に開示される基本セルを使用してＳＲＡＭメモリ
セルを実現する場合には、メモリセル１個につき未使用
のＰチャネルトランジスタが２個できるが、本実施例に
おける基本セルを使用する場合には、未使用のトランジ
スタが発生しない。
Ｎチャネル型トランジスタのソース又はドレイン部分が
拡散で接続されているので、上記特開昭６１−２４５５
４８号公報に開示される発明に比べて配線効率が良くす
ることができる。又、本実施例における基本セルでは、
ポリシリコン工程までがマスタとなり、上記特開昭６０
−７２２４７号とはこの点で異なる。又、特開昭６０−
１７９３０号公報に開示される基本セルを使用してＳＲ
ＡＭメモリセルを実現する場合には、メモリセル１個に
つき未使用のＰチャネルトランジスタが２個できるが、
本実施例における基本セルを使用する場合には、未使用
のトランジスタは発生しない。特開昭６０−６５５４６
号公報に開示される基本セルを使用してＳＲＡＭメモリ
セルを実現する場合には、メモリセル１個につき未使用
のＰチャネルトランジスタが２個できるが、本実施例に
おける基本セルを使用する場合には、未使用のトランジ
スタが発生しない。
【００３９】以上説明したように、本実施例の基本セル
を使用した場合には、ゲート電極を接続、又は非接続す
ることにより、低消費電力用途、高速用用途など複数の
用途に対応したトランジスタを構成することができる。
又、一つの基本セルが２個のＰチャネル型トランジスタ
と４個のＮチャネル型トランジスタで構成することもで
きるため、ＳＲＡＭメモリセルを１基本セルで実現する
ことができる。又、図３５の基本セル用に開発したライ
ブラリをそのまま使うことができる。
を使用した場合には、ゲート電極を接続、又は非接続す
ることにより、低消費電力用途、高速用用途など複数の
用途に対応したトランジスタを構成することができる。
又、一つの基本セルが２個のＰチャネル型トランジスタ
と４個のＮチャネル型トランジスタで構成することもで
きるため、ＳＲＡＭメモリセルを１基本セルで実現する
ことができる。又、図３５の基本セル用に開発したライ
ブラリをそのまま使うことができる。
【００４０】
【発明の効果】以上詳述したように本発明の半導体集積
回路装置の製造方法によれば、素子分離領域を形成する
第１マスタ工程とゲート電極を接続、又は非接続する第
２マスタ工程とを備えたことにより、低消費電力用途、
高速用用途など複数の用途に対応したトランジスタを構
成することができる。
回路装置の製造方法によれば、素子分離領域を形成する
第１マスタ工程とゲート電極を接続、又は非接続する第
２マスタ工程とを備えたことにより、低消費電力用途、
高速用用途など複数の用途に対応したトランジスタを構
成することができる。
【００４１】又、本発明の半導体集積回路装置の基本セ
ルによれば、一つの基本セルが２個の第２導電型トラン
ジスタと４個の第１導電型トランジスタにて構成するこ
ともできることから、構成したい回路を過剰なトランジ
スタ数にて構成することを避けることができチップにお
ける面積上の使用効率の向上を図ることができ、又、そ
の回路を構成するトランジスタの適性に応じてトランジ
スタのチャネル幅を選択できるので回路全体の消費電力
の低減を行うことができる。
ルによれば、一つの基本セルが２個の第２導電型トラン
ジスタと４個の第１導電型トランジスタにて構成するこ
ともできることから、構成したい回路を過剰なトランジ
スタ数にて構成することを避けることができチップにお
ける面積上の使用効率の向上を図ることができ、又、そ
の回路を構成するトランジスタの適性に応じてトランジ
スタのチャネル幅を選択できるので回路全体の消費電力
の低減を行うことができる。
【図１】 本発明の半導体集積回路装置の基本セルの一
実施例におけるパターンを示す図である。
実施例におけるパターンを示す図である。
【図２】 本発明の半導体集積回路装置の製造方法の概
念を説明するための図である。
念を説明するための図である。
【図３】 図１に示す基本セルにおいて、ゲート電極を
接続した場合を示す図である。
接続した場合を示す図である。
【図４】 図１に示す基本セルの他の実施例を示す図で
ある。
ある。
【図５】 低消費電力用レイアウトを示す図である。
【図６】 インバータを構成するためのカスタムレイア
ウトを示す図である。
ウトを示す図である。
【図７】 ゲートをグランドに固定するためのカスタム
レイアウトを示す図である。
レイアウトを示す図である。
【図８】 高速動作用のレイアウトを示す図である。
【図９】 低消費電力用レイアウトの他の例を示す図で
ある。
ある。
【図１０】 高速動作用のレイアウトの他の例を示す図
である。
である。
【図１１】 構成するレイアウトを示す、インバータ及
びＮＡＮＤを示す図である。
びＮＡＮＤを示す図である。
【図１２】 図１に示す基本セルを使用したインバー
タ、２入力ＮＡＮＤのレイアウトを示す図である。
タ、２入力ＮＡＮＤのレイアウトを示す図である。
【図１３】 図１に示す基本セルにてＳＲＡＭを形成し
た場合のレイアウトを示す図である。
た場合のレイアウトを示す図である。
【図１４】 図１３に対応する回路図である。
【図１５】 図１に示す基本セルの他の実施例を示す図
である。
である。
【図１６】 図１５に示す基本セルに配線を施した状態
を示す図である。
を示す図である。
【図１７】 本発明の半導体集積回路装置の基本セルの
他の実施例におけるパターンを示す図である。
他の実施例におけるパターンを示す図である。
【図１８】 図１７に示す基本セルの変形例を示す図で
ある。
ある。
【図１９】 図１７に示す基本セルにてＳＲＡＭを形成
した場合のレイアウトを示す図である。
した場合のレイアウトを示す図である。
【図２０】 図１９に示すレイアウトをトランジスタレ
ベルにて記載した図である。
ベルにて記載した図である。
【図２１】 図１７に示す基本セルの変形例を示す図で
ある。
ある。
【図２２】 図１８に示す基本セルの変形例を示す図で
ある。
ある。
【図２３】 図２２に示す基本セルにてＳＲＡＭを形成
した場合のレイアウトを示す図である。
した場合のレイアウトを示す図である。
【図２４】 図２３に示すレイアウトをトランジスタレ
ベルにて記載した図である。
ベルにて記載した図である。
【図２５】 本発明の半導体集積回路装置の基本セルの
他の実施例におけるパターンを示す図である。
他の実施例におけるパターンを示す図である。
【図２６】 図２５に示す基本セルにてＳＲＡＭを形成
した場合のレイアウトを示す図である。
した場合のレイアウトを示す図である。
【図２７】 図２６に示すレイアウトをトランジスタレ
ベルにて記載した図である。
ベルにて記載した図である。
【図２８】 図２５に示す基本セルにて２入力ＮＡＮＤ
を形成したときのレイアウトを示す図である。
を形成したときのレイアウトを示す図である。
【図２９】 図２５に示す基本セルの変形例を示す図で
ある。
ある。
【図３０】 図２９に示す基本セルにてＳＲＡＭを形成
した場合のレイアウトを示す図である。
した場合のレイアウトを示す図である。
【図３１】 図２９に示す基本セルにてセットバー付き
ラッチを形成した場合のレイアウトを示す図である。
ラッチを形成した場合のレイアウトを示す図である。
【図３２】 セットバー付きラッチを示す回路図であ
る。
る。
【図３３】 図１等に示す凡例を記載した図である。
【図３４】 本発明の半導体集積回路装置の基本セルの
他の実施例におけるパターンを示す図である。
他の実施例におけるパターンを示す図である。
【図３５】 ゲートアレイにおける従来の基本セルの形
態を示す図である。
態を示す図である。
【図３６】 ＳＲＡＭのメモリセルの回路図である。
１００…Ｎチャネル領域、１０１…ソース領域、１０２
…ドレイン領域、１０３，１０４…Ｎチャネル型トラン
ジスタ、１０５…Ｎ型拡散領域、１０６，１０７，１０
８，１０９…Ｎチャネル型トランジスタ、１１０…素子
分離領域、１５０…Ｎチャネル型トランジスタ、１５１
…ドレイン若しくはソース領域、１６０…Ｎチャネル型
トランジスタ用素子、１６５…Ｎチャネル型トランジス
タ １７１…ドレイン若しくはソース領域、１７０…Ｎチャ
ネル型トランジスタ用素子、１７５…Ｎチャネル型トラ
ンジスタ、２００…Ｐチャネル領域、２０１…ソース領
域、２０２…ドレイン領域、２０３，２０４…Ｐチャネ
ル型トランジスタ、２０５…Ｎ型拡散領域、２１０…素
子分離領域、２５１…ドレイン若しくはソース領域、２
６０…Ｐチャネル型トランジスタ用素子、２６５…Ｐチ
ャネル型トランジスタ、２７１…ドレイン若しくはソー
ス領域、２７０…Ｐチャネル型トランジスタ用素子、２
７５…Ｐチャネル型トランジスタ。
…ドレイン領域、１０３，１０４…Ｎチャネル型トラン
ジスタ、１０５…Ｎ型拡散領域、１０６，１０７，１０
８，１０９…Ｎチャネル型トランジスタ、１１０…素子
分離領域、１５０…Ｎチャネル型トランジスタ、１５１
…ドレイン若しくはソース領域、１６０…Ｎチャネル型
トランジスタ用素子、１６５…Ｎチャネル型トランジス
タ １７１…ドレイン若しくはソース領域、１７０…Ｎチャ
ネル型トランジスタ用素子、１７５…Ｎチャネル型トラ
ンジスタ、２００…Ｐチャネル領域、２０１…ソース領
域、２０２…ドレイン領域、２０３，２０４…Ｐチャネ
ル型トランジスタ、２０５…Ｎ型拡散領域、２１０…素
子分離領域、２５１…ドレイン若しくはソース領域、２
６０…Ｐチャネル型トランジスタ用素子、２６５…Ｐチ
ャネル型トランジスタ、２７１…ドレイン若しくはソー
ス領域、２７０…Ｐチャネル型トランジスタ用素子、２
７５…Ｐチャネル型トランジスタ。
Claims (10)
- 【請求項１】 ソース領域及びソース若しくはドレイン
領域の共用領域からなる第１導電型拡散領域の上記共用
領域を共用する２つの第１導電型トランジスタを含む第
１導電型領域と、ソース領域及びソース若しくはドレイ
ン領域の共用領域からなる第２導電型拡散領域の上記共
用領域を共用する２つの第２導電型トランジスタを含み
上記第１導電型トランジスタにおけるチャネル幅方向に
配置される第２導電型領域とを有する基本セルを半導体
基板上に縦横に形成するマスタ工程と、形成された上記
基本セル間の接続を行うカスタム工程とを有するマスタ
スライス方式の半導体集積回路装置の製造方法であっ
て、 上記マスタ工程は、 上記基本セルにおける少なくとも上記第１導電型領域内
に周囲が当該第１導電型拡散領域領域にて囲まれる素子
分離領域を有する上記第１導電型拡散領域を形成する第
１マスタ工程と、 少なくとも上記第１導電型トランジスタの該第１導電型
トランジスタを構成するゲート電極を、上記素子分離領
域において不連続な不連続ゲート電極若しくは連続な連
続ゲート電極として形成する第２マスタ工程と、を備え
たことを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 ソース領域及びソース若しくはドレイン
領域の共用領域からなる第１導電型拡散領域の上記共用
領域を共用する２つの第１導電型トランジスタを含む第
１導電型領域と、ソース領域及びソース若しくはドレイ
ン領域の共用領域からなる第２導電型拡散領域の上記共
用領域を共用する２つの第２導電型トランジスタを含み
上記第１導電型トランジスタにおけるチャネル幅方向に
配置される第２導電型領域とを有する、マスタスライス
方式の半導体集積回路装置を構成する基本セルであっ
て、 少なくとも上記第１導電型領域内に設けられる、周囲が
当該第１導電型拡散領域領域にて囲まれる素子分離領域
と、 少なくとも上記第１導電型トランジスタの上記素子分離
領域にて不連続な不連続ゲート電極と、を備えたことを
特徴とする半導体集積回路装置を構成する基本セル。 - 【請求項３】 ソース領域及びソース若しくはドレイン
領域の共用領域からなる第１導電型拡散領域の上記共用
領域を共用する２つの第１導電型トランジスタを含む第
１導電型領域と、ソース領域及びソース若しくはドレイ
ン領域の共用領域からなる第２導電型拡散領域の上記共
用領域を共用する２つの第２導電型トランジスタを含み
上記第１導電型トランジスタにおけるチャネル幅方向に
配置される第２導電型領域とを有する、マスタスライス
方式の半導体集積回路装置を構成する基本セルであっ
て、 少なくとも上記第１導電型領域において上記２つの第１
導電型トランジスタにて共用していないソース又はドレ
イン領域のいずれか一つを共用する、上記トランジスタ
の導電型と同じ導電型である第１サブトランジスタを上
記第１導電型拡散領域におけるチャネル長方向に備えた
ことを特徴とする半導体集積回路装置を構成する基本セ
ル。 - 【請求項４】 上記第１導電型トランジスタにて共用し
ていないソース又はドレイン領域の内、上記第１サブト
ランジスタにて共用していないソース又はドレイン領域
を共用する、上記トランジスタの導電型と同じ導電型で
ある第２サブトランジスタを、上記第１サブトランジス
タに対して上記第１導電型拡散領域において対向する位
置に形成する、請求項３記載の半導体集積回路装置を構
成する基本セル。 - 【請求項５】 請求項４記載の基本セルがチャネル長方
向に複数配列される、半導体集積回路装置を構成する基
本セル。 - 【請求項６】 隣接する上記第１サブトランジスタのゲ
ート領域と上記第２サブトランジスタのゲート領域とが
接続される、請求項５記載の半導体集積回路装置を構成
する基本セル。 - 【請求項７】 上記第１サブトランジスタにおいて、上
記第１サブトランジスタを構成する電極領域の内、上記
第１導電型トランジスタと共用していない方のソース又
はドレイン領域は他のトランジスタと共用する、請求項
３記載の半導体集積回路装置を構成する基本セル。 - 【請求項８】 請求項７記載の基本セルがチャネル長方
向に複数配列される場合、上記他のトランジスタは隣接
する基本セルにおける上記第１サブトランジスタであ
る、半導体集積回路装置を構成する基本セル。 - 【請求項９】 上記第１サブトランジスタにおいて、上
記第１サブトランジスタを構成する電極領域の内、上記
第１導電型トランジスタと共用していない方のソース又
はドレイン領域は他のトランジスタと共用し、上記第２
サブトランジスタにおいて、上記第２サブトランジスタ
を構成する電極領域の内、上記第１導電型トランジスタ
と共用していない方のソース又はドレイン領域は別のト
ランジスタと共用する、請求項４記載の半導体集積回路
装置を構成する基本セル。 - 【請求項１０】 請求項９記載の基本セルがチャネル長
方向に複数配列される場合、上記他のトランジスタは隣
接する基本セルにおける上記第２サブトランジスタであ
り、上記別のトランジスタは隣接する基本セルにおける
上記第１サブトランジスタである、半導体集積回路装置
を構成する基本セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33148393A JPH07193201A (ja) | 1993-12-27 | 1993-12-27 | 半導体集積回路装置の製造方法及び半導体集積回路装置を構成する基本セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33148393A JPH07193201A (ja) | 1993-12-27 | 1993-12-27 | 半導体集積回路装置の製造方法及び半導体集積回路装置を構成する基本セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193201A true JPH07193201A (ja) | 1995-07-28 |
Family
ID=18244155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33148393A Pending JPH07193201A (ja) | 1993-12-27 | 1993-12-27 | 半導体集積回路装置の製造方法及び半導体集積回路装置を構成する基本セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193201A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814919A (en) * | 1995-04-28 | 1998-09-29 | Canon Kabushiki Kaisha | Electro-mechanical energy conversion element and a vibration wave actuator using the electro-mechanical energy conversion element |
-
1993
- 1993-12-27 JP JP33148393A patent/JPH07193201A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814919A (en) * | 1995-04-28 | 1998-09-29 | Canon Kabushiki Kaisha | Electro-mechanical energy conversion element and a vibration wave actuator using the electro-mechanical energy conversion element |
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