JP3519973B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に、マスタスライス方式の基本セルの構造に関す
る。

【０００２】

【従来の技術】従来より、顧客からの要求に迅速に対処
するために、ＬＳＩの設計から拡散処理までを画一的に
処理しておき、その後の回路配線のみを品種毎に行うマ
スタスライス方式がよく知られている。このマスタスラ
イス方式は、開発期間の短縮化、開発費用の低減など少
量多品種の生産に適した利点を有している。

【０００３】このマスタスライス方式の半導体集積回路
装置は、マトリクス状又は一方向に配列された複数の基
本セルを、完成品の仕様に合わせて結線する事により実
現される。

【０００４】例えば、特開平５−６３０４６号に記載さ
れているようなマスタスライス方式半導体集積回路装置
に搭載されている一般的な基本セル１００の構造は、図
４に示す通り、Ｐ型ＭＯＳトランジスタのゲート電極１
０１と１０２、Ｐ型ＭＯＳトランジスタのドレイン端子
又はソース端子となるＰ型不純物拡散領域１０３、Ｎ型
ＭＯＳトランジスタのゲート電極１０４と１０５、Ｎ型
ＭＯＳトランジスタのドレイン端子又はソース端子とな
るＮ型不純物拡散領域１０６及び二本の電源配線１０
７、１０８から構成されている。

【０００５】

【発明が解決しようとする課題】従来例にあっては、各
トランジスタのゲート電極同士を結ぶ配線が、ゲート電
極の延びる方向と同じ方向に重なってしまったときに、
両者間に発生する容量が大きくなって、信号遅延等の問
題が発生する危惧があるため、これを避けるために結線
方向を変えたりして、結局、配線の自由度及び配線効率
が低下する問題がある。

【０００６】本発明は、半導体装置に関し、係る問題点
を解消することをその目的とする。

【０００７】

【課題を解決するための手段】請求項１の半導体装置
は、少なくとも２つのトランジスタを有するセル基板を
少なくとも１つ配列し、各セル基板間又は同一セル基板
内のトランジスタを選択的に結線することにより所定の
回路を構成するものであって、前記セル基板は、ゲート
電極を共有する第１導電型トランジスタ及び第２導電型
トランジスタを有し、前記第１導電型トランジスタと前
記第２導電型トランジスタとの間に位置する前記ゲート
電極が、水平又は垂直以外の方向に延びる領域を含むこ
とをその要旨とする。

【０００８】これにより、各セル基板間又は同一セル基
板内のトランジスタを選択的に結線するための配線が、
ゲート電極における水平又は垂直以外の方向に延びる領
域に対しどのような位置で交差しても、両者の重畳面積
はほぼ一定である。

【０００９】

【００１０】また、前記セル基板は、前記ゲート電極を
共有する第１導電型トランジスタ及び第２導電型トラン
ジスタからなるデバイスを少なくとも２組有し、このデ
バイス群のうちの少なくとも２組のデバイスにおける一
方のデバイスの第１導電型トランジスタと他方のデバイ
スの第２導電型トランジスタとがほぼ上下又は左右方向
に位置するように配列されていることが望ましい。これ
により、第１導電型トランジスタのソース・ドレイン領
域と第２導電型トランジスタのソース・ドレイン領域と
をほぼ最短距離で結線することが可能となる。

【００１１】

【発明の実施の形態】本発明を具体化した実施形態を図
１〜図３に基づいて説明する。

【００１２】図１は実施形態における基本セル１の構造
を示したものである。この基本セル１は、方形状のセル
基板２と、このセル基板２の上部約３分の１の面積を占
める第１デバイス領域３と、セル基板２の左下約４分の
１の面積を占める第２デバイス領域４と、セル基板２の
右下約３分の１の面積を占める第３デバイス領域５と、
第１デバイス領域３と第３デバイス領域５との間の空隙
部に設けられた配線ライン６とから構成されている。配
線ライン６は例えばタングステンポリサイドからなる。

【００１３】第１デバイス領域３には、第１Ｐ型トラン
ジスタ群７と第１Ｎ型トランジスタ群８とが設けられて
いる。

【００１４】第１Ｐ型トランジスタ群７は、互いに平行
に図の左右方向に延びるポリシリコン製の第１及び第２
ゲート電極９，１０と、第１，第２及び第３Ｐ型ソース
・ドレイン領域１１，１２，１３とを備える。第１，第
２及び第３Ｐ型ソース・ドレイン領域１１，１２，１３
は第１及び第２ゲート電極９，１０の左側領域部分によ
って互いに上下方向に隔てられている。

【００１５】また、第１Ｎ型トランジスタ群８は、第１
及び第２ゲート電極９，１０と、第１，第２及び第３Ｎ
型ソース・ドレイン領域１４，１５，１６とを備える。
第１，第２及び第３Ｎ型ソース・ドレイン領域１４，１
５，１６は、第１及び第２ゲート電極９，１０の右側領
域部分によって互いに上下方向に隔てられている。

【００１６】すなわち、第１Ｐ型トランジスタ群７の２
個のＰ型トランジスタと第１Ｎ型トランジスタ群８の２
個のＮ型トランジスタとは、それぞれ１対１の関係で第
１ゲート電極９又は第２ゲート電極１０を共有してい
る。

【００１７】更に、第１デバイス領域３の空隙部を有効
利用するために、第１及び第２ゲート電極９，１０の中
央部や端部の適宜な箇所を拡張することによりコンタク
ト部が形成可能な幅広部１７，１８，１９を形成してい
る。

【００１８】第２デバイス領域４には、第２Ｐ型トラン
ジスタ群２０と第２Ｎ型トランジスタ群２１とが設けら
れている。

【００１９】第２Ｐ型トランジスタ群２０は、互いに平
行に図の上下方向に延びるポリシリコン製の第３，第４
及び第５ゲート電極２２，２３，２４と、第４，第５，
第６及び第７Ｐ型ソース・ドレイン領域２５，２６，２
７，２８とを備える。第４，第５，第６及び第７Ｐ型ソ
ース・ドレイン領域２５，２６，２７，２８は、第３〜
第５ゲート電極２２〜２４の上側領域部分によって互い
に左右方向に隔てられている。

【００２０】また、第２Ｎ型トランジスタ群２１は、第
３〜第５ゲート電極２２〜２４と、第４，第５，第６及
び第７Ｎ型ソース・ドレイン領域２９，３０，３１，３
２とを備える。第４，第５，第６及び第７Ｎ型ソース・
ドレイン領域２９，３０，３１，３２は、第３〜第５ゲ
ート電極２２〜２４の下側領域部分によって互いに左右
方向に隔てられている。

【００２１】すなわち、第２Ｐ型トランジスタ群２０の
３個のＰ型トランジスタと第２Ｎ型トランジスタ群２１
の３個のＮ型トランジスタとは、それぞれ１対１の関係
で第３ゲート電極２２、第４ゲート電極２３又は第５ゲ
ート電極２４を共有している。

【００２２】更に、第２デバイス領域４の空隙部を有効
利用するために、第３〜第５ゲート電極２２〜２４の中
央部や端部の適宜な箇所を拡張することによりコンタク
ト部を形成可能な幅広部３３〜３８を形成している。

【００２３】第３デバイス領域５は、ポリシリコン製の
第６，第７及び第８ゲート電極３９，４０，４１を備え
る。第６ゲート電極３９は、複数箇所で４５度又は９０
度の方向に屈曲しながら延びる。第７ゲート電極４０
は、同じく複数箇所で４５度又は９０度の方向に屈曲し
ながら延び、第６ゲート電極３９との間に隘路を構成す
るように設けられている。第８ゲート電極４１は、この
第７ゲート電極４０の端部から更にセル基板２の右端に
沿って図の上下方向に延びている。

【００２４】第６及び第７ゲート電極３９，４０は、そ
の一端部３９ａ，４０ａから他端部３９ｂ，４０ｂに向
かう途中に、垂直軸に対し４５度の方向に傾斜する領域
（傾斜領域）３９ｃ，４０ｃがあり、この傾斜領域３９
ｃ，４０ｃを設けることで、第６及び第７ゲート電極３
９，４０の各一端部３９ａ，４０ａ同士及び各他端部３
９ｂ，４０ｂ同士は、上下方向直線上（垂直軸上）に位
置するように配置される。尚、傾斜部３９ｃ，４０ｃが
本発明における「水平又は垂直以外の方向に延びる領
域」に相当する。

【００２５】更に、第３デバイス領域５は、第８，第９
及び第１０Ｐ型ソース・ドレイン領域４２，４３，４４
と、第８，第９及び第１０Ｎ型ソース・ドレイン領域４
５，４６，４７と、第１１及び第１２Ｐ型ソース・ドレ
イン領域４８，４９と、第１１及び第１２Ｎ型ソース・
ドレイン領域５０，５１とを有する。

【００２６】第８，第９及び第１０Ｐ型ソース・ドレイ
ン領域４２，４３，４４は、第６ゲート電極３９の他端
部３９ｂと第７ゲート電極４０の一端部４０ａとによっ
て互いに図の左右方向に隔てられている。

【００２７】第８，第９及び第１０Ｎ型ソース・ドレイ
ン領域４５，４６，４７は、第６ゲート電極３９の一端
部３９ａと第７ゲート電極４０の他端部４０ｂとによっ
て互いに図の左右方向に隔てられている。

【００２８】第１１及び第１２Ｐ型ソース・ドレイン領
域４８，４９は、第８ゲート電極４１の一端部４１ａに
よって隔てられている。第１１及び第１２Ｎ型ソース・
ドレイン領域５０，５１は、第８ゲート電極４１の他端
部４１ｂによって隔てられている。

【００２９】そして、第６ゲート電極３９の他端部３９
ｂと、第７ゲート電極４０の一端部４０ａと、第８，第
９及び第１０Ｐ型ソース・ドレイン領域４２，４３，４
４と、第８ゲート電極４１の一端部４１ａと、第１１及
び第１２Ｐ型ソース・ドレイン領域４８，４９とにより
第３Ｐ型トランジスタ群５２が構成されている。

【００３０】また、第６ゲート電極３９の一端部３９ａ
と、第７ゲート電極４０の他端部４０ｂと、第８，第９
及び第１０Ｎ型ソース・ドレイン領域４５，４６，４７
と、第８ゲート電極４１の他端部４１ｂと、第１１及び
第１２Ｎ型ソース・ドレイン領域５０，５１とにより第
３Ｎ型トランジスタ群５３が構成されている。

【００３１】尚、第３Ｐ型トランジスタ群５２のうちの
少なくとも一つのトランジスタが本発明における「第１
導電型トランジスタ」に相当し、第３Ｎ型トランジスタ
群５３のうちの少なくとも一つのトランジスタが本発明
における「第２導電型トランジスタ」に相当する。

【００３２】更に、第３デバイス領域５の空隙部を有効
利用するために、第６〜第８ゲート電極３９〜４１の中
央部や端部の適宜な箇所を拡張することによりコンタク
ト部を形成可能な幅広部５４，５５，５６を形成してい
る。

【００３３】そして、本実施形態における基本セル１に
あっては、第４〜第７Ｐ型ソース・ドレイン領域２５〜
２８の幅Ｗ２（すなわち第２Ｐ型トランジスタ群２０の
ゲート幅）と、第８〜第１２Ｐ型ソース・ドレイン領域
４２〜４４，４８，４９の幅Ｗ２（すなわち第３Ｐ型ト
ランジスタ群５２のゲート幅）とが等しい。

【００３４】また、第１〜第３Ｐ型ソース・ドレイン領
域１１〜１３の幅Ｗ１（すなわち第１Ｐ型トランジスタ
群７のゲート幅）と、第４〜第７Ｐ型ソース・ドレイン
領域２５〜２８及び第８〜第１２Ｐ型ソース・ドレイン
領域４２〜４４，４８，４９の幅Ｗ２との比（Ｗ１：Ｗ
２）が、７：４になるように設定されている。

【００３５】また、第４〜第７Ｎ型ソース・ドレイン領
域２９〜３２の幅Ｗ４（すなわち第２Ｎ型トランジスタ
群２１のゲート幅）と、第８〜第１２Ｎ型ソース・ドレ
イン領域４５〜４７，５０，５１の幅Ｗ４（すなわち第
３Ｎ型トランジスタ群５３のゲート幅）とは等しい。

【００３６】そして、第１〜第３Ｎ型ソース・ドレイン
領域１４〜１６の幅Ｗ３（すなわち第１Ｎ型トランジス
タ群８のゲート幅）と、第４〜第７Ｎ型ソース・ドレイ
ン領域２９〜３２及び第８〜第１２Ｎ型ソース・ドレイ
ン領域４５〜４７，５０，５１の幅Ｗ４との比（Ｗ３：
Ｗ４）が、３：２になるように設定されている。

【００３７】さらに、本実施形態における基本セル１に
あっては、第１Ｐ型トランジスタ群７のゲート幅Ｗ１と
第１Ｎ型トランジスタ群８のゲート幅Ｗ３との比が、
４：３になるように設定され、第２Ｐ型トランジスタ群
２０（第３Ｐ型トランジスタ群５２）のゲート幅Ｗ２と
第２Ｎ型トランジスタ群２１（第３Ｎ型トランジスタ群
５３）のゲート幅Ｗ４との比が、５：４になるように設
定されている。

【００３８】すなわち、本実施形態にあっては、セル基
板１上の第１Ｐ型トランジスタ群７と、第２及び第３Ｐ
型トランジスタ群２０，５２とのサイズを異ならせ、且
つ、第１Ｎ型トランジスタ群８と、第２及び第３Ｎ型ト
ランジスタ群２１，５３のサイズを異ならせている。

【００３９】配線ライン６は、第１デバイス領域３と第
３デバイス領域５との間の空隙部５７を利用してこの位
置に左右方向（水平方向）に延びるように設けられてい
る。配線ライン６の両端部には空隙部５７を有効利用し
てコンタクト部が形成可能な幅広部６ａ，６ａを形成し
ている。

【００４０】以上に説明した構成において、基本セル１
は半導体基板上にマトリックス状に配置される。この
際、互いに隣接する基本セル１はミラー配置される。

【００４１】図２は、図１に示す基本セル１を用いて、
遅延型フリップフロップ回路（Delayed Flip Flop：Ｄ
ＦＦ回路）を構成した場合の実体回路図であり、図面を
分かり易くするために、便宜上、金属配線部分は太い実
線で表しているが、実際は、同図中の金属配線７５の通
り、ある程度の幅（本実施形態では０．５６μｍ）を有
している。図３は、図２のＤＦＦ回路の論理回路図であ
る。

【００４２】図３において、ＤＦＦ回路５８は、２段の
ラッチ回路５９，６０と、クロック信号反転回路６１と
からなる。ラッチ回路５９は、インバータ６２、ＮＡＮ
Ｄ回路６３及びトランスファーゲート６４からなる。ラ
ッチ回路６０は、インバータ６５、ＮＡＮＤ回路６６及
びトランスファーゲート６７からなり、この最終段のラ
ッチ回路６０から信号Ｑとその反転信号ＱＮが出力され
る。

【００４３】入力端子Ｄとラッチ回路５９との間及びラ
ッチ回路５９とラッチ回路６０との間は、それぞれトラ
ンスファーゲート６８，６９によって開閉される。各ト
ランスファーゲート６４，６７，６８，６９は、クロッ
ク信号ＣＫとクロック信号反転回路６１の出力ＣＫＮに
よって開閉される。クロック信号反転回路６１は、イン
バータ７０により構成され、クロック信号ＣＫの反転信
号ＣＫＮを出力する。

【００４４】図２において、基本セル１は左右にミラー
配置されており、各トランジスタを接続する配線は金属
配線層の１層目に形成されている。図中の■印はコンタ
クト部を示している。

【００４５】ＤＦＦ回路５８を構成する場合、大きな駆
動能力を要するインバータ６２やＮＡＮＤ回路６６に
は、第１デバイス領域３の大きなサイズのトランジスタ
を選定し、これらの回路よりも小さな駆動能力でよいＮ
ＡＮＤ回路６３、インバータ６５、トランスファーゲー
ト６４，６７〜６９及びクロック回路６１には、第２デ
バイス領域４及び第３デバイス領域５の小さなサイズの
トランジスタを選定し、各トランジスタを相互に接続す
る。

【００４６】また、セル基板２の下端部には図の左右方
向に延びるようにＧＮＤ配線７２（以下、水平配線７２
という）が設けられ、セル基板２の側端部には図の上下
方向に延びるようにＶＤＤ配線７３（以下、垂直配線７
３という）が設けられる。水平配線７２は金属配線層の
１層目に設けられ、垂直配線７３は金属配線層の２層目
に設けられる。更に、右方の基本セル１の側端部には図
の上下方向に延びるように金属配線層の２層目に垂直配
線７４が設けられ、同垂直配線７４は１層のＧＮＤ配線
７２に接続される。そして、水平配線７２及び垂直配線
７３，７４と各トランジスタとを結線している。

【００４７】そして、図２から分かる通り、左方の基本
セル１における配線ライン６の一端側の幅広部６ａは、
第５ゲート電極２４の幅広部３８と接続され、他端側の
幅広部６ａは、右方の基本セル１の第１ゲート電極９の
幅広部１９に接続されている。すなわち、配線ライン６
は、左方の基本セル１の第５ゲート電極２４と右方の基
本セル１の第１ゲート電極９とを同電位にするための配
線の一部として有効に活用されている。

【００４８】また、左方の基本セル１において、金属配
線層の１層目に形成されている配線の内、第１デバイス
領域３内の第１ゲート電極９の幅広部１９と、第３デバ
イス領域５内の第９Ｐ型ソース・ドレイン領域４３とを
接続する金属配線７５は、配線ライン６に対し、この配
線ライン６の有効配線領域（幅広部６ａを除いた部分）
の上方を直角に交差している（図２では、交差している
部分のみ金属配線７５の幅を実際通りに太く形成してい
る）。

【００４９】また、右方の基本セル１において、金属配
線層の１層目に形成されている配線の内、第１デバイス
領域３内の第２ゲート電極１０の幅広部１８と、第３デ
バイス領域５内の第９Ｐ型ソース・ドレイン領域４３と
を接続する金属配線７５は、配線ライン６に対し、この
配線ライン６の有効配線領域の上方を直角に交差してい
る（図２では、交差している部分のみ金属配線７５の幅
を実際通りに太く形成している）。

【００５０】金属配線７５の幅は、０．５６μｍに設定
されており、この金属配線７５と、配線ライン６の左右
の幅広部６ａ，６ａとのそれぞれの間隔（スペース部６
ｂ，６ｂ）は、リソグラフィ及びエッチング技術の限界
により、金属配線７５の幅と同寸法である０．５６μｍ
が加工上の限界値である。

【００５１】従って、本実施形態では、配線ライン６の
幅広部６ａを除く部分の長さＬを、その上を交差する金
属配線７５の幅の３倍に設定することにより、配線ライ
ン６の長さを、その上に金属配線７５が１本のみ交差で
きるだけの長さであって、且つ可能な限り短くなるよう
に設定している。つまり、配線ライン６の幅広部６ａを
除く部分の長さＬは、金属配線７５の幅と、その両横に
形成すべきスペース部６ｂ，６ｂの幅とからなり、スペ
ース部６ｂ，６ｂの幅は、ソグラフィ及びエッチング技
術の限界値に設定している。

【００５２】本実施形態における基本セル１は、以下の
通りの特徴を有する。

【００５３】（ａ）配線の一部として有効に活用される
配線ライン６は、配線抵抗を低くするために極力短くし
つつも、金属配線７５を１本だけ交差させることができ
るだけの必要最低限の長さを確保している。すなわち、
本実施形態の配線ライン６は、配線の自由度と消費電力
の低減とを両立させることができる。

【００５４】（ｂ）第３デバイス領域５において、第６
ゲート電極３９の他端部３９ｂをゲート電極とするＰ型
トランジスタと、第７ゲート電極４０の他端部４０ｂを
ゲート電極とするＮ型トランジスタとが上下方向の直線
上にほぼずれることなく位置し、更には、第６ゲート電
極３９の一端部３９ａをゲート電極とするＮ型トランジ
スタと第７ゲート電極４０の一端部４０ａをゲート電極
とするＰ型トランジスタとが上下方向の直線上にほぼず
れることなく位置するように、第６及び第７ゲート電極
３９，４０に傾斜領域３９ｃ，４０ｃを設けている。

【００５５】従って、この部分を用いてトランスファー
ゲートを形成する場合、図２に示す通り、Ｐ型トランジ
スタのソース・ドレイン領域とＮ型トランジスタのソー
ス・ドレイン領域とを、それぞれほぼ垂直方向に結線す
ることが可能となるので、この結線に要する金属配線の
長さがきわめて短くなり（垂直方向に結線できれば最短
になり）、消費電力の低減に寄与すると共に、トランス
ファーゲート自身の回路面積を縮小でき、半導体集積回
路の省面積化に寄与できる。

【００５６】特に、金属配線は、基本セル１上の各ゲー
ト電極とは異なり、これらゲート電極やトランジスタの
上に形成されることから、ある程度の凹凸を有する下地
面上に形成される。従って、露光工程時における焦点深
度の関係上、どうしても幅寸法を大きく設定せざるを得
ない（本実施形態では、ゲート電極の幅（トランジスタ
におけるゲート長）が０．３８μｍであるところ、金属
配線の幅は上述した通り、０．５６μｍである）。

【００５７】そのため、回路面積に制約がある条件下に
おいては、複数の金属配線を斜め方向に結線するのは、
互いの金属配線が重なったりして無理が生じ易く、困難
な作業となる。これに対し、本実施形態では、上述した
通り、ほぼ垂直方向に結線が可能であるので、このよう
な問題は生じない。

【００５８】（ｃ）上記実施形態においては、傾斜領域
３９ｃ，４０ｃの上方を、第８Ｐ型ソース・ドレイン領
域４２と第８Ｎ型ソース・ドレイン領域４５とを接続す
る金属配線と第９Ｐ型ソース・ドレイン領域４３と第９
Ｎ型ソース・ドレイン領域４６とを接続する金属配線と
がそれぞれ垂直方向に交差する例を示しているが、例え
ば、図２において太い線で示した金属配線７６のよう
に、構成すべき回路の種類（復号ゲートや高駆動セル
等）によっては、金属配線７６が、傾斜領域３９ｃ，４
０ｃ付近の上方を水平方向に交差する場合もある。

【００５９】また、各金属配線よりも更に上層に配置さ
れる金属配線であれば、更に高い確率で傾斜領域３９
ｃ，４０ｃ付近の上方を水平方向に交差する。

【００６０】この場合、例えば、この傾斜領域３９ｃ，
４０ｃが、傾斜していなくて水平方向に延びていたとす
ると、この付近の上方に水平方向に位置する金属配線７
６が、この水平方向に延びた部分と重なってしまったと
きに、両者間に発生する容量が大きくなって、信号遅延
等の問題が発生する危惧がある。

【００６１】これに対し、本実施形態では、傾斜領域３
９ｃ，４０ｃの上方に水平方向に位置する金属配線７６
が、傾斜領域３９ｃ，４０ｃに対しどのような位置で交
差しても、両者の重畳面積はほぼ一定である。従って、
重畳面積が大幅に増加することに起因する信号遅延等の
問題を心配することなく金属配線７６の結線を行うこと
ができる。

【００６２】尚、図２において、金属配線７６は、図面
を見やすくするために、傾斜領域３９ｃ，４０ｃとの重
畳部分のみを示しているが、実際には、図中点線で延長
した通り、傾斜領域３９ｃ，４０ｃと完全に交差するよ
うに水平方向に延びている。

【００６３】（ｄ）第１デバイス領域３と第２及び第３
デバイス領域４，５とにおけるトランジスタのサイズを
異ならせてあるので、インバータ、ＮＡＮＤ回路等の各
論理回路の駆動能力の大きさに応じたサイズのトランジ
スタを自由に選定することができる。

【００６４】（ｅ）第１デバイス領域３のトランジスタ
群７，８の配列方向と、第２デバイス領域４のトランジ
スタ群２０，２１の配列方向とを異ならせてある（特
に、配列方向が９０度異なるように設定している）。従
って、トランジスタ領域を跨がないように各トランジス
タを結線する際に配線層を変更しないで済み、配線効率
を向上できるとともに、配線長を短くすることができ
る。

【００６５】（ｆ）セル基板１毎に配線ライン６を設け
ているので、セル内の空き領域を有効に活用しつつ、結
線位置の自由度が増す。

【００６６】（ｇ）各配線を設ける位置を、絶縁膜を介
した２層に分け、各トランジスタを結ぶ配線及び水平配
線７２が１層目に、垂直配線７３，７４が２層目に位置
するように構成している。これにより、各トランジスタ
を結ぶ配線（例えば、基本セル間を接続する配線）が、
垂直配線７３，７４をクロスする場合でも、これら垂直
配線７２の下を通すことができ、配線の自由度が高くな
る。

【００６７】尚、上記実施形態は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。

【００６８】（１）以上の実施形態では、基本セル１を
用いてＤＦＦ回路を構成した例を示したが、これに限定
するものではなく、以上の実施形態で説明した基本セル
１を１又は複数配列することにより、ＤＦＦ以外にも、
例えば、インバータ、バッファ、ＮＡＮＤ回路、ＮＯＲ
回路、ＡＮＤ回路、ＯＲ回路、ＡＮＤ−ＮＯＲ回路、Ｏ
Ｒ−ＮＡＮＤ回路、排他的論理和回路(Exclusive-OR 回
路) 、排他的否定論理和回路(Exclusive-NOR回路) 、マ
ルチプレクサ、加算器(Adder) 、半加算器(Half-Adde
r)、デコーダ、ラッチ回路などの回路を実現することが
できる。

【００６９】（２）配線ライン６を同一セル基板２内に
複数形成する。

【００７０】（３）配線ライン６の数の異なるセル基板
を配列して回路を構成する。

【００７１】（４）傾斜部３９ｃ，４０ｃの角度θを、
０＜θ＜９０の範囲内で任意に設定する。

【００７２】

【発明の効果】以上詳述したように本発明の半導体装置
は、各セル基板間又は同一セル基板内のトランジスタを
選択的に結線するための配線が、ゲート電極における水
平又は垂直以外の方向に延びる領域に対しどのような位
置で交差しても、両者の重畳面積はほぼ一定であるた
め、トランジスタを選択的に結線するための配線の容易
性及び配線効率を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施形態における基本セルの構造を示
した平面図である。

【図２】図１に示す基本セルを用いてＤＦＦ回路を構成
した場合の実体回路図である。

【図３】図２のＤＦＦ回路の論理回路図である。

【図４】従来例における基本セルの構造を示した平面図
である。

【符号の説明】

１ 基本セル ２ セル基板 ７，２０，５２ 第１，第２，第３Ｐ型トランジスタ群 ８，２１，５３ 第１，第２，第３Ｎ型トランジスタ群 ９，１０，２２〜２４，３９〜４１ ゲート電極 ３９ｃ，４０ｃ 傾斜部 ７６ 金属配線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−135431（ＪＰ，Ａ) 実開 平４−72652（ＪＰ，Ｕ) 国際公開97／17724（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 21/822 H01L 21/8238 H01L 27/04 H01L 27/118 H01L 27/092

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも２つのトランジスタを有する
   セル基板を少なくとも１つ配列し、各セル基板間又は同
   一セル基板内のトランジスタを選択的に結線することに
   より所定の回路を構成するものであって、前記セル基板
   は、ゲート電極を共有する第１導電型トランジスタ及び
   第２導電型トランジスタを有し、前記第１導電型トラン
   ジスタと前記第２導電型トランジスタとの間に位置する
   前記ゲート電極が、水平又は垂直以外の方向に延びる領
   域を含むことを特徴とする半導体装置。
2. 【請求項２】 前記セル基板は、前記ゲート電極を共有
   する第１導電型トランジスタ及び第２導電型トランジス
   タからなるデバイスを少なくとも２組有し、このデバイ
   ス群のうちの少なくとも２組のデバイスにおける一方の
   デバイスの第１導電型トランジスタと他方のデバイスの
   第２導電型トランジスタとがほぼ上下又は左右方向に位
   置するように配列されていることを特徴とした請求項１
   に記載の半導体装置。