JPH0562469B2 - - Google Patents
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- JPH0562469B2 JPH0562469B2 JP58218236A JP21823683A JPH0562469B2 JP H0562469 B2 JPH0562469 B2 JP H0562469B2 JP 58218236 A JP58218236 A JP 58218236A JP 21823683 A JP21823683 A JP 21823683A JP H0562469 B2 JPH0562469 B2 JP H0562469B2
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- Japan
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- wiring
- cell
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- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 21
- 229910052782 aluminium Inorganic materials 0.000 description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000011960 computer-aided design Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は半導体装置、特にセミカスタム方式に
て製造されるLSI装置に関する。
て製造されるLSI装置に関する。
(ロ) 従来技術
大規模集積回路を対象としたゲートアレイ等の
半導体装置にあつては、この回路が大型化するに
つれて多品種少量生産の傾向が強くなつて来てお
り、今日、製造コストを低減し、製造期間を短縮
するために、セミカスタム方式による製造が注目
されている。
半導体装置にあつては、この回路が大型化するに
つれて多品種少量生産の傾向が強くなつて来てお
り、今日、製造コストを低減し、製造期間を短縮
するために、セミカスタム方式による製造が注目
されている。
特にゲートアレイに於いては、第１図の平面模
式図に示す如く、チツプの中央部に特定数例えば
４個のMOSトランジスタからなる基本セル１…
を数10個水平方向に配置した基本セル列１０が複
数本並列配置されており、一方チツプの周辺部に
沿つて、上記基本セル列１０…を包囲して、特定
数例えば10個のMOSトランジスタからなる入出
力セル２…が数10個水平及び垂直方向に配列され
た２本並列の入出力セル列２０…，２０…を備え
たマスターチツプが用いられる。即ち、斯様な汎
用のマスターチツプを予じめ設計しておき、この
マスターチツプ上にその都度必要とするロジツク
を実現するために基本セル１…間、入出力セル２
…間及びこれ等を互いに結線する配線パターンと
コンタクトパターンを形成して、ユーザ専用の
LSIが実現される。
式図に示す如く、チツプの中央部に特定数例えば
４個のMOSトランジスタからなる基本セル１…
を数10個水平方向に配置した基本セル列１０が複
数本並列配置されており、一方チツプの周辺部に
沿つて、上記基本セル列１０…を包囲して、特定
数例えば10個のMOSトランジスタからなる入出
力セル２…が数10個水平及び垂直方向に配列され
た２本並列の入出力セル列２０…，２０…を備え
たマスターチツプが用いられる。即ち、斯様な汎
用のマスターチツプを予じめ設計しておき、この
マスターチツプ上にその都度必要とするロジツク
を実現するために基本セル１…間、入出力セル２
…間及びこれ等を互いに結線する配線パターンと
コンタクトパターンを形成して、ユーザ専用の
LSIが実現される。
しかしながら、従来は、上述の如き配線パター
ンを形成するに際して、基本セル列１０…間及び
入出力セル列２０，２０間の間隔を配線領域とし
て、この配線領域に絶縁状態で直交するアルミニ
ウムの２層配線を設けていたが、大規模ゲートア
レイの如き半導体装置ではゲート数の増加に依つ
て配線が複雑になる為に、配線領域の面積も又大
きくしなければならず、チツプサイズの大型化を
招く欠点があつた。又、この配線領域の配線が全
て、マスタチツプ作成後のLSI個別の設計に基づ
いて形成されなければならないので、この配線の
形成工程を複雑化する不都合があつた。
ンを形成するに際して、基本セル列１０…間及び
入出力セル列２０，２０間の間隔を配線領域とし
て、この配線領域に絶縁状態で直交するアルミニ
ウムの２層配線を設けていたが、大規模ゲートア
レイの如き半導体装置ではゲート数の増加に依つ
て配線が複雑になる為に、配線領域の面積も又大
きくしなければならず、チツプサイズの大型化を
招く欠点があつた。又、この配線領域の配線が全
て、マスタチツプ作成後のLSI個別の設計に基づ
いて形成されなければならないので、この配線の
形成工程を複雑化する不都合があつた。
(ハ) 発明の目的
本発明は上述の点に鑑みて為されたものであ
り、配線領域の小面積化によるチツプサイズの小
型化と共にこの配線領域での配線工程の簡略化を
目的とした半導体装置を提供するものである。
り、配線領域の小面積化によるチツプサイズの小
型化と共にこの配線領域での配線工程の簡略化を
目的とした半導体装置を提供するものである。
(ニ) 発明の構成
本発明の半導体装置はセル列の間に設けられた
配線領域に、この両セル列の各セルを形成する
MISトランジスタのゲート電極と同一工程で形成
した複数本の短冊状の補助配線を夫々独立状態で
同一方向に配列したものである。
配線領域に、この両セル列の各セルを形成する
MISトランジスタのゲート電極と同一工程で形成
した複数本の短冊状の補助配線を夫々独立状態で
同一方向に配列したものである。
(ホ) 実施例
第２図に本発明の半導体装置としてのゲートア
レイのマスタチツプの要部拡大平面図を示す。
レイのマスタチツプの要部拡大平面図を示す。
同図に於て、１０，１０は第１図の従来品と同
様に複数の基本セル１がチツプの中央部で水平方
向に配列した基本セル列を示しており、各基本セ
ル１…は破線で示すP+型拡散領域からなるソー
スS1，S2と共通ドレインD12との間、及びN+型拡
散領域からなるソースS3，S4と共通ドレインD34
との間に酸化膜を介して並行して延在した２本の
ゲート電極Ｇ，Ｇが設けられており、第３図に示
す如き２個のＰチヤンネルMOSFETT1，T2と２
個のＮチヤンネルMOSFETT3，T4とからなる
CMOS回路ユニツトが構成されており、この基
本セル１単独での結線又は、隣接する他の基本セ
ル１…との相互結線に依つてあらゆるロジツクの
作成が可能となる。一方２０，２０も又第１図の
従来品と同様に複数の入出力セル２がチツプの左
側辺で垂直方向に配列した入出力セル列を示して
おり、各入出力セル２…は、破線で示すP+型あ
るいはN+型拡散領域からなるソースＳ又はドレ
インＤの間に酸化膜を介して各種ゲート電極Ｇを
配置した各種10個のMOSトランジスタ群が構成
されており、この入出力セル２単独での結線又
は、隣接する他の基本セル２…との相互結線に依
つて、上記基本セル１…からなるCMOSロジツ
ク回路と外部回路との電圧及び電流のマツチング
を図るインターフエイス回路、ドライブ回路、あ
るいは静電気対策等を行なう各種保護回路、又は
アナログスイツチ回路を形成する事ができる。
様に複数の基本セル１がチツプの中央部で水平方
向に配列した基本セル列を示しており、各基本セ
ル１…は破線で示すP+型拡散領域からなるソー
スS1，S2と共通ドレインD12との間、及びN+型拡
散領域からなるソースS3，S4と共通ドレインD34
との間に酸化膜を介して並行して延在した２本の
ゲート電極Ｇ，Ｇが設けられており、第３図に示
す如き２個のＰチヤンネルMOSFETT1，T2と２
個のＮチヤンネルMOSFETT3，T4とからなる
CMOS回路ユニツトが構成されており、この基
本セル１単独での結線又は、隣接する他の基本セ
ル１…との相互結線に依つてあらゆるロジツクの
作成が可能となる。一方２０，２０も又第１図の
従来品と同様に複数の入出力セル２がチツプの左
側辺で垂直方向に配列した入出力セル列を示して
おり、各入出力セル２…は、破線で示すP+型あ
るいはN+型拡散領域からなるソースＳ又はドレ
インＤの間に酸化膜を介して各種ゲート電極Ｇを
配置した各種10個のMOSトランジスタ群が構成
されており、この入出力セル２単独での結線又
は、隣接する他の基本セル２…との相互結線に依
つて、上記基本セル１…からなるCMOSロジツ
ク回路と外部回路との電圧及び電流のマツチング
を図るインターフエイス回路、ドライブ回路、あ
るいは静電気対策等を行なう各種保護回路、又は
アナログスイツチ回路を形成する事ができる。
斯る本発明実施例装置が第１図の従来装置と異
なるところは、夫々の基本セル列１０，１０…間
の各配線領域Ｗ…に、この両セル列１０，１０の
各ゲートＧと同一工程で形成した複数本の短冊状
の補助配線Ｈ，Ｈ…を夫々独立状態で水平方向に
４列をなして配列した点にあり、さらに入出力セ
ル列２０，２０間の配線領域Ｖに、この両セル列
２０，２０の各ゲートＧと同一工程で形成した複
数本の短冊状の補助配線Ｉ，Ｉ…を夫々独立状態
で垂直方向に２列をなして配列した点にある。即
ち、各セル１…，２…のゲートＧ，Ｇが例えば、
ポリシリコンにて形成される際に、これと同時に
ポリシリコンの補助配線Ｈ，Ｈ…、Ｉ，Ｉ…が形
成される事になり、ゲートアレイのマスタチツプ
作成時に配線に供する為の補助配線が設けられる
のである。
なるところは、夫々の基本セル列１０，１０…間
の各配線領域Ｗ…に、この両セル列１０，１０の
各ゲートＧと同一工程で形成した複数本の短冊状
の補助配線Ｈ，Ｈ…を夫々独立状態で水平方向に
４列をなして配列した点にあり、さらに入出力セ
ル列２０，２０間の配線領域Ｖに、この両セル列
２０，２０の各ゲートＧと同一工程で形成した複
数本の短冊状の補助配線Ｉ，Ｉ…を夫々独立状態
で垂直方向に２列をなして配列した点にある。即
ち、各セル１…，２…のゲートＧ，Ｇが例えば、
ポリシリコンにて形成される際に、これと同時に
ポリシリコンの補助配線Ｈ，Ｈ…、Ｉ，Ｉ…が形
成される事になり、ゲートアレイのマスタチツプ
作成時に配線に供する為の補助配線が設けられる
のである。
而して、第４図に第３図に示したマスタチツプ
に第１の基本セル列１０′の２個の基本セル１′，
１″と第２の基本セル列１０″の基本セル１とを
用いて３個のNAND回路を作成して、（1∩1）
∩（2∩2）を実現したロジツクを構成した場
合を示している。この場合各基本セル１′，１″，
１は全て同一のNAND回路パターンに依つて
第１層アルミ配線M1の電源線VDDとアース線VSS
とが黒丸で示す第１層コンタクトにて結線されて
おり、さらにＬ字状の第１層アルミ配線M1にて
ＰチヤンネルFETの共通ドレインと一方のＮチ
ヤンネルFETのソースとが黒丸で示す第１層コ
ンタクトにて結線されている。そして、これ等各
基本セル１′，１″，１の入出力は垂直方向に延
在する第２層アルミ配線M2にて行なわれており、
黒三角で示す第２層コンタクトにて一坦第１層ア
ルミ配線M1と結線した状態でこの第１層アルミ
配線M1を介して各基本セル１′，１″，１のゲ
ート又はソース及びドレインと接続されている。
そして、これ等入出力の為の第２層アルミ配線
M2同志の接続は、両基本セル列１０′，１０″間
ですでに最下層の補助配線Ｈ…が形成されている
配線領域Ｗで行なわれる事となり、これ等垂直方
向の第２層アルミ配線M2間が水平方向の第１層
アルミ配線M1にて接続されるのである。
に第１の基本セル列１０′の２個の基本セル１′，
１″と第２の基本セル列１０″の基本セル１とを
用いて３個のNAND回路を作成して、（1∩1）
∩（2∩2）を実現したロジツクを構成した場
合を示している。この場合各基本セル１′，１″，
１は全て同一のNAND回路パターンに依つて
第１層アルミ配線M1の電源線VDDとアース線VSS
とが黒丸で示す第１層コンタクトにて結線されて
おり、さらにＬ字状の第１層アルミ配線M1にて
ＰチヤンネルFETの共通ドレインと一方のＮチ
ヤンネルFETのソースとが黒丸で示す第１層コ
ンタクトにて結線されている。そして、これ等各
基本セル１′，１″，１の入出力は垂直方向に延
在する第２層アルミ配線M2にて行なわれており、
黒三角で示す第２層コンタクトにて一坦第１層ア
ルミ配線M1と結線した状態でこの第１層アルミ
配線M1を介して各基本セル１′，１″，１のゲ
ート又はソース及びドレインと接続されている。
そして、これ等入出力の為の第２層アルミ配線
M2同志の接続は、両基本セル列１０′，１０″間
ですでに最下層の補助配線Ｈ…が形成されている
配線領域Ｗで行なわれる事となり、これ等垂直方
向の第２層アルミ配線M2間が水平方向の第１層
アルミ配線M1にて接続されるのである。
ここで、信号Ｃに注目すると、この信号Ｃを外
部（入出力セル２）から第２の基本セル列１０″
の２番目の基本セルに入力せしめる時に、第１
層アルミ配線M1が存在する箇所を水平方向に横
切る必要がある場合、この第１層アルミ配線M1
下の補助配線が利用されている。即ち、第５図
の断面図にも示す如く、信号Ｃは第１層アルミ配
線 M1 から該補助配線の左端部にコンタクト
結線（黒丸で示す）され、他の信号線である第１
層アルミ配線M1下にて基本セル１の水平長と等
しい長さで水平方向に延びたこの補助配線の右
端部から第１層アルミ配線 M1 に再びコンタク
ト結線（黒丸で示す）され、この第１層アルミ配
線 M1 からコンタクト結線（黒三角で示す）さ
れた第２層アルミナ配線 M2 に至る最短信号経
路で目的の基本セルに入力されるのである。
部（入出力セル２）から第２の基本セル列１０″
の２番目の基本セルに入力せしめる時に、第１
層アルミ配線M1が存在する箇所を水平方向に横
切る必要がある場合、この第１層アルミ配線M1
下の補助配線が利用されている。即ち、第５図
の断面図にも示す如く、信号Ｃは第１層アルミ配
線 M1 から該補助配線の左端部にコンタクト
結線（黒丸で示す）され、他の信号線である第１
層アルミ配線M1下にて基本セル１の水平長と等
しい長さで水平方向に延びたこの補助配線の右
端部から第１層アルミ配線 M1 に再びコンタク
ト結線（黒丸で示す）され、この第１層アルミ配
線 M1 からコンタクト結線（黒三角で示す）さ
れた第２層アルミナ配線 M2 に至る最短信号経
路で目的の基本セルに入力されるのである。
また一方、２本の入出力セル列２０′，２０″間
の配線領域Ｖに於いても、この場合、この領域Ｖ
での第２層アルミ配線 M2 の並列状態の配列の
限界が３本である為に、この３本の第２層アルミ
配線M2が共存する箇所を垂直方向に横切る必要
がある時には、前述の場合と同様に第１層アルミ
配線 M2 下に延在する補助配線が用いられ、
第１の入出力セル列２０′のトランジスタのドレ
インに連なる第１層アルミ配線 M1 と第２の入
出力セル列２０″のトランジスタのゲートに連な
る第１層アルミ配線 M1 とがこの補助配線に
て連結されている。
の配線領域Ｖに於いても、この場合、この領域Ｖ
での第２層アルミ配線 M2 の並列状態の配列の
限界が３本である為に、この３本の第２層アルミ
配線M2が共存する箇所を垂直方向に横切る必要
がある時には、前述の場合と同様に第１層アルミ
配線 M2 下に延在する補助配線が用いられ、
第１の入出力セル列２０′のトランジスタのドレ
インに連なる第１層アルミ配線 M1 と第２の入
出力セル列２０″のトランジスタのゲートに連な
る第１層アルミ配線 M1 とがこの補助配線に
て連結されている。
(ヘ) 発明の効果
本発明の半導体装置はセル列の間に設けられた
配線領域に、この両セル列の各セルを形成する
MISトランジスタのゲート電極と同一工程で形成
した複数本の短冊状の補助配線を夫々独立状態で
同一方向に配列したものであるので、この配線領
域上に形成される通常の金属配線の他に上記補助
配線を使用する事ができるので、この配線領域の
小面積化が図れる上に、通常の金属配線の成形工
程の簡略化が可能となる。従つて、セミカスタム
方式の半導体装置に於いては、汎用のマスタチツ
プ作成時に上記補助配線を予じめ設ける事ができ
るので、専用のLSIとする為の配線パターン設計
の自由度が大巾に増し、CAD（コンピユータエイ
デツドデザイン）に依るLSI設計に非常に有効で
ある。
配線領域に、この両セル列の各セルを形成する
MISトランジスタのゲート電極と同一工程で形成
した複数本の短冊状の補助配線を夫々独立状態で
同一方向に配列したものであるので、この配線領
域上に形成される通常の金属配線の他に上記補助
配線を使用する事ができるので、この配線領域の
小面積化が図れる上に、通常の金属配線の成形工
程の簡略化が可能となる。従つて、セミカスタム
方式の半導体装置に於いては、汎用のマスタチツ
プ作成時に上記補助配線を予じめ設ける事ができ
るので、専用のLSIとする為の配線パターン設計
の自由度が大巾に増し、CAD（コンピユータエイ
デツドデザイン）に依るLSI設計に非常に有効で
ある。
第１図は従来の半導体装置としてのゲートアレ
イの平面模式図、第２図は本発明の半導体装置に
係るゲートアレイのマスタチツプの要部拡大平面
図、第３図は基本セルの回路図、第４図は本発明
装置に係るゲートアレイの要部拡大平面図、第５
図は第４図のゲートアレイの部分断面図である。 １……基本セル、２……入出力セル、１０……
基本セル列、２０……入出力セル列、Ｇ……ゲー
ト、Ｈ，Ｉ……補助配線、Ｍ……アルミ配線。
イの平面模式図、第２図は本発明の半導体装置に
係るゲートアレイのマスタチツプの要部拡大平面
図、第３図は基本セルの回路図、第４図は本発明
装置に係るゲートアレイの要部拡大平面図、第５
図は第４図のゲートアレイの部分断面図である。 １……基本セル、２……入出力セル、１０……
基本セル列、２０……入出力セル列、Ｇ……ゲー
ト、Ｈ，Ｉ……補助配線、Ｍ……アルミ配線。
Claims (1)
- １ 特定数のMISトランジスタからなるセルを一
列に配列した第１のセル列と、該第１のセル列に
並列配置した第２のセル列と、の間に設けられた
配線領域に、上記両セル列の各セルに設けられる
ゲート電極と同一工程で形成した複数本の短冊状
の補助配線を、互いにずらして上記両セル列の配
列方向に少なくとも２列延在するよう、夫々独立
状態で同一方向に配列した事を特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218236A JPS60110137A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218236A JPS60110137A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110137A JPS60110137A (ja) | 1985-06-15 |
| JPH0562469B2 true JPH0562469B2 (ja) | 1993-09-08 |
Family
ID=16716730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58218236A Granted JPS60110137A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110137A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787240B2 (ja) * | 1985-10-22 | 1995-09-20 | 日本電気株式会社 | 半導体集積回路 |
| US4786613A (en) * | 1987-02-24 | 1988-11-22 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
| JPH01207947A (ja) * | 1988-02-15 | 1989-08-21 | Nec Corp | 半導体集積回路装置およびその設計方法 |
| JP2714723B2 (ja) * | 1991-03-15 | 1998-02-16 | シャープ株式会社 | 半導体集積回路装置の製造方法 |
| CN110637358B (zh) * | 2017-05-15 | 2022-09-23 | 株式会社索思未来 | 半导体集成电路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182242A (ja) * | 1982-04-19 | 1983-10-25 | Nec Corp | 半導体集積回路装置 |
-
1983
- 1983-11-18 JP JP58218236A patent/JPS60110137A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182242A (ja) * | 1982-04-19 | 1983-10-25 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60110137A (ja) | 1985-06-15 |
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