JPS5940565A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置、脣にゲートアレイ０ＭＯ
８論理ＬＳＩに関するものである。

ゲートアレイＯＭＯ日輪理ＬＳＩとして、例えば特開昭
５４−９３３７５号によれば、２個のＰチャネルＭ工Ｓ
ＦＦ！Ｔ　（以下、ＰＭＯ８と称する。）が縦続接続さ
れる一方、各ＰＭＯ８に一対一に対応して２個のＮチャ
ネルＭ工ＥＩＦＥＴ（以下、ＮＭＯ８と称する。）が縦
続接続ちれ、対応した両ＭＯＢのゲート電極（ポリシリ
コンゲート）が丁ぺて共通のポリシリコンで接続芒れ、
これらの４つのＭＯＥＩ’ｉ静返し単位（基本セル）と
したものが知られている。

しかし、このセル列では論理７組む場合に、設計上の制
約がある。即ち、例えば３人力ＮＡ　ＮＤ會作る場合、
２つの基本セル（ＰＭＯ８及びＮ、ＭＯ日ともに４個）
ｒ使用するが、各３個のＭＯＳによって３人力Ｎ　Ａ　
Ｎ　Ｄ　ｗＷｌｂＭできるものの、残りの一対のＰＭＯ
ＥＩ及びＮＭＯ８が余ってしまう。

Ｉだ、両ＭＯＨの各ゲートは予めポリシリコンで接続式
れてし筐ってｂるために、向えばりａツクドゲートやト
ランスミッションゲート７作ろウドするには不適当であ
る。このように、上記公知の装置では、３人力ＮＡＮＤ
葡構成し念際に？４勺の一対のＭＯＳは回路設計上制約
となり、使用芒れない無駄なＭＯＳが残ることが余儀な
くされる。

さらに、このような構成では、隣接する基本セル間は厚
い酸化膜で分離されているために、この分離に要する面
枦分だけ集積度が上らず、チップサイズが大きくなるか
セル数ｔそれ程増やせなしという問題がある。

従って、本発明の目的は、上記の如き０ＭＯ８論理ＬＳ
Ｉにおりて、各ＭＯ８の配列及び接続？工夫することに
よって、複数の論理素子會無駄なく、効率よく、しかも
高集積に形成できる装置ｒ提供することにある。

以下、木兄ＦＪＡｋ図面に示Ｔ実施列九ついて詳細に説
明する。

第１図は、本実施列によるゲートアレイ０Ｍ０Ｓａ理す
８工全体の概略的なレイアウトを示すものであり、図中
のｌは０ＭＯ８構成の基本セル列、２は大川力（工１０
）セル、３はポンディングパッドである。基本セル列１
間は配線チャネル領域４とじているが、必ずしもこの配
線チャネル領域は設けなくてもよく、チップ全面に亘っ
て基本セル列ｌが占めるように配置することもできる。

基本セル列ｌは、第２図に記号で等倹約に示す如く、多
数（少なくとも３個以上）のＰＭＯ８が縦続接続されて
なる第１のＦＦｌＴ列（ＰＭＯ８列）と、各ＰＭＯ８に
一対一に対応する如くに多数（少なくとも３個以上）の
ＮＭＯＢが縦続接続されてなる第２のＦＦｌｌＴ列（Ｎ
ＭＯＳ列）とからなっている。そして、互１ｔｈＫ対応
したＰＭＯ８とＮＭＯＳとの各ゲートの対は切離さｉｔ
でいる。

こうした基本セルを用−て例えば第３Ｂ図に示すような
３入力ＮＡＮＤを作るには、第３Ａ図のように、ＰＭＯ
Ｂ列及びＮＭＯＳ列の任意の３対を用いればよい。そし
て、この３入力ＮＡＮＤ２０を池の領域から電気的に絶
縁するために、その両町に位置する一対のＭＯＳについ
てに、ＰＭＯ日のゲートに電源車圧（Ｖｏｏ）を与え、
ＮＭＯＳのゲートに接地し、この２つのＭＯＳを非導通
状態に固定する。このようなＭＯＳＦＥＴによる分離領
域２１及び２２を設けることによって、３入力ＮＡＮＤ
を隣りの論理ゲートから分離することができる。この隣
シのゲートとしてはいかなるものを構成しても相互に影
響されることはない。

このように、本実施列による基本セル構造では、ＰＭＯ
８列と８Ｍ０８列との各ＭＯ８の対を任意に選択して各
種の０Ｍ０Ｂ論理ゲートを作ることができ、既述した公
知の装置でみられた如き素子の無駄が生じない。また、
対となる両ＭＯＢのゲートが切離されて粘るので、この
ようなＭＯＳでクロックドゲートやトランスミッション
ゲートヲ自由に構成することができる。

第４Ａ図〜第４０図は、本実施列による上記セルの具体
的なレイアウトを製造工程順に示すものでめｐ１第３Ａ
図に示す３入力ＮＡＮＤゲート２０及び分離領域２１．
２２を形成した一列を示している。

第４Ａ図は、本発明による基本セル列ｌのレイアウトで
ある。この基本セル列ｌに、多数のＰチャネルＭＯ８Ｆ
ＦｔＴを縦続接続したＰＭＯ８列と、多数のＨチャネル
Ｍ０８ＦＫＴｔｌ−縦続接続したＮＭＯＳ列とからなっ
ている。各ＭＯＳ列のＭＯＳＦＥＴはゲート電極および
ソース、ドレイン領域のみが形成されておシ、ゲート電
極およびソース、ドレイン領域への信号の入出力のため
の配線ハ形成されていない。即ち、ＰＭＯ８列では、多
結晶シリコン層からなるゲート電極８１〜８５と、こ九
［自己ｆｉｆ的に形成さｉｔたＰ　型ソース、ドレイン
領域９１〜９６とが形成すれている。一方、ＮＭＯＳ列
でに、多結晶シリコン層からなるゲート［極８６〜９０
と、これに自己整合的に形成されｆｃＮ　　型ソース、
ドレイン領域１０１〜１０６とが形成さｎている。ＰＭ
Ｏ８列とＮＭＯＳ列のゲート電極ｔま切離されている。

これらゲート電極８１〜９０は、基本セル列内のＭＯＳ
ＦＥＴ数を増し論理を高警度に構成Ｔるために、隣接す
るゲート電極の間隔が一方では狭く、他方では広くなる
ような形状２有している。

この間隔の狭す部分は、例えは、その製造プロセスの最
小加工寸法に等しい間隔である。一方、間隔の広Ａ部分
は、ソース、ドレイン領域への接続用のコンタクトホー
ル形成のために、十分な間隔をもっている。

また、５はＮ型シリコン基板でめル、６はＮＭＯＳ列形
成のためのＰ型ウェル領域であシ、７はシリコン基板表
面の選択酸化による厚い酸化膜である。この厚−酸化膜
７は薄い酸化膜１１の形成された直線状の領域を囲んで
いる。このような形状を有する基本セル列１が、第１図
に示すように、直線状に伸びている。第４Ａ図において
は、第３Ａ図に示す３人力ＮＡＮＤゲート２０及び分離
領域２１．２２以外の部分は省略してるる。

第４Ｂ図は、以上に述べたような基本セル列ｌを出発点
として所望の論理ゲートを構成するために、第１の導体
層、例えばアルミニウム配線層１２〜１７を形成した状
態を示している。本実施列によれば、第１の導体層は論
理ゲート内部の配線、ｆｉＡ理ゲートに対する電源配線
、ＭＯＳＦＥＴによる分離領域形成用の配線となる。こ
のように、基本セル列ｌは全ての製品に共通なレイアウ
トとなり、論理ゲートの構成は、このｇｔの導体層及び
稜述の第２の導体層に依存する。

基本セル列１を形成した基板表面全体を層間絶縁膜、飼
えばリンシリケートガラス（ＰＳＧ八膜へ櫟った後、第
４Ｂ図に図で示すコンタクトホールを開窓する。このコ
ンタクトホールにソース、ドレイン領域またはゲート電
極と第１の導体層とを接続するためのものである。この
状態でアルミニウムを蒸着し、周知のフォトリングラフ
ィ技術を用いてアルミニウム配線＃１２〜１７．２５〜
３０を形成する。

アルミニウム配置１１２および１３は、夫々、翫源直圧
十ＶＤＤおよび基準（接地）電位ＧＮＤに接続される。

アルミニウム配線１２はゲート′ｆＭ、極８１および８
５に接続さ７している。この結果、ＣｉＬらのゲート電
極がその一部を構成するＰチャネルＭＯ８ＦＥＴｌ’１
．非導通状態に固定される。同様に、アルミニウム配線
１３がゲート電極８６および９０に接続δれていること
によって、これらのゲート電極がその一部を構成するＮ
チャネルＭＯ８ＦＦｉＴが非導通状態に固定される。こ
九［よって、ＭＯ８ＦＦｔＴｔ−用いた分離領域２１お
よび２２が完成する。

また、アルミニウム配線層１２および１３は、それぞれ
、Ｐ＋型領域９３．９５およびＮ＋型領領域１０２接続
されている。こむ、らは、この論理ゲートに対する電源
配線である。

アルミニウム配線層１４〜１７．２５〜３０は論理ゲー
ト内部の配線である。アルミニウム配線層１４ｔＪ：論
理ゲートの出力信号線でらシ、図の上側！たけ下側のい
づれの配線チャネル領域４へもその出力を取シ出せるよ
うになっている。

このようなソース、ドレイン領域への接続のためのコン
タクトホールを２ケＨ「設は得るように、ソース、ドレ
イン領域を設定している。これは、しＵえはＰ　型領域
９３上の配線形状に示す如く、ソース、ドレイン領域に
接続する配線と、他の一本の配線を設置７得るようにす
るためである。これＶＣよって、配線の目出度を確保す
るとともＶｃ尚集集積金計っている。

ケート電極８１と８６とはアルミニウム配線１５で接続
されており、十下いづれの配線チャネル領域からも信号
を入力できるように、夫々、ア刀・ｉニウム配線層１６
および１７が設けられている。

同様の目的で、アルミニウム配線層２５〜３０が設けら
れて因る。

第４Ｃ図は、第４Ｂ図の状態にさらに第２の導体層、例
えばアルミニウム配線ｒｆｉｉ３１〜３８全形成した状
態を示している。本実施列では、第２の導体層は第４Ｂ
図のようにして形成した個々の論理ゲート間を接続する
配線となる。

第４Ｂ図の状態で基板表面全体を層間絶縁膜、列えばＰ
　Ｓ　（＋膜で椋った後、第４Ｃ図に新たに区で示すコ
ンタクトホールを開窓する。そして・　アルミニウムを
蒸着し、周知のフォトリソグラフィ技術を用いてアルミ
ニウム配線層３１〜３８を形成する。

アルミニウム配置１３１，３２およびアルミニウム配線
３３〜３８はそれぞれこの論理ゲートの入力用および出
力用の配線である。こ７１．らは曲の論理り”−トなど
に接続はれる。なお、第４Ｃ図では、レリえばアルミニ
ウム配線３１と３２の如く同一の信号が印加逼れる配線
が上下両方の配線チャネル領域に設けられているが、任
意にいづれか一方を選択して設けることができるのはい
う１でもない。

以上に述べた実施列より明らかなように、本発明に従え
ば、基本セルのレイアウトとして第４Ａ図に示すレイア
ウトを用いたことによって、次のような効果が得られる
。

（１）所望の論理ゲートを形成するときの、設ｂｒ上の
制約や、素子の無駄を無く丁ことができる。基本セルと
してＰチャネルおよびＮチャネルＭＩＳＦＥＴを縦続接
続したＭＩＳＦＥＴ列を夫に＊１成したことによって、
所望の論理ゲートの構成に必要な数のＭＩＳＦＥＴを任
意に選択してこれを構成できるので、Ｍ工５ＦＩＩ！ｌ
！Ｔの無駄が住することはない。また、基本セルが区切
られていないため、設計上の制約もない。さらに、Ｐチ
ャネルとＮチャネルＭ工ＥＩＦｌｉｉＴで対となるＭＩ
ＳＦＥＴのゲート１！極が夫々独立に設けられているの
でクロンクドゲートなども全く支障なく設けることがで
き（２）高密度の論理全実現でき、篩集積化できる。

論理ゲートを分離するためＭ工５ＦＩｉ！Ｔによる分離
領域を用いることによって、分離用の領域の面積を必’
ｉ！最小限にできるので、論理を高密度に構成できる。

即ち、１つの分離領域の面積は厚い酸化膜’ｙ３１１ｉ
ＩＦ領域の占める面積に比べて極めて小さい。

例数なら、縦続４’ａ　ｆＡ”、　シたＭ　Ｉ　Ｓ　Ｆ
　Ｅ　”’列のうちの１つのＭｌＳｙＦ、Ｔを用いるの
であるから、そのソース、ドレイン領域は隣接する論理
ゲートのＭＩＳＦＥＴとして有効に働く。従りて１実質
的に分離領域はゲート電極のみとなるからである。また
、従来のよう九番基本セル間ＶＣ一定のスペースを設け
る必要が無いので、この点でも論理を８１密度Ｖ？−構
成できる。

芒らに、本発明によれは、基本セルのゲート電極の形状
を、第４Ａ図に示すように、相互の間隔が一方では狭く
、一方でに広く形成しているので、さらに高集積化に有
効でめる。これは、ゲート電極全平行に設けた場合よル
も、一つのＭよりＦＢ３Ｔの面積金小さくできるからで
ある。これによって、ソース、ドレイン領域へのコンタ
クトホール形成のため十分な間隔を確保しつつ、高集積
化分計ることができる。

【図面の簡単な説明】

図面は本発明の実施列金示すものであって、第１図はＣ
ＭＯ８論理Ｉ、Ｓ工の概略レイアウト図、 第２図は同ＬＳＩの基本セルの等価回路図、第３Ａ図は
同基本セルを用いて３人力ＮＡＮＤ全作るときの素子分
離状態を示す等価回路図、第３Ｂ図は３人力ＮＡＮＤゲ
ートの回路図、第４Ａ図〜第４Ｃ図は３人力ＮＡＮＤゲ
ートを構成する場合の主要な製造プロセスを示す各平面
図である。 なお、図面に示されている符号において、■・・・基本
セル列、２０・・・３人力ＮＡＮＤゲート、２１．２２
・・・Ｍ工ＳＦ′１ｌｌＴを用いた分離領域、５・・・
ＩＣチップ、）・・・Ｐ−型ウェル、７・・・厚い酸化
膜、８１〜９０・・・ポリシリコンゲート電極、９１〜
９６・・・Ｐ　型領域、１０１〜１０６・・・Ｎ　型領
域、１２〜１７．２５〜３０・・・第１導体層、３１〜
３８・・・第２導体層である。 第４Ａ図 第４Ｂ図

Claims (1)

【特許請求の範囲】
1. ■、多数のＰチャネルＭ工５ＰＥＴが縦続接続されてな
   る第１のＦＥＴ列と、前記各ＰチャネルＭＩＥＩＦＥＴ
   と一対一に対応する如（ＶＣ多数のＮチャネルＭＩ８Ｆ
   ＥＴが縦続接続されてなる第２のＦＥＴ列とｋＶし、互
   いに対応し九ＰチャネルＭ工５ＦＫＴとＮチャネルＭ工
   ＳＦ’ＥＴの各ゲート電極は切離されており、これらゲ
   ート電極は縦続接続されている隣接のＭ工ＳＦ］ｌｉ！
   Ｔのゲート電極との間隔が一端で広く曲端で狭くなる形
   状？有しておシ、かつ前記ＭｌＳＦＦｌｉＴ列では同一
   形状のゲート電極勿有するＭ工５ＦＥＴが一つおきに設
   けられていることｒ特徴とする半導体集積回路装置。