JPH10150175A

JPH10150175A - 半導体集積回路およびその製造方法

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Publication number: JPH10150175A
Application number: JP30810196A
Authority: JP
Inventors: Hiroshi Tanaka; 博田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-11-19
Filing date: 1996-11-19
Publication date: 1998-06-02

Abstract

(57)【要約】【課題】同一のセル列内に電源電圧の異なるセルを自由
に配置することにより、資源（セル列）の有効活用が可
能になり、チップ面積の増大を抑止し、低消費電力化お
よび高速化を目指した設計が可能になるＩＣを提供す
る。【解決手段】セルが１列に配置されたセル列１２と、セ
ル列の各セルに選択的に接続され、異なる電源電圧ＶＤ
ＤＬ、ＶＤＤＨが供給される二種類の電源配線１４、１
５および接地電位線１３とを具備し、セル列は、その形
成領域の一部であるＮウエル１２ａが列方向に複数に区
分されて各区分が電気的に分離されており、異なる電源
電圧に選択的に接続されるセルが列方向に混在してい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）およびその製造方法に係り、特に多電源電圧を
使用するＬＳＩ（大規模集積回路）においてセルが１列
に配置されたセル列およびその形成方法に関するもの
で、例えばゲートアレイ方式あるいはスタンダードセル
方式の特定用途集積回路（ＡＳＩＣ）に使用されるもの
である。

【０００２】

【従来の技術】従来、多電源電圧を使用するＩＣであっ
て、予め形成されたセルに対する配線の仕方により所望
の回路が構成される（いわゆるポリセル方式のＩＣ）に
おける回路構成の方法として、例えば次の（１）〜
（３）が提案されている。

【０００３】（１）特開平４−１４２０７７号公報、特
開平８−１８０２１号公報に開示されているように、特
性の異なる２通りのトランジスタ列を交互に敷き詰めて
形成しておき、実現しようとする回路により適した一方
のトランジスタ列のみを用いて論理素子を構成する方
法。

【０００４】（２）特開平５−５５４９６号公報に開示
されているように、機能ブロック毎に必要十分な電源電
圧を供給する方法。（３）特開平５−２０６４１５号公報、特開平６−２８
２８４号公報に開示されているように、ＩＣのチップ領
域を２つ以上のブロックに分割し、各ブロックで電源電
圧を定める方法。

【０００５】しかし、前記（１）の方法は、使用しよう
とするトランジスタの特性が１列毎に決定されてしまう
ので、ある特性のトランジスタを例えば１個しか使用し
ない場合でもこのトランジスタが属する１列全てのトラ
ンジスタを上記特性に割り当ててしまうことになる。従
って、資源（セル列）の有効活用が困難になり、チップ
面積が増大するという問題がある。

【０００６】また、前記（２）、（３）の方法は、同じ
電源電圧で動作するセルを機能ブロック内に固めて配置
すると、本来配置したい位置から大きく離れた別の位置
にセルが配置される可能性が生じるので、配線が必要以
上に引き回されるおそれがある。つまり、チップ面積の
増大をまねいたり、セルを配置する際にセルの位置に強
い制限が課せられたりするので、結果として、形成され
た回路の動作周波数の低下をまねくという問題がある。

【０００７】

【発明が解決しようとする課題】上記したように多電源
電圧を動作電源として使用する従来のＩＣにおいてそれ
ぞれセルが１列に配置された複数のセル列のセルを用い
て回路を構成する場合に、資源（セル列）の有効活用が
困難になり、チップ面積が増大し、回路の動作周波数の
低下をまねくという問題があった。

【０００８】本発明は上記の問題点を解決すべくなされ
たもので、同一のセル列内に電源電圧の異なるセルを自
由に配置することにより、資源（セル列）の有効活用が
可能になり、チップ面積の増大を抑止し、低消費電力化
および高速化を目指した設計が可能になる半導体集積回
路およびその製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の半導体集積回路
は、単位回路素子が１列に配置されたセル列と、前記セ
ル列の単位回路素子に選択的に接続され、異なる電源電
圧が供給される二種類の電源配線とを具備し、前記セル
列は、その形成領域の一部である所定の導電型のウエル
が列方向に複数に区分されて各区分が電気的に分離され
ており、異なる電源電圧が印加される単位回路素子が前
記セル列の列方向に混在していることを特徴とする。

【００１０】また、本発明の半導体集積回路の製造方法
は、集積回路チップ上に単位回路素子が１列に配置さ
れ、その形成領域の一部である所定の導電型のウエルが
列方向に複数に区分されて各区分が電気的に分離された
セル列を形成する工程と、前記セル列の側方あるいは上
方を通過するとともに前記セル列の各セルの電源ノード
に選択的に電気的に接続される異なる電源電圧を供給す
るための二種類の電源配線を形成する工程とを具備する
ことを特徴とする。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。本発明は、基本回路素子あ
るいは基本論理関数を実現する基本論理回路のような単
位回路素子（以下、セルと称する）が１列に配置された
セル列を具備するＬＳＩに適用されるものである。

【００１２】図１は、本発明の第１の実施の形態に係る
ゲートアレイ方式あるいはスタンダードセル方式のＬＳ
Ｉのチップ上のパターンレイアウトの全体を概略的に示
している。

【００１３】図１において、チップ１０上の周辺領域に
は各辺に沿って配置された入出力回路部１１が形成され
ており、チップ１０上の中央領域（内部セル領域）には
それぞれセルが１列に配置された複数の内部セル列１２
が並行に形成されている。

【００１４】ゲートアレイ方式のＬＳＩでは、例えば図
２中に示すように、各セル２０として、１個のＰＭＯＳ
トランジスタＴＰと１個のＮＭＯＳトランジスタＴＮと
を有する基本回路素子が形成されている。

【００１５】スタンダードセル方式のＬＳＩでは、例え
ば図５中に示すように、各セル５０として、１個の二入
力ナンドゲート６１、あるいは、１個の二入力ノアゲー
ト６２、あるいは、１個のインバータ回路６３のような
基本論理回路が形成されている。

【００１６】そして、前記複数の内部セル列のうちの少
なくとも１つ（本例では全て）の内部セル列１２におい
ては、内部セル列形成領域の一部である所定の導電型の
ウエル（本例では例えば図２中の１２ａに示すようなＰ
ＭＯＳトランジスタ形成領域であるＮウエル）が列方向
に複数に区分され、各区分が電気的に分離（例えばｐ型
分離領域により物理的に分離）されている。

【００１７】この場合、上記少なくとも１つの内部セル
列１２は、例えば図２あるいは図５に示すように３個の
セル２０あるいは５０毎に分割されている。そして、低
い電源電圧ＶＤＤＬ（例えば３．３Ｖ）で動作する３個
のセル群（第１の同電位セル群）２１あるいは５１と高
い電源電圧ＶＤＤＨ（例えば５Ｖ）で動作するｎ個のセ
ル群（第２の同電位セル群）２２あるいは５２とが列方
向に交互に繰り返すように形成されている。なお、必ず
しもセル群２１と２２あるいは５１と５２が列方向に交
互に繰り返すように形成されている必要はなく、同電位
セル群がランダムに配置されていてもよい。

【００１８】さらに、少なくとも１つの内部セル列１２
に対しては、各セルに選択的に接続可能なように、接地
電位ＶＳＳ供給用の接地配線（ＶＳＳ線）１３、低い電
源電圧ＶＤＤＬを供給するための第１の電源配線（ＶＤ
ＤＬ線）１４および高い電源電圧ＶＤＤＨを供給するた
めの第２の電源配線（ＶＤＤＨ線）１５が形成されてお
り、各セルに二種類の電源配線１４、１５が選択的に接
続されるとともに１本の接地配線１３が接続されること
により、異なる電源電圧ＶＤＤＨ、ＶＤＤＬが印加され
て動作する二種類のセルが内部セル列１２の列方向に混
在することが可能になる。

【００１９】この場合、前記二種類（二系統）の電源配
線１４、１５および１本の接地配線１３は、内部セル列
１２の側方（平面的な）に沿って形成されて内部配線
（図示せず）を介してセル２０あるいは５０に接続され
てもよく、内部セル列１２の上方に形成されて例えばビ
アコンタクトを介してセル２０あるいは５０に接続され
てもよい。

【００２０】なお、一般に、内部セル領域内で並行に形
成された複数の内部セル列１２の相互間を分離するため
に、１〜５本程度の配線が通過可能なある程度の距離が
設けられている。

【００２１】以下、まず、本発明をゲートアレイ方式の
ＬＳＩに適用した場合について、図２乃至図４を参照し
ながら説明する。図２は、内部セル列１２の各セル２０
が１個のＰＭＯＳトランジスタＴＰおよび１個のＮＭＯ
ＳトランジスタＴＮを有し、３個のセル２０毎に分割さ
れた場合において、低い電源電圧ＶＤＤＬで動作する第
１の同電位セル群２１と高い電源電圧ＶＤＤＨで動作す
る第２の同電位セル群２２の各１組を取り出して具体例
を示す。

【００２２】第１の同電位セル群２１は、ＶＳＳ線１３
にそれぞれ選択的に接続される３個のＮＭＯＳトランジ
スタＴＮと、ＶＤＤＬ線１４にそれぞれのソースが選択
的に接続される３個のＰＭＯＳトランジスタＴＰとを含
む。

【００２３】第２の同電位セル群２２は、ＶＳＳ線１３
にそれぞれ選択的に接続される３個のＮＭＯＳトランジ
スタＴＮと、ＶＤＤＨ線１５にそれぞれのソースが選択
的に接続される３個のＰＭＯＳトランジスタＴＰとを含
む。

【００２４】本例では、１本の接地配線１３および二種
類の電源配線１４、１５は、内部セル列１２のウエルの
上方を通過するように形成されてコンタクトを介してセ
ル２０の接地ノードあるいは電源ノードに接続されてい
る。

【００２５】このように内部セル列１２のウエルの上方
に複数の電源配線を通過させることにより、配線チャネ
ルを圧迫しなくなり、パターンのレイアウトが可能にな
る。この場合、二種類の電源配線１４、１５が並行する
ように形成しておき、第１の同電位セル群２１のセル２
０の電源ノード（本例ではＰＭＯＳトランジスタＴＰの
ソース）のコンタクト位置をＶＤＤＬ線１４の下方位置
に合わせ、第２の同電位セル群２２のセル２０の電源ノ
ード（本例ではＰＭＯＳトランジスタＴＰのソース）の
コンタクト位置をＶＤＤＨ線１５の下方位置に合わせる
ようにパターンを形成しておくことが望ましい。

【００２６】このようにすれば、ＶＤＤＬ線１４、ＶＤ
ＤＨ線１５のそれぞれ直下にコンタクトを容易に形成す
ることが可能になり、セル上で電源供給用の特別な内部
配線を形成する必要がなくなり、パターンのレイアウト
が可能になる。

【００２７】上記構造によれば、同電位セル群毎にＮウ
エル１２ａが電気的に独立しているので、どの同電位セ
ル群に対しても電源電圧としてＶＤＤＬ、ＶＤＤＨのど
ちらか一方の電位を供給するとともにＶＳＳを供給する
ことにより、ＶＤＤＬが供給されるトランジスタを使用
した回路、あるいは、ＶＤＤＨが供給されるトランジス
タを使用した回路を構成することが可能である。

【００２８】また、ＶＤＤＬが供給されるトランジスタ
とＶＤＤＨが供給されるトランジスタの両方を使用する
回路は、２つの隣接する（あるいは近くに存在する）同
電位セル群におけるトランジスタを割り当てて構成する
ことが可能であり、その具体例を図３、図４にそれぞれ
示している。

【００２９】図３に示す回路は、図２中の２つの隣接す
る同電位セル群２１、２２におけるトランジスタを使用
して構成されたレベル変換回路の一例であり、ＶＤＤＬ
レベル入力をＶＤＤＨレベル出力に変換するものであ
る。

【００３０】第１の同電位セル群２１においては、１つ
のＰＭＯＳトランジスタＴＰのソースがＶＤＤＬ線１４
に接続され、１つのＮＭＯＳトランジスタＴＮのソース
がＶＳＳ線１３に接続され、上記ＰＭＯＳトランジスタ
ＴＰとＮＭＯＳトランジスタＴＮのドレイン同士が接続
されることによりＶＤＤＬレベル入力用のＣＭＯＳイン
バータ回路３１が構成されている。

【００３１】第２の同電位セル群２２においては、２つ
のＰＭＯＳトランジスタＴＰのソースがＶＤＤＨ線１５
に接続され、上記２つのＰＭＯＳトランジスタＴＰの互
いのドレイン、ゲートが交差接続され、２つのＮＭＯＳ
トランジスタＴＮの各ソースがＶＳＳ線１３に接続され
るとともに各ドレインが２つのＰＭＯＳトランジスタＴ
Ｐのドレインに対応して接続されることにより電圧比較
回路３２が構成されている。

【００３２】そして、前記ＣＭＯＳインバータ回路３１
のＶＤＤＬレベル入力とＶＤＤＬレベル出力とが前記電
圧比較回路３２に入力するように接続されている。図４
に示す回路は、図２中の２つの隣接する同電位セル群２
１、２２におけるトランジスタを使用して構成された二
入力アンド回路の一例であり、ＶＤＤＨレベル入力の論
理積をとってＶＤＤＬレベルの出力に変換するものであ
る。

【００３３】第２の同電位セル群２２においては、２つ
のＰＭＯＳトランジスタＴＰのソースがＶＤＤＨ線１５
に接続され、上記２つのＰＭＯＳトランジスタＴＰのド
レインが共通接続され、２つのＮＭＯＳトランジスタＴ
Ｎが上記ドレイン共通接続ノードとＶＳＳ線１３との間
に直列に接続されることによりＶＤＤＨレベル入力用の
二入力ナンド回路４２が構成されている。

【００３４】第１の同電位セル群２１においては、ＶＤ
ＤＬ線１４に接続された１つのＰＭＯＳトランジスタＴ
ＰとＶＳＳ線１３に接続された１つのＮＭＯＳトランジ
スタＴＮとによりＶＤＤＨレベル入力用のＣＭＯＳイン
バータ回路４１が構成されている。

【００３５】そして、前記二入力ナンド回路４２の出力
が前記ＣＭＯＳインバータ回路４１に入力するように接
続されている。なお、図３に示したレベル変換回路と同
等の回路、図４に示した二入力アンド回路４２と同等の
回路を従来例の技術を用いて構成した場合には、１つの
内部セル列のトランジスタだけを使用して構成すること
ができず、２つの内部セル列のトランジスタを使用して
構成するので、２つの内部セル列の相互間を接続するた
めの長い信号配線が必要であった。

【００３６】即ち、図３に示したレベル変換回路と同等
の回路を従来例の技術を用いて構成した場合の一例を図
７に示しており、図４に示した二入力アンド回路と同等
の回路を従来例の技術を用いて構成した場合の一例を図
８に示している。

【００３７】図７および図８において、７１、８１は第
１の内部セル列、７２、８２は第２の内部セル列、７３
は２つの内部セル列７１、７２の相互間を接続するため
の長い信号配線、８３は２つの内部セル列８１、８２の
相互間を接続するための長い信号配線である。

【００３８】また、図７あるいは図８の回路を構成する
ために、ＶＤＤＬレベル用のＣＭＯＳインバータ回路と
して第１の内部セル列７１、８１における１つのセルし
か使用しないので、第１の内部セル列７１、８１におけ
る残りのセル群の全てあるいは大部分を他の回路で使用
しない場合には、資源（セル列）の有効活用上の無駄が
生じ、チップ面積の増大をまねくという問題があった。

【００３９】図５は、内部セル列１２の各セル５０が１
個の二入力ナンドゲート６１あるい１個の二入力ノアゲ
ート６２あるいは１個のインバータ回路６３を有し、３
個のセル５０毎に分割された場合において、低い電源電
圧ＶＤＤＬで動作する第１の同電位セル群５１と高い電
源電圧ＶＤＤＨで動作する第２の同電位セル群５２の各
１組を取り出して具体例を示す。

【００４０】第１の同電位セル群５１は、ＶＤＤＬ線１
４に選択的に接続されるとともにＶＳＳ線１３に接続さ
れる１個の二入力ノアゲート６１、１個の二入力ナンド
ゲート６２および１個のインバータ回路６３を含む。

【００４１】第２の同電位セル群５２は、ＶＤＤＨ線１
５に選択的に接続されるとともにＶＳＳ線１３に接続さ
れる１個の二入力ノアゲート６１、１個の二入力ナンド
ゲート６２および１個のインバータ回路６３を含む。

【００４２】本例では、前記二種類の電源配線１４、１
５および１本の接地配線１３は、前記内部セル列１２の
ウエルの上方を通過するように形成されてコンタクトを
介して前記セルのノードに接続されている。

【００４３】このように内部セル列１２のウエルの上方
に複数の電源配線を通過させることにより、配線チャネ
ルを圧迫しなくなり、パターンのレイアウトが可能にな
る。この場合、二種類の電源配線１４、１５が並行する
ように形成しておき、第１の同電位セル群５１のセルの
電源ノードのコンタクト位置をＶＤＤＬ線１４の下方位
置に合わせ、第２の同電位セル群５２のセルの電源ノー
ドのコンタクト位置をＶＤＤＨ線１５の下方位置に合わ
せるようにパターンを形成しておけば、ＶＤＤＬ線１
４、ＶＤＤＨ線１５のそれぞれ直下にコンタクトを容易
に形成しておくことが望ましい。

【００４４】このようにすれば、ＶＤＤＬ線１４、ＶＤ
ＤＨ線１５のそれぞれ直下にコンタクトを容易に形成す
ることが可能になり、セル上で電源供給用の特別な内部
配線を形成する必要がなくなり、パターンのレイアウト
が可能になる。

【００４５】上記構造によれば、同電位セル群毎にＮウ
エルが電気的に独立しているので、どの同電位セル群に
対しても電源電圧としてＶＤＤＬ、ＶＤＤＨのどちらか
一方の電位を供給するとともにＶＳＳを供給することに
より、ＶＤＤＬが供給されるセルを使用した回路、ある
いは、ＶＤＤＨが供給されるセルを使用した回路を構成
することが可能である。

【００４６】また、ＶＤＤＬが供給されるセルとＶＤＤ
Ｈが供給されるセルの両方を使用する回路は、２つの隣
接する（あるいは近くに存在する）同電位セル群におけ
るセル５０を割り当てて構成することが可能であり、そ
の具体例を図６（ａ）、（ｂ）に示している。

【００４７】図６（ａ）、（ｂ）は、図５中の２つの隣
接する同電位セル群５１、５２におけるセルを使用して
構成された論理ゲート回路の一例であり、ＶＤＤＨレベ
ル入力の論理処理を行ってＶＤＤＬレベルの出力に変換
するための論理回路と、それを実現するパターンレイア
ウトの一例を示している。

【００４８】第２の同電位セル群５２においては、１個
の二入力ナンドゲート６１の動作電源としてＶＤＤＨ線
１５およびＶＳＳ線１３が接続され、１個のインバータ
回路６３の動作電源としてＶＤＤＨ線１５およびＶＳＳ
線１３が接続されることにより、ＶＤＤＨレベル入力用
の論理回路が構成されている。

【００４９】第１の同電位セル群５１においては、１個
の二入力ノアゲート６２の動作電源としてＶＤＤＨ線１
５およびＶＳＳ線１３が接続され、ＶＤＤＨレベル入力
用の二入力ノアゲートが構成されている。

【００５０】そして、第２の同電位セル群５２の二入力
ナンドゲート６１の出力およびインバータ回路６３の出
力が第１の同電位セル群５１の二入力ノアゲート６２に
入力するように接続されている。

【００５１】なお、図６（ａ）に示した論理ゲート回路
と同等の回路を従来例の技術を用いて構成した場合に
は、１つの内部セル列のセルだけを使用して構成するこ
とができず、２つの内部セル列のセルを使用して構成す
るので、２つの内部セル列の相互間を接続するための長
い信号配線が必要であった。

【００５２】即ち、図６（ａ）に示したゲート回路と同
等の回路を従来例の技術を用いて構成した場合の一例を
図９に示している。図９において、９１は第１の内部セ
ル列、９２は第２の内部セル列、９３は２つの内部セル
列９１、９２の相互間を接続するための長い信号配線で
ある。

【００５３】また、図９の回路を構成するために、ＶＤ
ＤＬレベル用のＣＭＯＳインバータ回路として第１の内
部セル列９１における１つのセル９０しか使用しないの
で、第１の内部セル列９１における残りのセル群の全て
あるいは大部分を他の回路で使用しない場合には、資源
（セル列）の有効活用上の無駄が生じ、チップ面積の増
大をまねくという問題があった。

【００５４】なお、前記各実施例では、電源系統が二系
統（ＶＤＤＨ、ＶＤＤＬ）の場合を示したが、電源系統
が三系統以上の場合にも本発明を適用できる。また、前
記したようなＬＳＩを製造する際には、まず、集積回路
チップ上に前記したようなセル列１２を形成し、この
後、セル列１２の側方あるいは上方を通過するとともに
セル列の各セルの電源ノードに選択的に電気的に接続さ
れる異なる電源電圧を供給するための二種類の電源配線
１４、１５および接地線１３を形成すればよい。

【００５５】

【発明の効果】上述したように本発明によれば、セル列
のウエルを複数に区分（例えば任意数のセル毎に区分）
して各区分を電気的に独立させているので、同一のセル
列内に電源電圧の異なるセルを自由に配置することが可
能になる半導体集積回路およびその製造方法を提供する
ことができる。

【００５６】従って、本来あるべき位置に非常に近い位
置に各セルを配置することができ、配線経路の不要な迂
回による回路の動作周波数の低下をまねくことなく、低
消費電力化を目指したＬＳＩの設計が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るゲートアレイ
方式あるいはスタンダードセル方式のＬＳＩのチップ上
のパターンレイアウトの全体を概略的に示す図。

【図２】図１中の内部セル列の各セルが１個のＰＭＯＳ
トランジスタＴＰおよび１個のＮＭＯＳトランジスタＴ
Ｎを有し、３個のセル毎に分割された場合における低い
電源電圧ＶＤＤＬで動作する第１の同電位セル群と高い
電源電圧ＶＤＤＨで動作する第２の同電位セル群の各１
組を取り出してパターンレイアウトの具体例を示す図。

【図３】図２中の２つの隣接する同電位セル群における
トランジスタを使用して構成されたレベル変換回路のパ
ターンレイアウトの一例を示す図。

【図４】図２中の２つの隣接する同電位セル群における
トランジスタを使用して構成された二入力アンド回路の
パターンレイアウトの一例を示す図。

【図５】図１中の内部セル列の各セルが基本論理回路を
有し、３個のセル毎に分割された場合における低い電源
電圧ＶＤＤＬで動作する第１の同電位セル群と高い電源
電圧ＶＤＤＨで動作する第２の同電位セル群の各１組を
取り出してパターンレイアウトの具体例を示す図。

【図６】図５中の２つの隣接する同電位セル群における
セルを使用して構成された論理ゲート回路の一例を示す
回路図およびそれを実現するパターンレイアウトの一例
を示す図。

【図７】図３に示したレベル変換回路と同等の回路を従
来例の技術を用いて構成した場合のパターンレイアウト
の一例を示す図。

【図８】図４に示した二入力アンド回路と同等の回路を
従来例の技術を用いて構成した場合のパターンレイアウ
トの一例を示す図。

【図９】図６に示した論理ゲート回路と同等の回路を従
来例の技術を用いて構成した場合のパターンレイアウト
の一例を示す図。

【符号の説明】

１０…チップ、１１…入出力回路部、１２…内部セル列、１２ａ…Ｎウエル（ＰＭＯＳトランジスタ形成領域）、１３…接地配線（ＶＳＳ線）、１４…第１の電源配線（ＶＤＤＬ線）、１５…第２の電源配線（ＶＤＤＨ線）、２０、５０…セル、２１、５１…第１の同電位セル群、２２、５２…第２の同電位セル群、３１…ＣＭＯＳインバータ回路、３２…電圧比較回路、４１…ＣＭＯＳインバータ回路、４２…二入力ナンド回路、６１…二入力ナンドゲート、６２…二入力ノアゲート、６３…インバータ回路、ＴＰ…ＰＭＯＳトランジスタ、ＴＮ…ＮＭＯＳトランジスタ。

Claims

【特許請求の範囲】

【請求項１】単位回路素子が１列に配置されたセル列
と、前記セル列の単位回路素子に選択的に接続され、異なる
電源電圧が供給される二種類の電源配線とを具備し、前記セル列は、その形成領域の一部である所定の導電型
のウエルが列方向に複数に区分されて各区分が電気的に
分離されており、異なる電源電圧に選択的に接続される
単位回路素子が列方向に混在していることを特徴とする
半導体集積回路。
【請求項２】請求項１記載の半導体集積回路におい
て、前記ウエルは、第１導電型の領域からなり、第２導
電型の分離領域により物理的に分離されることにより複
数に区分されていることを特徴とする半導体集積回路。
【請求項３】請求項１記載の半導体集積回路におい
て、前記二種類の電源配線は、前記セル列の側方を通過
し、前記セル列の各セルの電源ノードに選択的に接続さ
れることを特徴とする半導体集積回路。
【請求項４】請求項１記載の半導体集積回路におい
て、前記二種類の電源配線は、前記セル列の上方を通過
し、前記セル列の各セルの電源ノードに選択的に接続さ
れることを特徴とする半導体集積回路。
【請求項５】請求項４記載の半導体集積回路におい
て、前記二種類の電源配線は、並行するように形成さ
れ、それぞれ対応して前記第１の同電位セル群のセルの
電源ノードのコンタクト位置の上方および前記第２の同
電位セル群のセルの電源ノードのコンタクト位置の上方
を通過するととも対応する前記同電位セル群のセルの電
源ノードに選択的にコンタクトしていることを特徴とす
る半導体集積回路。
【請求項６】請求項１乃至５のいずれか１項に記載の
半導体集積回路において、前記セル列は、第１の電源電
圧に選択的に接続される単位回路素子群からなる第１の
同電位セル群と第２の電源電圧に選択的に接続される単
位回路素子群からなる第２の同電位セル群とが列方向に
交互に繰り返すように形成されていることを特徴とする
半導体集積回路。
【請求項７】請求項１乃至５のいずれか１項に記載の
半導体集積回路において、前記セル列は、所望のｎ（整
数）個の単位回路素子毎に分割されており、第１の電源
電圧に選択的に接続されるｎ個の単位回路素子群からな
る第１の同電位セル群と第２の電源電圧に選択的に接続
されるｎ個の単位回路素子群からなる第２の同電位セル
群とが列方向に交互に繰り返すように形成されているこ
とを特徴とする半導体集積回路。
【請求項８】請求項１乃至７のいずれか１項に記載の
半導体集積回路において、前記単位回路素子は、導電型
が異なる所望数のＭＯＳトランジスタを含む基本回路素
子であることを特徴とするゲートアレイ方式の半導体集
積回路。
【請求項９】請求項１乃至７のいずれか１項に記載の
半導体集積回路において、前記セル列は、それぞれ異な
る基本論理関数を実現する複数種類の基本論理回路を有
することを特徴とするスタンダードセル方式の半導体集
積回路。
【請求項１０】請求項７記載の半導体集積回路におい
て、前記ｎ個の単位回路素子群は、それぞれ異なる基本
論理関数を実現する複数種類の基本論理回路を有するこ
とを特徴とするスタンダードセル方式の半導体集積回
路。
【請求項１１】集積回路チップ上に単位回路素子が１
列に配置されたセル列を形成する工程と、前記セル列の側方あるいは上方を通過するとともに前記
セル列の各セルの電源ノードに選択的に電気的に接続さ
れる異なる電源電圧を供給するための二種類の電源配線
を形成する工程とを具備することを特徴とする半導体集
積回路の製造方法。