JPH02104127A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 マスタスライス方式の半導体集積回路に関し、動作速度
の低下を防止することを目的とし、ＣＭＯＳの基本セル
を複数整列させて並べたマスタスライス方式の４′導体
集積回路において、該基本セルの一部をバイポーラＣＭ
ＯＳ回路のインバータを構成するバイポーラＣＭ　ＯＳ
　ｔルに置き換えて構成する。

〔産業上の利用分野〕

本発明は半導体集積回路に関し、マスタスライス方式の
半導体集積回路に関する。

ＡＳＩＧ（アプリケーション・スペシフィック・インテ
グレーテッド・サーキット）の開発手法としてマスタス
ライス方式の半導体集積回路が主流となりつつある。こ
のような半導体集積回路の回路規模が大となり複雑化す
るに従って、回路の動作速度を低下させない工夫が必要
とされる。

〔従来の技術〕

第６図は従来のＣＭＯＳのゲートアレイタイプのマスタ
スライス方式半導体集積回路の平面図を示す。同図中、
半導体チップ１０の周縁には入出力セル１１が設けられ
、チップ中央には基本セル１２を一列に並べた基本セル
列１３が複数列設けられ、各基本セル列１３の間は配線
領域１４とされている。

ＣＭＯＳの基本セル１２は第７図に示す如く、ポリシリ
コンゲート２０．２１とＰチャンネル間Ｏ３）−ランジ
スタを構成するＰ型頭域２２ａ。

２２ｂ、２２ｃとＮチャンネルＭＯＳトランジスタを構
成するＮ型領域２３ａ、２３ｂ、２３ｃとよりなる。こ
の基本セル１２を破線で示す第１１Ｉｌ配線と、実線で
示す第２層配線とによって接続して８人力ナンド回路を
構成している。なお、Ｏは第１層配線の基板コンタクト
ホール、・は第１層配線と第２層配線とのピアホールを
示す。

このようにして形成されたナンド回路等の回路素子はそ
の入出力端子を第８図に示す如く配線領域１４に設けた
第１層配線及び第２層配線によって接続される。

〔発明が解決しようとする課題〕

０ＭＯ３構成の回路は消費電力が少ない。しかし、出力
端子に接続される負荷が重くなるに従って急激に遅延時
間が増大する。上記マスタスライス方式の半導体集積回
路は回路規模が大型化及び複雑化すると負荷が重くなる
部分が何個所か生じ、その部分の遅延時間の増大により
集積回路全体の動作速度が低下するという問題があった
。

本発明は上記の点に鑑みてなされたもので、動作速度の
低下を防止する半導体集積回路を提供することを目的と
する。

〔課題を解決するための手段〕

第１図は本発明回路の原理図を示す。同図中、第６図と
同一部分には同一符号を付す。

第１図中、半導体チップ１の周縁には入出力セル１１が
設けられ、チップ中央には基本セル１２を一列に並べた
基本セル列１３が複数列設けられている。この基本セル
列１３の間は配線領域１４とされ、基本セル列１３に沿
って一点鎖線で示す電源配置２ａ、２ｂが設けられ、更
にこの電源配線２ａ、２ｂと直交するよう電源配線３ａ
、３ｂが設けられている。

上記の複数の基本セル１２のうち、図中斜線で示す中央
の基本セル１３の全ての基本セル１２及び各基本セル列
１３の中央位置の基本セル１２をバイポーラＣＭＯＳ回
路のインバータを構成するバイポーラＣＭＯＳセル４に
置き換えている。

〔作用〕

本発明回路では複数の基本セル１２のうちの一部をバイ
ポーラＣＭＯＳセル４に置き換えている。

バイポーラＣＭＯＳ回路は０Ｍ０８回路に比して第２図
の実線工に示す如く、回路の出力端子に付く負荷が増大
してもその遅延時間の増加が小さい。実線■は０Ｍ０８
回路の場合の負荷と遅延時間との関係を示す。

従って、負荷が大なる回路ではバイポーラＣＭＯＳセル
４で構成したインバータを出力部分に付加し、その遅延
時間を小さくでき、これによって回路の動作速度の低下
を防止できる。

（実施例〕 第３図は本発明回路のバイポーラＣＭＯＳセルの一実施
例の構造を示す。同図中、第６図と同一部分には同一符
号を付し、その説明を省略する。

第３図において、バイポーラＣＭＯＳセルはＣＭＯＳの
基本セル１２と、この基本セル１２と同一寸法のバイポ
ーラセル３２とより構成されている。

バイポーラセル３２はバイポーラトランジスタ部３３．
３４及び抵抗部３５．３６を有している。

バイポーラトランジスタ部３３．３４夫々はＮ型領域３
７．３８内にＰ型頭域３８．４０を形成し、更にＰ型鋼
域３９．４０内にＮ型領域４１．４２を形成している。

抵抗部３５．３６夫々は例えばＮ型拡散領域又はポリシ
リコン層で形成されている。

上記の基本セル１２とバイポーラセル３２との境界部上
には電源電圧”００．ｖＳＳの電源の第２層配線４４．
４５が設けられ、この第２層配線４４゜４５は夫々基本
セル列の上に設けられた電源の第１層配線４６．４７と
ピアホールにより接続されている。

基本セル１２及びバイポーラ３２は第３に破線で示す第
１層配線及び実線で示す第２１１配線をＯで示すコンタ
クトホール及び・で示すピアホールによって配線接続す
ることによって第４図に示すバイポー５０Ｍ０８回路の
インバータを構成している。

第４図のＰチャンネルＭＯＳトランジスタＰ！はポリシ
リコンゲート２０，２１及びＰ型領域２２ａ〜２２ｃで
形成され、ＮチャンネルＭＯＳトランジスタＮ＋はポリ
シリコンゲート２０゜２１及びＮ型領域２３ａ〜２３ｃ
で形成されており、バイポーラトランジスタＱ＋　、Ｑ
２は夫々バイポーラトランジスタ部３７．３８で形成さ
れ、抵抗Ｒ１゜Ｒ２は夫々抵抗部３５．３６で形成され
ている。

この第４図のインバータは第２層配線４８より端子５０
に入来する信号Ａを反転して信号Ｘを生成し端子５１を
介して第２層配線４９より出力する。

バイポー５０Ｍ０８回路は駆動能力が高くファン・アウ
トが大きいが、その分だけ充分に１１１１を供給しなけ
ればならないので、バイポーラＣＭＯＳセルは基本セル
列１３に沿って、延在する電源の第１ＷＪ配線４６．４
７と、これと直交する方向に延在する電源の第２層配線
４８．４９との交点位置に配置するのが望まし′い。

ところで、第５図（Ａ）に示す如く基本セル列１３内の
１０個の連続する基本セル１２に対して、同図（Ｂ）に
示す領域６０の第２ｉ！配線パターンを設けることによ
り任意回路を構成しようとしたとき、同図（Ｄ）に斜線
で示す位首にバイポーラＣＭＯＳセル４があり、１０個
の基本セル１２が連続せず６゛個と４個とに分断される
場合も生じる。

この場合には領１６０を同図（Ｃ）に示す如く６個の基
本セル１２に対応する第２ＷＪ配線パターンの領域６０
ａと４個の基本セル１２に対応する第２１配線パターン
の領域６０ｂとに分け、かつバイポーラＣＭＯＳセル４
に対応する領域６１を設け、ここに領域６０ａと６０ｂ
とを接続する第２層配線パターンを形成する。これによ
って従来の回路設計プログラムを多少変更するだけでそ
のまま流用することができる。

なお、上記実施例ではゲートアレイタイプのマスタスラ
イス方式の半導体集積回路を例として説明したが、これ
はしきつめタイプのマスタスライス方式の半導体集積回
路であっても良く、上記実施例に限定されない。

（発明の効果） 上述の如く、本発明の半導体集積回路によれば、各回路
の出力端子の負荷が増加しても遅延時間を従来より小さ
くでき、動作時間の低下を防止することができ、実用上
きわめて有用である。

【図面の簡単な説明】

第１図は本発明回路の原理図、 第２図は本発明回路を説明するための特性図、第３図は
本発明回路のバイポーラＣＭＯＳセルの一実施例の構成
図、 第４図は第３図のセルで構成したバイポー５０Ｍ０８回
路のインバータの回路図、 第５図は本発明回路による回路構成を説明するための図
、 第６図乃至第８図は従来回路を説明するための図である
。 図において、 １は半導体チップ、 ２ａ、２ｂ、３ａ、３ｂＧ；を電１１１配置ｉ１．４は
バイポーラＣＭＯＳセル、 １１は入出力セル、 １２は基本セル を示す。 本発明の原理図 第１図 本発明回路を説明するための特性図 第２図 本発明回路のバイポーラＣＭＯＳセルの構成図第３図 第３図のセルで構成したイン・ぐ−夕の回路図第４図 （Ａ）　　　　　（Ｂ） （Ｃ）　　　　　　　　　（Ｃ）） 本発明回路による回路構成を説明するための図第５図 従来回路を説明するための図 第６図 従来回路を説明するための図 第８図

Claims (1)

1. 【特許請求の範囲】 ＣＭＯＳの基本セル（１２）を複数整列させて並べたマ
   スタスライス方式の半導体集積回路において、 該基本セル（１２）の一部をバイポーラＣＭＯＳ回路の
   インバータを構成するバイポーラＣＭＯＳセル（４）に
   置き換えたことを特徴とする半導体集積回路。