JPS58169937A

JPS58169937A - 半導体集積回路装置

Info

Publication number: JPS58169937A
Application number: JP5110082A
Authority: JP
Inventors: Shigeo Kuboki; 茂雄久保木; Keisuke Nakajima; 啓介中島; Yoji Nishio; 洋二西尾; Nagaharu Hamada; 長晴浜田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-03-31
Filing date: 1982-03-31
Publication date: 1983-10-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】率発明ｔよ、＃−４悴集横回ｗ６装置１時に多品橿少皿
生産品のＬＳＩ化に適するセミカスタムＬ　ＳＩ換首−
すればマスタスライスＬＳＩの改良に関する。

マスクスライスＬＳＩとは、Ｉ、ＳＩを製造する時に用
いる１０数枚のマスクのうちで配線に相当するマスクの
みを開発品種に応じて作成して所望の電気回路動作を有
するＬＳＩを製造するものである。このマスクスライス
の概念は１９６０年頃からあると言われている。

従来のマスタスライスＬＳＩの構成を第１図に示す。Ｌ
ＳＩチップｌに、その外周にポンディングパッド及び入
出力回路領域５を持ち、内部にはトランジスタ等の素子
から成る基本セル２ｅＸ軸方向に配列した基本セル列３
を配線領域４ｔＨさんで繰返し配璧した構成を採ってい
る。所望の電気回路動作を得るために、隣接した基本セ
ル２を１個あるいは数個結線し友ＮＡＮＤゲートやフリ
！早ツブフロップを形成−ｔ８．そして複数個の基本セル２
で形成した各種論理ゲート間を論理図に促って結線する
ことによって１つのＴ、８Ｉをｍ成する。

ｔＡ２図に基本セル２の平面図を示す。基本セル２Ｕ、
Ｐチャネル形ＭＯＳトランジスタのソースあるいはドレ
インとなるＰ０形領域６、・〜チャネル形ＭＯＳトラ／
ジスタのソースあるいはドレインとなるＮ９形領域７、
Ｎ０形領域７を形成するためＶＣＮ形基板内に形ｂｙ、
されるＰ−ＷＥＬＬ領域１１、Ｐ及びＮチャネル形ＭＯ
８）フンジスタで共有する２本のポリＳｔゲート電極８
、両トランジスタに電ｆｉｐ、を供給するＶ　ｃｃｌｌ
ｌ源１１Ｊ　１２　、　Ｇ　Ｎ　Ｄ電＠＠１３．　ソー
スあるいはドし′インとなるＩ）＋。

Ｎ９拡敵層６．７とＡｔ配＃（図？１＜せず）とを接続
する友６のコノタクト召１０１びゲート電極８とＡノ配
酬とを接続する友めの：１ンタクト孔９から構成されて
いる。

第３図は基本セル２の断面４１１造、配ＩＩｉ！領域４
及び配１ＶｉＩ層の構造を展開して示したものである。

第２図と同じものは同じ符号で示す。Ｎ形の基板２０の
２万の衣１１！ｌｌＮにトランジスタ等の素子が形成さ
れる。フィールド酸化１１２１は巣板２０の一力のｔＲ
［ｆｉ虹に存在し、１μｍ程奴０膜厚である。

トランジスタのゲート電極８の下にはゲート酸化膜３１
があ抄、膜厚は５００〜１００ＯＡである。

ゲート電極８等を構成するポリＳｉ配春のＬには絶縁膜
２２があり、この上にＡ／＝で大部分が長手方向をセル
列と平行に電源配＠１２，１３やＡｔの第１配＃２５及
び２６等の第１配酬が形成ｇｔする。ボ＋）　Ｂ　Ｈ配
線或いは拡散層６．７と第１配線とを接続する必要のあ
る時は絶縁膜２２にコンタクト孔９，１０を開ける。第
１配線上には絶縁膜２３が、更にその上に大部分が長手
方向がセルタリと直焚するようにＡｔの第２配＠２９．
３０が。

それぞれ形成されている。第１　！！ｌｔ：線と第２へ
］ｉ−と′ｆｒ接続する必要のめる時は絶縁膜２３に：
Ｊ／コンタクト孔を開ける。最上層には絶縁膜２４があ
りトランジスタ、配ｌｉｌを保論じている。通常のマス
タスライスＬＳＩでは第１配線、第２配線及び両者全接
続するために必要な部分にコンタクト孔２８を設けた絶
縁膜２３を品種毎に変えて所望の１．８１を得る。ま几
、第１配線とボＩＪ　８　ｒ配線。

拡敢輸を接続するために必要な部分にコンタクト孔９．
１０を設けた絶縁膜２２も変λて６る例もある。

さて、一般にＬＳＩｔ−構成する場合、ＮＡＮＤゲート
やＮＯＲゲート等の論理ゲートからなる論理回路専用な
ものであり、スタティックなラッチ、シフトレジスタ、
ＲＡＭ等の記憶回路に適用するには面積効率が悪くなる
という欠点があった。従来の記憶回路の構成方法として
は第４図、第５図。

第６図、第７図及び９８図のようなものが２考えらｊＬ
る。

＠４図は一般の論理ゲートの組合せで構成されるＤタイ
プラッチ回路で、インバータ４０％ＡＮＩ）ゲート４１
，４２、ＮＯＲゲート４３．４４から成る。信号４！１
ｌ１４５にデータ入力を入れ、信号線４６．４７にアド
レス信号を入力すると出力信号４８に框データ入力と同
じ（１が得られ、出力信号４９にはその反転値が得られ
、ＮＯＲゲート４３゜４４で構成されるフリップフロッ
プによってその状態が保持される。このＤタイプラッチ
回路をＣＭＯ８（ロ）路で構成すると１８個のトランジ
スタ必要であり１ｗ４２図に示す基本セルは１個のＡＮ
ＤゲートまたはＮ　ＯＲゲートで１基本セルを要するの
で、４基本セル分必要となる。

第５図はクロックドインバータ５０，５１゜６４の交互
のハイインピーダンス状態全利用し次ＲＡ　Ｍまたはラ
ッチ回路（以下ＣＩ）を形ＲＡ　Ｎｌと略″ｆ）である
。ＷＥ、ＷＥは書込み時に動作するクロックドインバー
タ５０．５１のコントロール信号、Ｒ，Ｅ、ＲＥは読出
時に動作するり【】ツクトイ／バータロ４のコントロー
ル信号である。

１ず、第５図（Ｃ）でクロックドインバータについて説
明−ｒる。ただし、クロックドインバータ５０１九ｒユ
６４の場合である。クロックドインバータのシフポル６
００をＰＭＯＳトクントランジスタＮＭＯ８）ランジス
タロ２で示すと第５図（ｄｌのようになる。入力６３は
ＰＭＯ８，ＮＭＯ８トランジスタに入力される。コント
ロール信号ＷＥ。

− ＩＬＥｒｘＰＭＯ８）ランジスタに入力され、一般には
その反転値をもつコントロール信号ＷＥ、　ｔ（Ｅが、
ＮＭＯＳトランジスタに入力される。コントロール１６
号ＷＥ、）ｔＥがＬＯＷレベルで」／トロール信号ＷＥ
、ＲＥがＨｉｇｈレベルの時は、それぞれの信号が入力
しているＭＯＢ）ランジスタがオン状態になるので、ク
ロックドインバータｈａ常のインバータとして動作する
。し友がって出力信号５５は入力伽号６３の反転値とな
る。一方。

コントロール信号ＷＥ、ＢＥがＨ盪ｇｈレベルで、コン
トロール６号ＷＥ、ＢＥがＬｏ’レベルの時にそれぞれ
の信号が入力しているＭ０８トランジスタがオフ状態に
なるので出力信号５５にハイインピーダンス状態となる
。

第５図（ａ）に戻って、この配憶１１路はクロックドイ
ンバータ５０，５１．６４とインバータ５２から構成さ
れる本体とアドレス信号５７．５８が入力さｎてクロッ
クドインバータ５０，５１．６４の状態を制御するＮＡ
ＮＤゲート５３とインバータ５４から成る。

書込み時にこの記憶ｉ路が選択されると、了ドレス（Ｆ
１５７，５Ｑｔ−Ｘハイレベルであるのでコントロール
ｍ４ＷＥｎｌ、ｏＷレベルでコントロール１６号〜Ｅは
ｔｈｉｇｈレベルとなる。したがってクロックドインバ
ータ５０は通常のインバータとして働キ、クロックドイ
ンバータ５１の出力はハイインピーダンスとなる。故に
出力６１には入力５９と同じ値が現われる。記憶回路が
選択されていない時には、アドレス信号５７か５８のど
ちらが２万がＬＯＷレベルであるので、コントロール信
号ＷＥｔ！ＩＨｇｂレベルでコントロールＭ号ＷＥｕ）
、（）Ｗレベルとなる。したがってクロックドインバー
タ５０の出力はハイインピーダンス状態となり、クロッ
クドインバータ５１はインバータとしテ働く。そしてク
ロックドインバータ５１とインバータ５２でフリップ７
０ツブを構成してデータを保持する。

Ｏ１！墳′Ｆ１読出しの場合もコントロール１−号１１
Ｅ。

ＲＥの発生回路５３．５４を使って説明する。

読出し時には、記憶回路が選択されると、アドレス信号
５７．５８はハイレベルであるのでコントロール信１ｔ
ＲＥＵＬｏｗレベルでコントロール信号）ｔＥは）（ｉ
ｇｈレベルとなる。したがって、クロックドインバータ
６４はインバータとして動き、ビットライン６０にライ
ン６１ＫＵ憧されていたデータを出力する。

記憶回路が選択されないと、ＲＥ、ＢＥはそれぞれＬｏ
ｗ、Ｈｉｇｈレベルとなるので、クロックドインバータ
６４の出力はハイインピーダンス状態となる。これをＣ
Ｍ０８回路で構成すると１４個のトランジスタが必要で
、第２図に示す基本セルでに５セル分必要となる。

ｌＲ６−はＮＭＯ８トランスファゲートを使用したＲＡ
Ｍｔ九はラッチ回路（以下Ｎ（”Ｒ形ＲＡＭと略″ｔ）
で、８ＭＯ８トランスファゲート６５、インバータ６６
、クロックドインバータ６７から成る。入力６８はラッ
チ信号ＣＥのタイミングでインバータロ６、クロックド
インバータ６７から成る閉ループ回路に取込まれ、保持
される。６９は出力である。この［！２１路をＣＭＯ８
回路で構成すると７個のトランジスタで良いが、第２図
に示す基本セルでは２５セル分必豐となる。

＠４ＦＩＡ、＠５図及び第６図でレジスタを構成すると
多くのトランジスタを賛するために、Ｉａ能的集積度が
上がらない。そこでマスタスライス１，８　Ｉにおいて
もメモリＬＳＩで用いられている回路構成を採用すると
機能的集積度が上がる可能性がある。次に、その回路に
ついて説明する。

第７図は８個のトランジスタから構成嘔れるメモリセル
である。

インバータ７０．７１と８ＭＯ８）ランジスタフ２．７
３．７４．７５から成る。信号７８にはデータが入力さ
れ、信号７９にはその反転値が人力される。このメモリ
セルが選択されるとアドレス信号７６、Ｉ’ｌが）ｌｉ
ｇｂレベルとなり、　ＮＭ０８トランジスタ７２．７３
，７４．７５がオン状態になり、データ信号７８．７９
が、インバータ７０．７１で構成されるフリップフロッ
プに伝達され、データを保持する。

第８図はｌセルが６個のトランジスタから構成されるメ
モリセルでめる６１ゝ　・第７図と異なる点は、アドレス信号８８が入力する８Ｍ
Ｏ８）ランジスタ８５．８６を各セルに共通に使用して
いることである。１セルはインバータ８１，８２．アド
レス信号８７が入力する８ＭＯ８）う／ラスタ８３．８
４から成る。セル９６もセル８０と同じ構成である。信
号８９にはデータが入力され、信号９４にはその反転値
が入力される。メモリセル８０が選択嘔れるとアドレス
信号８７、これは行デコーダの出力であるが。

それとアドレス信号８８．これに列デコーダの出力であ
るが、それら２つの１Ｍ号が）ｌｉｇｈレベルとなり、
インバータ８１と８２とから成るフリップフロップにデ
ータ信号８９．９４が伝達され、データを保持する。こ
の時メモリセル９６に選択されていないので、アドレス
信号９５はＬＯＷレベルのｔｔで内部の７リツプフロツ
プ（図示せず］にはデータが伝達さ扛ない。

さて、ここで第７図と第８図の回路構成をみると、ＮＭ
Ｏ８トラ／ジスタがＰＭＯ８トランジスタよりも余分に
必！万あることがわかる。ＣＭＯＳ論理ゲー）　ｔ−４
１＃ｆｆｔする時、第９図に１例としてＮＯＲゲートを
ボすように、ＰＭＯ８）ランジスタ９０．９１の数と、
８ＭＯ８）？ンジスタ９２゜９３の数は同じである。こ
のことは、う／り゛ム論理１に組むことを想定している
従来のマスクスライスＬ８１で、第７図や第８図のよう
なレジスタ構成とするとＰＭＯ８）ランジスタが余って
しまい無駄が多い。

また、第１θ図に示すように、領域１００に第１１図に
示すような１６Ｘ１６ビツト構成のレジスタ群を構成す
る時を考える。第１０図の他の番号Ｉｒｉ第１図と同じ
である。第１１図に１６×１ピツトの記憶セルアレイが
１１０から１２５壕で１６個Ｘ軸方向に並んでいる。各
１６Ｘ１ヒツトの記憶セルアレイの中には第８図に示し
たメモリセル８０が４×４に１６個配置嘔れ１行デコー
ダ１２６の出力９７が各行毎に各行の８ＭＯ８）ランジ
スタで構成されている伝達ゲート（第８図の８３．８４
に相当）に入力している。また１列デコーダ１２７０出
力９８がデータ信号１１３゜１１４．１１５．１２８を
伝達するＮＭＯＳトランジスタ１２９に入力している。

Ｘ軸方向には配線領域４會＠ｌ配嵜が走り、ｙ軸方向に
は素子上をも第２配線が走る。第１１図の構成をみた場
合。

Ｘ軸方向にはデコーダ１２−６，１２７の出力８本とデ
ータ１６本の合計２４本程度走ると考えられる。しかし
一般に基本セル列３の列間毎に２０本１Ｉｌｌ後走るこ
とのできる配Ｓｅｔ域４があるが、大部分無駄になり、
はなはだ不経済であつ友。

本発明の目的は、基本セルと配線領域を無駄にすること
なく各種回路を構成できて汎用性が高く。

面積効率が高いマスタスライスＬＳＩに適した半導体集
４９Ｉ［！２１路装置を提供するにある。

上記目的を連成する本発明半導体集積回路装置の％傘と
するとこ？）に、一方の主面側に少なくとも、ソース或
いはドレイン１に直列接続した少なくとも２連のＰチャ
ネル形ＭＯ８）ランジスタと、ソース成いはドレインを
直列接続し友少なくとも２連のＮチャネル形ＭＯＳトラ
ンジスタとを相対配置した基本セルを一方向に多数個並
設して基本セル列とし、この基本セル列を列間に所定間
隔を有して基本セル列と直角方向に複数個並設してなる
半導体チップと、半導体チップ上に絶縁膜を介して積層
され、基本セル内及び基本セルＩＩＪＩを接続するｆＪ
Ｉ数層の配線とを具備するものにおいて、上記半導体チ
ップの任意の上記配線領域に、上記中なくとも２連のＰ
チャネル形ＭＯＳトランジスタに隣接して少なくとも一
個のＰチャネル形ＭＯＳトランジスタを形成し、上記中
なくとも２連のＮチャネル形ＭＯ８）ランジスタに隣接
し２て少なくとも一個のＮチャネル形ＭＯＳトランジス
タを形成したことＫある。

次に本発明の実施例として示した図面によって説明−ｒ
る。

第１２図は本発明の第１の実施例を示すマスタスライス
Ｌ　Ｓ　Ｉのマスク方式を示す図である。

第１２図において、半導体チップの一力の主面側に、ソ
ース或いはドレインを直列ｉ続した２連のＰチャネル形
ＭＯ８）ランジスタ３１と、ソース或いはドレインを直
列接続した２遵のＮチャネル形Ｐ１１０８）ランジスタ
３２とで構成され友基本セル２がＸ軸方向に多数個並設
し次基本セル列３を形成し、基本セル列３をｙ＠力方向
検定間隔を有して複数個並設して構成している。そして
、基本セル列３間の配ｌＩＩｇＡ域４には、２遅のＰチ
ャネル形ＭＯ８）ランジスタ３１にＩｌ接して、ソース
或いはドレインを直列接続した２連のＰチャネル形ＭＯ
８）ランジスタ３３を形成しＸ軸方向に多数個並設して
ＰＭＯ８）ランジスタ埋込領域２０１を形成し、２遅の
Ｎチャネル形ＭＯ８）ランジスタ３２に＠接して、ソー
ス或いはドレインを直列接続しｔ２運のＮチャネル形Ｍ
Ｏ８）ランジスタを形成し、Ｘ軸方向に多数個並設して
ＮＭＯ８）ランジスタ境込領域２０２を形成している。

崗、３５扛ア／ダーパス用のポリｆ３ｉであり、図中の
丸印は、コンタクト孔を設けられる場所を示す。

また、配線領域４は埋込領域２０１，２０２だけで形成
され、他の配線チャネルがなくとも１本発明は適用でき
うる。

第１３図に基本セル２．ＰＭＯ８）ランジスタ場込領域
２０１の２遅のＰチャネル形ＭＯ８）ランジスタ３３．
ＮＭＯ８）ランジスタ墳込領域２０２の２遵のＮチャネ
ル形ＭＯＳトランジスタ３４のレイアウトパターンを示
す。

第１３図において、６は基本セル２を形成するＰチャネ
ル形ＭＯ８）ランジスタ３１のソースあるいはドレイン
となるＰ０形領域、７は基本セル２を形成するＮチャネ
ル形ＭＯ８）う／ラスタ３２のソースあるいはドレイン
となるＮ０形領域、３３１はＰＭＯ８）ランジスタ埋込
領域２０１におけるＰチャネル形ＭＯＳトランジスタ３
３のソースあるいはドレインとなるＰ０形領域、３４１
はＮＰＯ３）ランジスタ境込領域２０２におけるＮチャ
ネル形ＭＯ８）ランジスタのソースあるいはドレインと
なるＮ”影領域、１１はＮ９形領域７．３４１を形成す
るためにＮ形基板内に形成されるＰ−ＷＥＬＬ領域、８
は基本セル２におけるＰ及びＮチャネル形ＭＯ８）ラン
ジスタ３１゜３２で共有する２本のポリ８１ゲート配線
、３３２．３４２は、Ｐ及びＮチャネル形ＭＯ８）ラン
ジスタ３３．３４のポリ８１ゲート配線。

３５はアンダーパス用のポリ８ｉ、−１２は基本セル２
におけるＰ及びＮチャネル形ＭＯＳトランジスタ３１．
３２に電Ｓを供給するＶｃｃ電源線、１３はＧＮＤ電源
＠、９はポリ８１ゲート配置１８゜３３２．３４２とＡ
ｔ配線（図示せず）とを接続するためのコンタクト孔、
１０はソースあるいはドレインとなるＰ”　、Ｎ”拡散
層６，７，３３１゜３４１とＡｔ配線（図示せず）とを
接続する皮めのコンタクト孔である。

第１４図は基本セル２、配線領域４の断面構造、配線層
の構造を展開して示したものであり、従来例である第３
図に対応するものである。第１４図において、第３図、
第１３図と同一符号は同−物及び相轟物を示す。

このようなマスクを準備しておいて、Ａｔの第１Ｅｍ１
２５．２６と第２配線２９．３０とそレラを接続するコ
ンタクト孔９，１０．２８用のマスクをユーザー毎に変
えると、効率よ＜ＴｔＡＭ等の記憶（ロ）路が構成でき
る。

この場合、ユーザーの仕様に応じて、埋込領域２０１．
２０２を使用しない場合、コンタクト孔９．１０．２８
用のマスクを変えることにより、未使用の埋込領域上の
コンタクト孔は絶縁膜２２゜２３でふさがれるので、腋
墳込領域は配線領域として使用する゛ことができる。尚
、埋込領域２０１゜２０２上は第１４図に示すように１
段差があるので、Ａｔの第１配＠２６と第２配線２９．
３０との接続用コンタクト孔２８の打てる場所が若干少
なくなるが、それ程大きな影響はなく、第１配線２５．
２６と第２配＠２９，３Ｇとを自動配線する場合の未配
線率が下がることはない。

また、第１３図に示すように、ポリＳｉゲート配４１！
８１に両端部で曲げて、拡散層６．７上の等電位点出力
部（Ｐ、Ｎチャネル形ＭＯ８）ランジスタ３３，３４の
ソース又はドレイン端子）をふ嘔ぐ位置にずらしてコン
タクト孔９を設けている。

従って、第２図に示す従来例のような、直線状のポリ８
ｉゲート配線に比べて、コンタクト孔９゜１Ｏを２格子
間隔はどＸ軸方向に小型化でき、実装密度を約１．５倍
にすることができる。

第１５図は、第１３図におけるＰＭＯ８トランジスタ埋
込領域２０１における２運のＰチャネル形ＭＯ８トラン
ジスタ３３の上を配線領域として使用する場合のマスク
パターンの一例を示す。

ＰＭＯ８）ランジスタ３３を用いる必要のない時は、第
１３図におけるＡｔの第１配９２６とボ’）　８１Ｕｉ
１３３２　ト（Ｄ＝ｙンｆｉ　ｌ　）孔９、Ａｔ−＋７
）第１配９２６とＰ１１Ｅ散層３３１とのコンタクト孔
ｌＯをＰＭＯ８）ランラスタ３３上に設けなければ良い
。そうすれば第１４図の絶縁膜２２のＰＭＯ８）ランラ
スタ３３上にはコンタクト孔９．。

１０が形成されないので、第１５図に示すようにＰＭＯ
Ｓトランジスタ３３上を従来のマスタスライス配線領域
と同様にＡｔの第１配線２６とＡｔの１１２配＠３０を
自由に配線できる。第１５図でに第１３図と同じ査号は
同じものを示し、Ａｔの１１ＥＩ配總のマスクパターン
で形成される第１配線２６トＡｔ（ＤＩＩｌｌｉ２配線
のマスクパターンで形成される第２配＃３０とは、それ
ぞれのコンタクト孔２８によって接続している。このよ
うにＰＭＯＳトランジスタ３３が平置な時には、その上
に自由に第１及び！／ｓ２配線２６．３０を形成できる
。

第１６図はＰＭＯ８）う／ジスタ埋込領域２０１に形成
し７’ｔＰＭＯ８）ランジスタ３３を使用する場合のマ
スクパターンの一例を示す。この時には。

Ａｔの第１配線２６とポリＳ１配＠３３２及びＰ０拡散
層３３１とのコンタクトマスクパターンをボ１７８　＋
配、線３３２上あるいはＰ０拡散層３３１上に設ければ
、ｆｌｌｌＩｌ配線のマスクパターンで形成ＧｔＬ；ｂ
Ａｔｆ）ｆｌｌｌＬ１配置１ｊ２６とボＩ）８　ｌ配４
１３３２あるいはＰ９拡散層３３１とがコンタクト孔９
゜１０によって接続される。まｔ％Ａ　／＝のＩＪ４１
配線２６とＡｔの第２配ｌｌｌ３０のコンタクトマスク
を第１配線２６上に設けると、第２配線マスクパターン
で形成される第２配置１１３０と第１配線２６とがコン
タクト孔２８によって接続される。第１６図においては
、ポリＳｉ配＠３３２とＡｌの第１配＠２６．Ａｔの第
２配ｌｌ３０とがコンタクト孔９とコンタクト孔２８と
Ｋよって接続されている。

このように本実施例によれば、少数ビットしか使用しな
いユーザーも効率よく配線チャネルを利用できる。

累１７図は第１２図のマスタを使用して、第５図に示さ
れるＣＩＲ形ＲＡＭ１ビットと、・第６図に示されるＮ
ＣＲ形ＲＡＭＩピッ）１−構成する回路紬層パターンｔ
ζすものである。

第１７図において、Ａｔの第１配４Ｉ２６は太い実線で
、Ａｔの第２配ｌｌ３０は細い実線で示す。

また、黒丸はＡｔの藁ｌ配線２６と、ポリ８１配−又は
拡散層とｔ接続するコンタクト孔９．１０を設けた場所
を示し、白丸はコンタクト孔９゜１Ｏを設けない場所を
示している。さらに、三角印はｋｔの票ｌ配縁２６と第
２配線３０とを接続するコンタクト孔２８を設けた場所
を示す。第１７図で＃′Ｘ、・ＣＩＲ形ＲＡＭの場合Ａ
／、の第２配置１３０ｔ−図示してはいないが、実際に
は、同−ｙ輪森上のコンタクト孔２８（三角印）はｋｔ
の第２配置１３０で結線されている。図中、Ｄ、ＤＩ。

ＤＯはそれすれデータ信号６８，５９．６０　（票５．
６図参照）を示し、ＷＥ、ＷＥ、ＣＥ、ＢＥ。

ＲＥは制御信号を示し、それぞれ、第５図、第６図と同
一機能である。

第１７図に示すように、クロツクドインノ（−タの出力
端子側のＰＭＯ８，ＮＭＯ８）ランジスタおよびＮＭＯ
８）う／スフアゲートとして、埋込領域２０１，２０２
のＭＯＳ）ランジスタ３３゜３４′ｔ−使用することに
よって、ＣＩＲ形ＲＡＭでは基本セル２は２セル分のみ
を使用し、ＮＣＲ形ＲＡＭではｌセル分のみを使用し、
従来のマスクに比べて、専有面積が小さくなり、面積効
率が高くなる。

＠１８図は第１７図に示されるＮＣＲ形ＲＡＭの全体の
ブロック構成を示す。

第１８図において、第１７図と同一符号は同−物及び相
当物を示し、１８０はＲＡＭ領域、１８１［ＲＡＭ１ビ
ツトを構成する論理ブロック、１８２はパワードライバ
とクロマクドゲートドライノ（とから成る論理ブロック
、１′８３は出力バッファ、１８４Ｈ入カパツフア、１
８５はデコーダおよび読出し、書込み制御回路を含む論
理ブロックでめる。内部データ戸８６に轢ＲＡＭのワー
ド数だけのＲＡＭセル（基本セル２）が接続される。

ＲＡＭ領域１　＆−０の大きさはビット長とワード数に
よって決まり、自由度が高いものが設定できる。

尚、埋込領域２０１と２０２との間に、他の配＠’ｔヤ
ネル（配線領域）がなくとも本発明は適用できることは
明らかである。

例えば２５６ビツト分のＭＯＳ）ランジスタ３３．３４
を埋込領域２０１．２０２に形成していた場合に、５−
ザーによっては１２８ビツトですむ場合もめある。その
時、ＲＡＭ領域１８０以外の領域では、第１５図に示す
ように、埋込領域２０１．２０２を配線領域として使用
する。従って、各種回路に適用でき汎用性が高くなる。

また、１１に１９ＷＡに示すように、ＲＡＭセル１８１
等の埋込領域２０１，２０２のＭＯＳ）ランジスタ３３
゜３４會使用する領域と、ｋｔの第１配線２６とｈｔｏ
ｙｓｚ配ａ３ｏ’Ｌ？ｃｘって結ｗｐされｂＮｈＮＤゲ
ート１９０，１９１，１９３、インノく一夕１９２等の
埋込領域２０１．−２０２を配線領域として使用′する
領域とが混在している場合でも１本発明に適用できる。

第２０図は本発明の第２の実施例を示すマスク方式を示
す図である。

第１２図と同一符号は同−物及び相当物を示す。

基本セル列３間の配線領域４には、ソース或いはドレイ
ンを直列接続しｔ２連のＰチャネル形ＭＯ８トランジス
タ３１に隣接して、２個の独立し友Ｐチャネル形ＭＯ８
）ランジスタ３３を形成し、Ｘ軸方向に多数個並設して
ＰＭＯ８）ランジスタ塚込領域２０１を形成し、ソース
或いはドレインを直列接続した２遵のＮチャネル形ＭＯ
Ｓトランジスタ３２に隣接して、２個の独立したＮチャ
ネル形ＭＯ８）ランジスタ３４を形成し、Ｘ軸方向に多
数個並設してＮＭＯ８）ランジスタ堀込領域２０２會形
成している。

不実施例においてに、前述の第１の実施例が有する効果
の他に、埋込領域２０１，２０２のＰ。

ＮＭＯ８）ランジスタ３３．３４のソース、ドレインが
接続されていないので、１１合負荷容量が小さくなり、
かつ、それぞれが独立なので、トランスファゲートが酔
成し易くなるという効果がある。

以上述べ九本発明の実施例では、ＣＭＯ８回路について
述べてき九が他のＭＯ８回路でも本発明は有効である。

本発明によれば、基本セルと配ｍ領域を無駄圧すること
なく各橋回路を構成できて汎用性が高く、面積効率が高
いマスタスライスＬＳＩに適した半導体集積回路を得る
ことができる。

【図面の簡単な説明】

第１図は従来のマスタスライスＬＳＩのマスク方式含水
す平面図、第２図に従来のマスタスライスＬＳＩの基本
セルの拡大図、第３図は従来のマスタスライスＬＳＩの
断面図と層構成を示す展開図、ＪＲ４図はＤタイプラッ
チ回路図、第５図はＣＩＲ形ＲＡＭ回路図、第６図はＮ
ＣＲ形ＲＡＭ（９）略図、第７図及び第８図はメモリ回
路図、第９図はＮＯＲ回路図、第１Ｏ図はマスタスライ
スのチップ平面図、第１１図は１６Ｘ１６ビツトのメモ
リ構成図、第１２図線本発明の第１の実施例を示すマス
タスライスＬＳＩのマスタ方式を示す図。第１３図は本発明の第１の実施例の基本セル、埋込領域
のレイアウトパターン管示す拡大図、第１４図は本発明
の第１の実施例のマスタスライスＬＳＩの断面図と層構
成を示す展開図、第１５図及び第１６図は本発明の第１
の実施例の埋込領域のマスクパターンの一例を示す図、
＠１７図は本発明の第１の実施例を用いてメモリ１ｉ−
構成した構成図、第１８図は第１７図に示されるメモリ
の全体の構成の一例を示す図、第１９図は第１７図に示
されるメモリの全体の構成の他の例を示す囚、第２０図
は不発明の第２の実施例を示すマスタスライスＬＳＩの
マスタ方式を示す図である。、　　２・・・基本セル、３・・・基本セル列、４・・
・配線領域。３１．３３・・・Ｐチャネル形ＭＯ８）ランジスタ。３２．３４・・・Ｎチャネル形ＭＯ８）ランジスタ。２０１・・・ＰＭＯ８）ランジスタ壇込領域、２０２・
・・ＮＭＯ８）ランシスター込領域、９，１０゜２８・
・・コンタクト孔、２５．２６・・・Ａｔの第１配箔１
囚柄２０硫３［２１ｆ］Ｌ＋　■ 躬１３ｍ鱈１４−　ｔｂ ■

Claims

【特許請求の範囲】１、−万の王１’ｆｌｉ１４１Ｊに少なくとも、ソース
或いはドレイン全直列接続した少なくとも２連のＰチャ
ネル形へ１０Ｓトランジスタと、ソース或い１ニドレイ
ンを直列接続した少なくとも２連のＮチャネル形Ｎｌ　
ＯＳ　）ランジスタとを相対配置した基本セルを一方向
ｅこ多数個並設して基本セル列とし、この基本セル列を
列間に所定間隔の配？ｆＭ頚域を自して基本セルタＵと
直角方向に複数個並設してなる４五導捧チツプと、半導
体チップ上に絶縁膜を介し−Ｃ槓Ｉ−され、基本セル内
及び基本セル間を接続−ｒる機叡層の配線とを具備する
ものにおいて、−ヒ配半・庫体テップの任意の上記配線
領域に、土Ｂ己ｖｆｘくとも２連のＰチャネル形ＭＯ８
）ランジスタに＠接して少なくとも一個のＰチャネル形
ＭＯＳトランジスタを形成し、上記少なくとも２連のＮ
チャネル形Ｎ１０８）う／ジスタに隣接して少なくとも
一個のＮチャネル形ＭＯ８）ランジスタを形成【７友こ
とｔ％倣とする半導体集積回路装置。２、％許請求、り範囲第１　ｒ１４ｐｔ　ｊ、（ｎ　ｔ
　、　　ＬＵ配４６１１１１４域に、上記少なくとも２
遅のＰチャネル形Ｍ　ＯＳトランジスタに隣接してソー
ス或いはドレインを１夕１」接続した２遵のＰチャネル
形ＭＯＳトランジスタを形成し、上記少なくとも２連の
Ｎチャネル形ＭＯＳトランジスタに隣接してソース或い
はドレイン全直列接続した２遅のＮチャネル形λｆ０８
トランンスタを形成し次ことを％徴とする半導体集積回
路装置。３、％許請求の範囲第１項または第２墳において、上記
基本セルを形成する上記ＭＯ８）ランジスタは、基本セ
ル列方向に並設されていることを％徴とする半Ｓ捧集積
（２）路装置。４、％許錆求の範囲第１墳まｆＣは第２項において、上
記配縁領域に形成さする上ｄピＭＯ８）ランジスタは、
基本セル列方向に並設δれていることを特徴とする半導
体集積回路装置。