JPH09213915A - 局部相互接続を使用したゲート・アレイ・ブック・パーソナライゼーションを有する集積回路チップ - Google Patents

局部相互接続を使用したゲート・アレイ・ブック・パーソナライゼーションを有する集積回路チップ

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JPH09213915A
JPH09213915A JP9008569A JP856997A JPH09213915A JP H09213915 A JPH09213915 A JP H09213915A JP 9008569 A JP9008569 A JP 9008569A JP 856997 A JP856997 A JP 856997A JP H09213915 A JPH09213915 A JP H09213915A
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gate
book
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pmos
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Douglas Wayne Kemerer
ダグラス・ウェイン・ケメラー
Douglas Willard Stout
ダグラス・ウィラード・スタウト
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Abstract

(57)【要約】 【課題】 局部接続層がブック内に配置された各種の接
続点の間の電気接続をもたらすゲート・アレイ・ブック
・レイアウトを開示する。 【解決手段】 詳細にいえば、局部相互接続の主として
垂直なストリップを使用して、局部相互接続層と同じ層
またはこれに近接して存在している接点を接続する。こ
のようにして局部相互接続を使用することにより、メタ
ル−１の使用量が大幅に削減され、これによりより効率
のよい集積回路チップの設計が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスにお
いて局部相互接続層を使用することに関し、詳細にいえ
ば、本発明はゲート・アレイ・セルに局部相互接続層を
利用することに関する。
【０００２】
【従来の技術】集積回路チップの設計者が単一のあるい
は共通した大規模集積回路（ＶＬＳＩ）チップに多数の
論理回路を配置するのを可能とするために利用できる基
本技術の１つに、ゲート・アレイ・セルを使用すること
がある。この技術によれば、トランジスタの行がチップ
表面のセルに配置される。相補型金属酸化膜半導体（Ｃ
ＭＯＳ）デバイスのゲート・アレイ・セルは通常、同数
のＮチャネル（ＮＭＯＳ）トランジスタとＰチャネル
（ＰＭＯＳ）トランジスタを含んでいる数個のトランジ
スタからなっている。１つまたは複数のゲート・アレイ
・セルが通常、「ゲート・アレイ・ブック」にまとめら
れ、ＮＡＮＤまたはＯＲゲートなどの論理デバイスを形
成している。各ゲート・アレイ・ブックはゲート・アレ
イ・ブック内にある各種の接点の間の相互接続導体によ
って、「パーソナライズ」されている（すなわち、特定
の論理機能を達成するようにカスタム化されている）。
【０００３】各ゲート・アレイ・ブック内にある接点は
各トランジスタのソース、ドレンおよびゲート、アンテ
ナ保護ダイオード、電源（たとえば、ＶＤＤ）および接
地要件、ＮウェルおよびＰウェル接点、バイアス接続、
タイオフ、ならびに拡散領域を含んでいる。ゲート・ア
レイ・セルについては、参照することによって本明細書
の一部となる米国特許第４４１２２３７号である程度詳
細に検討されている。
【０００４】
【発明が解決しようとする課題】集積回路デバイスの製
造業者が直面している、ゲート・アレイ・セルを使用す
ることを含む現在の課題は、回路設計の効率をもっとよ
くし、かつ回路密度をもっと高いものにしたいというこ
とである。個々のゲート・アレイ・ブックの各々がゲー
ト・アレイ・セルの各種の接点の間に多くの電気的相互
接続を必要としているため、相互接続は本質的に設計上
の制限を生起するものである。本発明はゲート・アレイ
・ブックの接点を相互接続する手段として局部相互接続
層を利用して、効率のよい回路設計および高い回路密度
を達成しようというものである。
【０００５】局部相互接続層は密接した要素を接続する
ためレイアウト設計で従来使用されている相互接続導体
の一種である。局部相互接続は標準金属層（たとえば、
メタル−１）の下の層にあり、したがって、トランジス
タのゲート（すなわち、「ポリシリコン」）と拡散シリ
コン領域の両方に近接している。多くの新しい半導体技
術が拡散部またはポリシリコンとの直接接続のために局
部相互接続層を利用して、カスタム・セル構造および標
準セル構造でかなりの密度の改善を達成している。たと
えば、米国特許第５２２７６４９号は局部相互接続を利
用して、ＳＲＡＭデバイス内のセグメントを橋架すると
いう方式を開示している。しかしながら、今日まで、局
部相互接続をゲート・アレイ・ブック内で使用すること
は行われていない。ゲート・アレイ・ブックが特定のチ
ップ設計を大きな割合で含んでいるため、局部相互接続
層の利点の多くが失われ、相互接続層を利用したゲート
・アレイ・ブックのレイアウトではなくなる。
【０００６】ゲート・アレイ・ブック内で局部相互接続
を使用すると、大幅な改善が得られるのは、ゲート・ア
レイ・セルをパーソナライズし、これらに電力を供給す
るのに必要な接点の多くが局部相互接続層の近くにある
からである。たとえば、ＮウェルおよびＰウェル接点ス
トラップ、ＮウェルおよびＰウェル・バイアスＰＭＯＳ
およびＮＭＯＳゲート、アンテナ保護ダイオード、なら
びにＮＭＯＳおよびＰＭＯＳ拡散部などがある。
【０００７】これらの各種の接点を相互接続する従来の
手段は、「メタル−１」（Ｍ−１）層を使用するもので
ある。この方法では、２点間接続をまずＭ−１層への接
点開口の垂直方向上方にある第１の接点から、Ｍ−１層
を横切り、第２の接点への接点開口へ下方に行うことが
必要である。ゲート・アレイ・ブック内のいくつかの接
点を接続する（たとえば、拡散部間で）ために局部相互
接続を使用することによって、他の層に向かって上方へ
延ばす必要がなくなる。本発明はゲート・アレイ設計を
相互接続する手段として局部相互接続層を利用すること
によって、Ｍ−１レベルの使用を最小限としようという
ものである。上述の従来技術は参照することによって、
本明細書の一部となるものである。
【０００８】
【課題を解決するための手段】本発明は局部相互接続層
を利用して、必要な電気的接続を設ける少なくとも１つ
の相互接続を含んでいるゲート・アレイ・ブックを提供
する。局部相互接続技術をゲート・アレイ・レイアウト
に使用したいくつかの好ましい実施の形態を開示する。
たとえば、局部相互接続層をＮウェルおよびＰウェル接
点ストラップ、ＮウェルおよびＰウェルバイアス導体、
未使用ＰＭＯＳまたはＮＭＯＳトランジスタ・タイオ
フ、ならびにＰＭＯＳまたはＮＭＯＳ拡散接点の変位に
使用することができる。ＰＭＯＳおよびＮＭＯＳゲート
のアンテナ保護ダイオードへの接続、ＰＭＯＳゲートの
アンテナ保護ダイオードとの接続およびＮＭＯＳゲート
との接続、ＰＭＯＳ拡散部のＮＭＯＳ拡散部との接続、
ＰＭＯＳ拡散部のＮＭＯＳゲートとの接続、ならびにＮ
ＭＯＳ拡散部のＰＭＯＳゲートとの接続に使用すること
もできる。これらの実施の形態が本発明の範囲で利用可
能と考えられるゲート・アレイ・セル相互接続の単なる
例であることを認識されたい。また、本発明がＣＭＯＳ
テクノロジーに必ずしも限定されるものではないことも
認識すべきである。
【０００９】上記したところによれば、本発明の利点は
ゲート・アレイ・セルの接続に局部相互接続レベルを利
用した集積回路チップを提供することである。
【００１０】上記したところによれば、本発明の他の利
点はゲート・アレイ・セルの相互接続に対するメタル−
１層の使用量を低減することである。
【００１１】上記したところによれば、本発明の他の利
点は大域配線に利用できるメタル−１トラックを多くす
ることである。
【００１２】上記したところによれば、本発明の他の利
点は局部相互接続が主として一方向に延びるとともに、
メタル−１が主として直交方向に延びているパーソナラ
イゼーション手法を提供することである。
【００１３】本発明の上記およびその他の目的、特徴な
らびに利点は、添付図面に示す本発明の好ましい実施の
形態に関する以下の詳細な説明から明らかとなろう。
【００１４】本発明の好ましい例示的な実施の形態を、
同じ参照符号が同じ要素を示している添付図面に関して
説明する。
【００１５】
【発明の実施の形態】図面を参照すると、図１はパーソ
ナライズされていないゲート・アレイ・セル１０を示し
ている。セル１０は２つのＰチャネル（ＰＭＯＳ）トラ
ンジスタ１６および１８と、２つのＮチャネル（ＮＭＯ
Ｓ）トランジスタ３２および３４を含んでいる。Ｐチャ
ネル・トランジスタはポリシリコン・ゲート電極（ポリ
ゲート）２２とＰ型ソース／ドレン拡散領域１２を含ん
でいる。同様に、Ｎチャネル・トランジスタはポリゲー
ト２６とＮ型ソース／ゲート拡散領域２８を含んでい
る。ゲート・アレイ・セル１０上にある他の構成要素と
しては、Ｎウェル１１、ＮウェルＮ＋拡散部１３、Ｐ＋
インプラント１４、電源（ＶＤＤ）２０、接地（ＧＮ
Ｄ）３０、Ｐ＋インプラント３６、基板Ｐ＋拡散部３
８、およびアンテナ保護ダイオード２４などがある。一
般に、Ｎウェル内にないこれらの領域はＰウェルであ
り、Ｐ＋インプラントを受け取らない拡散部はＮ＋イン
プラントを受け取る。
【００１６】図示のように、ゲート・アレイ・セル１０
は論理機能をまったく果たすことができない。これを行
うには、セルをパーソナライズする必要がある（すなわ
ち、セル内の接点間の電気的相互接続と、おそらくは他
のセルとの電気的接続を行わなければならない）。上述
したように、このような相互接続を行う従来の方法は、
メタル−１層を使用するものであり、これはメタル−１
層の全体的な可用性を制限する。図２および図３は、ど
のようにして局部相互接続層を使用して本発明にしたが
って、このような相互接続を行うかを示している。
【００１７】図２には、３方向ＡＮＤ論理ゲート４０を
形成するためにパーソナライズされたゲート・アレイ・
ブックが示されており、図３はＸＯＲ論理ゲート５４を
示している。図示のように、局部相互接続層を利用して
おり、したがって、メタル−１層を使用する必要性を少
なくしている各種の接続が示されている。図２に示すよ
うに、ブック４０の左右の縁部は、水平方向に隣接して
配置されたブック（図示せず）と共用されるＶＤＤ４５
およびＧＮＤ４７に、それぞれ接続されているＰチャネ
ル（ＰＭＯＳ）拡散部４１およびＮチャネル（ＮＭＯ
Ｓ）拡散部４３で終端している。
【００１８】図２を参照すると、局部相互接続を使用で
きる第１のカテゴリーの場所は、ゲート・アレイ・ブッ
ク４０の頂部および底部の領域を含んでいる。セル４０
の上縁および下縁にある隣接したＮウェルおよびＰウェ
ル接点を接続するＮウェルおよびＰウェル接点ストラッ
プ４２に、局部相互接続を使用することができる。接点
ストラップ４２も所与のブックの上または下にあるゲー
ト・アレイまたは標準セル・ブックと共用される。拡散
部をＮウェルおよびＰウェル接点ストラップ４２に接続
して、これらをそれぞれＶＤＤおよびＧＮＤにバイアス
する局部バイアス相互接続４４が、局部相互接続を利用
することもできる。局部相互接続を使用することのでき
る第３の場所は、ゲートの分離を必要とするデバイスを
オフにするための局部相互接続の短いセグメントからな
るタイオフ４６の場所である。この分離はＰＭＯＳ分離
デバイスのゲートをＮウェル接点ストラップ（ＶＤＤ）
へ、またＮＭＯＳ分離デバイスをＰウェル接点ストラッ
プ（ＧＮＤ）へ接続することによって達成される。まと
めていうと、局部相互接続の上記３つの用途はメタル−
１を使用したり、ブロックしたりすることなく、ゲート
・アレイ・ブックに必要な接続を大幅に少なくする。
【００１９】本発明にしたがって局部相互接続が利用さ
れる第２の一般的なカテゴリーの接続は、ＰＭＯＳ拡散
部とＮＭＯＳ拡散部の間の領域である。これは通常、論
理の入力線と出力線がゲート・アレイ・ブックに接続
し、多くの必要な相互接続が行われる領域である。図２
および図３に示した実施の形態によれば、各ゲート・ア
レイ・セル・レイアウトはＰＭＯＳおよびＮＭＯＳデバ
イスの各対のインボードゲート接続の間にアンテナ保護
ダイオードを１つ備えている。この比率により、単一の
デバイスまたはデバイスの垂直方向に隣接した対を、局
部相互接続の短いセグメント５２が付加されたブック入
力として画定することが可能となる。（多くの手法はこ
の高い比率をサポートすることができず、それ故、ブッ
ク入力を広げる必要があり、デバイスを無駄にし、かつ
密度を下げる可能性がある。）図２および図３に示した
レイアウトによれば、ゲート・アレイ・セルは局部相互
接続が主として一方向（垂直方向）に延びており、メタ
ル−１接続が直交方向（水平方向）に延びているパーソ
ナライゼーション方式を備えている。水平のメタル−１
配線はピンのメタル−２アクセス可能度を最大とし、多
くのピンにブックの左右の縁部からメタル−１がアクセ
スするのを可能とする。
【００２０】図２を参照すると、ＰＭＯＳおよびＮＭＯ
Ｓ拡散領域にまたがっている領域内での、垂直方向に延
びている局部相互接続のいくつかの例が示されている。
図示のように、局部相互接続を、ＰＭＯＳゲートをアン
テナ保護ダイオードに接続し、さらにＮＭＯＳゲートに
接続するゲート間接続５２に使用することができる。さ
らに、局部相互接続をＰＭＯＳおよびＮＭＯＳソースま
たはドレン拡散部の間のＰＭＯＳ−ＮＭＯＳ接続４８に
使用することができる。このタイプの接続は２つの拡散
領域の間の全領域に及んでいる。同様に、局部相互接続
を使用して、拡散接点５０をデバイスの間の領域に変位
することもできる。変位５０は直交するメタル−１ワイ
ヤへの接続を行うことのできる、少なくとも３つの垂直
方向に隣接した場所をもたらす。より複雑な設計におい
ては、ＰＭＯＳおよびＮＭＯＳ拡散接続の各々を、接続
を行うことなく１トラック他方に向けて変位させ、一対
のクロスアンダーを設けることができる。
【００２１】図３を参照すると、ＸＯＲロジックゲート
５４を形成するようにパーソナライズされたゲート・ア
レイ・ブックが示され、ゲート・アレイ・ブック内での
局部相互接続の他の使用例を表している。この場合、Ｐ
ＭＯＳゲートをアンテナ保護ダイオードに接続するの
に、局部相互接続５８が使用されている。（同様に、Ｎ
ＭＯＳゲートをアンテナ保護ダイオードに接続させるた
めに使用することもできる。）さらに、場合によって
は、局部相互接続をこの領域において水平方向に延ばす
ことも可能である。これを左右ジョグによってアンテナ
保護ダイオードに接続されたＰＭＯＳゲートとして５９
で示すが、このゲートはさらにＮＭＯＳゲートに接続さ
れている。さらに、局部相互接続の短いジョグ５６によ
って、ＰＭＯＳソースまたはドレン拡散部とＮＭＯＳゲ
ートとの間の接続が可能である。同じようなジョグを使
用して、ＮＭＯＳソースまたはドレン拡散部をＰＭＯＳ
ゲートに接続することもできる。
【００２２】本発明を実施するための厳密な材料や仕様
は、本発明の新規性にとって重要なものではないが、参
照することによって本明細書の一部となるF. While他が
「Damascene Stud Local Interconnect in CMOS Techno
logy」、1992 IEEE International Electron Devices M
eeting Digest of Technical Papers, p. 301で開示し
ている頑丈な食刻タングステンで局部相互接続を製造す
ることができる。
【００２３】本発明の好ましい実施の形態の上記の説明
は、図示説明のためのものである。余すところのないも
のであるとか、本発明を開示した厳密な形態に限定する
とかを意図しているものではなく、多くの改変および変
形を上記の教示に照らして行うことができる。当分野の
技術者にとって自明なこのような改変形および変形は、
首記の特許請求の範囲で画定される本発明の範囲に含ま
れるものである。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２５】（１）少なくとも１つのゲート・アレイ・
ブックを有する集積回路チップにおいて、前記の少なく
とも１つのゲート・アレイ・ブックが各々が第１の複数
の接点を有している複数のＰ−チャネル・トランジスタ
と、各々が第２の複数の接点を有している複数のＮ−チ
ャネル・トランジスタと、前記の少なくとも１つのゲー
ト・アレイ・ブック全体にわたって配置されている第３
の複数の接点と、少なくとも２つの前記接点の間に電気
接続を設けるのに適した少なくとも１つの局部相互接続
導体とを備えている集積回路チップ。 （２）前記の少なくとも１つのゲート・アレイ・ブック
が前記の少なくとも１つの局部相互接続導体から製造さ
れたＮ−ウェルおよびＰ−ウェルの接点ストラップをさ
らに含んでいる上記（１）に記載の集積回路チップ。 （３）前記の少なくとも１つのゲート・アレイ・ブック
が前記の少なくとも１つの局部相互接続導体から製造さ
れたＮ−ウェルおよびＰ−ウェルのバイアス接続をさら
に含んでいる上記（１）に記載の集積回路チップ。 （４）前記の少なくとも１つのゲート・アレイ・ブック
が前記の少なくとも１つの局部相互接続導体から製造さ
れた少なくとも１つの未使用のトランジスタ・タイオフ
をさらに含んでいる上記（１）に記載の集積回路チッ
プ。 （５）前記の少なくとも１つの局部相互接続導体が少な
くとも１つのトランジスタ・ゲートをアンテナ保護ダイ
オードに接続している上記（１）に記載の集積回路チッ
プ。 （６）前記の少なくとも１つの局部相互接続導体がＰＭ
ＯＳゲートをＮＭＯＳゲートへのアンテナ保護ダイオー
ドに接続している上記（１）に記載の集積回路チップ。 （７）前記の少なくとも１つの局部相互接続導体がＰＭ
ＯＳ拡散部をＮＭＯＳ拡散部に接続している上記（１）
に記載の集積回路チップ。 （８）前記の少なくとも１つのゲート・アレイ・ブック
が前記の少なくとも１つの局部相互接続導体から製造さ
れた少なくとも１つの拡散接点の変位を含んでいる上記
（１）に記載の集積回路チップ。 （９）前記の少なくとも１つの局部相互接続導体がＰＭ
ＯＳ拡散部をＮＭＯＳゲートに接続している上記（１）
に記載の集積回路チップ。 （１０）前記の少なくとも１つの局部相互接続導体がＮ
ＭＯＳ拡散部をＰＭＯＳゲートに接続している上記
（１）に記載の集積回路チップ。 （１１）複数の接点と相互接続を備えている、論理機能
を実行するようにパーソナライズされたゲート・アレイ
・ブックにおいて、前記の複数の相互接続の少なくとも
１つが局部相互接続導体を利用しているゲート・アレイ
・ブック。 （１２）前記局部相互接続導体がＮ−ウェルおよびＰ−
ウェル接点ストラップとして利用されている上記（１
１）に記載のゲート・アレイ・ブック。 （１３）前記局部相互接続導体がＮ−ウェルおよびＰ−
ウェル・バイアス導体として利用されている上記（１
１）に記載のゲート・アレイ・ブック。 （１４）前記局部相互接続導体が未使用のトランジスタ
・タイオフとして利用されている上記（１１）に記載の
ゲート・アレイ・ブック。 （１５）前記局部相互接続導体がアンテナ保護ダイオー
ド接続に対するトランジスタ・ゲートとして利用されて
いる上記（１１）に記載のゲート・アレイ・ブック。 （１６）前記局部相互接続導体がＰＭＯＳゲートをＮＭ
ＯＳゲートにさらに接続されたアンテナ保護ダイオード
とに接続するために利用されている上記（１１）に記載
のゲート・アレイ・ブック。 （１７）前記局部相互接続導体がＰＭＯＳ拡散部をＮＭ
ＯＳ拡散部へ接続するために利用されている上記（１
１）に記載のゲート・アレイ・ブック。 （１８）前記局部相互接続導体が少なくとも１つの拡散
接点の変位として利用されている上記（１１）に記載の
ゲート・アレイ・ブック。 （１９）前記局部相互接続導体がＰＭＯＳ拡散部をＮＭ
ＯＳゲートに接続するために利用されている上記（１
１）に記載のゲート・アレイ・ブック。 （２０）前記局部相互接続導体がＮＭＯＳ拡散部をＰＭ
ＯＳゲートに接続するために利用されている上記（１
１）に記載のゲート・アレイ・ブック。 （２１）ゲート・アレイ・ブックを形成するように構成
された少なくとも１つのゲート・アレイ・セルにおい
て、前記ゲート・アレイ・ブック内の少なくとも１つの
電気接続が局部相互接続導体を含んでいるゲート・アレ
イ・セル。
【図面の簡単な説明】
【図１】パーソナライズされていないゲート・アレイ・
セルの図である。
【図２】３方向ＡＮＤ論理ゲートを形成するために、本
発明のいくつかの好ましい実施の形態を特徴づける局部
相互接続を使用してパーソナライズされたゲート・アレ
イ・ブックの図である。
【図３】ＸＯＲ論理ゲートを形成するために、本発明の
いくつかの好ましい実施の形態を特徴づける局部相互接
続を使用してパーソナライズされたゲート・アレイ・ブ
ックの図である。
【符号の説明】
４０ ３方向ＡＮＤ論理ゲート ４１ Ｐチャネル（ＰＭＯＳ）拡散部 ４２ 接点ストラップ ４３ Ｎチャネル（ＮＭＯＳ）拡散部 ４４ 局部バイアス相互接続 ４５ ＶＤＤ ４６ タイオフ ４７ ＧＮＤ ４８ ＰＭＯＳ−ＮＭＯＳ接続 ５０ 拡散接点 ５２ 局部相互接続の短いセグメント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス・ウィラード・スタウト アメリカ合衆国05460 バーモント州ミル トン シェルダン・ロード 38

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つのゲート・アレイ・ブック
    を有する集積回路チップにおいて、前記の少なくとも１
    つのゲート・アレイ・ブックが各々が第１の複数の接点
    を有している複数のＰ−チャネル・トランジスタと、 各々が第２の複数の接点を有している複数のＮ−チャネ
    ル・トランジスタと、 前記の少なくとも１つのゲート・アレイ・ブック全体に
    わたって配置されている第３の複数の接点と、 少なくとも２つの前記接点の間に電気接続を設けるのに
    適した少なくとも１つの局部相互接続導体とを備えてい
    る集積回路チップ。
  2. 【請求項２】前記の少なくとも１つのゲート・アレイ・
    ブックが前記の少なくとも１つの局部相互接続導体から
    製造されたＮ−ウェルおよびＰ−ウェルの接点ストラッ
    プをさらに含んでいる請求項１に記載の集積回路チッ
    プ。
  3. 【請求項３】前記の少なくとも１つのゲート・アレイ・
    ブックが前記の少なくとも１つの局部相互接続導体から
    製造されたＮ−ウェルおよびＰ−ウェルのバイアス接続
    をさらに含んでいる請求項１に記載の集積回路チップ。
  4. 【請求項４】前記の少なくとも１つのゲート・アレイ・
    ブックが前記の少なくとも１つの局部相互接続導体から
    製造された少なくとも１つの未使用のトランジスタ・タ
    イオフをさらに含んでいる請求項１に記載の集積回路チ
    ップ。
  5. 【請求項５】前記の少なくとも１つの局部相互接続導体
    が少なくとも１つのトランジスタ・ゲートをアンテナ保
    護ダイオードに接続している請求項１に記載の集積回路
    チップ。
  6. 【請求項６】前記の少なくとも１つの局部相互接続導体
    がＰＭＯＳゲートをＮＭＯＳゲートへのアンテナ保護ダ
    イオードに接続している請求項１に記載の集積回路チッ
    プ。
  7. 【請求項７】前記の少なくとも１つの局部相互接続導体
    がＰＭＯＳ拡散部をＮＭＯＳ拡散部に接続している請求
    項１に記載の集積回路チップ。
  8. 【請求項８】前記の少なくとも１つのゲート・アレイ・
    ブックが前記の少なくとも１つの局部相互接続導体から
    製造された少なくとも１つの拡散接点の変位を含んでい
    る請求項１に記載の集積回路チップ。
  9. 【請求項９】前記の少なくとも１つの局部相互接続導体
    がＰＭＯＳ拡散部をＮＭＯＳゲートに接続している請求
    項１に記載の集積回路チップ。
  10. 【請求項１０】前記の少なくとも１つの局部相互接続導
    体がＮＭＯＳ拡散部をＰＭＯＳゲートに接続している請
    求項１に記載の集積回路チップ。
  11. 【請求項１１】複数の接点と相互接続を備えている、論
    理機能を実行するようにパーソナライズされたゲート・
    アレイ・ブックにおいて、前記の複数の相互接続の少な
    くとも１つが局部相互接続導体を利用しているゲート・
    アレイ・ブック。
  12. 【請求項１２】前記局部相互接続導体がＮ−ウェルおよ
    びＰ−ウェル接点ストラップとして利用されている請求
    項１１に記載のゲート・アレイ・ブック。
  13. 【請求項１３】前記局部相互接続導体がＮ−ウェルおよ
    びＰ−ウェル・バイアス導体として利用されている請求
    項１１に記載のゲート・アレイ・ブック。
  14. 【請求項１４】前記局部相互接続導体が未使用のトラン
    ジスタ・タイオフとして利用されている請求項１１に記
    載のゲート・アレイ・ブック。
  15. 【請求項１５】前記局部相互接続導体がアンテナ保護ダ
    イオード接続に対するトランジスタ・ゲートとして利用
    されている請求項１１に記載のゲート・アレイ・ブッ
    ク。
  16. 【請求項１６】前記局部相互接続導体がＰＭＯＳゲート
    をＮＭＯＳゲートにさらに接続されたアンテナ保護ダイ
    オードとに接続するために利用されている請求項１１に
    記載のゲート・アレイ・ブック。
  17. 【請求項１７】前記局部相互接続導体がＰＭＯＳ拡散部
    をＮＭＯＳ拡散部へ接続するために利用されている請求
    項１１に記載のゲート・アレイ・ブック。
  18. 【請求項１８】前記局部相互接続導体が少なくとも１つ
    の拡散接点の変位として利用されている請求項１１に記
    載のゲート・アレイ・ブック。
  19. 【請求項１９】前記局部相互接続導体がＰＭＯＳ拡散部
    をＮＭＯＳゲートに接続するために利用されている請求
    項１１に記載のゲート・アレイ・ブック。
  20. 【請求項２０】前記局部相互接続導体がＮＭＯＳ拡散部
    をＰＭＯＳゲートに接続するために利用されている請求
    項１１に記載のゲート・アレイ・ブック。
  21. 【請求項２１】ゲート・アレイ・ブックを形成するよう
    に構成された少なくとも１つのゲート・アレイ・セルに
    おいて、前記ゲート・アレイ・ブック内の少なくとも１
    つの電気接続が局部相互接続導体を含んでいるゲート・
    アレイ・セル。
JP9008569A 1996-01-31 1997-01-21 局部相互接続を使用したゲート・アレイ・ブック・パーソナライゼーションを有する集積回路チップ Pending JPH09213915A (ja)

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