JPH0855970A - ゲート・アレー・ベース・セル基板コンタクト及びその製造方法 - Google Patents

ゲート・アレー・ベース・セル基板コンタクト及びその製造方法

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JPH0855970A
JPH0855970A JP7198933A JP19893395A JPH0855970A JP H0855970 A JPH0855970 A JP H0855970A JP 7198933 A JP7198933 A JP 7198933A JP 19893395 A JP19893395 A JP 19893395A JP H0855970 A JPH0855970 A JP H0855970A
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gate array
base cell
substrate
array base
moat
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JP7198933A
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Masashi Hashimoto
征史 橋本
Louis N Hutter
エヌ．ハッター ルイス
Shivaling S Mahant-Shetti
エス．マハント − シェッティ シバリング
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】 （修正有） 【目的】 基板にシリコン領域を効率的にゲート・アレ
ー・ベース・セル基板コンタクトを形成する方法、及び
この方法に基づいて作成された前記基板コンタクトを得
る。 【構成】 前記基板コンタクトの形成には、前記ポリシ
リコンをカットしてゲート・アレー・ベース・セルを形
成させると同時に、ポリシリコン・ゲート層をエッチン
グにより除去する工程を含む。前記方法はフィールド酸
化物層及び絶縁層に開口４０、４２及び４４を形成して
下層の基板に対してリードを絶縁させる工程とを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体デバイス及びそ
の製造方法に関し、特にゲート・アレー・ベース・セル
用の基板コンタクト及びその製造方法に関する。
【０００２】
【従来の技術】集積回路の製作において、単一チップ上
に非常に多数のトランジスタを形成することがしばしば
必要とする。これらのトランジスタはロジック・ゲー
ト、フリップ・フロップ、メモリ・セル及び広範な種々
の他のデバイスを形成するために相互接続される。ゲー
ト・アレーは異なる多くの応用のために同一のベース・
セルを用いたトランジスタ回路のアレーである。この構
成では、与えられた応用に対してマルチ・レベル・デバ
イスの最終的な相互接続レベルのみが設計される。ベー
ス・セルとして知られる初期レベルは、各実施で同じと
なる。典型的な応用において、ベース・セルは、軽度に
ドープされたチャネル領域により分離され、かつ重度に
ドープされたモート（ｍｏａｔ）領域と、このチャネル
領域上に絶縁して重畳されるゲートとを含む
【０００３】
【発明が解決しようとする課題】ある型式のゲート・ア
レーは、Ｐドープされたシリコンを有するいくつかのモ
ート領域と、Ｎドープされたシリコンを含む他のモート
領域とを含む。これらの領域はＰチャネル・デバイス及
びＮチャネル・デバイスをそれぞれ作成するために用い
ることが可能とされる。両方の導電型のチャネルを用い
る１つの応用例に、ＣＭＯＳ（相補型金属酸化半導体デ
バイス）がある。多くのゲート・アレー応用では、隣接
するベース・セルのゲートを他のゲートに電気的に接続
している。この電気的な接続は、ベース・セル製作にお
けるゲートを形成する際に、しばしば作成される。接続
されたゲートは、例えばインバータ又はＮＡＮＤゲート
のようなＣＭＯＳデバイスで共通である。例えばシング
ル若しくは相補型トランスファ・ゲート、又はいくつか
のダイナミック回路のような他の応用では、隣接するセ
ルの複数ゲートを「予備接続する（ｐｒｅ−ｃｏｎｎｅ
ｃｔ）」すること（即ち、ベース・セル製作中に接続す
ること）は非効率的なことである。接続されているゲー
トと、接続されていないゲートとの両方を有する問題を
解決するために、あらゆるベース・セルを各応用毎に再
設計することがあり得る。しかし、このカスタム設計の
応用は、特定の各応用のために更に多くのマルチ・レベ
ル製作を構築しなければならないので、コストが掛か
る。他の解決法は、全てのベース・セル対を接続する
か、又は全てのベース・セル・ゲート対を切り離したま
まで残すかことが考えられる。しかし、このような解決
法は、非効率的なベース・セル使用になってしまう。
【０００４】ＣＭＯＳ応用における他の対策は、順方向
バイアスを阻止するために、基板をソース電位に等しく
又は低くすることである。その基板の電位は軽度にドー
プされた拡散により与えられる。オーミック即ち抵抗性
コンタクトを作成するために、Ｎ＋及びＰ＋基板に対し
てＮ＋及びＰ＋拡散がそれぞれ選択される。これらの構
成では、接地から基板へ及び電源から基板へは本質的に
電流が流れることはない。従って、基板コンタクトに対
して広範囲の抵抗値が許容される。ゲート・アレーにお
いて、モート領域への拡散は全てコンタクト及び金属ラ
インの配置に無関係に予め決定される。従って、ゲート
・アレーにおける通常の基板コンタクトを利用するため
には、Ｐチャネル抵抗用のＮ＋コンタクト及びＮチャネ
ル用のＰ＋コンタクトは、それらの必要性とは無関係
に、ゲート・アレー全般にわたって予め配置されるべき
である。しかし、この設計はかなりの量のシリコン領域
を無駄にするものであり、従ってゲート・アレー実施の
総合効率を低下させる。
【０００５】
【課題を解決するための手段】従って、シリコン領域の
非効率問題を克服するゲート・アレーに対する要求が存
在する。
【０００６】更に、高度にドープされた拡散を必要とし
ない、及びゲート・アレーのシリコン領域の効率を増加
させるＣＭＯＳゲート・アレー用の基板コンタクトを提
供する方法に対しても要求が存在する。
【０００７】従って、本発明は、ゲート・アレー用の基
板コンタクトを形成する既存の方法に関連した限界を克
服又は実質的に低減させるゲート・アレー用の基板コン
タクト及びこれを形成する方法を提供する。本発明の一
つの特徴によれば、ベース・セル上のポリシリコン・ラ
インをカットしてベース・セルの一部分を形成している
際に、ゲート・アレーのセル基板をエッチング除去する
工程を含むゲート・アレー・セル基板コンタクトを形成
する方法が提供される。次の工程は、前記ゲート・アレ
ーのベース・セルに金属の１層及びポリメタルの１層を
開口させる工程を実行する間に、基板に対してコンタク
ト領域を開口させる工程である。次に、ゲート・アレー
基板と接触させる開口を介してラインを設けることもで
きる。
【０００８】本発明の技術的な効果は、ゲート・アレー
・シリコン領域の効率を高めることである。本発明の方
法は高度にドープされた拡散領域の必要性なしに、基板
コンタクトを形成することである。
【０００９】本発明の他の技術的な効果は、ゲート・ア
レーの金属ルーティング段階において基板コンタクト位
置を選択して高効率のゲート・アレー基板コンタクトの
レイアウトが作成可能なことである。
【００１０】本発明の他の技術的な効果は、付加的な相
互接続レベルを必要とすることなく、実質的な領域節約
が得られることである。本発明では、相互接続レベルが
公知構造で得られるものより柔軟性がある。更に、以上
の技術的な効果は、顕著な製作コストなしに、本発明に
より提供されることである。
【００１１】本発明並びにその使用及び効果の態様は、
添付図面に関連させて読む際に下記の実施例を参照する
ことにより最も良く理解される。
【００１２】
【実施例】ここで好ましいとする実施例の作成及び使用
を以下で詳細に説明する。しかし、本発明は、適用可能
な多くの発明概念を提供するものであり、非常に多様な
特定の説明から実施可能とすることを理解すべきであ
る。従って、説明する特定の実施例は、本発明を作成
し、かつ使用するための特定的な方法の単なる説明であ
って、本発明の範囲を限定するものではない。本発明の
構成を使用するいくつかの実施例と共に、以下の説明内
で複数の変形が明らかとなる。最後に、本発明を実施す
る１方法例を以下、説明する。
【００１３】好ましい実施例のゲート・アレー・ベース
・セル１０をレイアウト形式の上面図により示す。ゲー
ト・アレー・ベース・セル１０はモート領域１２と、絶
縁領域１６により分離されているモート領域１４とを含
む。モート領域１２はチャネル領域２２により２つの部
分１８及び２０に分離される。同様に、モート領域１４
はチャネル領域２８により２つの部分２４及び２６に分
離される。モート領域１２及び１４は、全ての面がゲー
ト・アレー・ベース・セル１０における同様の領域から
絶縁領域１６によって絶縁されている。
【００１４】モート領域１２及び１４は、典型的には、
高度にドープされとシリコンにより形成されている。例
えば、ＣＭＯＳ（相補型金属酸化半導体）デバイスのよ
うないくつかの応用において、モート領域１２は高度に
Ｐドープされたシリコンにより、モート領域１４はその
逆、即ち高度にＮドープされたシリコンにより形成され
ている。チャネル領域２２及び２８は、典型的には、軽
度にドープされたシリコンにより形成されている。チャ
ネル領域２２及び同様のチャネル領域２８の導電性は、
典型的には、それぞれの残りのモート領域１２及び１４
のものと逆である。
【００１５】図２ａ、図２ｂ及び図２ｃは図１のゲート
・アレー・ベース・セル１０の断面図を示す。特に、図
２ａはチャネル領域２２により分離されたモート領域の
部分１８及び２０を有するゲート・アレー・ベース・セ
ル１０の断面図を示すものである。絶縁層３０は部分１
８及び２０と共に、チャネル領域２２を覆っている。導
電性ゲート３２はチャネル領域２２を覆っている。絶縁
層３０は更に導電性ゲート３２を覆っている。絶縁層３
０及び部分１８及び２０の少なくとも一部を覆っている
のは、フィールド酸化物層３４である。同様に、図２ｂ
において、絶縁層３０は更に絶縁領域１６を覆ってい
る。導電性ゲート３２は絶縁層３０上にあり、絶縁層３
０は導電性ゲート３２を覆っている。更に、フィールド
酸化物層３４は絶縁層３０の一部分を覆っている。図２
ｃはこれもまた図１のゲート・アレー・ベース・セル１
０の識別された断面図を示す。部分２４及び２６はチャ
ネル領域２８により分離され、かつ絶縁層３０はチャネ
ル領域２８と共に部分２４及び２６と、導電性ゲート３
２とを覆っている。フィールド酸化物層３４は絶縁層３
０を覆っている。
【００１６】本実施例は、図１及び図２ａ〜図２ｃを参
照すると、例えば、それぞれのボックス３６及び３８に
より定められる領域に従い、フィールド酸化物層３４を
エッチングによって除去することにより、形成される。
これらは、ゲート・アレー・ベース・セル１０を形成す
る際に選択的なポリシリコン・ライン・カットが実行さ
れると同時に、エッチングにより除去されてもよい。
「マスク・プログラマブル・ゲート・アレー・ベース・
セル」と題し、テキサス・インスツルメンツ・インコー
ポレーテッドに譲渡されたＮ．ハシモトほかによる米国
特許出願第（ＴＩ−１５８８０）号（以下、ハシモトと
いう。）は、本発明に関連されると共に、付加的な相互
接続レベルを必要とすることなく、実質的に領域の節約
が得られる半導体基板上に半導体ゲート・アレー構造を
形成する方法を説明している。ハシモトのベース・セル
の一部分は、相互接続レベルを形成してゲート・アレー
・ベース・セル１０内に所望の接続を作成することを含
む。本実施例のゲート・アレー・ベース・セル１０にお
いて、相互接続レベルはチタン又はアルミニウムのよう
な他の金属から形成されてもよい。更に、マルチ・レベ
ルの相互接続機構は、付加的な相互接続レベルを形成
し、かつ付加的な相互接続レベルを形成することによ
り、実施されてもよい。これらのプロセスに工程を全く
付加することなく、又はわずかな付加により、これら相
互接続レベルを切断することと同時に、ポリシリコンの
カットを形成すると、絶縁層３０のアクセスが可能とな
る。
【００１７】図３は、モート領域１２上の点線ボックス
（開口）４０により、及びモート領域１４上の点線ボッ
クス（開口）４４により定められた基板コンタクト開口
のプロセスにおける次の工程を表す。図４ａ〜図４ｃ
は、図３に認識され、かつ以上の図２ａ〜図２ｃに示さ
れている同一位置即ちゲート・アレー・ベース・セル１
０に関連したそれぞれの位置の断面図を示す。本実施例
の基板コンタクト開口の工程は、ボックス４０が表す領
域から絶縁層３０及び導電性ゲート３２を除去して図４
ａの構造を作成するためのものである。これは、フィー
ルド酸化物層３４の下のチャネル領域２２、部分１８及
び２０を露出させることである。同様に、図４ｃにおい
て、ボックス４２及び４４は、絶縁層３０の領域を除去
して部分２４及び２６をアクセスさせる領域を定める。
【００１８】図５に示すように、開口４０、４２及び４
４により、それぞれの下層のモート領域及びチャネル領
域に対し、相互接続ラインを形成することが可能であ
る。特に、図５は開口４０の上、モート領域１２に対し
て形成される。これに加えて、リード４８及び５０は、
開口４２及び４４を覆ってモート領域１４の部分２４及
び２６にそれぞれ接触する。図６ａを参照すると、リー
ド４６は絶縁層３０を覆ってモート領域１２の部分１
８、２０及びチャネル領域２２に接触する。同様に、図
６ｃは絶縁層３０及び部分２４を覆うリード４８を示
し、一方リード５０は絶縁層３０と、開口４４を介して
（コンタクト）部分２６とを覆っている。
【００１９】ゲート・アレー・ベース・セル１０はゲー
ト・アレーにおいて同じような多数のセルのうちの一つ
であってもよい。典型的なゲート・アレーは３００，０
００〜５００．０００セル程度又はそれ以上のものであ
ってもよい。このセルは、セル間の相互接続を形成する
ことにより、所望の回路へ形成される。全体のアレー
は、例えば酸化物のような絶縁物質により覆われる。コ
ンタクト孔は絶縁物質内に形成されて相互接続ラインを
下層構造と接続される。マルチ・レベル相互接続技術を
含む相互接続技術は、現在の当該技術分野において周知
である。相互接続は、典型的には、ゲートをエッチング
することに続いて形成される。
【００２０】ゲート・アレー内には多数の種々のデバイ
スを形成することもできる。接続した複数のゲートを有
するＮチャネル・モート領域及びＰチャネル・モート領
域の両方を利用した一般的なロジック回路は、複数のイ
ンバータ及び複数のＮＡＮＤゲートを含む。例えばフリ
ップ・フロップ、スタティック・ランダム・アクセス・
メモリ、読み出し専用メモリ又はマルチ・ポート・メモ
リのような他のデバイスを形成することもできる。Ｐチ
ャネル及びＮチャネル・デバイス用に電気的に接続され
ていないゲートを必要とするいくつかの回路には、例え
ばいくつかのダイナミック回路用のシングル又は相補型
トランスファ・ゲートが含まれる。
【００２１】本発明を例示的な実施例を参照して説明し
たが、この説明は限定的な意味で解釈されることを意図
するものではない。例示的な実施例と共に、本発明の他
の実施例の種々の変更及びその組合わせは、説明を参照
するすることにより、当該技術分野に習熟する者には明
らかである。従って、本発明は請求の範囲がこのような
変更又は実施例を含むことを意図するものである。
【００２２】以上の説明に関して更に以下の項を開示す
る。 （１）ゲート・アレー・ベース・セル基板コンタクトに
おいて、基板と、前記基板上に形成されたゲート・アレ
ーのベース・セルと、前記基板に形成されたモート領域
とを備え、前記ベース・セルは前記基板を覆う絶縁層を
有し、前記ベース・セルは更に前記絶縁層の一部分を覆
うフィールド酸化物層を備え、 前記絶縁層及び前記フ
ィールド酸化物層は、前記モート領域に対するアクセス
を可能にするように形成された開口を有し、前記開口は
モート金属層及び前記ベース・セルにおけるポリシリコ
ン金属層の形成中に形成され、更に、前記開口を介して
前記基板に接続し、前記モート領域を外部電気的経路に
接続するリードとを備えたことを特徴とするゲート・ア
レー・ベース・セル基板コンタクト。 （２）更に、前記基板に、かつ前記開口を介して前記リ
ードと接触して形成されたチャネル領域を備えているこ
とを特徴とする第１項記載のゲート・アレー・ベース・
セル基板コンタクト。 （３）前記モート領域は高度にドープされたシリコン領
域を備えていることを特徴とする第１項記載のゲート・
アレー・ベース・セル基板コンタクト。 （４）更に、前記基板内にチャネル領域を備え、前記チ
ャネル領域は軽度にドープされたシリコン領域を備え、
前記チャネル領域は前記開口を介して、かつ前記リード
と接触して露出されていることを特徴とする第１項記載
のゲート・アレー・ベース・セル基板コンタクト。 （５）前記リードはタングステンに基づく物質を備えて
いることを特徴とする第１項記載のゲート・アレー・ベ
ース・セル基板コンタクト。 （６）前記リードはチタンに基づく物質を備えているこ
とを特徴とする第１項記載のゲート・アレー・ベース・
セル基板コンタクト。 （７）前記リードはアルミニウムに基づく物質を備えて
いることを特徴とする第１項記載のゲート・アレー・ベ
ース・セル基板コンタクト。
【００２３】（８）ゲート・アレー・ベース・セルにゲ
ート・アレー・ベース・セル基板コンタクトを形成する
方法であって、前記ゲート・アレー・ベース・セルは、
複数のベース・セルに対してポリシリコン・ラインをカ
ットする工程と、前記基板へモート金属層及びポリシリ
コン金属層を開口させる工程とを含む工程により形成さ
れる方法において、前記ベース・セルにポリシリコン・
ラインをカットする工程中に、ポリシリコン・ゲート層
をエッチングする工程と、前記モート金属層及びポリシ
リコン金属層にコンタクトを開口させる工程中に前記ゲ
ート・アレー・ベース・セルを介して前記基板に開口を
形成させる工程と、前記開口を介して前記基板にリード
を形成する工程とを備えているゲート・アレー・ベース
・セル基板コンタクトを形成する方法。 （９）更に、前記リードを前記基板のモート領域に接続
する工程を備えていることを特徴とする第８項記載のゲ
ート・アレー・ベース・セル基板コンタクトを形成する
方法。 （１０）更に、前記リードを前記基板のチャネル領域に
接続する工程を備えていることを特徴とする第８項記載
のゲート・アレー・ベース・セル基板コンタクトを形成
する方法。 （１１）更に、前記リードをタングステンに基づく物質
に形成する工程を備えていることを特徴とする第８項記
載のゲート・アレー・ベース・セル基板コンタクトを形
成する方法。 （１２）更に、前記リードをチタンに基づく物質に形成
する工程を備えていることを特徴とする第８項記載のゲ
ート・アレー・ベース・セル基板コンタクトを形成する
方法。 （１３）更に、前記リードをアルミニウムに基づく物質
に形成する工程を備えていることを特徴とする第８項記
載のゲート・アレー・ベース・セル基板コンタクトを形
成する方法。
【００２４】（１４）ゲート・アレー・ベース・セルを
備えたゲート・アレーであって、前記ゲート・アレー・
ベース・セルは、ゲート・アレー・ベース・セル基板コ
ンタクトを備えたゲート・アレーにおいて、基板と、前
記基板に形成されたモート領域と、前記基板を覆う絶縁
層と、前記絶縁層の一部分を覆うフィールド酸化物層と
を備え、前記絶縁層及び前記開口は、前記チャネル領域
及び前記モート領域にアクセスするために形成された開
口を有し、前記開口はモート金属層、及び前記ゲート・
アレー・ベース・セル・基板コンタクトにおけるポリシ
リコン金属層開口の形成中に形成され、更に、前記開口
を介して前記基板に接続し、前記モート領域を外部電気
装置に接続するリードとを備えていることを特徴とする
ゲート・アレー。 （１５）前記ゲート・アレー・ベース・セル基板コンタ
クトは、更に前記基板領域にチャネル領域を備え、更に
前記チャネル領域は前記リードに接続されて外部電気的
経路に接続されることを特徴とする第１４項記載のゲー
ト・アレー。 （１６）前記ゲート・アレーはフリップ・フロップ回路
の一部分を形成することを特徴とする第１４項記載のゲ
ート・アレー。 （１７）前記ゲート・アレーはスタティック・ランダム
・アクセス・メモリ回路の一部分を形成することを特徴
とする第１４項記載のゲート・アレー。 （１８）前記ゲート・アレーは読み出し専用メモリの一
部分を形成することを特徴とする第１４項記載のゲート
・アレー。 （１９）前記ゲート・アレーはマルチ・ポート・メモリ
デバイスの一部分を形成することを特徴とする第１４項
記載のゲート・アレー。
【００２５】（２０）ゲート・アレー基板コンタクトを
形成する方法であって、その結果による前記コンタクト
は、前記ポリシリコンをカットしてゲート・アレー・ベ
ース・セル（１０）を形成させると同時に、ポリシリコ
ン・ゲート層をエッチングにより除去する工程を含む。
前記方法はフィールド酸化物層（３４）及び絶縁層（３
０）に開口（４０、４２及び４４）を形成して下層の基
板に対してリード（４６、４８及び５０）を絶縁させる
工程とを含む。
【００２６】著作権の注意▲Ｃ▼ は著作権、▲Ｍ▼はテキサス・インスツルメンツ
・インコーポレーテッド１９９４年に注意すべきであ
る。本発明の文書の開示の一部分は、著作権及びマスク
・ワーク保護の対象である内容を含む。著作権及びマス
ク・ワーク権の所有者は、特許及び商標省の特許ファイ
ル又は記録に見られる特許文書又は特許公開文書のいず
れかのファクシミリ復製に異議を申立てない。しかし、
それ以外は、それがどのようであっても全ての権利及び
マスクワーク権を確保するものである。
【図面の簡単な説明】
【図１】ゲート・アレー・ベース・セルの上面からの概
念図によりポリシリコン・ゲート層内におけるカットの
配置を示す図。
【図２】図１のゲート・アレー・ベース・セルを示す断
面図。
【図３】本発明の工程によるゲート・アレー・ベース・
セル基板に対するコンタクト孔の形成を示す図。
【図４】図３のゲート・アレー・ベース・セルを示す断
面図。
【図５】本発明の実施例を説明するためにコンタクト形
成を示す図。
【図６】図５のゲート・アレー・ベース・セルを示す断
面図。
【符号の説明】 １０ ゲート・アレー・ベース・セル １２、１４ モート領域 １６ 絶縁領域 １８、２０、２４、２６ 部分 ２２、２８ チャネル領域 ３０ 絶縁層 ３２ 導電性ゲート ３４ フィールド酸化物層 ４０、４２、４４ 開口 ４６、４８、５０ リード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年９月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ゲート・アレー・ベース・セル基板コ
ンタクト及びその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体デバイス及びそ
の製造方法に関し、特にゲート・アレー・ベース・セル
用の基板コンタクト及びその製造方法に関する。
【０００２】
【従来の技術】集積回路の製作において、単一チップ上
に非常に多数のトランジスタを形成することがしばしば
必要とする。これらのトランジスタはロジック・ゲー
ト、フリップ・フロップ、メモリ・セル及び広範な種々
の他のデバイスを形成するために相互接続される。ゲー
ト・アレーは異なる多くの応用のために同一のベース・
セルを用いたトランジスタ回路のアレーである。この構
成では、与えられた応用に対してマルチ・レベル・デバ
イスの最終的な相互接続レベルのみが設計される。ベー
ス・セルとして知られる初期レベルは、各実施で同じと
なる。典型的な応用において、ベース・セルは、軽度に
ドープされたチャネル領域により分離され、かつ重度に
ドープされたモート（ｍｏａｔ）領域と、このチャネル
領域上に絶縁して重畳されるゲートとを含む
【０００３】
【発明が解決しようとする課題】ある型式のゲート・ア
レーは、Ｐドープされたシリコンを有するいくつかのモ
ート領域と、Ｎドープされたシリコンを含む他のモート
領域とを含む。これらの領域はＰチャネル・デバイス及
びＮチャネル・デバイスをそれぞれ作成するために用い
ることが可能とされる。両方の導電型のチャネルを用い
る１つの応用例に、ＣＭＯＳ（相補型金属酸化半導体デ
バイス）がある。多くのゲート・アレー応用では、隣接
するベース・セルのゲートを他のゲートに電気的に接続
している。この電気的な接続は、ベース・セル製作にお
けるゲートを形成する際に、しばしば作成される。接続
されたゲートは、例えばインバータ又はＮＡＮＤゲート
のようなＣＭＯＳデバイスで共通である。例えばシング
ル若しくは相補型トランスファ・ゲート、又はいくつか
のダイナミック回路のような他の応用では、隣接するセ
ルの複数ゲートを「予備接続する（ｐｒｅ−ｃｏｎｎｅ
ｃｔ）」すること（即ち、ベース・セル製作中に接続す
ること）は非効率的なことである。接続されているゲー
トと、接続されていないゲートとの両方を有する問題を
解決するために、あらゆるベース・セルを各応用毎に再
設計することがあり得る。しかし、このカスタム設計の
応用は、特定の各応用のために更に多くのマルチ・レベ
ル製作を構築しなければならないので、コストが掛か
る。他の解決法は、全てのベース・セル対を接続する
か、又は全てのベース・セル・ゲート対を切り離したま
まで残すかことが考えられる。しかし、このような解決
法は、非効率的なベース・セル使用になってしまう。
【０００４】ＣＭＯＳ応用における他の対策は、順方向
バイアスを阻止するために、基板をソース電位に等しく
又は低くすることである。その基板の電位は軽度にドー
プされた拡散により与えられる。オーミック即ち抵抗性
コンタクトを作成するために、Ｎ＋及びＰ＋基板に対し
てＮ＋及びＰ＋拡散がそれぞれ選択される。これらの構
成では、接地から基板へ及び電源から基板へは本質的に
電流が流れることはない。従って、基板コンタクトに対
して広範囲の抵抗値が許容される。ゲート・アレーにお
いて、モート領域への拡散は全てコンタクト及び金属ラ
インの配置に無関係に予め決定される。従って、ゲート
・アレーにおける通常の基板コンタクトを利用するため
には、Ｐチャネル抵抗用のＮ＋コンタクト及びＮチャネ
ル用のＰ＋コンタクトは、それらの必要性とは無関係
に、ゲート・アレー全般にわたって予め配置されるべき
である。しかし、この設計はかなりの量のシリコン領域
を無駄にするものであり、従ってゲート・アレー実施の
総合効率を低下させる。
【０００５】
【課題を解決するための手段】従って、シリコン領域の
非効率問題を克服するゲート・アレーに対する要求が存
在する。
【０００６】更に、高度にドープされた拡散を必要とし
ない、及びゲート・アレーのシリコン領域の効率を増加
させるＣＭＯＳゲート・アレー用の基板コンタクトを提
供する方法に対しても要求が存在する。
【０００７】従って、本発明は、ゲート・アレー用の基
板コンタクトを形成する既存の方法に関連した限界を克
服又は実質的に低減させるゲート・アレー用の基板コン
タクト及びこれを形成する方法を提供する。本発明の一
つの特徴によれば、ベース・セル上のポリシリコン・ラ
インをカットしてベース・セルの一部分を形成している
際に、ゲート・アレーのセル基板をエッチング除去する
工程を含むゲート・アレー・セル基板コンタクトを形成
する方法が提供される。次の工程は、前記ゲート・アレ
ーのベース・セルに金属の１層及びポリメタルの１層を
開口させる工程を実行する間に、基板に対してコンタク
ト領域を開口させる工程である。次に、ゲート・アレー
基板と接触させる開口を介してラインを設けることもで
きる。
【０００８】本発明の技術的な効果は、ゲート・アレー
・シリコン領域の効率を高めることである。本発明の方
法は高度にドープされた拡散領域の必要性なしに、基板
コンタクトを形成することである。
【０００９】本発明の他の技術的な効果は、ゲート・ア
レーの金属ルーティング段階において基板コンタクト位
置を選択して高効率のゲート・アレー基板コンタクトの
レイアウトが作成可能なことである。
【００１０】本発明の他の技術的な効果は、付加的な相
互接続レベルを必要とすることなく、実質的な領域節約
が得られることである。本発明では、相互接続レベルが
公知構造で得られるものより柔軟性がある。更に、以上
の技術的な効果は、顕著な製作コストなしに、本発明に
より提供されることである。
【００１１】本発明並びにその使用及び効果の態様は、
添付図面に関連させて読む際に下記の実施例を参照する
ことにより最も良く理解される。
【００１２】
【実施例】ここで好ましいとする実施例の作成及び使用
を以下で詳細に説明する。しかし、本発明は、適用可能
な多くの発明概念を提供するものであり、非常に多様な
特定の説明から実施可能とすることを理解すべきであ
る。従って、説明する特定の実施例は、本発明を作成
し、かつ使用するための特定的な方法の単なる説明であ
って、本発明の範囲を限定するものではない。本発明の
構成を使用するいくつかの実施例と共に、以下の説明内
で複数の変形が明らかとなる。最後に、本発明を実施す
る１方法例を以下、説明する。
【００１３】好ましい実施例のゲート・アレー・ベース
・セル１０をレイアウト形式の上面図により示す。ゲー
ト・アレー・ベース・セル１０はモート領域１２と、絶
縁領域１６により分離されているモート領域１４とを含
む。モート領域１２はチャネル領域２２により２つの部
分１８及び２０に分離される。同様に、モート領域１４
はチャネル領域２８により２つの部分２４及び２６に分
離される。モート領域１２及び１４は、全ての面がゲー
ト・アレー・べース・セル１０における同様の領域から
絶縁領域１６によって絶縁されている。
【００１４】モート領域１２及び１４は、典型的には、
高度にドープされとシリコンにより形成されている。例
えば、ＣＭＯＳ（相補型金属酸化半導体）デバイスのよ
うないくつかの応用において、モート領域１２は高度に
Ｐドープされたシリコンにより、モート領域１４はその
逆、即ち高度にＮドープされたシリコンにより形成され
ている。チャネル領域２２及び２８は、典型的には、軽
度にドープされたシリコンにより形成されている。チャ
ネル領域２２及び同様のチャネル領域２８の導電性は、
典型的には、それぞれの残りのモート領域１２及び１４
のものと逆である。
【００１５】図２ａ、図２ｂ及び図２ｃは図１のゲート
・アレー・ベース・セル１０の断面図を示す。特に、図
２ａはチャネル領域２２により分離されたモート領域の
部分１８及び２０を有するゲート・アレー・ベース・セ
ル１０の断面図を示すものである。絶縁層３０は部分１
８及び２０と共に、チャネル領域２２を覆っている。導
電性ゲート３２はチャネル領域２２を覆っている。絶縁
層３０は更に導電性ゲート３２を覆っている。絶縁層３
０及び部分１８及び２０の少なくとも一部を覆っている
のは、フィールド酸化物層３４である。同様に、図２ｂ
において、絶縁層３０は更に絶縁領域１６を覆ってい
る。導電性ゲート３２は絶縁層３０上にあり、絶縁層３
０は導電性ゲート３２を覆っている。更に、フィールド
酸化物層３４は絶縁層３０の一部分を覆っている。図２
ｃはこれもまた図１のゲート・アレー・ベース・セル１
０の識別された断面図を示す。部分２４及び２６はチャ
ネル領域２８により分離され、かつ絶縁層３０はチャネ
ル領域２８と共に部分２４及び２６と、導電性ゲート３
２とを覆っている。フィールド酸化物層３４は絶縁層３
０を覆っている。
【００１６】本実施例は、図１及び図２ａ〜図２ｃを参
照すると、例えば、それぞれのボックス３６及び３８に
より定められる領域に従い、フィールド酸化物層３４を
エッチングによって除去することにより、形成される。
これらは、ゲート・アレー・ベース・セル１０を形成す
る際に選択的なポリシリコン・ライン・カットが実行さ
れると同時に、エッチングにより除去されてもよい。
「マスク・プログラマブル・ゲート・アレー・ベース・
セル」と題し、テキサス・インスツルメンツ・インコー
ポレーテッドに譲渡されたＮ．ハシモトほかによる米国
特許出願第（ＴＩ−１５８８０）号（以下、ハシモトと
いう。）は、本発明に関連されると共に、付加的な相互
接続レベルを必要とすることなく、実質的に領域の節約
が得られる半導体基板上に半導体ゲート・アレー構造を
形成する方法を説明している。ハシモトのベース・セル
の一部分は、相互接続レベルを形成してゲート・アレー
・ベース・セル１０内に所望の接続を作成することを含
む。本実施例のゲート・アレー・ベース・セル１０にお
いて、相互接続レベルはチタン又はアルミニウムのよう
な他の金属から形成されてもよい。更に、マルチ・レベ
ルの相互接続機構は、付加的な相互接続レベルを形成
し、かつ付加的な相互接続レベルを形成することによ
り、実施されてもよい。これらのプロセスに工程を全く
付加することなく、又はわずかな付加により、これら相
互接続レベルを切断することと同時に、ポリシリコンの
カットを形成すると、絶縁層３０のアクセスが可能とな
る。
【００１７】図３は、モート領域１２上の点線ボックス
（開口）４０により、及びモート領域１４上の点線ボッ
クス（開口）４４により定められた基板コンタクト開口
のプロセスにおける次の工程を表す。図４ａ〜図４ｃ
は、図３に認識され、かつ以上の図２ａ〜図２ｃに示さ
れている同一位置即ちゲート・アレー・ベース・セル１
０に関連したそれぞれの位置の断面図を示す。本実施例
の基板コンタクト開口の工程は、ボックス４０が表す領
域から絶縁層３０及び導電性ゲート３２を除去して図４
ａの構造を作成するためのものである。これは、フィー
ルド酸化物層３４の下のチャネル領域２２、部分１８及
び２０を露出させることである。同様に、図４ｃにおい
て、ボックス４２及び４４は、絶縁層３０の領域を除去
して部分２４及び２６をアクセスさせる領域を定める。
【００１８】図５に示すように、開口４０、４２及び４
４により、それぞれの下層のモート領域及びチャネル領
域に対し、相互接続ラインを形成することが可能であ
る。特に、図５は開口４０の上、モート領域１２に対し
て形成される。これに加えて、リード４８及び５０は、
開口４２及び４４を覆ってモート領域１４の部分２４及
び２６にそれぞれ接触する。図６ａを参照すると、リー
ド４６は絶縁層３０を覆ってモート領域１２の部分１
８、２０及びチャネル領域２２に接触する。同様に、図
６ｃは絶縁層３０及び部分２４を覆うリード４８を示
し、一方リード５０は絶縁層３０と、開口４４を介して
（コンタクト）部分２６とを覆っている。
【００１９】ゲート・アレー・ベース・セル１０はゲー
ト・アレーにおいて同じような多数のセルのうちの一つ
であってもよい。典型的なゲート・アレーは３００，０
００〜５００．０００セル程度又はそれ以上のものであ
ってもよい。このセルは、セル間の相互接続を形成する
ことにより、所望の回路へ形成される。全体のアレー
は、例えば酸化物のような絶縁物質により覆われる。コ
ンタクト孔は絶縁物質内に形成されて相互接続ラインを
下層構造と接続される。マルチ・レベル相互接続技術を
含む相互接続技術は、現在の当該技術分野において周知
である。相互接続は、典型的には、ゲートをエッチング
することに続いて形成される。
【００２０】ゲート・アレー内には多数の種々のデバイ
スを形成することもできる。接続した複数のゲートを有
するＮチャネル・モート領域及びＰチャネル・モート領
域の両方を利用した一般的なロジック回路は、複数のイ
ンバータ及び複数のＮＡＮＤゲートを含む。例えばフリ
ップ・フロップ、スタティック・ランダム・アクセス・
メモリ、読み出し専用メモリ又はマルチ・ポート・メモ
リのような他のデバイスを形成することもできる。Ｐチ
ャネル及びＮチャネル・デバイス用に電気的に接続され
ていないゲートを必要とするいくつかの回路には、例え
ばいくつかのダイナミック回路用のシングル又は相補型
トランスファ・ゲートが含まれる。
【００２１】本発明を例示的な実施例を参照して説明し
たが、この説明は限定的な意味で解釈されることを意図
するものではない。例示的な実施例と共に、本発明の他
の実施例の種々の変更及びその組合わせは、説明を参照
するすることにより、当該技術分野に習熟する者には明
らかである。従って、本発明は請求の範囲がこのような
変更又は実施例を含むことを意図するものである。
【００２２】以上の説明に関して更に以下の項を開示す
る。 （１）ゲート・アレー・ベース・セル基板コンタクトに
おいて、基板と、前記基板上に形成されたゲート・アレ
ーのベース・セルと、前記基板に形成されたモート領域
とを備え、前記ベース・セルは前記基板を覆う絶縁層を
有し、前記ベース・セルは更に前記絶縁層の一部分を覆
うフィールド酸化物層を備え、 前記絶縁層及び前記フ
ィールド酸化物層は、前記モート領域に対するアクセス
を可能にするように形成された開口を有し、前記開口は
モート金属層及び前記ベース・セルにおけるポリシリコ
ン金属層の形成中に形成され、更に、前記開口を介して
前記基板に接続し、前記モート領域を外部電気的経路に
接続するリードとを備えたことを特徴とするゲート・ア
レー・ベース・セル基板コンタクト。 （２）更に、前記基板に、かつ前記開口を介して前記リ
ードと接触して形成されたチャネル領域を備えているこ
とを特徴とする第１項記載のゲート・アレー・ベース・
セル基板コンタクト。 （３）前記モート領域は高度にドープされたシリコン領
域を備えていることを特徴とする第１項記載のゲート・
アレー・ベース・セル基板コンタクト。 （４）更に、前記基板内にチャネル領域を備え、前記チ
ャネル領域は軽度にドープされたシリコン領域を備え、
前記チャネル領域は前記開口を介して、かつ前記リード
と接触して露出されていることを特徴とする第１項記載
のゲート・アレー・ベース・セル基板コンタクト。 （５）前記リードはタングステンに基づく物質を備えて
いることを特徴とする第１項記載のゲート・アレー・ベ
ース・セル基板コンタクト。 （６）前記リードはチタンに基づく物質を備えているこ
とを特徴とする第１項記載のゲート・アレー・ベース・
セル基板コンタクト。 （７）前記リードはアルミニウムに基づく物質を備えて
いることを特徴とする第１項記載のゲート・アレー・ベ
ース・セル基板コンタクト。
【００２３】（８）ゲート・アレー・ベース・セルにゲ
ート・アレー・ベース・セル基板コンタクトを形成する
方法であって、前記ゲート・アレー・ベース・セルは、
複数のベース・セルに対してポリシリコン・ラインをカ
ットする工程と、前記基板へモート金属層及びポリシリ
コン金属層を開口させる工程とを含む工程により形成さ
れる方法において、前記ベース・セルにポリシリコン・
ラインをカットする工程中に、ポリシリコン・ゲート層
をエッチングする工程と、前記モート金属層及びポリシ
リコン金属層にコンタクトを開口させる工程中に前記ゲ
ート・アレー・ベース・セルを介して前記基板に開口を
形成させる工程と、前記開口を介して前記基板にリード
を形成する工程とを備えているゲート・アレー・ベース
・セル基板コンタクトを形成する方法。 （９）更に、前記リードを前記基板のモート領域に接続
する工程を備えていることを特徴とする第８項記載のゲ
ート・アレー・ベース・セル基板コンタクトを形成する
方法。 （１０）更に、前記リードを前記基板のチャネル領域に
接続する工程を備えていることを特徴とする第８項記載
のゲート・アレー・ベース・セル基板コンタクトを形成
する方法。 （１１）更に、前記リードをタングステンに基づく物質
に形成する工程を備えていることを特徴とする第８項記
載のゲート・アレー・ベース・セル基板コンタクトを形
成する方法。 （１２）更に、前記リードをチタンに基づく物質に形成
する工程を備えていることを特徴とする第８項記載のゲ
ート・アレー・ベース・セル基板コンタクトを形成する
方法。 （１３）更に、前記リードをアルミニウムに基づく物質
に形成する工程を備えていることを特徴とする第８項記
載のゲート・アレー・ベース・セル基板コンタクトを形
成する方法。
【００２４】（１４）ゲート・アレー・ベース・セルを
備えたゲート・アレーであって、前記ゲート・アレー・
ベース・セルは、ゲート・アレー・ベース・セル基板コ
ンタクトを備えたゲート・アレーにおいて、基板と、前
記基板に形成されたモート領域と、前記基板を覆う絶縁
層と、前記絶縁層の一部分を覆うフィールド酸化物層と
を備え、前記絶縁層及び前記開口は、前記チャネル領域
及び前記モート領域にアクセスするために形成された開
口を有し、前記開口はモート金属層、及び前記ゲート・
アレー・ベース・セル・基板コンタクトにおけるポリシ
リコン金属層開口の形成中に形成され、更に、前記開口
を介して前記基板に接続し、前記モート領域を外部電気
装置に接続するリードとを備えていることを特徴とする
ゲート・アレー。 （１５）前記ゲート・アレー・ベース・セル基板コンタ
クトは、更に前記基板領域にチャネル領域を備え、更に
前記チャネル領域は前記リードに接続されて外部電気的
経路に接続されることを特徴とする第１４項記載のゲー
ト・アレー。 （１６）前記ゲート・アレーはフリップ・フロップ回路
の一部分を形成することを特徴とする第１４項記載のゲ
ート・アレー。 （１７）前記ゲート・アレーはスタティック・ランダム
・アクセス・メモリ回路の一部分を形成することを特徴
とする第１４項記載のゲート・アレー。 （１８）前記ゲート・アレーは読み出し専用メモリの一
部分を形成することを特徴とする第１４項記載のゲート
・アレー。 （１９）前記ゲート・アレーはマルチ・ポート・メモリ
デバイスの一部分を形成することを特徴とする第１４項
記載のゲート・アレー。
【００２５】（２０）ゲート・アレー基板コンタクトを
形成する方法であって、その結果による前記コンタクト
は、前記ポリシリコンをカットしてゲート・アレー・ベ
ース・セル１０を形成させると同時に、ポリシリコン・
ゲート層をエッチングにより除去する工程を含む。前記
方法はフィールド酸化物層３４及び絶縁層３０に開口４
０、４２及び４４を形成して下層の基板に対してリード
４６、４８及び５０を絶縁させる工程とを含む。
【００２６】著作権の注意 ▲Ｃ▼は著作権、▲Ｍ▼はテキサス・インスツルメンツ
・インコーポレーテッド１９９４年に注意すべきであ
る。本発明の文書の開示の一部分は、著作権及びマスク
・ワーク保護の対象である内容を含む。著作権及びマス
ク・ワーク権の所有者は、特許及び商標省の特許ファイ
ル又は記録に見られる特許文書又は特許公開文書のいず
れかのファクシミリ復製に異議を申立てない。しかし、
それ以外は、それがどのようであっても全ての権利及び
マスクワーク権を確保するものである。
【図面の簡単な説明】
【図１】ゲート・アレー・ベース・セルの上面からの概
念図によりポリシリコン・ゲート層内におけるカットの
配置を示す図。
【図２】図１のゲート・アレー・ベース・セルを示す断
面図
【図３】本発明の工程によるゲート・アレー・ベース・
セル基板に対するコンタクト孔の形成を示す図。
【図４】図３のゲート・アレー・ベース・セルを示す断
面図。
【図５】本発明の実施例を説明するためにコンタクト形
成を示す図。
【図６】図５のゲート・アレー・ベース・セルを示す断
面図。
【符号の説明】 １０ ゲート・アレー・ベース・セル １２、１４ モート領域 １６ 絶縁領域 １８、２０、２４、２６ 部分 ２２、２８ チャネル領域 ３０ 絶縁層 ３２ 導電性ゲート ３４ フィールド酸化物層 ４０、４２、４４ 開口 ４６、４８、５０ リード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シバリング エス．マハント − シェッ ティ アメリカ合衆国テキサス州リチャードソ ン，スコッツボロ レーン 1405

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ゲート・アレー・ベース・セル基板コン
    タクトにおいて、 基板と、 前記基板上に形成されたゲート・アレー・のベース・セ
    ルと、 前記基板に形成されたモート領域とを備え、 前記ベース・セルは前記基板を覆う絶縁層を有し、 前記ベース・セルは更に前記絶縁層の一部分を覆うフィ
    ールド酸化物層を備え、 前記絶縁層及び前記フィールド酸化物層は、前記モート
    領域に対するアクセスを可能にするように形成された開
    口を有し、前記開口はモート金属層及び前記ベース・セ
    ルにおけるポリシリコン金属層の形成中に形成され、 更に、前記開口を介して前記基板に接続し、前記モート
    領域を外部電気的経路に接続するリードとを備えたこと
    を特徴とするゲート・アレー・ベース・セル基板コンタ
    クト。
  2. 【請求項２】 ゲート・アレー・ベース・セルにゲート
    ・アレー・ベース・セル基板コンタクトを形成する方法
    であって、前記ゲート・アレー・ベース・セルは、複数
    のベース・セルに対してポリシリコン・ラインをカット
    するステップと、前記基板に対してモート金属層及びポ
    リシリコン金属層を開口するステップとを含むステップ
    により形成される方法において、 前記ベース・セルにポリシリコン・ラインをカットする
    ステップ中にポリシリコン・ゲート層をエッチングする
    工程と、 前記モート金属層及びポリシリコン金属層にコンタクト
    を開口する工程中に前記ゲート・アレー・ベース・セル
    を介して前記基板に開口を形成する工程と、 前記開口を介して前記基板にリードを形成する工程とを
    備えたことを特徴とするゲート・アレー・ベース・セル
    基板コンタクトを形成する方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2967737B2 (ja) * 1996-12-05 1999-10-25 日本電気株式会社 光半導体装置とその製造方法
US6300666B1 (en) 1998-09-30 2001-10-09 Honeywell Inc. Method for forming a frontside contact to the silicon substrate of a SOI wafer in the presence of planarized contact dielectrics
US6287940B1 (en) 1999-08-02 2001-09-11 Honeywell International Inc. Dual wafer attachment process

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3996656A (en) * 1974-08-28 1976-12-14 Harris Corporation Normally off Schottky barrier field effect transistor and method of fabrication
JPH06101551B2 (ja) * 1985-11-30 1994-12-12 日本電信電話株式会社 Ｃｍｏｓ集積回路装置
JPS62160771A (ja) * 1986-01-10 1987-07-16 Fujitsu Ltd 半導体装置の製造方法
JPH0821713B2 (ja) * 1987-02-26 1996-03-04 株式会社東芝 導電変調型ｍｏｓｆｅｔ
JPS63278248A (ja) * 1987-03-13 1988-11-15 Fujitsu Ltd ゲ−トアレイの基本セル
US5160989A (en) * 1989-06-13 1992-11-03 Texas Instruments Incorporated Extended body contact for semiconductor over insulator transistor
JPH0373563A (ja) * 1989-08-14 1991-03-28 Fujitsu Ltd 半導体装置
JP2933671B2 (ja) * 1990-03-20 1999-08-16 株式会社日立製作所 半導体集積回路装置
US5231042A (en) * 1990-04-02 1993-07-27 National Semiconductor Corporation Formation of silicide contacts using a sidewall oxide process
JP3314341B2 (ja) * 1990-04-18 2002-08-12 猛英 白土 Ｃ−ｍｏｓゲートアレイ及び基体コンタクトの形成方法
JP2505306B2 (ja) * 1990-08-17 1996-06-05 川崎製鉄株式会社 Ｃｍｏｓマスタスライス
US5321280A (en) * 1990-09-13 1994-06-14 Nec Corporation Composite semiconductor integrated circuit device
JPH04186769A (ja) * 1990-11-20 1992-07-03 Sony Corp 半導体集積回路装置
US5275962A (en) * 1991-04-08 1994-01-04 Texas Instruments Incorporated Mask programmable gate array base cell
DE4216810C2 (de) * 1991-05-31 1999-09-16 Fuji Electric Co Ltd Steuerschaltung für einen Leitfähigkeitsänderungs-MISFET
JP3016298B2 (ja) * 1992-02-26 2000-03-06 日本電気株式会社 半導体装置
JP3175852B2 (ja) * 1992-03-30 2001-06-11 株式会社デンソー 半導体装置及びその製造方法
US5334861A (en) * 1992-05-19 1994-08-02 Motorola Inc. Semiconductor memory cell
DE69325645T2 (de) * 1993-04-21 1999-12-09 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Integrierte Schutzschaltungsstruktur zum Schutz von logischen MOS-Leistungshalbleitenbauelementen von elektrostatischen Entladungen

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US5574298A (en) 1996-11-12
EP0690509A1 (en) 1996-01-03

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