JPH0234964A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特にＭＯＳ型スタティッ
クＲＡＭにおいて微細化が可能な半導体装置の構造に関
するものである。

［従来の技術〕 ＭＯＳ型スタティックＲＡＭにおけるメモリセルは、２
個のＰチャネル型トランジスタと４個のＮチャネル型ト
ランジスタとによって構成される完全ＣＭＯＳ型のもの
と、２個の高抵抗と４個のＮチャネル型トランジスタと
によって構成される篇抵抗負荷型のものに分類される。

大容量を有するスタティックＲＡＭにおいては、メモリ
セルの占める領域を小さくするために高抵抗負荷型のも
のが多く、また、消費電力を小さくするために周辺回路
はＣＭＯ８回路で構成される場合が多い。

第３図はこのようなＭＯＳ型スタティックＲＡＭにおけ
る高抵抗負荷型のメモリセルの等価回路図を示す。

図において、ｖｃｃ線１ａ、ｌｂはそれぞれ高抵抗３ａ
、３ｂを介して記憶ノード１０ａ、１０ｂに接続されて
いる。ワード線４とビット線５およびビット線６とは各
メモリセルに対してマトリクス状に縦横に配列されてい
る。ワード線４は各メモリセル内のアクセストランジス
タ７ａ、７ｂのゲートに接続されている。記憶ノード１
０ａ。

１０ｂに接続されているクロスカップル線９ａ。

９ｂはそれぞれインバータトランジスタ８ｂ、８ａのゲ
ートに接続されている。インバータトランジスタ８ａ、
８ｂのソースはグラウンド線２ａ。

２ｂに接続されている。

上記のように構成されるメモリセルの微細化において、
最も問題となる工程はアルミニウム配線の形成工程であ
る。このことは、リソグラフィ技術を用いて行なわれる
バターニング工程によって形成されるアルミニウム配線
のパターン切れが悪いこと、エレクトロマイグレーショ
ン等の信頼性等から、多結晶シリコン層のようにアルミ
ニウム配線の幅を狭くすることが困難であるためである
。

また、形成される配線において最も低抵抗である必要が
ある配線層はビット線（あるいはビア下線）とワード線
である。この中で、ワード線はアクセストランジスタの
ゲート電極を兼ねるように形成されるため、シリサイド
層と多結晶シリコン層との２層からなる低抵抗のポリサ
イド構造によって形成されるのが通常である。従って、
各メモリセルに対してビット線とビット線の２本の配線
がアルミニウム配線層から形成されることになる。

２層の多結晶シリコン層と１層のアルミニウム配線層と
によって配線層を形成する方式においては、２層の多結
晶シリコン層（ポリサイド構造を含む）とＮ＋拡散領域
とによって、グラウンド線、Ｖｃｅ線、ワード線（ゲー
ト電極）、高抵抗、およびクロスカップル線が形成され
る必要がある。

さらに、クロスカップル線は交差するように形成される
必要があるので、クロスカップル線の各々は別々の配線
層から形成されなければならない。

したがって、−例として、Ｎ＋拡散領域によってグラウ
ンド線とクロスカップル線の一方か形成され、１層目の
多結晶シリコン層（ポリサイド構造を含む）によってワ
ード線（ゲート電極）とクロスカップル線の他方が形成
され、２層目の多結晶シリコン層によってＶｃｅ線と高
抵抗の部分が形成される。

一方、ソフトエラーを防止するために、メモリセルが形
成される閉域全体をＮ型半導体基板内のＰ型ウェル層上
に形成するのが通常である。すなわち、Ｎ型半導体基板
をＶｃｃ電源に接続し、Ｐ型ウェル層をグラウンド線に
接続することによって、電位が固定される。また、上述
の各メモリセルのグラウンド線はＮ＋拡散領域によって
形成される（インバータトランジスタのソースと連続的
につながれる）ので、グラウンドレベルに設定されるＰ
型ウェル層とこのＮ＋拡散領域とを接続する必要がある
。このようなグラウンド線のみに着目したメモリセルの
領域のパターンレイアウトは第４図に示される。

第４図を参照して、このパターンレイアウトによれば、
４個のメモリセルごとにグラウンド線としてのアルミニ
ウム配線１５が設けられている。

各メモリセルは、点線で示されるメモリセルの境界線１
１によって区切られている。Ｎ＋拡散領域１２はメモリ
セルの境界線１１の交点をつなげるように延びている。

このＮ＋拡散領域１２は、その突出領域１２ａによって
各メモリセル内に形成されたグラウンド線としてのＮ＋
拡散領域と連続的に接続されている。Ｎ＋拡散領域１２
は、コンタクトホール１４ｂを介して、その上に形成さ
れたグラウンド線としてのアルミニウム配線１５と接続
されている。

第５図は第４図のＶ−ｖ線に沿った断面を示す新面図で
ある。第５図を参照して、Ｎ型シリコン基板１６の上部
領域にはＰ型ウェル層１７が形成されている。Ｐ型ウェ
ル層１７の上には間隔を隔てて分離領域としてのフィー
ルド酸化膜１８か形成きれている。フィールド酸化膜１
８の間にはＮ＋拡散領域１２が形成されている。このＮ
＋拡散領域１２に、はコンタクトホール１４ｂを介して
アルミニウム配線１５が接続されている。また、Ｐ型ウ
ェル層１７をグラウンドレベルに固定するため、Ｐ型ウ
ェル層１７の上にＰ＋拡散領域１３が設けられ、このＰ
＋拡散領域１３はコンタクトホール１４ａを介してグラ
ウンド線としてのアルミニウム配線１５に接続されてい
る。

この場合、Ｎ＋拡散領域１２の周囲にはボロンがイオン
注入によってＰ型ウェル層１７に注入され、フィールド
酸化膜１８の下部にＰ＋分離領域１９が形成される。Ｎ
＋拡散領域１２およびＰ＋拡散領域１３は各メモリセル
内に形成される拡散領域とともに形成され、それぞれ砒
素、ボロンがイオン注入されることによって形成される
。その後、各メモリセル内のトランジスタ（配線層を含
む）が形成された後、ＰＳＧ膜（リン硅酸ガラス膜）２
０が堆積される。そして、コンタクトホール１４ａ、１
４ｂが形成された後、アルミニウム配線１５が形成され
る。

［発明が解決しようとする課題］ 従来のスタティックＲＡＭのメモリセルの領域において
はグラウンド線が以上のように構成されているので、メ
モリセルの領域全体を占める面積は単に各メモリセルの
占める面積の総和ではなく、メモリセル間に形成される
グラウンド線としてのアルミニウム配線が占める面積も
含んでいる。たとえば、第４図に示されるように、４個
のメモリセルごとにアルミニウム配線を設けた場合には
、アルミニウム配線が占める領域の幅を４μｍとすると
、実効的には１つのメモリセルに対してメモリセルの大
きさが１μｍだけ増大したことになる。

１メガビツトのスタティックＲＡＭにおいては各メモリ
セルの領域の短辺は５〜６μｍ程度であるので、この１
μｍの拡大はメモリセル全体の領域の拡大、ひいてはチ
ップサイズの拡大という点でスタティックＲＡＭの微細
化を図る上で深刻な問題である。このように、メモリセ
ル間に形成されるグラウンド線としてのアルミニウム配
線の占める領域は、スタティックＲＡＭにおいてメモリ
セルの領域の微細化を図る上で大きな問題点となってい
た。

そこで、この発明は上記のような問題点を解消するため
になされたもので、グラウンド線としてのアルミニウム
配線が形成される領域をなくし、チップサイズの縮小化
を図るとともに、電気的不具合も生じない半導体装置を
提供することを目的とする。

［課題を解決するための手段］ この発明に従った半導体装置は、主表面を有し、第１導
電型の予め定める不純物濃度を有する半導体基板と、半
導体基板の主表面上で、かつ半導体基板内に形成された
第２導電型の半導体領域と、第２導電型の半導体領域の
一部分に形成され、かつ半導体基板の第１導電型の領域
と接する部分を有するシリサイド層とを備えている。

［作用］ この発明におけるシリサイド層は、第２導電型の半導体
領域の一部分に形成され、第１導電型の半導体基板の領
域と接する部分を有している。そのため、第２導電型の
半導体領域と第１導電型の半導体基板の領域との電気的
バリアがシリサイド層によってなくされる。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。第１
図はスタティックＲＡＭのメモリセル領域をグラウンド
線のみに着目して示す部分平面図、第２図は第１図の■
−■線に沿った断面を示す断面図である。

図において、各メモリセルはメモリセルの境界線１１に
よって区切られている。メモリセルの境界線１１の交点
の部分にはシリサイド層２１が形成されている。このシ
リサイド層２１は、Ｎ型シリコン基板１６の上部に形成
されたＰ型ウェル層１７とグラウンド線どしてのＮ＋拡
散領域１２とを電気的に接続するために形成されている
。また、シリサイド層２１の下には、ボロンがイオン注
入されて形成された高濃度のＰ＋拡散領域２２が設けら
れている。このＰ＋拡散領域２２はＰ型ウェル層１７と
シリサイド層２１とが確実に電気的に接続され得るよう
に設けられるものである。このようにして、Ｐ型ウェル
層１７がグラウンドレベルに設定されるので、従来、必
要であったグラウンド線としてのアルミニウム配線が形
成される必要はない。また、シリサイド層２１が形成さ
れた部分にはリーク電流が発生するが、この部分はメモ
リセルのグラウンド線が形成される領域のみであるので
、各メモリセルにおける情報の保持等に、このリーク電
流が悪影響をもたらすことはない。

次に、上記のようなグラウンド線の領域を形成する方法
について説明する。まず、Ｎ型シリコン基板１６の上部
にＰ型ウェル層１７が形成される。

Ｐ型ウェル層１７の上には選択的に間隔を隔ててフィー
ルド酸化′膜１８が分離のために形成される。

このとき、Ｎチャネル領域にはＰ＋分離領域１９が予め
形成される。各メモリセル内の拡散領域の形成とともに
、砒素がイオン注入された後、熱処理が施されることに
よって、グラウンド線が形成される領域にＮ＋拡散領域
１２が形成される。このとき、熱処理によって２００〜
５００人程度の膜厚を有する酸化膜が各拡散領域の上に
形成される。

Ｎ＋拡散領域１２の所定の部分にボロンがイオン注入さ
れた後、この薄い酸化膜が除去される。

このとき、マスクとしてはレジスト膜が用いられる。こ
の際のイオン注入エネルギは、Ｎ＋拡散領域１２の接合
部より深いところにそのピーク値が存在するように設定
される。次に、イオン注入されたボロンが高温度の熱処
理によって活性化される。その後、ボロンがイオン注入
された部分のみに、チタンがスパッタリングによって堆
積された後、ランプアニール処理によってシリサイド化
される。これによって形成されるシリサイド層２１の膜
厚はＮ＋拡散領域１２より厚く、Ｐ型ウェル層１７の内
部に深く入り込むようにシリサイド化−処理が施される
。シリサイド化処理が施された後、未反応のチタンは湿
式処理によって除去される。

このようにしてグラウンド線となる領域が形成された後
、各メモリセル内の領域に各配線層が形成される。その
後、ＰＳＧ膜２０が堆積される。

なお、上記実施例ではチタンをスパッタリングによって
堆積した後にランプアニール処理が施されることにより
シリサイド化が行なわれるが、ボロンがイオン注入され
た後、引き続いてチタンがイオン注入され、その後の熱
処理によってシリサイド化が行なわれても同様の効果を
奏する。

また、グラウンド線としてのＮ＋拡散領域を低抵抗にす
るために、インバータトランジスタのゲート近傍以外の
すべての部分をシリサイド化してもよい。

さらに、上記実施例ではＰ型ウェル層とＮ＋拡散領域と
の電気的接続がその間に形成されるシリサイド層によっ
て行なわれる例を示したが、互いに逆の導電型式を有す
る半導体領域を電気的に接続するものであれば本発明は
適用され得る。また、この実施例ではスタティックＲＡ
Ｍのメモリセル領域におけるグラウンド線として本発明
に従ったシリサイド層を形成した例を示しているが、少
なくとも、第１導電型の半導体領域と第２導電型の半導
体領域とを電気的に接続する部分であれば、種々の半導
体装置に適用することが可能である。

［発明の効果］ 以上のように、この発明によれば第１導電型の半導体基
板と第２導電型の半導体領域とを電気的に接続するため
にシリサイド層を用いているので、電気的接続のための
アルミニウム配線が必要でなくなる。このため、アルミ
ニウム配線が形成される領域をなくすことができるので
、半導体装置全体としてのチップサイズを縮小すること
ができるという効果がある。

【図面の簡単な説明】

第１図はこの発明に従った高抵抗負荷型スタティックＲ
ＡＭのメモリセル領域をグラウンド線のみに着目して示
す部分平面図、第２図は第１図の■−■線に沿った断面
を示す断面図、第３図は高抵抗負荷型スタティックＲＡ
Ｍのメモリセルを示す等価回路図、第４図は従来の高抵
抗負荷型スタティックＲＡＭのメモリセル領域をグラウ
ンド線のみに着目して示す部分平面図、第５図は第４図
の■−■線に沿った断面を示す断面図である。 図において、２　ａ、　　２　ｂはグラウンド線、１１
はメモリセルの境界線、１２はＮ＋拡散領域、１７はＰ
型ウェル層、２１はシリサイド層である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 主表面を有し、第１導電型の予め定める不純物濃度を有
   する半導体基板と、 前記半導体基板の主表面上で、かつ前記半導体基板内に
   形成された第２導電型の半導体領域と、前記第２導電型
   の半導体領域の一部分に形成され、かつ前記半導体基板
   の第１導電型の領域と接する部分を有するシリサイド層
   とを備えた半導体装置。