JP3589168B2 - 半導体装置 - Google Patents
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Landscapes
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような半導体記憶装置を含む半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が不要なのでシステムを簡単にできることや低消費電力であるという特徴を有する。このため、ＳＲＡＭは、例えば、携帯電話のような携帯機器のメモリに好適に使用される。
【０００３】
携帯機器には、小型化の要請があり、このためには、ＳＲＡＭのメモリセルアレイが形成されるＳＲＡＭ部を小型化しなければならない。
【０００４】
本発明の目的は、小型化が可能な半導体装置を提供することである。
【０００５】
（１）本発明は、
複数のメモリセルを含むＳＲＡＭ部と、半導体回路部とを備えた半導体装置であって、
前記メモリセルは、第１導電型第１ウェル、第２導電型第２ウェル、第１導電型第３ウェル、第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを有し、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１ウェル上に位置し、
前記第１駆動トランジスタ、前記第２駆動トランジスタ、前記第１転送トランジスタおよび前記第２転送トランジスタは、前記第２ウェル上に位置し、
前記第３ウェルの底部は、前記第１ウェルの底部および前記第２ウェルの底部より深い位置にあり、
前記第３ウェルは、各前記メモリセルの前記第１ウェルと接続され、
前記半導体回路部は、第１導電型第４ウェルを有し、
前記第４ウェルは、前記第３ウェルと接続され、
前記メモリセルは、前記第１ウェルのウェルコンタクト領域を有さないことを特徴とする。
【０００６】
負荷トランジスタが配置される第１ウェルに電位を供給する配線を、半導体基板上に形成した場合、この配線が第１ウェルと接続するウェルコンタクト領域を半導体基板上に設けなければならない。これは、ＳＲＡＭ部の小型化の妨げとなる。本発明によれば、第３ウェルが第１ウェルと接続する配線となる。このため、ＳＲＡＭ部を小型化することができる。
【０００７】
また、ＳＲＡＭ部のメモリセル領域全面に、第３ウェルを配置することができるので、第１ウェルのウェル抵抗を低減できる。よって、本発明によれば、ウェル抵抗の上昇が原因となるラッチアップの発生を防ぐことができる。
【０００８】
さらに、本発明によれば、第２導電型の第２ウェルの下に、第１導電型の第３ウェルが埋め込みの形で配置することが可能である。この第２ウェルと第３ウェルは、逆バイアスされたｐｎ接合となる。また、第２ウェルと第２ウェル上のドレイン（ドレインとは、例えば、駆動トランジスタのドレイン拡散領域）も逆バイアスのｐｎ接合である。この状態で、第２ウェル上のドレインにα線が入射し、ドレイン部のｐｎ接合空乏層が、ファネリングによりゆがめられた場合、第３ウェルがガードバンドの役割を果たす。すなわち、第２ウェルのドレインへのファネリング電荷の注入を、第２ウェルの深さの分だけにすることができる。従って、本発明では、α線によるソフトエラーを防ぐことができる。
そのうえ、本発明によれば、第４ウェルから第３ウェルを介して、第１ウェルに電位が与えられる。加えて、本発明によれば、前記メモリセルが前記第１ウェルのウェルコンタクト領域を有さないことにより、ＳＲＡＭ部をより小型化することができる。
【０００９】
（２）本発明において、
複数のメモリセルを含むＳＲＡＭ部と、半導体回路部とを備えた半導体装置であって、
前記メモリセルは、第１導電型第１ウェル、第２導電型第２ウェル、第１導電型第３ウェル、第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを有し、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１ウェル上に位置し、
前記第１駆動トランジスタ、前記第２駆動トランジスタ、前記第１転送トランジスタおよび前記第２転送トランジスタは、前記第２ウェル上に位置し、
前記第３ウェルの底部は、前記第１ウェルの底部および前記第２ウェルの底部より深い位置にあり、
前記第３ウェルは、各前記メモリセルの前記第１ウェルと接続され、
前記半導体回路部は、第１導電型第４ウェルを有し、
前記第４ウェルは、前記第３ウェルと接続され、
前記第３ウェルと前記第４ウェルとの境界部に、前記第３ウェルのウェルコンタクト領域を有することを特徴とする。
【００１０】
本発明によれば、第４ウェルから第３ウェルを介して、第１ウェルに電位が与えられる。また、本発明によれば、第１ウェルのウェル抵抗を低減できる。特に、第４ウェルと第３ウェルとの境界部に、前記第３ウェルのウェルコンタクト領域を配置することで、第４ウェルで発生した基板電流がメモリセル領域に流れ込むのを防ぐことができる。よって、ラッチアップ耐量をさらに向上できる。
【００１１】
（３）本発明において、
複数のメモリセルを含むＳＲＡＭ部と、半導体回路部とを備えた半導体装置であって、
前記メモリセルは、第１導電型第１ウェル、第２導電型第２ウェル、第１導電型第３ウェル、第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタ、第２転送トランジスタおよびセル用電源線を有し、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１ウェル上に位置し、
前記第１駆動トランジスタ、前記第２駆動トランジスタ、前記第１転送トランジスタおよび前記第２転送トランジスタは、前記第２ウェル上に位置し、
前記第３ウェルの底部は、前記第１ウェルの底部および前記第２ウェルの底部より深い位置にあり、
前記第３ウェルは、各前記メモリセルの前記第１ウェルと接続され、
前記半導体回路部は、第１導電型第４ウェルを有し、
前記第４ウェルは、前記第３ウェルと接続され、
前記ＳＲＡＭ部は、正規メモリセル群および冗長メモリセル群からなるメモリセル群を含み、
前記正規メモリセル群は、前記冗長メモリセル群に置換可能であり、
前記セル用電源線は、前記メモリセルにおける前記第１負荷トランジスタおよび前記第２負荷トランジスタに電位を供給し、
前記セル用電源線は、前記第３ウェルと電気的に分離されており、
前記メモリセル群は、それぞれ、メモリセル群用電源線を備え、
前記メモリセル群用電源線は、前記メモリセル群の前記セル用電源線に電位を供給し、
前記メモリセル群用電源線は、電源切り離し回路を含み、
前記電源切り離し回路により、前記セル用電源線は電源から切り離し可能であることを特徴とする。
【００１２】
本発明によれば、ＳＲＡＭ部を小型化することができる。
【００１６】
本発明によれば、ＳＲＡＭ部の歩留まりを向上させることができる。
【００１８】
また、本発明によれば、メモリセル群用電源線に電源切り離し回路が設けられている。このため、流れてはならない電流が、メモリセル群用電源線およびセル用電源線を介して、あるメモリセルに流れる場合、以下の救済ができる。その不良メモリセルを含むメモリセル群を、冗長メモリセル群と置換する。そして、電源切り離し回路により、不良メモリセルを含む正規メモリセル群のセル用電源線を電源から切り離す。これにより、電流がメモリセル群用電源線およびセル用電源線を介して、不良メモリセルに流れるのを防ぐことができる。よって、メモリセル内の電流を伴う不良を救済でき、歩留まりが向上する。
【００１９】
また、本発明によれば、セル用電源線の電源からの切り離しは、メモリセル群を単位としてなされる。このため、セル用電源線を単位とする場合に比べて、ＳＲＡＭ部の面積を小さくすることが可能となる。
【００２０】
また、本発明によれば、第３ウェルがセル用電源線と分離されているので、第３ウェルを介して、不良メモリセルに電流が流れるのを防ぐことが可能となる。よって、セル用電源線を切断するだけで、電流不良を救済できる。
【００２１】
（４）本発明において、
前記メモリセル群用電源線は、前記メモリセル群における前記メモリセルのビット線プリチャージ回路に電位を供給し、
前記電源切り離し回路により、前記ビット線プリチャージ回路は電源から切り離し可能である、ことを特徴とする。
【００２２】
本発明によれば、ビット線プリチャージ回路がメモリセル群用電源線と接続されている。このため、流れてはならない電流が、ビット線プリチャージ回路を介して、あるメモリセルに流れる場合、以下の救済が可能である。その不良メモリセルを含むメモリセル群を、冗長メモリセル群と置換する。そして、ビット線プリチャージ回路を電源から切り離す。これにより、電流がビット線プリチャージ回路を介して、不良メモリセルに流れるのを防ぐことができる。よって、ビット線を介する電流不良を救済でき、歩留まりが向上する。
【００２４】
（５）本発明において、
前記メモリセルは、第１および第２ゲート−ゲート電極層、第１および第２ドレイン−ドレイン接続層、第１および第２ドレイン−ゲート接続層を備え、
前記第１ゲート−ゲート電極層は、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含み、
前記第２ゲート−ゲート電極層は、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含み、
前記第１ドレイン−ドレイン接続層は、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとを接続し、
前記第２ドレイン−ドレイン接続層は、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとを接続し、
前記第１ドレイン−ドレイン接続層と前記第２ドレイン−ドレイン接続層との間に、前記第１ゲート−ゲート電極層および前記第２ゲート−ゲート電極層が位置し、
前記第１ドレイン−ゲート接続層は、前記第１ドレイン−ドレイン接続層と前記第２ゲート−ゲート電極層とを接続し、
前記第２ドレイン−ゲート接続層は、前記第２ドレイン−ドレイン接続層と前記第１ゲート−ゲート電極層とを接続し、
前記ドレイン−ゲート接続層、前記ドレイン−ドレイン接続層、および前記ゲート−ゲート電極層は、それぞれ、異なる層にある、ことを特徴とする。
【００２５】
本発明によれば、三層（ゲート−ゲート電極層、ドレイン−ドレイン接続層、ドレイン−ゲート接続層）を用いて、フリップフロップが形成される。このため、二層を用いてフリップフロップを形成する場合に比べて、各層のパターンを単純化（例えば、直線状のパターン）することができる。このように、本発明によれば、各層のパターンを単純化できるので、例えば、メモリセルサイズが、４．５μｍ２以下の微細な半導体装置にすることができる。
【００２６】
（６）本発明において、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型であり、
前記第１ウェルおよび前記第３ウェルには、ＶＤＤ電源が接続され、
前記第２ウェルには、ＶＳＳ電源が接続されている、ことを特徴とする。
【００２７】
（７）本発明において、
前記第２ウェルは、２メモリセル毎に一つ、前記第２ウェルのウェルコンタクト領域が設けられている、ことを特徴とする。
【００２８】
本発明によれば、ラッチアップを防ぐことができる。すなわち、ウェルコンタクト領域から離れたメモリセルでは、基板抵抗が上昇する。基板抵抗の上昇は、ラッチアップの原因となる。本発明によれば、第２ウェルのウェルコンタクト領域が、２メモリセル毎に一つ設けられている。このため、第２ウェルについては、ウェルコンタクト領域に近い位置にあるので、その分だけ、基板抵抗を下げることができる。よって、本発明によれば、ラッチアップを防ぐことができる。
【００２９】
【発明の実施の形態】
本発明にかかる半導体装置の一実施形態について説明する。図１８は、本実施形態の半導体装置１の平面図である。本実施形態の半導体装置１は、ＳＲＡＭ部３と、ロジック回路部５と、を同一の半導体基板に形成している。ここで、ロジック回路部５とは、デコーダ、センスアンプ、制御回路などのＳＲＡＭ周辺回路であってもよいし、メモリ混載チップにおける、メモリ以外のロジック回路であってもよい。以下、半導体装置１について、ＳＲＡＭ部３の概略、ＳＲＡＭ部３の詳細、ロジック回路部５、半導体装置１のウェル、ＳＲＡＭ部３の冗長回路、の順で説明する。
【００３０】
［ＳＲＡＭ部３の概略］
本実施形態のＳＲＡＭ部３は、６個のＭＯＳ電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。ＳＲＡＭ部３の概略を、メモリセルのフリップフロップを構成する部分の構造と、メモリセルの構造と、ＳＲＡＭ部３の主な効果と、に分けて説明する。
【００３１】
｛メモリセルのフリップフロップを構成する部分の構造｝
図１は、本実施形態のＳＲＡＭ部３のメモリセルアレイの一部における第１層導電層、第２層導電層および第３層導電層を示す平面図である。図１の理解を容易にするため、まず、第１層導電層、第２層導電層、第３層導電層について個別に説明する。
【００３２】
第１層導電層は、図３に示すように、ゲート−ゲート電極層２１ａ、２１ｂおよび副ワード線２３が配置されている。第２層導電層は、図５に示すように、ドレイン−ドレイン接続層３１ａ、３１ｂ等が配置されている。第３層導電層は、図８に示すように、ドレイン−ゲート接続層４１ａ、４１ｂ等が配置されている。図３に示す構造上に、図５に示す構造が位置し、図５に示す構造上に、図８に示す構造が位置している。これを一つの図で表したのが図１である。
【００３３】
図１には、フリップフロップを構成する部分が表れている。これを、領域Ａに着目して説明する。領域Ａは、一つのメモリセルが形成される領域である。他の図面の領域Ａもこの意味である。
【００３４】
領域Ａには、６個のＭＯＳ電界効果トランジスタ、つまり、ｎチャネル型の転送トランジスタＱ１、Ｑ２、ｎチャネル型の駆動トランジスタＱ３、Ｑ４およびｐチャネル型の負荷トランジスタＱ５、Ｑ６が形成されている。駆動トランジスタＱ３と負荷トランジスタＱ５とで、一つのＣＭＯＳインバータが構成されている。また、駆動トランジスタＱ４と負荷トランジスタＱ６とで、一つのＣＭＯＳインバータが構成されている。この二つのＣＭＯＳインバータをクロスカップルすることにより、フリップフロップが構成される。領域Ａにある６個のＭＯＳ電界効果トランジスタで構成される回路を、等価回路で示すと図１７のようになる。
【００３５】
再び図１を参照して、ゲート−ゲート電極層２１ａ、２１ｂは、それぞれ、直線状のパターンをしている。ゲート−ゲート電極層２１ａは、駆動トランジスタＱ３および負荷トランジスタＱ５のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。また、ゲート−ゲート電極層２１ｂは、駆動トランジスタＱ４および負荷トランジスタＱ６のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。
【００３６】
駆動トランジスタＱ３のドレイン領域と負荷トランジスタＱ５のドレイン領域とは、ドレイン−ドレイン接続層３１ａにより接続される。また、駆動トランジスタＱ４のドレイン領域と負荷トランジスタＱ６のドレイン領域とは、ドレイン−ドレイン接続層３１ｂにより接続される。ドレイン−ドレイン接続層３１ａおよびドレイン−ドレイン接続層３１ｂは、それぞれ、直線状のパターンを有する。
【００３７】
駆動トランジスタＱ３および負荷トランジスタＱ５のゲート電極（ゲート−ゲート電極層２１ａ）とドレイン−ドレイン接続層３１ｂとは、ドレイン−ゲート接続層４１ｂにより接続されている。また、駆動トランジスタＱ４および負荷トランジスタＱ６のゲート電極（ゲート−ゲート電極層２１ｂ）とドレイン−ドレイン接続層３１ａとは、ドレイン−ゲート接続層４１ａにより接続されている。ドレイン−ゲート接続層４１ａおよびドレイン−ゲート接続層４１ｂは、それぞれ、Ｌ字状のパターンをしている。Ｌ字状のパターンの第１の辺と第２の辺とで形成される角度は、ほぼ９０度である。ドレイン−ゲート接続層４１ａの第１の辺は、ドレイン−ゲート接続層４１ｂの第１の辺と対向している。ドレイン−ゲート接続層４１ａの第２の辺は、ドレイン−ゲート接続層４１ｂの第２の辺と対向している。ドレイン−ゲート接続層４１ａとドレイン−ゲート接続層４１ｂとは、ほぼ点対称である。
【００３８】
ゲート−ゲート電極層２１ａ、ゲート−ゲート電極層２１ｂ、ドレイン−ドレイン接続層３１ａおよびドレイン−ドレイン接続層３１ｂは、互いに平行に配置されている。そして、平面的に見ると、ドレイン−ドレイン接続層３１ａとドレイン−ドレイン接続層３１ｂとの間に、ゲート−ゲート電極層２１ａ、２１ｂが位置している。
【００３９】
｛メモリセルの構造｝
次に、本実施形態のＳＲＡＭ部３のメモリセルの構造を説明する。ＳＲＡＭ部３のメモリセルは、フィールド上に、第１層導電層、第２層導電層、第３層導電層、第４層導電層を、層間絶縁層を介して、順に重ねた構造をしている。フィールドは、図２に示すように、活性領域１１、１３、１７と素子分離領域１９とが位置する領域である。第４層導電層は、図１０に示すように、ビット線５１等が位置する層である。ＳＲＡＭ部３のメモリセルは、図２に示すフィールド上に、前述した図１に示す第１層導電層、第２層導電層、第３層導電層が位置し、そして、この上に、図１０に示す第４層導電層が位置する構造をしている。
【００４０】
｛ＳＲＡＭ部３の主な効果｝
本実施形態によれば、ＳＲＡＭ部のメモリセルの小型化を図ることができる。本実施形態では、メモリセルのフリップフロップで情報の記憶を行う。フリップフロップは、一方のインバータの入力端子（ゲート電極）を他方のインバータの出力端子（ドレイン）に接続し、かつ他方のインバータの入力端子（ゲート電極）を一方のインバータの出力端子（ドレイン）に接続することにより、構成される。つまり、フリップフロップは、第１のインバータと第２のインバータをクロスカップル接続したものである。フリップフロップを二層で作製する場合、例えば、インバータのドレイン同士を接続するドレイン−ドレイン接続層と、インバータのゲートとインバータのドレインを接続するドレイン−ゲート接続層と、を一つの導電層にすることにより、クロスカップル接続ができる。
【００４１】
しかし、この構造によれば、この導電層は、一方のインバータのドレインが位置する領域と、他方のインバータのゲートが位置する領域と、これらを連結する領域と、にわたって形成される。よって、この導電層は、三つ端部を有するパターン（例えば、Ｔ字状やｈ字状のような分岐部を有するパターン）や、互いに腕部分が入り込み合った渦巻き状のパターンとなる。なお、Ｔ字状のパターンとしては、例えば、特開平１０−４１４０９号公報の図１に開示されている。ｈ字状のパターンとしては、例えば、Ｍ．Ｉｓｈｉｄａ，ｅｔ．ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ（１９９８）、第２０１頁の図４（ｂ）に開示されている。渦巻き状のパターンとしては、例えば、Ｍ．Ｉｓｈｉｄａ，ｅｔ．ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ（１９９８）、第２０１頁の図３（ｂ）に開示されている。このような複雑なパターンは、パターンが微細化すると、フォトエッチング工程での正確な形状再現が困難となるので、所望のパターンが得られず、メモリセルサイズの小型化の妨げとなる。
【００４２】
本実施形態によれば、図１に示すように、ＣＭＯＳインバータのゲートとなるゲート−ゲート電極層（２１ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接続するドレイン−ドレイン接続層（３１ａ、３１ｂ）、一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳインバータのドレインとを接続するドレイン−ゲート接続層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成している。したがって、フリップフロップを形成するのに、三層が用いられることになる。よって、二層を用いてフリップフロップを形成する場合に比べて、各層のパターンを単純化（例えば、直線状に）することができる。このように、本実施形態によれば、各層のパターンを単純化できるので、例えば、０．１８μｍ世代において、メモリセルサイズが、４．５μｍ２以下の微細なＳＲＡＭにすることができる。
【００４３】
［ＳＲＡＭ部３の詳細］
本実施形態のＳＲＡＭ部３の詳細を、下層から順に、図２〜図１５を用いて説明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った断面を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断面を示すのが図１５である。
【００４４】
｛フィールド、第１層導電層｝
図１１は、フィールドおよび第１層導電層を示す平面図である。まず、フィールドについて、図２、図１４および図１５を用いて説明する。図２は、フィールドを示す平面図である。フィールドは、活性領域１１、１３、１７および素子分離領域１９を有する。活性領域１１、１３、１７は、シリコン基板の表面に形成されている。
【００４５】
活性領域１１は、ほぼ口の字型をしている。複数の活性領域１１が、図２中、ｘ軸方向に並んでいる。活性領域１１には、図１に示す転送トランジスタＱ１、Ｑ２、駆動トランジスタＱ３、Ｑ４が形成される。
【００４６】
活性領域１３は、ほぼエの字型をしている。複数の活性領域１３が、図２中、ｘ軸方向に並んでいる。活性領域１３には、図１に示す負荷トランジスタＱ５、Ｑ６が形成される。
【００４７】
活性領域１７は、ｙ方向に並ぶ２メモリセル毎に一つが形成される。活性領域１７には、ｐウェルのウェルコンタクト領域が形成される。よって、２メモリセル分に対応するｐウェルが、このウェルコンタクト領域を介して、ＶＳＳ配線（接地線）と接続される。
【００４８】
活性領域１１、１３、１７は、それぞれ、素子分離領域１９（深さ、例えば、４００ｎｍ）により、他の活性領域から分離されている。素子分離領域１９としては、例えば、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）がある。
【００４９】
図２に示すフィールドのＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、シリコン基板中に形成されたｐウェル１２、ｎウェル１４、ｎウェル１６等が表れている。これらのウェルについては、［半導体装置１のウェル］の欄で説明する。
【００５０】
次に、フィールド上に位置する第１層導電層について、図３、図１１、図１４および図１５を用いて説明する。図３は、第１層導電層を示す平面図であり、第１層導電層には、複数のゲート−ゲート電極層２１ａ、２１ｂおよび複数の副ワード線２３が配置されている。ゲート−ゲート電極層２１ａ、２１ｂおよび副ワード線２３は、例えば、ポリシリコン層上にシリサイド層を形成した構造を有する。
【００５１】
ゲート−ゲート電極層２１ａ、２１ｂは、それぞれ、図３中、ｙ軸方向に延びた直線状のパターンを有する。一組のゲート−ゲート電極層２１ａ、２１ｂが、互いに平行に、一つのメモリセル領域に配置される。ゲート−ゲート電極層２１ａ、２１ｂは、図１に示す駆動トランジスタＱ３、Ｑ４、負荷トランジスタＱ５、Ｑ６のゲート電極となる。駆動トランジスタＱ３、Ｑ４のゲート長は、例えば、０．１８μｍである。負荷トランジスタＱ５、Ｑ６のゲート長は、例えば、０．２０μｍである。
【００５２】
副ワード線２３は、直線状のパターンを有し、図３中、ｘ軸方向に延びている。副ワード線２３は、駆動トランジスタ側に位置している。副ワード線２３は、上層に位置する主ワード線によって活性化／非活性化される。副ワード線２３は、転送トランジスタのゲート電極となる。転送トランジスタのゲート長は、例えば、０．２４μｍである。
【００５３】
図３に示す第１層導電層のＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、副ワード線２３やゲート−ゲート電極層２１ｂが表れている。
【００５４】
次に、活性領域に形成されるソース／ドレイン領域等について説明する。図１１に示すように、活性領域１１には、ｎ＋型ソース／ドレイン領域１１ａが形成される。ソース／ドレイン領域とは、ソースおよびドレインのうち、少なくとも一方の機能を果たす領域という意味である。活性領域１７には、ｐ＋型ウェルコンタクト領域１７ａが形成される。
【００５５】
フィールドおよび第１層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層（図１１中には図示せず）が形成されている。図１４および図１５に示すように、この層間絶縁層６５は、ＣＭＰにより平坦化の処理がなされている。層間絶縁層６５には、ｎ＋型ソース／ドレイン領域１１ａ等を露出する複数のコンタクトホール６３が形成されている。これらのコンタクトホール６３には、コンタクト導電部６１が埋め込まれている。
【００５６】
コンタクト導電部６１は、コンタクトホール６３に埋め込まれたプラグ６０と、コンタクトホール６３の底面上および側面上に位置する高融点金属の窒化物層６２と、を含む。プラグ６０の材料としては、例えば、タングステンがある。高融点金属の窒化物層６２の材料としては、例えば、チタンナイトライドがある。高融点金属の窒化物層６２は、主にバリア層として機能する。コンタクトホール６３の上端部の径は、例えば、０．３０μｍであり、下端部の径は、例えば、０．２４μｍである。
【００５７】
コンタクト導電部６１の平面パターンを図で示すと、図４のとおりである。図１１に示すように、コンタクト導電部６１は、ｎ＋型ソース／ドレイン領域１１ａ、ｐ＋型ソース／ドレイン領域１３ａ、ｐ＋型ウェルコンタクト領域１７ａに接続されている。
【００５８】
｛第２層導電層｝
第２層導電層は、図１１に示す構造上に位置する。第２層導電層は、図５に示すように、複数のドレイン−ドレイン接続層３１ａ、３１ｂ、ＶＤＤ配線３３、複数のＢＬ（ビット線、ビット線／）コンタクトパッド層３５ａ、３５ｂ、複数のＶＳＳ局所配線３７が配置されている。これらは、例えば、高融点金属からなる金属層（厚さ例えば、８．５ｎｍ）上に、高融点金属の窒化物層（厚さ例えば、１３５ｎｍ）を形成した構造を有する。高融点金属からなる金属層は、下敷きとなり、例えば、チタン層がある。高融点金属の窒化物層は、例えば、チタンナイトライド層がある。なお、第２層導電層の構成は、高融点金属の窒化物層のみでもよい。
【００５９】
ドレイン−ドレイン接続層３１ａ、３１ｂから説明する。ドレイン−ドレイン接続層３１ａ、３１ｂは、それぞれ、図５中、ｙ軸方向に延びた直線状のパターンを有する。ドレイン−ドレイン接続層３１ａの本体部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａの端部３１ａ１、３１ａ２の幅より小さい。同様に、ドレイン−ドレイン接続層３１ｂの本体部３１ｂ３の幅は、ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、３１ｂ２の幅より小さい。本体部３１ａ３、３１ｂ３の幅の値は、設計ルール上の最小値である。一組のドレイン−ドレイン接続層３１ａ、３１ｂが、一つのメモリセル領域に配置される。
【００６０】
ＶＳＳ局所配線３７は、端部および、図５中、ｙ軸方向に延びた本体部を有する。ＶＳＳ局所配線３７の端部の幅は、ＶＳＳ局所配線３７の本体部の幅より大きい。ＶＳＳ局所配線３７は、ドレイン−ドレイン接続層３１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との間に位置する。そして、この位置から、ＶＳＳ局所配線３７は、図５中、下に位置するメモリセルのドレイン−ドレイン接続層３１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との間にまで延びている。ＶＳＳ局所配線３７は、二つのメモリセルにつき、一つが配置される。
【００６１】
ＢＬコンタクトパッド層３５ａは、ビット線とｎ＋型ソース／ドレイン領域１１ａ（図１１参照）とを接続するためのパッド層として機能する。同様に、ＢＬコンタクトパッド層３５ｂは、ビット線／とｎ＋型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。
【００６２】
ＢＬコンタクトパッド層３５ａは、一メモリセルのドレイン−ドレイン接続層３１ａと、図５中、その下にあるメモリセルのドレイン−ドレイン接続層３１ａとの間に位置する。同様に、ＢＬコンタクトパッド層３５ｂは、一メモリセルのドレイン−ドレイン接続層３１ｂと、図５中、その下にあるメモリセルのドレイン−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタクトパッド層３５ａ、３５ｂは、二つのメモリセルにつき、それぞれ、一つが配置される。
【００６３】
ＶＤＤ配線３３は、図５中、ｘ軸方向に延びた直線状のパターンを有する。
【００６４】
図５に示す第２層導電層に位置するドレイン−ドレイン接続層３１ａ、３１ｂ、ＶＤＤ配線３３、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶＳＳ局所配線３７は、図１１に示すコンタクト導電部６１と接続されている。この接続を、図５ではコンタクト部６１ｍで表す。
【００６５】
図５に示す第２層導電層のＢ１−Ｂ２断面は、図１４に示すとおりである。この断面には、ドレイン−ドレイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂが表れている。第２層導電層は、先程説明したように、高融点金属からなる金属層３０と、高融点金属からなる金属層３０上に位置する高融点金属の窒化物層３２と、を備える。
【００６６】
第２層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層（図５中には図示せず）が形成されている。図１４および図１５に示すように、この層間絶縁層７１は、ＣＭＰにより平坦化の処理がなされている。図１４に示すように、層間絶縁層７１には、ドレイン−ドレイン接続層３１ｂ等を露出する複数のスルーホール７９が形成されている。スルーホール７９には、コンタクト導電部７５が埋め込まれている。また、図１５に示すように、層間絶縁層７１、６５には、ゲート−ゲート電極層２１ｂを露出するスルーホール７７が形成されている。スルーホール７７には、コンタクト導電部７３が埋め込まれている。コンタクト導電部７３、７５と第２層導電層との平面的関係を図示したのが図１２である。
【００６７】
コンタクト導電部７３について説明する。コンタクト導電部７３の平面パターンは、図６に示すとおりである。コンタクト導電部７３は、ゲート−ゲート電極層２１ａ、２１ｂ（図３参照）に、接続されている。コンタクト導電部７３の断面を、図１５を用いて説明する。コンタクト導電部７３は、二つの層間絶縁層６５、７１を貫通するスルーホール７７に埋め込まれている。この断面において、コンタクト導電部７３は、ゲート−ゲート電極層２１ｂと接続されている。コンタクト導電部７３は、スルーホール７７に埋め込まれたプラグ７０と、スルーホール７７の底面上および側面上に位置する高融点金属の窒化物層７２と、を含む。プラグ７０の材料としては、例えば、タングステンがある。高融点金属の窒化物層７２の材料としては、例えば、チタンナイトライドがある。高融点金属の窒化物層７２は、主にバリア層として機能する。スルーホール７７の上端部の径は、例えば、０．３２μｍであり、下端部の径は、例えば、０．２４μｍである。
【００６８】
コンタクト導電部７５について説明する。コンタクト導電部７５の平面パターンは、図７に示すとおりである。コンタクト導電部７５は、図１２に示すように、ドレイン−ドレイン接続層３１ａの端部３１ａ１、ドレイン−ドレイン接続層３１ｂの端部３１ｂ２、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶＳＳ局所配線３７に接続されている。コンタクト導電部７５の断面を、図１４を用いて説明する。コンタクト導電部７５は、層間絶縁層７１を貫通するスルーホール７９に埋め込まれている。この断面において、コンタクト導電部７５は、ドレイン−ドレイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂと接続されている。コンタクト導電部７５の構成要素は、コンタクト導電部６１、７３と同じである。スルーホール７９の上端部の径は、例えば、０．３０μｍであり、下端部の径は、例えば、０．２４μｍである。
【００６９】
｛第３層導電層｝
第３層導電層は、図１２に示す構造上に位置する。第３層導電層は、図８に示すように、複数のドレイン−ゲート接続層４１ａ、４１ｂ、主ワード線４３、複数のＢＬコンタクトパッド層４５ａ、４５ｂ、複数のＶＳＳコンタクトパッド層４７が配置されている。
【００７０】
ドレイン−ゲート接続層４１ａは、本体部４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。本体部４１ａ３は、図８中、ｘ軸方向に延びている部分である。端部４１ａ１は、ドレイン−ゲート接続層４１ｂ側に曲がっている部分である。同様に、ドレイン−ゲート接続層４１ｂは、本体部４１ｂ３と二つの端部４１ｂ１、４１ｂ２とを有する。本体部４１ｂ３は、図８中、ｘ軸方向に延びている部分である。端部４１ｂ１は、ドレイン−ゲート接続層４１ａ側に曲がっている部分である。一組のドレイン−ゲート接続層４１ａ、４１ｂが、一つのメモリセル領域に配置される。
【００７１】
ＢＬコンタクトパッド層４５ａは、ビット線とｎ＋型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。同様に、ＢＬコンタクトパッド層４５ｂは、ビット線／とｎ＋型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。ＢＬコンタクトパッド層４５ａ、４５ｂは、二つのメモリセルにつき、それぞれ、一つが配置される。
【００７２】
ＶＳＳコンタクトパッド層４７は、図８中、ｙ軸方向に延び、二つの端部を有する。ＶＳＳコンタクトパッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬコンタクトパッド層４５ｂとの間に位置する。ＶＳＳコンタクトパッド層４７は、二つのメモリセルにつき、一つが配置される。
【００７３】
主ワード線４３は、図８中、ｘ軸方向に、直線状に延びている。主ワード線４３は、図５に示すＶＤＤ配線３３の上方に位置する。なお、本実施形態では、ワード線を副ワード線２３（図３参照）と主ワード線４３（図８参照）からなる構造としているが、主ワード線を設けない構造でもよい。
【００７４】
ドレイン−ゲート接続層４１ａの端部４１ａ１、ドレイン−ゲート接続層４１ｂの端部４１ｂ１は、それぞれ、図１２に示すコンタクト導電部７３と接続されている。この接続を、図８ではコンタクト部７３ｍで表す。また、ドレイン−ゲート接続層４１ａの端部４１ａ２、ドレイン−ゲート接続層４１ｂの端部４１ｂ２、ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶＳＳコンタクトパッド層４７は、図１２に示すコンタクト導電部７５と接続されている。この接続を、図８ではコンタクト部７５ｍで表す。
【００７５】
図８に示す第３層のＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。この断面には、ドレイン−ゲート接続層４１ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード線４３が表れている。これらを含む第３層導電層は、例えば、下から順に、高融点金属の窒化物層４２、金属層４４、高融点金属からなる金属層４６、高融点金属の窒化物層４８が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層４２としては、例えば、チタンナイトライド層がある。金属層４４としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属からなる金属層４６としては、例えば、チタン層がある。高融点金属の窒化物層４８としては、例えば、チタンナイトライド層がある。
【００７６】
第３層導電層上には、シリコン酸化層からなるハードマスク層４０が形成されている。ハードマスク層４０をマスクとして、第３層の導電層のパターンニングがなされる。これは、メモリセルの小型化により、レジストのみをマスクとして、第３層導電層のパターンニングをするのが困難だからである。
【００７７】
第３層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層が形成されている。図１４および図１５に示すように、この層間絶縁層８５は、ＣＭＰにより平坦化の処理がなされている。層間絶縁層８５には、ＢＬコンタクトパッド層４５ａ等が露出するスルーホール８３が形成されている。スルーホール８３には、コンタクト導電部８１が埋め込まれている。これを図示した平面図が図１３である。コンタクト導電部８１は、図１３に示すように、ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶＳＳコンタクトパッド層４７に接続されている。コンタクト導電部８１の平面パターンは、図９に示すとおりである。コンタクト導電部８１の構成要素は、コンタクト導電部６１、７３、７５と同じである。スルーホール８３の上端部の径は、例えば、０．３６μｍであり、下端部の径は、例えば、０．２８μｍである。
【００７８】
｛第４層導電層｝
第４層導電層は、図１３に示す構造上に位置する。第４層導電層は、図１０に示すように、複数のビット線５１、複数のビット線／５３、複数のＶＳＳ配線５５が配置されている。これらは、図１０中、ｙ軸方向に、直線状に延びている。ＶＳＳ配線５５は、ビット線５１とビット線／５３との間であって、メモリセル中央にに配置されている。これらは、それぞれ、図１３に示すコンタクト導電部８１と接続されている。この接続を、図１０ではコンタクト部８１ｍで表す。ビット線５１等は、例えば、下から順に、チタンナイトライド層、アルミニウム−銅合金層、チタンナイトライド層が積層された構造を有する。
【００７９】
図１０に示す第４層のＢ１−Ｂ２断面は、図１４に示すとおりである。この断面には、ビット線／５３が表れている。ビット線／５３には、ビット線５１に流れる信号と相補の信号が流れる。以上が本実施形態の構造の詳細である。
【００８０】
なお、図１〜図１３に示されているパターンは、設計パターンである。これらのパターンは角部を有する。しかし、実際に半導体基板上に形成されるパターンは、光の近接効果により、角部を規定する線が曲線になっている。
【００８１】
［ロジック回路部５］
図１６は、ＳＲＡＭ部３の一部およびロジック回路部５の一部の断面図である。ＳＲＡＭ部３の一部の断面は、図１４に示す断面において、Ｂ２をさらに、図２に示すｙ方向に延ばしたものである。但し、図１６においては、詳細な構造を省略している。ＳＲＡＭ部３の一部の断面もあらわしたのは、ロジック回路部５の各層とＳＲＡＭ部３の各層との対応関係を説明するためである。ロジック回路部５における符号が示す要素のうち、ＳＲＡＭ部３における符号が示す要素と同じものについては、同一符号を付している。
【００８２】
ロジック回路部５とＳＲＡＭ部３とは、同一のシリコン基板上に形成されている。ロジック回路部５には、ＭＯＳ電界効果トランジスタ１００があらわれている。ロジック回路部５には、この回路の機能を実現するのに必要な素子が形成される。ＭＯＳ電界効果トランジスタ１００は、シリコン基板中のｎウェル１８上に形成されている。ＭＯＳ電界効果トランジスタ１００は、ゲート電極２５と、一対のｐ＋型ソース／ドレイン領域１３ａと、を備える。ゲート電極２５は、副ワード線２３と同じ層に位置している。ゲート電極２５は、副ワード線２３と同時に形成されるので、ゲート電極２５の構成要素は、副ワード線２３と同じである。ゲート電極２５を覆うように、層間絶縁層６５が位置している。
【００８３】
ロジック回路部５において、層間絶縁層６５上には、配線層が形成されていない。なお、層間絶縁層６５上に配線層が形成されていてもよい。層間絶縁層６５上に層間絶縁層７１が位置している。層間絶縁層６５および層間絶縁層７１を貫通するように、二つのコンタクトホール８７が形成されている。コンタクトホール８７の一方は、ｐ＋型ソース／ドレイン領域１３ａの一方に到達している。コンタクトホール８７の他方は、ｐ＋型ソース／ドレイン領域１３ａの他方に到達している。コンタクトホール８７は、図１５に示すスルーホール７７と同時に形成される。なお、図示はされていないが、層間絶縁層６５および層間絶縁層７１を貫通し、ゲート電極２５へ到達するコンタクトホールも形成されている。このコンタクトホールはコンタクトホール８７と同時に形成される。
【００８４】
コンタクトホール８７の上端部の径は、例えば、０．３２μｍであり、下端部の径は、例えば、０．２２μｍであり、深さは、１．０μｍである。コンタクトホール８７のアスペクト比（コンタクトホール８７の深さ／コンタクトホール８７の下端部の径）は、約４．５である。コンタクトホール８７には、コンタクト導電部８９が埋め込まれている。コンタクト導電部８９は、図１５に示すコンタクト導電部７３と同時に形成されるので、コンタクト導電部８９の構成要素は、コンタクト導電部７３と同じである。
【００８５】
層間絶縁層７１上には、第１層配線層９０や配線コンタクトパッド９１が位置している。配線コンタクトパッドとは、配線層とｐ＋型ソース／ドレイン領域１３ａとの接続に用いられる導電層である。配線コンタクトパッド９１は、一方のコンタクト導電部８９と接続されている。第１層配線層９０は、他方のコンタクト導電部８９と接続されている。第１層配線層９０および配線コンタクトパッド９１は、ドレイン−ゲート接続層４１ｂやＢＬコンタクトパッド層４５ｂと同じ層に位置している。第１層配線層９０および配線コンタクトパッド９１は、ドレイン−ゲート接続層４１ｂやＢＬコンタクトパッド層４５ｂと同時に形成されるので、第１層配線層９０および配線コンタクトパッド９１の構成要素は、ドレイン−ゲート接続層４１ｂやＢＬコンタクトパッド層４５ｂと同じである。
【００８６】
第１層配線層９０および配線コンタクトパッド９１を覆うように、層間絶縁層８５が位置している。層間絶縁層８５中には、二つのコンタクト導電部８１が形成されている。一方のコンタクト導電部８１は、配線コンタクトパッド９１と接続されている。他方のコンタクト導電部８１は、第１層配線層９０と接続されている。
【００８７】
層間絶縁層８５上には、第２層配線層９２や配線コンタクトパッド９３が位置している。配線コンタクトパッド９３は、一方のコンタクト導電部８１と接続されている。第２層配線層９２は、他方のコンタクト導電部８１と接続されている。第２層配線層９２および配線コンタクトパッド９３は、ビット線／５３と同じ層に位置している。第２層配線層９２および配線コンタクトパッド９３は、ビット線／５３と同時に形成されるので、第２層配線層９２および配線コンタクトパッド９３の構成要素は、ビット線／５３と同じである。
【００８８】
第２層配線層９２、配線コンタクトパッド９３およびビット線／５３を覆うように、層間絶縁層９４が位置している。層間絶縁層９４の構成要素は、層間絶縁層８５と同じである。層間絶縁層９４中には、コンタクト導電部９５が形成されている。コンタクト導電部９５は、配線コンタクトパッド９３と接続されている。コンタクト導電部９５の構成要素は、コンタクト導電部と同じである。層間絶縁層９４上には、第３層配線層９６が位置している。第３層配線層９６は、コンタクト導電部９５と接続されている。第３層配線層９６の構成要素は、第２層配線層９２と同じである。
【００８９】
なお、ロジック回路部５の配線構成として、第３層配線層９６およびコンタクト導電部９５を設けない構成でもよいし、また、第３層配線層９６の他、第４層配線層や第５層配線層を設ける構成でもよい。また、ＳＲＡＭ部３と同一の配線層を有する構成でもよい。
【００９０】
［半導体装置１のウェル］
半導体装置１のウェルについて、ウェルの構造、ウェルによる効果、ウェルの形成方法の順に説明する。
【００９１】
｛ウェルの構造｝
半導体装置１のウェルの構造について、主に図１６を用いて説明する。まず、ＳＲＡＭ部３に配置されているウェルの構造から説明する。
【００９２】
ＳＲＡＭ部３には、ｐウェル１２、ｎウェル１４、ｎウェル１６が配置されている。ｐウェル１２の表面には、活性領域１１があり、そこに、図１に示す、ｎチャネル型の転送トランジスタＱ１、Ｑ２、ｎチャネル型の駆動トランジスタＱ３、Ｑ４が形成されている。また、図示されていないが、ｐウェル１２の表面には、図２に示す活性領域１７がある。活性領域１７には、ｐウェル１２のウェルコンタクト領域がある。ｎウェル１４の表面には、活性領域１３があり、そこに、図１に示す、ｐチャネル型の負荷トランジスタＱ５、Ｑ６が形成されている。ｎウェル１６は、ｐウェル１２、ｎウェル１４の下に位置している。ｎウェル１６は、各ｎウェル１４と接触している。よって、各ｎウェル１４は、ｎウェル１６と接続されている。
【００９３】
図１９は、ｐウェル１２、ｎウェル１４、ｎウェル１６の配置関係を示す平面図である。ｐウェル１２、ｎウェル１４は、それぞれ、平面形状が長方形状をしている。ｐウェル１２、ｎウェル１４は、それぞれ、複数あり、交互に、ｎウェル１６上に配置されている。
【００９４】
ロジック回路部５に配置されているウェルについて説明する。ロジック回路部５には、ｎウェル１８が配置されている。ｎウェル１８は、ＳＲＡＭ部３とロジック回路部５の境界において、ｎウェル１６と接触している。よって、ｎウェル１８はｎウェル１６と接続されている。
【００９５】
次に、各ウェルの深さ、および濃度について説明する。ｐウェル１２の底部１２ａは、シリコン基板の表面から深さｄ（例えば、０．６〜１．０μｍ）の位置にある。ｐウェル１２のｐ型不純物は、例えば、ボロンであり、ｐ型不純物濃度は、１×１０１６〜１×１０１８個／ｃｍ３である。ｎウェル１４の底部１４ａは、ｐウェル１２の底部１２ａとほぼ同じ位置にある。ｎウェル１４のｎ型不純物は、例えば、リンであり、ｎ型不純物濃度は、１×１０１６〜１×１０１８個／ｃｍ３である。ｎウェル１６の底部１６ａは、シリコン基板の表面から深さＤ（例えば、０．８〜３．０μｍ）の位置にある。深さＤは深さｄより大きな値である。ｎウェル１６のｎ型不純物は、例えば、リンであり、ｎ型不純物濃度は、１×１０１５〜１×１０１８個／ｃｍ３である。ｎウェル１８の底部１８ａは、ｎウェル１６の底部１６ａとほぼ同じ位置にある。ｎウェル１８のｎ型不純物は、例えば、リンであり、ｎ型不純物濃度は、１×１０１５〜１×１０１８個／ｃｍ３である。
【００９６】
｛ウェルによる効果｝
本実施形態のウェルによる効果を説明する。ｎウェル１６は、ｎウェル１４にＶＤＤの電位を供給する。このため、ｎウェル１４には、ウェルコンタクト領域が不要となる。これにより、ＳＲＡＭ部３を小型化することができる。なお、ｎウェル１６は、ｎウェル１８から電位を供給される。ｎウェル１８は、ｎウェル１８のウェルコンタクト領域を介して、シリコン基板上の配線層より電位が供給される。
【００９７】
本実施形態によれば、ｎウェル１６により、ｎウェル１４には、均一に、ＶＤＤの電位が供給される。このため、一部の負荷トランジスタにおいて、ｎウェル１４の抵抗が上昇する問題を生じないようにすることができる。つまり、ｎウェル１４にウェルコンタクト領域を設けた場合、ウェルコンタクト領域から離れた位置にある負荷トランジスタでは、ｎウェル１４の抵抗が高くなり、ラッチアップの原因となるのである。
【００９８】
なお、ｎウェル１６は、ｎウェル１８から電位を供給されているが、本発明はこれに限定されない。例えば、図１９に示すＳＲＡＭ部３の周囲に、ｎウェル１６のウェルコンタクト領域を形成し、そこからｎウェル１６に電位を供給してもよい。一般にロジック回路部５は、トランジスタの駆動能力が高く、基板電流が大きい。ｎウェル１６とｎウェル１８との境界部にウェルコンタクト領域を配置することで、ロジック回路部５の基板電流がメモリセル領域に流れ込まない。よって、ラッチアップをさらに防止することができる。
【００９９】
本実施形態では、ｐウェル１２の下にｎウェル１６が埋め込み層の形で配置される。ｐウェル１２にはＶＳＳの電位、ｎウェル１６にはＶＤＤの電位が、それぞれ、供給される。ｐウェル１２とｎウェル１６は、逆バイアスされたｐｎ接合となる。また、ｐウェル１２上のｎ＋型のドレイン１１ａ（例えば、駆動トランジスタＱ３、Ｑ４のドレイン）がＶＤＤ電位である場合、ｎ＋型のドレイン１１ａとｐウェル１２も、逆バイアスされたｐｎ接合となる。この状態で、ｎ＋型のドレイン１１ａにα線が入射し、ｎ＋型のドレイン１１ａとｐウェル１２とのｐｎ接合の空乏層がファネリングによりゆがめられた場合でも、ＶＤＤ電位のｎウェル１６のガードバンドの役割を果たす。すなわち、ｎ＋型のドレイン１１ａへのファネリングによる電荷の流入は、ｐウェル１２分だけとなる。ｐウェル１２の下にｎウェル１６がない場合（特に、シリコン基板がｐ型）に比べて、ｎ＋型のドレイン１１ａへの流入電荷量は、大幅に低減される。よって、本実施形態では、α線によるソフトエラーを防ぐことができる。
【０１００】
｛ウェルの形成方法｝
次に、図１６に示すウェルの形成方法について、図２０〜図２３を用いて説明する。図２０〜図２３において、領域Ｒ１は、ＳＲＡＭ部３の形成領域、領域Ｒ２は、ロジック回路部５の形成領域を示す。
【０１０１】
まず、図２０に示すように、ｐ型のシリコン基板の表面に、例えば、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）により、素子分離領域１９を形成する。そして、シリコン基板の表面に、図示しないが、厚さ、例えば、３．０〜８．０μｍのレジストパターンを形成する。このレジストパターンにより、領域Ｒ１は全面的に露出し、領域Ｒ２は部分的に露出している。
【０１０２】
このレジストパターンをマスクとして、シリコン基板にイオンを注入し、図２１に示すように、領域Ｒ１にｎウェル１６および領域Ｒ２にｎウェル１８を形成する。イオンは、例えば、リンである。打ち込みエネルギーは、例えば、５００ＫｅＶ〜３ＭｅＶである。ドーズ量は、例えば、５Ｅ１２〜５Ｅ１３である。
【０１０３】
図２２に示すように、ｎウェル１４の形成領域およびｎウェル１８を露出するように、レジストパターン１０００をシリコン基板上に形成する。レジストパターン１０００の厚さは、例えば、１．２〜２．５μｍである。レジストパターン１０００をマスクとして、シリコン基板にイオンを注入し、領域Ｒ１にｎウェル１４を形成する。
【０１０４】
ｎウェル１４は、例えば、以下の３種類の打ち込みを組み合わせることにより形成される。まず、チャネルカット層を形成する。イオンは、例えば、リンである。打ち込みエネルギーは、例えば、２００ＫｅＶ〜５００ＫｅＶであり、ドース量は、例えば、３Ｅ１２〜２Ｅ１３である。次に、パンチスルーストッパ層を形成する。イオンは、例えば、リンである。打ち込みエネルギーは、例えば、１００ＫｅＶ〜２００ＫｅＶであり、ドース量は、例えば、２Ｅ１２〜１Ｅ１３である。次に、チャネルドープ層を形成する。イオンは、例えば、リンである。打ち込みエネルギーは、例えば、２０ＫｅＶ〜１００ＫｅＶであり、ドース量は、例えば、１Ｅ１２〜１．２Ｅ１３である。なお、このイオン注入により、ｎウェル１８にもイオンが注入される。また、チャネルドープ層形成のイオン注入は、領域Ｒ１のｎウェル１４、領域Ｒ２のｎウェル１８を、別々に異なるドース量でイオン注入してもよい。
【０１０５】
図２３に示すように、ｐウェル１２の形成領域を露出するように、レジストパターン２０００をシリコン基板上に形成する。レジストパターン２０００の厚さは、例えば、１．２〜２．５μｍである。レジストパターン２０００をマスクとして、シリコン基板にイオンを注入し、領域Ｒ１にｐウェル１２を形成する。
【０１０６】
ｐウェル１２は、例えば、以下の３種類の打ち込みを組み合わせることにより形成される。まず、チャネルカット層を形成する。イオンは、例えば、ボロンである。打ち込みエネルギーは、例えば、１００ＫｅＶ〜３００ＫｅＶであり、ドース量は、例えば、３Ｅ１２〜２Ｅ１３である。次に、パンチスルーストッパ層を形成する。イオンは、例えば、ボロンである。打ち込みエネルギーは、例えば、５０ＫｅＶ〜２００ＫｅＶであり、ドース量は、例えば、２Ｅ１２〜１Ｅ１３である。次に、チャネルドープ層を形成する。イオンは、例えば、二フッ化ボロンである。打ち込みエネルギーは、例えば、３０ＫｅＶ〜１５０ＫｅＶであり、ドース量は、例えば、１Ｅ１２〜１．２Ｅ１３である。
【０１０７】
以上により、図１６に示すウェルが形成される。
【０１０８】
［ＳＲＡＭ部３の冗長回路］
ＳＲＡＭ部３は、冗長回路を含む。これについて、ＳＲＡＭ部３の冗長回路の構成、冗長回路よる主な効果、ＳＲＡＭ部３の電源切り離し回路、の順で説明する。
【０１０９】
｛ＳＲＡＭ部３の冗長回路の構成｝
図２４は、ＳＲＡＭ部３の一部の回路ブロック図である。多数のメモリセルＭＣが、ＳＲＡＭ部３にマトリックス状に配置されている。メモリセルＭＣは、図１７に示す回路構成をしている。
【０１１０】
ＳＲＡＭ部３は、多数のメモリセル群を含む。メモリセル群は、複数のメモリセルＭＣから構成され、所定数（例えば、１６）のカラムを一群としている。よって、メモリセル群のロウ方向には、１６個のメモリセルＭＣがある。メモリセル群には、正規メモリセル群および冗長メモリセル群がある。冗長メモリセル群は、所定数（例えば、１２８）の正規メモリセル群毎に一つ設けられている。
【０１１１】
各メモリセル群には、主電源ＶＤＤと接続されたメモリセル群用電源線２００がある。メモリセル群用電源線２００は、ビット線プリチャージ回路４００を介して、そのメモリセル群にあるＢＬ線およびＢＬ／線に電位を供給する。また、メモリセル群用電源線２００は、そのメモリセル群にあるセル用ＶＤＤ電源線に電位を供給する。
【０１１２】
メモリセル群用電源線２００には、電源切り離し回路３００が接続されている。電源切り離し回路３００は、セル用ＶＤＤ電源線を主電源ＶＤＤから切り離す機能を有する。電源切り離し回路３００の詳細は、後で説明する。なお、ＳＲＡＭ部３には、カラム毎に接地線５００が配置されている。
【０１１３】
各メモリセルＭＣは、セル用ＶＳＳ電源線を備えている。セル用ＶＳＳ電源線は、その一部が図１０に示すＶＳＳ配線５５である。セル用ＶＳＳ電源線およびｐウェル１２は、接地線５００に接続されている。
【０１１４】
各メモリセルＭＣは、セル用ＶＤＤ電源線を備えている。セル用ＶＤＤ電源線は、その一部が図５に示すＶＤＤ配線３３である。各メモリセルＭＣのセル用ＶＤＤ電源線は、そのメモリセルＭＣが属するメモリセル群のメモリセル群用電源線２００に接続されている。セル用ＶＤＤ電源線は、ｎウェル１４と接続されていない。ｎウェル１４は、図１６に示すｎウェル１８、ｎウェル１６を介して、別の経路からＶＤＤの電位が供給される。
【０１１５】
｛冗長回路よる主な効果｝
あるメモリセルＭＣに、セル用ＶＤＤ電源線、ＢＬ線またはＢＬ／線を介して、不要な電流が流れる場合、そのメモリセルは不良メモリセルである。本実施形態では、その不良メモリセルＭＣを含む正規メモリセル群を冗長メモリセル群に置換する。そして、不良メモリセルＭＣに電流が流れるのを防ぐため、電源切り離し回路３００のヒューズを切断することにより、その正規メモリセル群を主電源ＶＤＤから切り離す。
【０１１６】
なお、ｎウェル１４の電源供給の経路をセル用ＶＤＤ電源線と別にしているので、隣りのメモリセル群のセル用ＶＤＤ電源線からの電流が不良メモリセルＭＣに流れることない。すなわち、あるメモリセル群のｎウェル１４は、隣りのメモリセル群のｎウェル１４とつながっている。ｎウェル１４の電源供給の経路をセル用ＶＤＤ電源線と同じにすると、不良メモリセルＭＣを含む正規メモリセル群を主電源ＶＤＤから切り離しても、隣りのメモリセル群のｎウェル１４を介して不良メモリセルＭＣに電流が流れるのである。
【０１１７】
また、本実施形態によれば、セル用ＶＤＤ電源線の主電源ＶＤＤからの切り離しは、メモリセル群を単位としてなされる。このため、セル用ＶＤＤ電源線を単位としてなされる場合に比べて、ＳＲＡＭ部３の面積を小さくすることが可能となる。なお、本実施形態において、セル用電源線の電源からの切り離しは、セル用電源線を単位とすることも可能である。
【０１１８】
｛電源切り離し回路｝
電源切り離し回路３００は、公知の電源切り離し回路を用いることができる。電源切り離し回路３００の一例について、図２５を用いて説明する。図２５は、特開平９−２６５７９２号公報に開示された電源切り離し回路である。まず、電源切り離し回路３００の構成から説明する。電源切り離し回路３００は、プログラム回路３１０とスイッチ回路３２０を含む。
【０１１９】
プログラム回路３１０は、抵抗３１１、ヒューズ３１３、インバータ３１５、３１７を含む。抵抗３１１とヒューズ３１３は直列接続されている。抵抗３１１とヒューズ３１３を接続する配線には、インバータ３１５の入力端子が接続されている。インバータ３１５の入力は、アクティブロウである。インバータ３１５の出力端子は、インバータ３１７の入力端子に接続されている。
【０１２０】
スイッチ回路３２０は、ｐチャネル型のＭＯＳトランジスタ３２１を含む。ＭＯＳトランジスタ３２１の一方のソース／ドレインには、メモリセル群用電源線２００（２００ａ）が接続されている。ＭＯＳトランジスタ３２１の他方のソース／ドレインには、メモリセル群用電源線２００（２００ｂ）が接続されている。ＭＯＳトランジスタ３２１のゲートには、インバータ３１７の出力端子が接続されている。
【０１２１】
次に、電源切り離し回路３００の動作を説明する。ヒューズ３１３は抵抗３１１より、抵抗値が十分低い。このため、ヒューズ３１３を切断しない場合、ノード３１９はロウレベル電位となる。したがって、ｐチャネル型のＭＯＳトランジスタ３２１はＯＮし、主電源ＶＤＤからメモリセル群用電源線２００を介して、セル用ＶＤＤ電源線（図２４）に電位が供給される。
【０１２２】
あるメモリセルＭＳ（図２４）が不良な場合、そのメモリセルＭＳを含む正規メモリセル群における電源切り離し回路３００のヒューズ３１３を、レーザなどで切断する。これにより、ノード３１９はハイレベル電位となるので、ｐチャネル型のＭＯＳトランジスタ３２１はＯＦＦする。この結果、セル用ＶＤＤ電源線（図２４）は、主電源ＶＤＤから切り離される。なお、電源切り離し回路３００は、この構成にとらわれず、低抵抗のヒューズリンクを用いてもよい。
【図面の簡単な説明】
【図１】本実施形態のＳＲＡＭ部のメモリセルアレイの一部における第１層導電層、第２層導電層および第３層導電層を示す平面図である。
【図２】本実施形態のＳＲＡＭ部のメモリセルアレイの一部におけるフィールドを示す平面図である。
【図３】本実施形態のＳＲＡＭ部のメモリセルアレイの一部における第１層導電層を示す平面図である。
【図４】本実施形態のＳＲＡＭ部のメモリセルアレイの一部におけるコンタクト導電部６１を示す平面図である。
【図５】本実施形態のＳＲＡＭ部のメモリセルアレイの一部における第２層導電層を示す平面図である。
【図６】本実施形態のＳＲＡＭ部のメモリセルアレイの一部におけるコンタクト導電部７３を示す平面図である。
【図７】本実施形態のＳＲＡＭ部のメモリセルアレイの一部におけるコンタクト導電部７５を示す平面図である。
【図８】本実施形態のＳＲＡＭ部のメモリセルアレイの一部における第３層導電層を示す平面図である。
【図９】本実施形態のＳＲＡＭ部のメモリセルアレイの一部におけるコンタクト導電部８１を示す平面図である。
【図１０】本実施形態のＳＲＡＭ部のメモリセルアレイの一部における第４層導電層を示す平面図である。
【図１１】本実施形態のＳＲＡＭ部における、フィールド、第１層導電層、コンタクト導電部６１を示す平面図である。
【図１２】本実施形態のＳＲＡＭ部における、第２層導電層、コンタクト導電部７３、７５を示す平面図である。
【図１３】本実施形態のＳＲＡＭ部における、第３層導電層、コンタクト導電部８１を示す平面図である。
【図１４】本実施形態のＳＲＡＭ部の平面のＢ１−Ｂ２線に沿った断面図である。
【図１５】本実施形態のＳＲＡＭ部の平面のＣ１−Ｃ２線に沿った断面図である。
【図１６】本実施形態におけるＳＲＡＭ部の一部およびロジック回路部の一部の断面図である。
【図１７】本実施形態におけるＳＲＡＭの等価回路図である。
【図１８】本実施形態における半導体装置の平面図である。
【図１９】本実施形態におけるウェルの配置関係を示す平面図である。
【図２０】本実施形態におけるウェルの形成方法の第１工程図である。
【図２１】本実施形態におけるウェルの形成方法の第２工程図である。
【図２２】本実施形態におけるウェルの形成方法の第３工程図である。
【図２３】本実施形態におけるウェルの形成方法の第４工程図である。
【図２４】本実施形態におけるＳＲＡＭ部の一部の回路ブロック図である。
【図２５】本実施形態におけるＳＲＡＭ部の電源切り離し回路の回路図である。
【符号の説明】
１ 半導体装置
３ ＳＲＡＭ部
５ ロジック回路部
１１ 活性領域
１１ａ ｎ＋型ソース／ドレイン領域
１２ ｐウェル
１２ａ 底部
１３ 活性領域
１３ａ ｐ＋型ソース／ドレイン領域
１４ ｎウェル
１４ａ 底部
１６ ｎウェル
１６ａ 底部
１７ 活性領域
１７ａ ｐ＋型ウェルコンタクト領域
１８ ｎウェル
１８ａ 底部
１９ 素子分離領域
２１ａ、２１ｂ ゲート−ゲート電極層
２３ 副ワード線
２５ ゲート電極
３０ 高融点金属からなる金属層
３１ａ、３１ｂ ドレイン−ドレイン接続層
３１ａ１、３１ａ２、３１ｂ１、３１ｂ２ 端部
３１ａ３、３１ｂ３ 本体部
３２ 高融点金属の窒化物層
３３ ＶＤＤ配線
３５ａ、３５ｂ ＢＬコンタクトパッド層
３７ ＶＳＳ局所配線
４０ ハードマスク層
４１ａ、４１ｂ ドレイン−ゲート接続層
４１ａ１、４１ａ２、４１ｂ１、４１ｂ２ 端部
４１ａ３、４１ｂ３ 本体部
４２ 高融点金属の窒化物層
４３ 主ワード線
４４ 金属層
４５ａ、４５ｂ ＢＬコンタクトパッド層
４６ 高融点金属からなる金属層
４７ ＶＳＳコンタクトパッド層
４８ 高融点金属の窒化物層
５１ ビット線
５３ ビット線／
５５ ＶＳＳ配線
６０ プラグ
６１ コンタクト導電部
６１ｍ コンタクト部
６２ 高融点金属の窒化物層
６３ コンタクトホール
６５ 層間絶縁層
７０ プラグ
７１ 層間絶縁層
７２ 高融点金属の窒化物層
７３ コンタクト導電部
７３ｍ コンタクト部
７５ コンタクト導電部
７５ｍ コンタクト部
７７、７９ スルーホール
８１ コンタクト導電部
８１ｍ コンタクト部
８３ スルーホール
８５ 層間絶縁層
８７ コンタクトホール
８９ コンタクト導電部
９０ 第１層配線層
９１ 配線コンタクトパッド層
９２ 第２層配線層
９３ 配線コンタクトパッド層
９４ 層間絶縁層
９５ コンタクト導電部
９６ 第３層配線層
１００ ＭＯＳ電界効果トランジスタ
２００ メモリセル群用電源線
３００ 電源切り離し回路
３１０ プログラム回路
３１１ 抵抗
３１３ ヒューズ
３１５ インバータ
３１７ インバータ
３１９ ノード
３２０ スイッチ回路
３２１ ＭＯＳトランジスタ
４００ ビット線プリチャージ回路
５００ 接地線
１０００ レジストパターン
２０００ レジストパターン
【発明の属する技術分野】
本発明は、例えば、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような半導体記憶装置を含む半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が不要なのでシステムを簡単にできることや低消費電力であるという特徴を有する。このため、ＳＲＡＭは、例えば、携帯電話のような携帯機器のメモリに好適に使用される。
【０００３】
携帯機器には、小型化の要請があり、このためには、ＳＲＡＭのメモリセルアレイが形成されるＳＲＡＭ部を小型化しなければならない。
【０００４】
本発明の目的は、小型化が可能な半導体装置を提供することである。
【０００５】
（１）本発明は、
複数のメモリセルを含むＳＲＡＭ部と、半導体回路部とを備えた半導体装置であって、
前記メモリセルは、第１導電型第１ウェル、第２導電型第２ウェル、第１導電型第３ウェル、第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを有し、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１ウェル上に位置し、
前記第１駆動トランジスタ、前記第２駆動トランジスタ、前記第１転送トランジスタおよび前記第２転送トランジスタは、前記第２ウェル上に位置し、
前記第３ウェルの底部は、前記第１ウェルの底部および前記第２ウェルの底部より深い位置にあり、
前記第３ウェルは、各前記メモリセルの前記第１ウェルと接続され、
前記半導体回路部は、第１導電型第４ウェルを有し、
前記第４ウェルは、前記第３ウェルと接続され、
前記メモリセルは、前記第１ウェルのウェルコンタクト領域を有さないことを特徴とする。
【０００６】
負荷トランジスタが配置される第１ウェルに電位を供給する配線を、半導体基板上に形成した場合、この配線が第１ウェルと接続するウェルコンタクト領域を半導体基板上に設けなければならない。これは、ＳＲＡＭ部の小型化の妨げとなる。本発明によれば、第３ウェルが第１ウェルと接続する配線となる。このため、ＳＲＡＭ部を小型化することができる。
【０００７】
また、ＳＲＡＭ部のメモリセル領域全面に、第３ウェルを配置することができるので、第１ウェルのウェル抵抗を低減できる。よって、本発明によれば、ウェル抵抗の上昇が原因となるラッチアップの発生を防ぐことができる。
【０００８】
さらに、本発明によれば、第２導電型の第２ウェルの下に、第１導電型の第３ウェルが埋め込みの形で配置することが可能である。この第２ウェルと第３ウェルは、逆バイアスされたｐｎ接合となる。また、第２ウェルと第２ウェル上のドレイン（ドレインとは、例えば、駆動トランジスタのドレイン拡散領域）も逆バイアスのｐｎ接合である。この状態で、第２ウェル上のドレインにα線が入射し、ドレイン部のｐｎ接合空乏層が、ファネリングによりゆがめられた場合、第３ウェルがガードバンドの役割を果たす。すなわち、第２ウェルのドレインへのファネリング電荷の注入を、第２ウェルの深さの分だけにすることができる。従って、本発明では、α線によるソフトエラーを防ぐことができる。
そのうえ、本発明によれば、第４ウェルから第３ウェルを介して、第１ウェルに電位が与えられる。加えて、本発明によれば、前記メモリセルが前記第１ウェルのウェルコンタクト領域を有さないことにより、ＳＲＡＭ部をより小型化することができる。
【０００９】
（２）本発明において、
複数のメモリセルを含むＳＲＡＭ部と、半導体回路部とを備えた半導体装置であって、
前記メモリセルは、第１導電型第１ウェル、第２導電型第２ウェル、第１導電型第３ウェル、第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを有し、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１ウェル上に位置し、
前記第１駆動トランジスタ、前記第２駆動トランジスタ、前記第１転送トランジスタおよび前記第２転送トランジスタは、前記第２ウェル上に位置し、
前記第３ウェルの底部は、前記第１ウェルの底部および前記第２ウェルの底部より深い位置にあり、
前記第３ウェルは、各前記メモリセルの前記第１ウェルと接続され、
前記半導体回路部は、第１導電型第４ウェルを有し、
前記第４ウェルは、前記第３ウェルと接続され、
前記第３ウェルと前記第４ウェルとの境界部に、前記第３ウェルのウェルコンタクト領域を有することを特徴とする。
【００１０】
本発明によれば、第４ウェルから第３ウェルを介して、第１ウェルに電位が与えられる。また、本発明によれば、第１ウェルのウェル抵抗を低減できる。特に、第４ウェルと第３ウェルとの境界部に、前記第３ウェルのウェルコンタクト領域を配置することで、第４ウェルで発生した基板電流がメモリセル領域に流れ込むのを防ぐことができる。よって、ラッチアップ耐量をさらに向上できる。
【００１１】
（３）本発明において、
複数のメモリセルを含むＳＲＡＭ部と、半導体回路部とを備えた半導体装置であって、
前記メモリセルは、第１導電型第１ウェル、第２導電型第２ウェル、第１導電型第３ウェル、第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタ、第２転送トランジスタおよびセル用電源線を有し、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１ウェル上に位置し、
前記第１駆動トランジスタ、前記第２駆動トランジスタ、前記第１転送トランジスタおよび前記第２転送トランジスタは、前記第２ウェル上に位置し、
前記第３ウェルの底部は、前記第１ウェルの底部および前記第２ウェルの底部より深い位置にあり、
前記第３ウェルは、各前記メモリセルの前記第１ウェルと接続され、
前記半導体回路部は、第１導電型第４ウェルを有し、
前記第４ウェルは、前記第３ウェルと接続され、
前記ＳＲＡＭ部は、正規メモリセル群および冗長メモリセル群からなるメモリセル群を含み、
前記正規メモリセル群は、前記冗長メモリセル群に置換可能であり、
前記セル用電源線は、前記メモリセルにおける前記第１負荷トランジスタおよび前記第２負荷トランジスタに電位を供給し、
前記セル用電源線は、前記第３ウェルと電気的に分離されており、
前記メモリセル群は、それぞれ、メモリセル群用電源線を備え、
前記メモリセル群用電源線は、前記メモリセル群の前記セル用電源線に電位を供給し、
前記メモリセル群用電源線は、電源切り離し回路を含み、
前記電源切り離し回路により、前記セル用電源線は電源から切り離し可能であることを特徴とする。
【００１２】
本発明によれば、ＳＲＡＭ部を小型化することができる。
【００１６】
本発明によれば、ＳＲＡＭ部の歩留まりを向上させることができる。
【００１８】
また、本発明によれば、メモリセル群用電源線に電源切り離し回路が設けられている。このため、流れてはならない電流が、メモリセル群用電源線およびセル用電源線を介して、あるメモリセルに流れる場合、以下の救済ができる。その不良メモリセルを含むメモリセル群を、冗長メモリセル群と置換する。そして、電源切り離し回路により、不良メモリセルを含む正規メモリセル群のセル用電源線を電源から切り離す。これにより、電流がメモリセル群用電源線およびセル用電源線を介して、不良メモリセルに流れるのを防ぐことができる。よって、メモリセル内の電流を伴う不良を救済でき、歩留まりが向上する。
【００１９】
また、本発明によれば、セル用電源線の電源からの切り離しは、メモリセル群を単位としてなされる。このため、セル用電源線を単位とする場合に比べて、ＳＲＡＭ部の面積を小さくすることが可能となる。
【００２０】
また、本発明によれば、第３ウェルがセル用電源線と分離されているので、第３ウェルを介して、不良メモリセルに電流が流れるのを防ぐことが可能となる。よって、セル用電源線を切断するだけで、電流不良を救済できる。
【００２１】
（４）本発明において、
前記メモリセル群用電源線は、前記メモリセル群における前記メモリセルのビット線プリチャージ回路に電位を供給し、
前記電源切り離し回路により、前記ビット線プリチャージ回路は電源から切り離し可能である、ことを特徴とする。
【００２２】
本発明によれば、ビット線プリチャージ回路がメモリセル群用電源線と接続されている。このため、流れてはならない電流が、ビット線プリチャージ回路を介して、あるメモリセルに流れる場合、以下の救済が可能である。その不良メモリセルを含むメモリセル群を、冗長メモリセル群と置換する。そして、ビット線プリチャージ回路を電源から切り離す。これにより、電流がビット線プリチャージ回路を介して、不良メモリセルに流れるのを防ぐことができる。よって、ビット線を介する電流不良を救済でき、歩留まりが向上する。
【００２４】
（５）本発明において、
前記メモリセルは、第１および第２ゲート−ゲート電極層、第１および第２ドレイン−ドレイン接続層、第１および第２ドレイン−ゲート接続層を備え、
前記第１ゲート−ゲート電極層は、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含み、
前記第２ゲート−ゲート電極層は、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含み、
前記第１ドレイン−ドレイン接続層は、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとを接続し、
前記第２ドレイン−ドレイン接続層は、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとを接続し、
前記第１ドレイン−ドレイン接続層と前記第２ドレイン−ドレイン接続層との間に、前記第１ゲート−ゲート電極層および前記第２ゲート−ゲート電極層が位置し、
前記第１ドレイン−ゲート接続層は、前記第１ドレイン−ドレイン接続層と前記第２ゲート−ゲート電極層とを接続し、
前記第２ドレイン−ゲート接続層は、前記第２ドレイン−ドレイン接続層と前記第１ゲート−ゲート電極層とを接続し、
前記ドレイン−ゲート接続層、前記ドレイン−ドレイン接続層、および前記ゲート−ゲート電極層は、それぞれ、異なる層にある、ことを特徴とする。
【００２５】
本発明によれば、三層（ゲート−ゲート電極層、ドレイン−ドレイン接続層、ドレイン−ゲート接続層）を用いて、フリップフロップが形成される。このため、二層を用いてフリップフロップを形成する場合に比べて、各層のパターンを単純化（例えば、直線状のパターン）することができる。このように、本発明によれば、各層のパターンを単純化できるので、例えば、メモリセルサイズが、４．５μｍ２以下の微細な半導体装置にすることができる。
【００２６】
（６）本発明において、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型であり、
前記第１ウェルおよび前記第３ウェルには、ＶＤＤ電源が接続され、
前記第２ウェルには、ＶＳＳ電源が接続されている、ことを特徴とする。
【００２７】
（７）本発明において、
前記第２ウェルは、２メモリセル毎に一つ、前記第２ウェルのウェルコンタクト領域が設けられている、ことを特徴とする。
【００２８】
本発明によれば、ラッチアップを防ぐことができる。すなわち、ウェルコンタクト領域から離れたメモリセルでは、基板抵抗が上昇する。基板抵抗の上昇は、ラッチアップの原因となる。本発明によれば、第２ウェルのウェルコンタクト領域が、２メモリセル毎に一つ設けられている。このため、第２ウェルについては、ウェルコンタクト領域に近い位置にあるので、その分だけ、基板抵抗を下げることができる。よって、本発明によれば、ラッチアップを防ぐことができる。
【００２９】
【発明の実施の形態】
本発明にかかる半導体装置の一実施形態について説明する。図１８は、本実施形態の半導体装置１の平面図である。本実施形態の半導体装置１は、ＳＲＡＭ部３と、ロジック回路部５と、を同一の半導体基板に形成している。ここで、ロジック回路部５とは、デコーダ、センスアンプ、制御回路などのＳＲＡＭ周辺回路であってもよいし、メモリ混載チップにおける、メモリ以外のロジック回路であってもよい。以下、半導体装置１について、ＳＲＡＭ部３の概略、ＳＲＡＭ部３の詳細、ロジック回路部５、半導体装置１のウェル、ＳＲＡＭ部３の冗長回路、の順で説明する。
【００３０】
［ＳＲＡＭ部３の概略］
本実施形態のＳＲＡＭ部３は、６個のＭＯＳ電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。ＳＲＡＭ部３の概略を、メモリセルのフリップフロップを構成する部分の構造と、メモリセルの構造と、ＳＲＡＭ部３の主な効果と、に分けて説明する。
【００３１】
｛メモリセルのフリップフロップを構成する部分の構造｝
図１は、本実施形態のＳＲＡＭ部３のメモリセルアレイの一部における第１層導電層、第２層導電層および第３層導電層を示す平面図である。図１の理解を容易にするため、まず、第１層導電層、第２層導電層、第３層導電層について個別に説明する。
【００３２】
第１層導電層は、図３に示すように、ゲート−ゲート電極層２１ａ、２１ｂおよび副ワード線２３が配置されている。第２層導電層は、図５に示すように、ドレイン−ドレイン接続層３１ａ、３１ｂ等が配置されている。第３層導電層は、図８に示すように、ドレイン−ゲート接続層４１ａ、４１ｂ等が配置されている。図３に示す構造上に、図５に示す構造が位置し、図５に示す構造上に、図８に示す構造が位置している。これを一つの図で表したのが図１である。
【００３３】
図１には、フリップフロップを構成する部分が表れている。これを、領域Ａに着目して説明する。領域Ａは、一つのメモリセルが形成される領域である。他の図面の領域Ａもこの意味である。
【００３４】
領域Ａには、６個のＭＯＳ電界効果トランジスタ、つまり、ｎチャネル型の転送トランジスタＱ１、Ｑ２、ｎチャネル型の駆動トランジスタＱ３、Ｑ４およびｐチャネル型の負荷トランジスタＱ５、Ｑ６が形成されている。駆動トランジスタＱ３と負荷トランジスタＱ５とで、一つのＣＭＯＳインバータが構成されている。また、駆動トランジスタＱ４と負荷トランジスタＱ６とで、一つのＣＭＯＳインバータが構成されている。この二つのＣＭＯＳインバータをクロスカップルすることにより、フリップフロップが構成される。領域Ａにある６個のＭＯＳ電界効果トランジスタで構成される回路を、等価回路で示すと図１７のようになる。
【００３５】
再び図１を参照して、ゲート−ゲート電極層２１ａ、２１ｂは、それぞれ、直線状のパターンをしている。ゲート−ゲート電極層２１ａは、駆動トランジスタＱ３および負荷トランジスタＱ５のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。また、ゲート−ゲート電極層２１ｂは、駆動トランジスタＱ４および負荷トランジスタＱ６のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。
【００３６】
駆動トランジスタＱ３のドレイン領域と負荷トランジスタＱ５のドレイン領域とは、ドレイン−ドレイン接続層３１ａにより接続される。また、駆動トランジスタＱ４のドレイン領域と負荷トランジスタＱ６のドレイン領域とは、ドレイン−ドレイン接続層３１ｂにより接続される。ドレイン−ドレイン接続層３１ａおよびドレイン−ドレイン接続層３１ｂは、それぞれ、直線状のパターンを有する。
【００３７】
駆動トランジスタＱ３および負荷トランジスタＱ５のゲート電極（ゲート−ゲート電極層２１ａ）とドレイン−ドレイン接続層３１ｂとは、ドレイン−ゲート接続層４１ｂにより接続されている。また、駆動トランジスタＱ４および負荷トランジスタＱ６のゲート電極（ゲート−ゲート電極層２１ｂ）とドレイン−ドレイン接続層３１ａとは、ドレイン−ゲート接続層４１ａにより接続されている。ドレイン−ゲート接続層４１ａおよびドレイン−ゲート接続層４１ｂは、それぞれ、Ｌ字状のパターンをしている。Ｌ字状のパターンの第１の辺と第２の辺とで形成される角度は、ほぼ９０度である。ドレイン−ゲート接続層４１ａの第１の辺は、ドレイン−ゲート接続層４１ｂの第１の辺と対向している。ドレイン−ゲート接続層４１ａの第２の辺は、ドレイン−ゲート接続層４１ｂの第２の辺と対向している。ドレイン−ゲート接続層４１ａとドレイン−ゲート接続層４１ｂとは、ほぼ点対称である。
【００３８】
ゲート−ゲート電極層２１ａ、ゲート−ゲート電極層２１ｂ、ドレイン−ドレイン接続層３１ａおよびドレイン−ドレイン接続層３１ｂは、互いに平行に配置されている。そして、平面的に見ると、ドレイン−ドレイン接続層３１ａとドレイン−ドレイン接続層３１ｂとの間に、ゲート−ゲート電極層２１ａ、２１ｂが位置している。
【００３９】
｛メモリセルの構造｝
次に、本実施形態のＳＲＡＭ部３のメモリセルの構造を説明する。ＳＲＡＭ部３のメモリセルは、フィールド上に、第１層導電層、第２層導電層、第３層導電層、第４層導電層を、層間絶縁層を介して、順に重ねた構造をしている。フィールドは、図２に示すように、活性領域１１、１３、１７と素子分離領域１９とが位置する領域である。第４層導電層は、図１０に示すように、ビット線５１等が位置する層である。ＳＲＡＭ部３のメモリセルは、図２に示すフィールド上に、前述した図１に示す第１層導電層、第２層導電層、第３層導電層が位置し、そして、この上に、図１０に示す第４層導電層が位置する構造をしている。
【００４０】
｛ＳＲＡＭ部３の主な効果｝
本実施形態によれば、ＳＲＡＭ部のメモリセルの小型化を図ることができる。本実施形態では、メモリセルのフリップフロップで情報の記憶を行う。フリップフロップは、一方のインバータの入力端子（ゲート電極）を他方のインバータの出力端子（ドレイン）に接続し、かつ他方のインバータの入力端子（ゲート電極）を一方のインバータの出力端子（ドレイン）に接続することにより、構成される。つまり、フリップフロップは、第１のインバータと第２のインバータをクロスカップル接続したものである。フリップフロップを二層で作製する場合、例えば、インバータのドレイン同士を接続するドレイン−ドレイン接続層と、インバータのゲートとインバータのドレインを接続するドレイン−ゲート接続層と、を一つの導電層にすることにより、クロスカップル接続ができる。
【００４１】
しかし、この構造によれば、この導電層は、一方のインバータのドレインが位置する領域と、他方のインバータのゲートが位置する領域と、これらを連結する領域と、にわたって形成される。よって、この導電層は、三つ端部を有するパターン（例えば、Ｔ字状やｈ字状のような分岐部を有するパターン）や、互いに腕部分が入り込み合った渦巻き状のパターンとなる。なお、Ｔ字状のパターンとしては、例えば、特開平１０−４１４０９号公報の図１に開示されている。ｈ字状のパターンとしては、例えば、Ｍ．Ｉｓｈｉｄａ，ｅｔ．ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ（１９９８）、第２０１頁の図４（ｂ）に開示されている。渦巻き状のパターンとしては、例えば、Ｍ．Ｉｓｈｉｄａ，ｅｔ．ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ（１９９８）、第２０１頁の図３（ｂ）に開示されている。このような複雑なパターンは、パターンが微細化すると、フォトエッチング工程での正確な形状再現が困難となるので、所望のパターンが得られず、メモリセルサイズの小型化の妨げとなる。
【００４２】
本実施形態によれば、図１に示すように、ＣＭＯＳインバータのゲートとなるゲート−ゲート電極層（２１ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接続するドレイン−ドレイン接続層（３１ａ、３１ｂ）、一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳインバータのドレインとを接続するドレイン−ゲート接続層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成している。したがって、フリップフロップを形成するのに、三層が用いられることになる。よって、二層を用いてフリップフロップを形成する場合に比べて、各層のパターンを単純化（例えば、直線状に）することができる。このように、本実施形態によれば、各層のパターンを単純化できるので、例えば、０．１８μｍ世代において、メモリセルサイズが、４．５μｍ２以下の微細なＳＲＡＭにすることができる。
【００４３】
［ＳＲＡＭ部３の詳細］
本実施形態のＳＲＡＭ部３の詳細を、下層から順に、図２〜図１５を用いて説明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った断面を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断面を示すのが図１５である。
【００４４】
｛フィールド、第１層導電層｝
図１１は、フィールドおよび第１層導電層を示す平面図である。まず、フィールドについて、図２、図１４および図１５を用いて説明する。図２は、フィールドを示す平面図である。フィールドは、活性領域１１、１３、１７および素子分離領域１９を有する。活性領域１１、１３、１７は、シリコン基板の表面に形成されている。
【００４５】
活性領域１１は、ほぼ口の字型をしている。複数の活性領域１１が、図２中、ｘ軸方向に並んでいる。活性領域１１には、図１に示す転送トランジスタＱ１、Ｑ２、駆動トランジスタＱ３、Ｑ４が形成される。
【００４６】
活性領域１３は、ほぼエの字型をしている。複数の活性領域１３が、図２中、ｘ軸方向に並んでいる。活性領域１３には、図１に示す負荷トランジスタＱ５、Ｑ６が形成される。
【００４７】
活性領域１７は、ｙ方向に並ぶ２メモリセル毎に一つが形成される。活性領域１７には、ｐウェルのウェルコンタクト領域が形成される。よって、２メモリセル分に対応するｐウェルが、このウェルコンタクト領域を介して、ＶＳＳ配線（接地線）と接続される。
【００４８】
活性領域１１、１３、１７は、それぞれ、素子分離領域１９（深さ、例えば、４００ｎｍ）により、他の活性領域から分離されている。素子分離領域１９としては、例えば、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）がある。
【００４９】
図２に示すフィールドのＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、シリコン基板中に形成されたｐウェル１２、ｎウェル１４、ｎウェル１６等が表れている。これらのウェルについては、［半導体装置１のウェル］の欄で説明する。
【００５０】
次に、フィールド上に位置する第１層導電層について、図３、図１１、図１４および図１５を用いて説明する。図３は、第１層導電層を示す平面図であり、第１層導電層には、複数のゲート−ゲート電極層２１ａ、２１ｂおよび複数の副ワード線２３が配置されている。ゲート−ゲート電極層２１ａ、２１ｂおよび副ワード線２３は、例えば、ポリシリコン層上にシリサイド層を形成した構造を有する。
【００５１】
ゲート−ゲート電極層２１ａ、２１ｂは、それぞれ、図３中、ｙ軸方向に延びた直線状のパターンを有する。一組のゲート−ゲート電極層２１ａ、２１ｂが、互いに平行に、一つのメモリセル領域に配置される。ゲート−ゲート電極層２１ａ、２１ｂは、図１に示す駆動トランジスタＱ３、Ｑ４、負荷トランジスタＱ５、Ｑ６のゲート電極となる。駆動トランジスタＱ３、Ｑ４のゲート長は、例えば、０．１８μｍである。負荷トランジスタＱ５、Ｑ６のゲート長は、例えば、０．２０μｍである。
【００５２】
副ワード線２３は、直線状のパターンを有し、図３中、ｘ軸方向に延びている。副ワード線２３は、駆動トランジスタ側に位置している。副ワード線２３は、上層に位置する主ワード線によって活性化／非活性化される。副ワード線２３は、転送トランジスタのゲート電極となる。転送トランジスタのゲート長は、例えば、０．２４μｍである。
【００５３】
図３に示す第１層導電層のＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、副ワード線２３やゲート−ゲート電極層２１ｂが表れている。
【００５４】
次に、活性領域に形成されるソース／ドレイン領域等について説明する。図１１に示すように、活性領域１１には、ｎ＋型ソース／ドレイン領域１１ａが形成される。ソース／ドレイン領域とは、ソースおよびドレインのうち、少なくとも一方の機能を果たす領域という意味である。活性領域１７には、ｐ＋型ウェルコンタクト領域１７ａが形成される。
【００５５】
フィールドおよび第１層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層（図１１中には図示せず）が形成されている。図１４および図１５に示すように、この層間絶縁層６５は、ＣＭＰにより平坦化の処理がなされている。層間絶縁層６５には、ｎ＋型ソース／ドレイン領域１１ａ等を露出する複数のコンタクトホール６３が形成されている。これらのコンタクトホール６３には、コンタクト導電部６１が埋め込まれている。
【００５６】
コンタクト導電部６１は、コンタクトホール６３に埋め込まれたプラグ６０と、コンタクトホール６３の底面上および側面上に位置する高融点金属の窒化物層６２と、を含む。プラグ６０の材料としては、例えば、タングステンがある。高融点金属の窒化物層６２の材料としては、例えば、チタンナイトライドがある。高融点金属の窒化物層６２は、主にバリア層として機能する。コンタクトホール６３の上端部の径は、例えば、０．３０μｍであり、下端部の径は、例えば、０．２４μｍである。
【００５７】
コンタクト導電部６１の平面パターンを図で示すと、図４のとおりである。図１１に示すように、コンタクト導電部６１は、ｎ＋型ソース／ドレイン領域１１ａ、ｐ＋型ソース／ドレイン領域１３ａ、ｐ＋型ウェルコンタクト領域１７ａに接続されている。
【００５８】
｛第２層導電層｝
第２層導電層は、図１１に示す構造上に位置する。第２層導電層は、図５に示すように、複数のドレイン−ドレイン接続層３１ａ、３１ｂ、ＶＤＤ配線３３、複数のＢＬ（ビット線、ビット線／）コンタクトパッド層３５ａ、３５ｂ、複数のＶＳＳ局所配線３７が配置されている。これらは、例えば、高融点金属からなる金属層（厚さ例えば、８．５ｎｍ）上に、高融点金属の窒化物層（厚さ例えば、１３５ｎｍ）を形成した構造を有する。高融点金属からなる金属層は、下敷きとなり、例えば、チタン層がある。高融点金属の窒化物層は、例えば、チタンナイトライド層がある。なお、第２層導電層の構成は、高融点金属の窒化物層のみでもよい。
【００５９】
ドレイン−ドレイン接続層３１ａ、３１ｂから説明する。ドレイン−ドレイン接続層３１ａ、３１ｂは、それぞれ、図５中、ｙ軸方向に延びた直線状のパターンを有する。ドレイン−ドレイン接続層３１ａの本体部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａの端部３１ａ１、３１ａ２の幅より小さい。同様に、ドレイン−ドレイン接続層３１ｂの本体部３１ｂ３の幅は、ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、３１ｂ２の幅より小さい。本体部３１ａ３、３１ｂ３の幅の値は、設計ルール上の最小値である。一組のドレイン−ドレイン接続層３１ａ、３１ｂが、一つのメモリセル領域に配置される。
【００６０】
ＶＳＳ局所配線３７は、端部および、図５中、ｙ軸方向に延びた本体部を有する。ＶＳＳ局所配線３７の端部の幅は、ＶＳＳ局所配線３７の本体部の幅より大きい。ＶＳＳ局所配線３７は、ドレイン−ドレイン接続層３１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との間に位置する。そして、この位置から、ＶＳＳ局所配線３７は、図５中、下に位置するメモリセルのドレイン−ドレイン接続層３１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との間にまで延びている。ＶＳＳ局所配線３７は、二つのメモリセルにつき、一つが配置される。
【００６１】
ＢＬコンタクトパッド層３５ａは、ビット線とｎ＋型ソース／ドレイン領域１１ａ（図１１参照）とを接続するためのパッド層として機能する。同様に、ＢＬコンタクトパッド層３５ｂは、ビット線／とｎ＋型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。
【００６２】
ＢＬコンタクトパッド層３５ａは、一メモリセルのドレイン−ドレイン接続層３１ａと、図５中、その下にあるメモリセルのドレイン−ドレイン接続層３１ａとの間に位置する。同様に、ＢＬコンタクトパッド層３５ｂは、一メモリセルのドレイン−ドレイン接続層３１ｂと、図５中、その下にあるメモリセルのドレイン−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタクトパッド層３５ａ、３５ｂは、二つのメモリセルにつき、それぞれ、一つが配置される。
【００６３】
ＶＤＤ配線３３は、図５中、ｘ軸方向に延びた直線状のパターンを有する。
【００６４】
図５に示す第２層導電層に位置するドレイン−ドレイン接続層３１ａ、３１ｂ、ＶＤＤ配線３３、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶＳＳ局所配線３７は、図１１に示すコンタクト導電部６１と接続されている。この接続を、図５ではコンタクト部６１ｍで表す。
【００６５】
図５に示す第２層導電層のＢ１−Ｂ２断面は、図１４に示すとおりである。この断面には、ドレイン−ドレイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂが表れている。第２層導電層は、先程説明したように、高融点金属からなる金属層３０と、高融点金属からなる金属層３０上に位置する高融点金属の窒化物層３２と、を備える。
【００６６】
第２層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層（図５中には図示せず）が形成されている。図１４および図１５に示すように、この層間絶縁層７１は、ＣＭＰにより平坦化の処理がなされている。図１４に示すように、層間絶縁層７１には、ドレイン−ドレイン接続層３１ｂ等を露出する複数のスルーホール７９が形成されている。スルーホール７９には、コンタクト導電部７５が埋め込まれている。また、図１５に示すように、層間絶縁層７１、６５には、ゲート−ゲート電極層２１ｂを露出するスルーホール７７が形成されている。スルーホール７７には、コンタクト導電部７３が埋め込まれている。コンタクト導電部７３、７５と第２層導電層との平面的関係を図示したのが図１２である。
【００６７】
コンタクト導電部７３について説明する。コンタクト導電部７３の平面パターンは、図６に示すとおりである。コンタクト導電部７３は、ゲート−ゲート電極層２１ａ、２１ｂ（図３参照）に、接続されている。コンタクト導電部７３の断面を、図１５を用いて説明する。コンタクト導電部７３は、二つの層間絶縁層６５、７１を貫通するスルーホール７７に埋め込まれている。この断面において、コンタクト導電部７３は、ゲート−ゲート電極層２１ｂと接続されている。コンタクト導電部７３は、スルーホール７７に埋め込まれたプラグ７０と、スルーホール７７の底面上および側面上に位置する高融点金属の窒化物層７２と、を含む。プラグ７０の材料としては、例えば、タングステンがある。高融点金属の窒化物層７２の材料としては、例えば、チタンナイトライドがある。高融点金属の窒化物層７２は、主にバリア層として機能する。スルーホール７７の上端部の径は、例えば、０．３２μｍであり、下端部の径は、例えば、０．２４μｍである。
【００６８】
コンタクト導電部７５について説明する。コンタクト導電部７５の平面パターンは、図７に示すとおりである。コンタクト導電部７５は、図１２に示すように、ドレイン−ドレイン接続層３１ａの端部３１ａ１、ドレイン−ドレイン接続層３１ｂの端部３１ｂ２、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶＳＳ局所配線３７に接続されている。コンタクト導電部７５の断面を、図１４を用いて説明する。コンタクト導電部７５は、層間絶縁層７１を貫通するスルーホール７９に埋め込まれている。この断面において、コンタクト導電部７５は、ドレイン−ドレイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂと接続されている。コンタクト導電部７５の構成要素は、コンタクト導電部６１、７３と同じである。スルーホール７９の上端部の径は、例えば、０．３０μｍであり、下端部の径は、例えば、０．２４μｍである。
【００６９】
｛第３層導電層｝
第３層導電層は、図１２に示す構造上に位置する。第３層導電層は、図８に示すように、複数のドレイン−ゲート接続層４１ａ、４１ｂ、主ワード線４３、複数のＢＬコンタクトパッド層４５ａ、４５ｂ、複数のＶＳＳコンタクトパッド層４７が配置されている。
【００７０】
ドレイン−ゲート接続層４１ａは、本体部４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。本体部４１ａ３は、図８中、ｘ軸方向に延びている部分である。端部４１ａ１は、ドレイン−ゲート接続層４１ｂ側に曲がっている部分である。同様に、ドレイン−ゲート接続層４１ｂは、本体部４１ｂ３と二つの端部４１ｂ１、４１ｂ２とを有する。本体部４１ｂ３は、図８中、ｘ軸方向に延びている部分である。端部４１ｂ１は、ドレイン−ゲート接続層４１ａ側に曲がっている部分である。一組のドレイン−ゲート接続層４１ａ、４１ｂが、一つのメモリセル領域に配置される。
【００７１】
ＢＬコンタクトパッド層４５ａは、ビット線とｎ＋型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。同様に、ＢＬコンタクトパッド層４５ｂは、ビット線／とｎ＋型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。ＢＬコンタクトパッド層４５ａ、４５ｂは、二つのメモリセルにつき、それぞれ、一つが配置される。
【００７２】
ＶＳＳコンタクトパッド層４７は、図８中、ｙ軸方向に延び、二つの端部を有する。ＶＳＳコンタクトパッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬコンタクトパッド層４５ｂとの間に位置する。ＶＳＳコンタクトパッド層４７は、二つのメモリセルにつき、一つが配置される。
【００７３】
主ワード線４３は、図８中、ｘ軸方向に、直線状に延びている。主ワード線４３は、図５に示すＶＤＤ配線３３の上方に位置する。なお、本実施形態では、ワード線を副ワード線２３（図３参照）と主ワード線４３（図８参照）からなる構造としているが、主ワード線を設けない構造でもよい。
【００７４】
ドレイン−ゲート接続層４１ａの端部４１ａ１、ドレイン−ゲート接続層４１ｂの端部４１ｂ１は、それぞれ、図１２に示すコンタクト導電部７３と接続されている。この接続を、図８ではコンタクト部７３ｍで表す。また、ドレイン−ゲート接続層４１ａの端部４１ａ２、ドレイン−ゲート接続層４１ｂの端部４１ｂ２、ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶＳＳコンタクトパッド層４７は、図１２に示すコンタクト導電部７５と接続されている。この接続を、図８ではコンタクト部７５ｍで表す。
【００７５】
図８に示す第３層のＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。この断面には、ドレイン−ゲート接続層４１ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード線４３が表れている。これらを含む第３層導電層は、例えば、下から順に、高融点金属の窒化物層４２、金属層４４、高融点金属からなる金属層４６、高融点金属の窒化物層４８が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層４２としては、例えば、チタンナイトライド層がある。金属層４４としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属からなる金属層４６としては、例えば、チタン層がある。高融点金属の窒化物層４８としては、例えば、チタンナイトライド層がある。
【００７６】
第３層導電層上には、シリコン酸化層からなるハードマスク層４０が形成されている。ハードマスク層４０をマスクとして、第３層の導電層のパターンニングがなされる。これは、メモリセルの小型化により、レジストのみをマスクとして、第３層導電層のパターンニングをするのが困難だからである。
【００７７】
第３層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層が形成されている。図１４および図１５に示すように、この層間絶縁層８５は、ＣＭＰにより平坦化の処理がなされている。層間絶縁層８５には、ＢＬコンタクトパッド層４５ａ等が露出するスルーホール８３が形成されている。スルーホール８３には、コンタクト導電部８１が埋め込まれている。これを図示した平面図が図１３である。コンタクト導電部８１は、図１３に示すように、ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶＳＳコンタクトパッド層４７に接続されている。コンタクト導電部８１の平面パターンは、図９に示すとおりである。コンタクト導電部８１の構成要素は、コンタクト導電部６１、７３、７５と同じである。スルーホール８３の上端部の径は、例えば、０．３６μｍであり、下端部の径は、例えば、０．２８μｍである。
【００７８】
｛第４層導電層｝
第４層導電層は、図１３に示す構造上に位置する。第４層導電層は、図１０に示すように、複数のビット線５１、複数のビット線／５３、複数のＶＳＳ配線５５が配置されている。これらは、図１０中、ｙ軸方向に、直線状に延びている。ＶＳＳ配線５５は、ビット線５１とビット線／５３との間であって、メモリセル中央にに配置されている。これらは、それぞれ、図１３に示すコンタクト導電部８１と接続されている。この接続を、図１０ではコンタクト部８１ｍで表す。ビット線５１等は、例えば、下から順に、チタンナイトライド層、アルミニウム−銅合金層、チタンナイトライド層が積層された構造を有する。
【００７９】
図１０に示す第４層のＢ１−Ｂ２断面は、図１４に示すとおりである。この断面には、ビット線／５３が表れている。ビット線／５３には、ビット線５１に流れる信号と相補の信号が流れる。以上が本実施形態の構造の詳細である。
【００８０】
なお、図１〜図１３に示されているパターンは、設計パターンである。これらのパターンは角部を有する。しかし、実際に半導体基板上に形成されるパターンは、光の近接効果により、角部を規定する線が曲線になっている。
【００８１】
［ロジック回路部５］
図１６は、ＳＲＡＭ部３の一部およびロジック回路部５の一部の断面図である。ＳＲＡＭ部３の一部の断面は、図１４に示す断面において、Ｂ２をさらに、図２に示すｙ方向に延ばしたものである。但し、図１６においては、詳細な構造を省略している。ＳＲＡＭ部３の一部の断面もあらわしたのは、ロジック回路部５の各層とＳＲＡＭ部３の各層との対応関係を説明するためである。ロジック回路部５における符号が示す要素のうち、ＳＲＡＭ部３における符号が示す要素と同じものについては、同一符号を付している。
【００８２】
ロジック回路部５とＳＲＡＭ部３とは、同一のシリコン基板上に形成されている。ロジック回路部５には、ＭＯＳ電界効果トランジスタ１００があらわれている。ロジック回路部５には、この回路の機能を実現するのに必要な素子が形成される。ＭＯＳ電界効果トランジスタ１００は、シリコン基板中のｎウェル１８上に形成されている。ＭＯＳ電界効果トランジスタ１００は、ゲート電極２５と、一対のｐ＋型ソース／ドレイン領域１３ａと、を備える。ゲート電極２５は、副ワード線２３と同じ層に位置している。ゲート電極２５は、副ワード線２３と同時に形成されるので、ゲート電極２５の構成要素は、副ワード線２３と同じである。ゲート電極２５を覆うように、層間絶縁層６５が位置している。
【００８３】
ロジック回路部５において、層間絶縁層６５上には、配線層が形成されていない。なお、層間絶縁層６５上に配線層が形成されていてもよい。層間絶縁層６５上に層間絶縁層７１が位置している。層間絶縁層６５および層間絶縁層７１を貫通するように、二つのコンタクトホール８７が形成されている。コンタクトホール８７の一方は、ｐ＋型ソース／ドレイン領域１３ａの一方に到達している。コンタクトホール８７の他方は、ｐ＋型ソース／ドレイン領域１３ａの他方に到達している。コンタクトホール８７は、図１５に示すスルーホール７７と同時に形成される。なお、図示はされていないが、層間絶縁層６５および層間絶縁層７１を貫通し、ゲート電極２５へ到達するコンタクトホールも形成されている。このコンタクトホールはコンタクトホール８７と同時に形成される。
【００８４】
コンタクトホール８７の上端部の径は、例えば、０．３２μｍであり、下端部の径は、例えば、０．２２μｍであり、深さは、１．０μｍである。コンタクトホール８７のアスペクト比（コンタクトホール８７の深さ／コンタクトホール８７の下端部の径）は、約４．５である。コンタクトホール８７には、コンタクト導電部８９が埋め込まれている。コンタクト導電部８９は、図１５に示すコンタクト導電部７３と同時に形成されるので、コンタクト導電部８９の構成要素は、コンタクト導電部７３と同じである。
【００８５】
層間絶縁層７１上には、第１層配線層９０や配線コンタクトパッド９１が位置している。配線コンタクトパッドとは、配線層とｐ＋型ソース／ドレイン領域１３ａとの接続に用いられる導電層である。配線コンタクトパッド９１は、一方のコンタクト導電部８９と接続されている。第１層配線層９０は、他方のコンタクト導電部８９と接続されている。第１層配線層９０および配線コンタクトパッド９１は、ドレイン−ゲート接続層４１ｂやＢＬコンタクトパッド層４５ｂと同じ層に位置している。第１層配線層９０および配線コンタクトパッド９１は、ドレイン−ゲート接続層４１ｂやＢＬコンタクトパッド層４５ｂと同時に形成されるので、第１層配線層９０および配線コンタクトパッド９１の構成要素は、ドレイン−ゲート接続層４１ｂやＢＬコンタクトパッド層４５ｂと同じである。
【００８６】
第１層配線層９０および配線コンタクトパッド９１を覆うように、層間絶縁層８５が位置している。層間絶縁層８５中には、二つのコンタクト導電部８１が形成されている。一方のコンタクト導電部８１は、配線コンタクトパッド９１と接続されている。他方のコンタクト導電部８１は、第１層配線層９０と接続されている。
【００８７】
層間絶縁層８５上には、第２層配線層９２や配線コンタクトパッド９３が位置している。配線コンタクトパッド９３は、一方のコンタクト導電部８１と接続されている。第２層配線層９２は、他方のコンタクト導電部８１と接続されている。第２層配線層９２および配線コンタクトパッド９３は、ビット線／５３と同じ層に位置している。第２層配線層９２および配線コンタクトパッド９３は、ビット線／５３と同時に形成されるので、第２層配線層９２および配線コンタクトパッド９３の構成要素は、ビット線／５３と同じである。
【００８８】
第２層配線層９２、配線コンタクトパッド９３およびビット線／５３を覆うように、層間絶縁層９４が位置している。層間絶縁層９４の構成要素は、層間絶縁層８５と同じである。層間絶縁層９４中には、コンタクト導電部９５が形成されている。コンタクト導電部９５は、配線コンタクトパッド９３と接続されている。コンタクト導電部９５の構成要素は、コンタクト導電部と同じである。層間絶縁層９４上には、第３層配線層９６が位置している。第３層配線層９６は、コンタクト導電部９５と接続されている。第３層配線層９６の構成要素は、第２層配線層９２と同じである。
【００８９】
なお、ロジック回路部５の配線構成として、第３層配線層９６およびコンタクト導電部９５を設けない構成でもよいし、また、第３層配線層９６の他、第４層配線層や第５層配線層を設ける構成でもよい。また、ＳＲＡＭ部３と同一の配線層を有する構成でもよい。
【００９０】
［半導体装置１のウェル］
半導体装置１のウェルについて、ウェルの構造、ウェルによる効果、ウェルの形成方法の順に説明する。
【００９１】
｛ウェルの構造｝
半導体装置１のウェルの構造について、主に図１６を用いて説明する。まず、ＳＲＡＭ部３に配置されているウェルの構造から説明する。
【００９２】
ＳＲＡＭ部３には、ｐウェル１２、ｎウェル１４、ｎウェル１６が配置されている。ｐウェル１２の表面には、活性領域１１があり、そこに、図１に示す、ｎチャネル型の転送トランジスタＱ１、Ｑ２、ｎチャネル型の駆動トランジスタＱ３、Ｑ４が形成されている。また、図示されていないが、ｐウェル１２の表面には、図２に示す活性領域１７がある。活性領域１７には、ｐウェル１２のウェルコンタクト領域がある。ｎウェル１４の表面には、活性領域１３があり、そこに、図１に示す、ｐチャネル型の負荷トランジスタＱ５、Ｑ６が形成されている。ｎウェル１６は、ｐウェル１２、ｎウェル１４の下に位置している。ｎウェル１６は、各ｎウェル１４と接触している。よって、各ｎウェル１４は、ｎウェル１６と接続されている。
【００９３】
図１９は、ｐウェル１２、ｎウェル１４、ｎウェル１６の配置関係を示す平面図である。ｐウェル１２、ｎウェル１４は、それぞれ、平面形状が長方形状をしている。ｐウェル１２、ｎウェル１４は、それぞれ、複数あり、交互に、ｎウェル１６上に配置されている。
【００９４】
ロジック回路部５に配置されているウェルについて説明する。ロジック回路部５には、ｎウェル１８が配置されている。ｎウェル１８は、ＳＲＡＭ部３とロジック回路部５の境界において、ｎウェル１６と接触している。よって、ｎウェル１８はｎウェル１６と接続されている。
【００９５】
次に、各ウェルの深さ、および濃度について説明する。ｐウェル１２の底部１２ａは、シリコン基板の表面から深さｄ（例えば、０．６〜１．０μｍ）の位置にある。ｐウェル１２のｐ型不純物は、例えば、ボロンであり、ｐ型不純物濃度は、１×１０１６〜１×１０１８個／ｃｍ３である。ｎウェル１４の底部１４ａは、ｐウェル１２の底部１２ａとほぼ同じ位置にある。ｎウェル１４のｎ型不純物は、例えば、リンであり、ｎ型不純物濃度は、１×１０１６〜１×１０１８個／ｃｍ３である。ｎウェル１６の底部１６ａは、シリコン基板の表面から深さＤ（例えば、０．８〜３．０μｍ）の位置にある。深さＤは深さｄより大きな値である。ｎウェル１６のｎ型不純物は、例えば、リンであり、ｎ型不純物濃度は、１×１０１５〜１×１０１８個／ｃｍ３である。ｎウェル１８の底部１８ａは、ｎウェル１６の底部１６ａとほぼ同じ位置にある。ｎウェル１８のｎ型不純物は、例えば、リンであり、ｎ型不純物濃度は、１×１０１５〜１×１０１８個／ｃｍ３である。
【００９６】
｛ウェルによる効果｝
本実施形態のウェルによる効果を説明する。ｎウェル１６は、ｎウェル１４にＶＤＤの電位を供給する。このため、ｎウェル１４には、ウェルコンタクト領域が不要となる。これにより、ＳＲＡＭ部３を小型化することができる。なお、ｎウェル１６は、ｎウェル１８から電位を供給される。ｎウェル１８は、ｎウェル１８のウェルコンタクト領域を介して、シリコン基板上の配線層より電位が供給される。
【００９７】
本実施形態によれば、ｎウェル１６により、ｎウェル１４には、均一に、ＶＤＤの電位が供給される。このため、一部の負荷トランジスタにおいて、ｎウェル１４の抵抗が上昇する問題を生じないようにすることができる。つまり、ｎウェル１４にウェルコンタクト領域を設けた場合、ウェルコンタクト領域から離れた位置にある負荷トランジスタでは、ｎウェル１４の抵抗が高くなり、ラッチアップの原因となるのである。
【００９８】
なお、ｎウェル１６は、ｎウェル１８から電位を供給されているが、本発明はこれに限定されない。例えば、図１９に示すＳＲＡＭ部３の周囲に、ｎウェル１６のウェルコンタクト領域を形成し、そこからｎウェル１６に電位を供給してもよい。一般にロジック回路部５は、トランジスタの駆動能力が高く、基板電流が大きい。ｎウェル１６とｎウェル１８との境界部にウェルコンタクト領域を配置することで、ロジック回路部５の基板電流がメモリセル領域に流れ込まない。よって、ラッチアップをさらに防止することができる。
【００９９】
本実施形態では、ｐウェル１２の下にｎウェル１６が埋め込み層の形で配置される。ｐウェル１２にはＶＳＳの電位、ｎウェル１６にはＶＤＤの電位が、それぞれ、供給される。ｐウェル１２とｎウェル１６は、逆バイアスされたｐｎ接合となる。また、ｐウェル１２上のｎ＋型のドレイン１１ａ（例えば、駆動トランジスタＱ３、Ｑ４のドレイン）がＶＤＤ電位である場合、ｎ＋型のドレイン１１ａとｐウェル１２も、逆バイアスされたｐｎ接合となる。この状態で、ｎ＋型のドレイン１１ａにα線が入射し、ｎ＋型のドレイン１１ａとｐウェル１２とのｐｎ接合の空乏層がファネリングによりゆがめられた場合でも、ＶＤＤ電位のｎウェル１６のガードバンドの役割を果たす。すなわち、ｎ＋型のドレイン１１ａへのファネリングによる電荷の流入は、ｐウェル１２分だけとなる。ｐウェル１２の下にｎウェル１６がない場合（特に、シリコン基板がｐ型）に比べて、ｎ＋型のドレイン１１ａへの流入電荷量は、大幅に低減される。よって、本実施形態では、α線によるソフトエラーを防ぐことができる。
【０１００】
｛ウェルの形成方法｝
次に、図１６に示すウェルの形成方法について、図２０〜図２３を用いて説明する。図２０〜図２３において、領域Ｒ１は、ＳＲＡＭ部３の形成領域、領域Ｒ２は、ロジック回路部５の形成領域を示す。
【０１０１】
まず、図２０に示すように、ｐ型のシリコン基板の表面に、例えば、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）により、素子分離領域１９を形成する。そして、シリコン基板の表面に、図示しないが、厚さ、例えば、３．０〜８．０μｍのレジストパターンを形成する。このレジストパターンにより、領域Ｒ１は全面的に露出し、領域Ｒ２は部分的に露出している。
【０１０２】
このレジストパターンをマスクとして、シリコン基板にイオンを注入し、図２１に示すように、領域Ｒ１にｎウェル１６および領域Ｒ２にｎウェル１８を形成する。イオンは、例えば、リンである。打ち込みエネルギーは、例えば、５００ＫｅＶ〜３ＭｅＶである。ドーズ量は、例えば、５Ｅ１２〜５Ｅ１３である。
【０１０３】
図２２に示すように、ｎウェル１４の形成領域およびｎウェル１８を露出するように、レジストパターン１０００をシリコン基板上に形成する。レジストパターン１０００の厚さは、例えば、１．２〜２．５μｍである。レジストパターン１０００をマスクとして、シリコン基板にイオンを注入し、領域Ｒ１にｎウェル１４を形成する。
【０１０４】
ｎウェル１４は、例えば、以下の３種類の打ち込みを組み合わせることにより形成される。まず、チャネルカット層を形成する。イオンは、例えば、リンである。打ち込みエネルギーは、例えば、２００ＫｅＶ〜５００ＫｅＶであり、ドース量は、例えば、３Ｅ１２〜２Ｅ１３である。次に、パンチスルーストッパ層を形成する。イオンは、例えば、リンである。打ち込みエネルギーは、例えば、１００ＫｅＶ〜２００ＫｅＶであり、ドース量は、例えば、２Ｅ１２〜１Ｅ１３である。次に、チャネルドープ層を形成する。イオンは、例えば、リンである。打ち込みエネルギーは、例えば、２０ＫｅＶ〜１００ＫｅＶであり、ドース量は、例えば、１Ｅ１２〜１．２Ｅ１３である。なお、このイオン注入により、ｎウェル１８にもイオンが注入される。また、チャネルドープ層形成のイオン注入は、領域Ｒ１のｎウェル１４、領域Ｒ２のｎウェル１８を、別々に異なるドース量でイオン注入してもよい。
【０１０５】
図２３に示すように、ｐウェル１２の形成領域を露出するように、レジストパターン２０００をシリコン基板上に形成する。レジストパターン２０００の厚さは、例えば、１．２〜２．５μｍである。レジストパターン２０００をマスクとして、シリコン基板にイオンを注入し、領域Ｒ１にｐウェル１２を形成する。
【０１０６】
ｐウェル１２は、例えば、以下の３種類の打ち込みを組み合わせることにより形成される。まず、チャネルカット層を形成する。イオンは、例えば、ボロンである。打ち込みエネルギーは、例えば、１００ＫｅＶ〜３００ＫｅＶであり、ドース量は、例えば、３Ｅ１２〜２Ｅ１３である。次に、パンチスルーストッパ層を形成する。イオンは、例えば、ボロンである。打ち込みエネルギーは、例えば、５０ＫｅＶ〜２００ＫｅＶであり、ドース量は、例えば、２Ｅ１２〜１Ｅ１３である。次に、チャネルドープ層を形成する。イオンは、例えば、二フッ化ボロンである。打ち込みエネルギーは、例えば、３０ＫｅＶ〜１５０ＫｅＶであり、ドース量は、例えば、１Ｅ１２〜１．２Ｅ１３である。
【０１０７】
以上により、図１６に示すウェルが形成される。
【０１０８】
［ＳＲＡＭ部３の冗長回路］
ＳＲＡＭ部３は、冗長回路を含む。これについて、ＳＲＡＭ部３の冗長回路の構成、冗長回路よる主な効果、ＳＲＡＭ部３の電源切り離し回路、の順で説明する。
【０１０９】
｛ＳＲＡＭ部３の冗長回路の構成｝
図２４は、ＳＲＡＭ部３の一部の回路ブロック図である。多数のメモリセルＭＣが、ＳＲＡＭ部３にマトリックス状に配置されている。メモリセルＭＣは、図１７に示す回路構成をしている。
【０１１０】
ＳＲＡＭ部３は、多数のメモリセル群を含む。メモリセル群は、複数のメモリセルＭＣから構成され、所定数（例えば、１６）のカラムを一群としている。よって、メモリセル群のロウ方向には、１６個のメモリセルＭＣがある。メモリセル群には、正規メモリセル群および冗長メモリセル群がある。冗長メモリセル群は、所定数（例えば、１２８）の正規メモリセル群毎に一つ設けられている。
【０１１１】
各メモリセル群には、主電源ＶＤＤと接続されたメモリセル群用電源線２００がある。メモリセル群用電源線２００は、ビット線プリチャージ回路４００を介して、そのメモリセル群にあるＢＬ線およびＢＬ／線に電位を供給する。また、メモリセル群用電源線２００は、そのメモリセル群にあるセル用ＶＤＤ電源線に電位を供給する。
【０１１２】
メモリセル群用電源線２００には、電源切り離し回路３００が接続されている。電源切り離し回路３００は、セル用ＶＤＤ電源線を主電源ＶＤＤから切り離す機能を有する。電源切り離し回路３００の詳細は、後で説明する。なお、ＳＲＡＭ部３には、カラム毎に接地線５００が配置されている。
【０１１３】
各メモリセルＭＣは、セル用ＶＳＳ電源線を備えている。セル用ＶＳＳ電源線は、その一部が図１０に示すＶＳＳ配線５５である。セル用ＶＳＳ電源線およびｐウェル１２は、接地線５００に接続されている。
【０１１４】
各メモリセルＭＣは、セル用ＶＤＤ電源線を備えている。セル用ＶＤＤ電源線は、その一部が図５に示すＶＤＤ配線３３である。各メモリセルＭＣのセル用ＶＤＤ電源線は、そのメモリセルＭＣが属するメモリセル群のメモリセル群用電源線２００に接続されている。セル用ＶＤＤ電源線は、ｎウェル１４と接続されていない。ｎウェル１４は、図１６に示すｎウェル１８、ｎウェル１６を介して、別の経路からＶＤＤの電位が供給される。
【０１１５】
｛冗長回路よる主な効果｝
あるメモリセルＭＣに、セル用ＶＤＤ電源線、ＢＬ線またはＢＬ／線を介して、不要な電流が流れる場合、そのメモリセルは不良メモリセルである。本実施形態では、その不良メモリセルＭＣを含む正規メモリセル群を冗長メモリセル群に置換する。そして、不良メモリセルＭＣに電流が流れるのを防ぐため、電源切り離し回路３００のヒューズを切断することにより、その正規メモリセル群を主電源ＶＤＤから切り離す。
【０１１６】
なお、ｎウェル１４の電源供給の経路をセル用ＶＤＤ電源線と別にしているので、隣りのメモリセル群のセル用ＶＤＤ電源線からの電流が不良メモリセルＭＣに流れることない。すなわち、あるメモリセル群のｎウェル１４は、隣りのメモリセル群のｎウェル１４とつながっている。ｎウェル１４の電源供給の経路をセル用ＶＤＤ電源線と同じにすると、不良メモリセルＭＣを含む正規メモリセル群を主電源ＶＤＤから切り離しても、隣りのメモリセル群のｎウェル１４を介して不良メモリセルＭＣに電流が流れるのである。
【０１１７】
また、本実施形態によれば、セル用ＶＤＤ電源線の主電源ＶＤＤからの切り離しは、メモリセル群を単位としてなされる。このため、セル用ＶＤＤ電源線を単位としてなされる場合に比べて、ＳＲＡＭ部３の面積を小さくすることが可能となる。なお、本実施形態において、セル用電源線の電源からの切り離しは、セル用電源線を単位とすることも可能である。
【０１１８】
｛電源切り離し回路｝
電源切り離し回路３００は、公知の電源切り離し回路を用いることができる。電源切り離し回路３００の一例について、図２５を用いて説明する。図２５は、特開平９−２６５７９２号公報に開示された電源切り離し回路である。まず、電源切り離し回路３００の構成から説明する。電源切り離し回路３００は、プログラム回路３１０とスイッチ回路３２０を含む。
【０１１９】
プログラム回路３１０は、抵抗３１１、ヒューズ３１３、インバータ３１５、３１７を含む。抵抗３１１とヒューズ３１３は直列接続されている。抵抗３１１とヒューズ３１３を接続する配線には、インバータ３１５の入力端子が接続されている。インバータ３１５の入力は、アクティブロウである。インバータ３１５の出力端子は、インバータ３１７の入力端子に接続されている。
【０１２０】
スイッチ回路３２０は、ｐチャネル型のＭＯＳトランジスタ３２１を含む。ＭＯＳトランジスタ３２１の一方のソース／ドレインには、メモリセル群用電源線２００（２００ａ）が接続されている。ＭＯＳトランジスタ３２１の他方のソース／ドレインには、メモリセル群用電源線２００（２００ｂ）が接続されている。ＭＯＳトランジスタ３２１のゲートには、インバータ３１７の出力端子が接続されている。
【０１２１】
次に、電源切り離し回路３００の動作を説明する。ヒューズ３１３は抵抗３１１より、抵抗値が十分低い。このため、ヒューズ３１３を切断しない場合、ノード３１９はロウレベル電位となる。したがって、ｐチャネル型のＭＯＳトランジスタ３２１はＯＮし、主電源ＶＤＤからメモリセル群用電源線２００を介して、セル用ＶＤＤ電源線（図２４）に電位が供給される。
【０１２２】
あるメモリセルＭＳ（図２４）が不良な場合、そのメモリセルＭＳを含む正規メモリセル群における電源切り離し回路３００のヒューズ３１３を、レーザなどで切断する。これにより、ノード３１９はハイレベル電位となるので、ｐチャネル型のＭＯＳトランジスタ３２１はＯＦＦする。この結果、セル用ＶＤＤ電源線（図２４）は、主電源ＶＤＤから切り離される。なお、電源切り離し回路３００は、この構成にとらわれず、低抵抗のヒューズリンクを用いてもよい。
【図面の簡単な説明】
【図１】本実施形態のＳＲＡＭ部のメモリセルアレイの一部における第１層導電層、第２層導電層および第３層導電層を示す平面図である。
【図２】本実施形態のＳＲＡＭ部のメモリセルアレイの一部におけるフィールドを示す平面図である。
【図３】本実施形態のＳＲＡＭ部のメモリセルアレイの一部における第１層導電層を示す平面図である。
【図４】本実施形態のＳＲＡＭ部のメモリセルアレイの一部におけるコンタクト導電部６１を示す平面図である。
【図５】本実施形態のＳＲＡＭ部のメモリセルアレイの一部における第２層導電層を示す平面図である。
【図６】本実施形態のＳＲＡＭ部のメモリセルアレイの一部におけるコンタクト導電部７３を示す平面図である。
【図７】本実施形態のＳＲＡＭ部のメモリセルアレイの一部におけるコンタクト導電部７５を示す平面図である。
【図８】本実施形態のＳＲＡＭ部のメモリセルアレイの一部における第３層導電層を示す平面図である。
【図９】本実施形態のＳＲＡＭ部のメモリセルアレイの一部におけるコンタクト導電部８１を示す平面図である。
【図１０】本実施形態のＳＲＡＭ部のメモリセルアレイの一部における第４層導電層を示す平面図である。
【図１１】本実施形態のＳＲＡＭ部における、フィールド、第１層導電層、コンタクト導電部６１を示す平面図である。
【図１２】本実施形態のＳＲＡＭ部における、第２層導電層、コンタクト導電部７３、７５を示す平面図である。
【図１３】本実施形態のＳＲＡＭ部における、第３層導電層、コンタクト導電部８１を示す平面図である。
【図１４】本実施形態のＳＲＡＭ部の平面のＢ１−Ｂ２線に沿った断面図である。
【図１５】本実施形態のＳＲＡＭ部の平面のＣ１−Ｃ２線に沿った断面図である。
【図１６】本実施形態におけるＳＲＡＭ部の一部およびロジック回路部の一部の断面図である。
【図１７】本実施形態におけるＳＲＡＭの等価回路図である。
【図１８】本実施形態における半導体装置の平面図である。
【図１９】本実施形態におけるウェルの配置関係を示す平面図である。
【図２０】本実施形態におけるウェルの形成方法の第１工程図である。
【図２１】本実施形態におけるウェルの形成方法の第２工程図である。
【図２２】本実施形態におけるウェルの形成方法の第３工程図である。
【図２３】本実施形態におけるウェルの形成方法の第４工程図である。
【図２４】本実施形態におけるＳＲＡＭ部の一部の回路ブロック図である。
【図２５】本実施形態におけるＳＲＡＭ部の電源切り離し回路の回路図である。
【符号の説明】
１ 半導体装置
３ ＳＲＡＭ部
５ ロジック回路部
１１ 活性領域
１１ａ ｎ＋型ソース／ドレイン領域
１２ ｐウェル
１２ａ 底部
１３ 活性領域
１３ａ ｐ＋型ソース／ドレイン領域
１４ ｎウェル
１４ａ 底部
１６ ｎウェル
１６ａ 底部
１７ 活性領域
１７ａ ｐ＋型ウェルコンタクト領域
１８ ｎウェル
１８ａ 底部
１９ 素子分離領域
２１ａ、２１ｂ ゲート−ゲート電極層
２３ 副ワード線
２５ ゲート電極
３０ 高融点金属からなる金属層
３１ａ、３１ｂ ドレイン−ドレイン接続層
３１ａ１、３１ａ２、３１ｂ１、３１ｂ２ 端部
３１ａ３、３１ｂ３ 本体部
３２ 高融点金属の窒化物層
３３ ＶＤＤ配線
３５ａ、３５ｂ ＢＬコンタクトパッド層
３７ ＶＳＳ局所配線
４０ ハードマスク層
４１ａ、４１ｂ ドレイン−ゲート接続層
４１ａ１、４１ａ２、４１ｂ１、４１ｂ２ 端部
４１ａ３、４１ｂ３ 本体部
４２ 高融点金属の窒化物層
４３ 主ワード線
４４ 金属層
４５ａ、４５ｂ ＢＬコンタクトパッド層
４６ 高融点金属からなる金属層
４７ ＶＳＳコンタクトパッド層
４８ 高融点金属の窒化物層
５１ ビット線
５３ ビット線／
５５ ＶＳＳ配線
６０ プラグ
６１ コンタクト導電部
６１ｍ コンタクト部
６２ 高融点金属の窒化物層
６３ コンタクトホール
６５ 層間絶縁層
７０ プラグ
７１ 層間絶縁層
７２ 高融点金属の窒化物層
７３ コンタクト導電部
７３ｍ コンタクト部
７５ コンタクト導電部
７５ｍ コンタクト部
７７、７９ スルーホール
８１ コンタクト導電部
８１ｍ コンタクト部
８３ スルーホール
８５ 層間絶縁層
８７ コンタクトホール
８９ コンタクト導電部
９０ 第１層配線層
９１ 配線コンタクトパッド層
９２ 第２層配線層
９３ 配線コンタクトパッド層
９４ 層間絶縁層
９５ コンタクト導電部
９６ 第３層配線層
１００ ＭＯＳ電界効果トランジスタ
２００ メモリセル群用電源線
３００ 電源切り離し回路
３１０ プログラム回路
３１１ 抵抗
３１３ ヒューズ
３１５ インバータ
３１７ インバータ
３１９ ノード
３２０ スイッチ回路
３２１ ＭＯＳトランジスタ
４００ ビット線プリチャージ回路
５００ 接地線
１０００ レジストパターン
２０００ レジストパターン
Claims (7)
- 複数のメモリセルを含むＳＲＡＭ部と、半導体回路部とを備えた半導体装置であって、
前記メモリセルは、第１導電型第１ウェル、第２導電型第２ウェル、第１導電型第３ウェル、第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを有し、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１ウェル上に位置し、
前記第１駆動トランジスタ、前記第２駆動トランジスタ、前記第１転送トランジスタおよび前記第２転送トランジスタは、前記第２ウェル上に位置し、
前記第３ウェルの底部は、前記第１ウェルの底部および前記第２ウェルの底部より深い位置にあり、
前記第３ウェルは、各前記メモリセルの前記第１ウェルと接続され、
前記半導体回路部は、第１導電型第４ウェルを有し、
前記第４ウェルは、前記第３ウェルと接続され、
前記メモリセルは、前記第１ウェルのウェルコンタクト領域を有さない、半導体装置。 - 複数のメモリセルを含むＳＲＡＭ部と、半導体回路部とを備えた半導体装置であって、
前記メモリセルは、第１導電型第１ウェル、第２導電型第２ウェル、第１導電型第３ウェル、第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを有し、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１ウェル上に位置し、
前記第１駆動トランジスタ、前記第２駆動トランジスタ、前記第１転送トランジスタおよび前記第２転送トランジスタは、前記第２ウェル上に位置し、
前記第３ウェルの底部は、前記第１ウェルの底部および前記第２ウェルの底部より深い位置にあり、
前記第３ウェルは、各前記メモリセルの前記第１ウェルと接続され、
前記半導体回路部は、第１導電型第４ウェルを有し、
前記第４ウェルは、前記第３ウェルと接続され、
前記第３ウェルと前記第４ウェルとの境界部に、前記第３ウェルのウェルコンタクト領域を有する、半導体装置。 - 複数のメモリセルを含むＳＲＡＭ部と、半導体回路部とを備えた半導体装置であって、
前記メモリセルは、第１導電型第１ウェル、第２導電型第２ウェル、第１導電型第３ウェル、第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタ、第２転送トランジスタおよびセル用電源線を有し、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１ウェル上に位置し、
前記第１駆動トランジスタ、前記第２駆動トランジスタ、前記第１転送トランジスタおよび前記第２転送トランジスタは、前記第２ウェル上に位置し、
前記第３ウェルの底部は、前記第１ウェルの底部および前記第２ウェルの底部より深い位置にあり、
前記第３ウェルは、各前記メモリセルの前記第１ウェルと接続され、
前記半導体回路部は、第１導電型第４ウェルを有し、
前記第４ウェルは、前記第３ウェルと接続され、
前記ＳＲＡＭ部は、正規メモリセル群および冗長メモリセル群からなるメモリセル群を含み、
前記正規メモリセル群は、前記冗長メモリセル群に置換可能であり、
前記セル用電源線は、前記メモリセルにおける前記第１負荷トランジスタおよび前記第２負荷トランジスタに電位を供給し、
前記セル用電源線は、前記第３ウェルと電気的に分離されており、
前記メモリセル群は、それぞれ、メモリセル群用電源線を備え、
前記メモリセル群用電源線は、前記メモリセル群の前記セル用電源線に電位を 供給し、
前記メモリセル群用電源線は、電源切り離し回路を含み、
前記電源切り離し回路により、前記セル用電源線は電源から切り離し可能である、半導体装置。 - 請求項３において、
前記メモリセル群用電源線は、前記メモリセル群における前記メモリセルのビット線プリチャージ回路に電位を供給し、
前記電源切り離し回路により、前記ビット線プリチャージ回路は電源から切り離し可能である、半導体装置。 - 請求項１〜４のいずれかにおいて、
前記メモリセルは、第１および第２ゲート−ゲート電極層、第１および第２ドレイン−ドレイン接続層、第１および第２ドレイン−ゲート接続層を備え、
前記第１ゲート−ゲート電極層は、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含み、
前記第２ゲート−ゲート電極層は、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含み、
前記第１ドレイン−ドレイン接続層は、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとを接続し、
前記第２ドレイン−ドレイン接続層は、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとを接続し、
前記第１ドレイン−ドレイン接続層と前記第２ドレイン−ドレイン接続層との間に、前記第１ゲート−ゲート電極層および前記第２ゲート−ゲート電極層が位置し、
前記第１ドレイン−ゲート接続層は、前記第１ドレイン−ドレイン接続層と前記第２ゲート−ゲート電極層とを接続し、
前記第２ドレイン−ゲート接続層は、前記第２ドレイン−ドレイン接続層と前記第１ゲート−ゲート電極層とを接続し、
前記ドレイン−ゲート接続層、前記ドレイン−ドレイン接続層、および前記ゲート−ゲート電極層は、それぞれ、異なる層にある、半導体装置。 - 請求項１〜５のいずれかにおいて、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型であり、
前記第１ウェルおよび前記第３ウェルには、ＶＤＤ電源が接続され、
前記第２ウェルには、ＶＳＳ電源が接続されている、半導体装置。 - 請求項１〜６のいずれかにおいて、
前記第２ウェルは、２メモリセル毎に一つ、前記第２ウェルのウェルコンタクト領域が設けられている、半導体装置。
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