JP4096155B2

JP4096155B2 - 半導体装置

Info

Publication number: JP4096155B2
Application number: JP2002017488A
Authority: JP
Inventors: 邦雄渡辺
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-01-25
Filing date: 2002-01-25
Publication date: 2008-06-04
Anticipated expiration: 2022-01-25
Also published as: JP2003218323A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＳＲＡＭ（Static Random Access Memory）を含む半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
ＳＲＡＭにおいて、α線ソフトエラーという問題が知られている。α線ソフトエラーとは、α線が原因で保持データが破壊される現象をいう。具体的には、α線が空乏層のある半導体基板内に入射すると、その軌跡に沿って電子正孔対が発生する。発生した小数キャリアが拡散層に流れ込むと、拡散層の電位が変化して情報の反転が生じ、保持データが破壊される。
【０００３】
本発明の目的は、α線ソフトエラーによる保持データの破壊が生じにくい構造を有する、ＳＲＡＭを含む半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】
本発明に係る半導体装置は、同一の半導体基板に、ＳＲＡＭを含むメモリセル領域と、該ＳＲＡＭの周辺回路を含む周辺回路領域と、該メモリセル領域と該周辺回路領域との間に位置するダミーセル領域と、を含み、
前記半導体基板は、第１導電型を有し、
前記メモリセル領域および前記ダミーセル領域は、
第１導電型の第１ウェルと、
第２導電型の第２ウェルと、
第２導電型の埋込み層と、を含み、
前記埋込み層は、少なくとも前記第１ウェルの下に位置し、該第１ウェルと接して形成され、かつ、前記周辺回路領域側の端部が前記ダミーセル領域内に位置するように形成される。ここで、「周辺回路領域側の端部」とは、埋込み層の不純物の濃度プロファイルが半導体基板の表面に対して傾斜している領域を意味する。そして、「端部がダミーセル領域に位置する」とは、該端部が、前記メモリセル領域からみて、前記メモリセル領域と前記ダミーセル領域との境界より外側に位置し、かつ、前記ダミーセル領域と前記周辺回路領域との境界より内側に位置することを意味する。
【０００５】
本発明に係る半導体装置によれば、前記埋込み層を有することにより、α線ソフトエラーに起因する保持データの破壊を防止することができる。その理由については、後に詳しく述べる。そして、前記埋込み層は、前記周辺回路領域側の端部が前記ダミーセル領域内に位置するように形成されることにより、前記第１導電型の第１ウェルは、前記第１導電型の半導体基板と接する部分を有する。その結果、前記第１ウェルを基板電位に設定でき、該ウェルの電位を安定化できる。
【０００６】
本発明に係る半導体装置は、以下に例示する態様を取りうる。
【０００７】
（ａ）前記第１導電型はｐ型であり、前記第２導電型はｎ型であることができる。このような導電型の場合に、特にα線によるソフトエラーを生じやすい。本発明によれば、このような導電型の場合はもちろん、逆の導電型の場合であっても、α線によるソフトエラーを防止できる。
【０００８】
（ｂ）前記埋込み層は、前記メモリセル領域の全体にわたって形成されることができる。
【０００９】
【発明の実施の形態】
以下、本発明の一実施の形態について、図面を参照しながら説明する。
【００１０】
図１は、本実施の形態に係る半導体装置のレイアウトを示す平面図である。図２は、メモリセルのレイアウトを示す平面図である。図３は、図１のＡ−Ａ線に沿った断面図である。図４は、図１のＢ−Ｂ線に沿った断面図である。
【００１１】
本実施の形態に係る半導体装置は、ＳＲＡＭを含むメモリセル領域１００と、ＳＲＡＭの周辺回路を含む周辺回路領域２００と、メモリセル領域１００と周辺回路領域２００との間に位置するダミーセル領域３００とを含む。
【００１２】
まず、図１，図３，図４を参照して、半導体装置のウェル構造について説明する。
【００１３】
メモリセル領域１００およびダミーセル領域３００においては、図１に示すように、Ｙ方向に、第１ウェル４２と第２ウェル４４とが交互に配置されている。第１ウェル４２および第２ウェル４４は、第１導電型（この例ではｐ型）のシリコン基板４０内に形成されている。第１ウェル４２は、第１導電型（ｐ型）を有する。第２ウェル４４は、第２導電型（この例ではｎ型）を有する。以下、第１ウェルを「ｐウェル」といい、第２ウェルを「ｎウェル」という。各ウェル４２および４４の上部は、素子分離領域１８によって分離されている。
【００１４】
周辺回路領域２００においては、ｐ型シリコン基板４０内に、ｐ型のウェルとｎ型のウェルとが所定のレイアウトで配置される。図３および図４では、周辺回路領域２００にｎ型の第３ウェル４６が示されている。周辺回路領域２００のウェルは、周辺回路素子２０の特性やレイアウトなどに応じて、各種の態様を取りうる。図示の例では、メモリセル領域１００の第２ウェル（ｎウェル）４４と周辺回路領域２００の第３ウェル４６とは、同一のイオン注入工程で形成することができる。また、図示していないが、周辺回路領域２００に形成されているｐ型のウェルは、第１ウェル（ｐウェル）４２と同一のイオン注入工程で形成することができる。
【００１５】
埋め込み層５０は、メモリセル領域１００とダミーセル領域３００とにおいて配置されている。そして、埋込み層５０の端部５０ａ（周辺回路領域２００側）は、ダミーセル領域３００内に位置している。具体的には、図３および図４に示すように、埋め込み層５０は、メモリセル領域１００の全体にわたって形成され、かつ埋込み層５０の端部５０ａがダミーセル領域３００内のほぼ中央より外側に位置している。埋め込み層５０の形成領域は、図１において破線で示す領域に対応する。
【００１６】
埋め込み層５０は、第２導電型（ｎ型）の不純物拡散層から構成されている。そして、埋め込み層５０は、ｐウェル４２とｎウェル４４との下に位置し、かつこれらのｐウェル４２およびｎウェル４４と接している。埋込み層５０の詳細な機能については、後述する。埋込み層５０は、イオン注入によって形成できる。
【００１７】
また、図３、図４に示すように、埋込み層５０は、その端部５０ａにおいて、不純物の濃度プロファイルがなだらかに変化している。これは以下のような理由からである。すなわち、埋込み層５０はｐウェル４２およびｎウェル４４よりも下方、つまりシリコン基板４０の深い位置に形成するため、埋込み層５０は高いエネルギーでイオン注入を行うことによって形成される。このイオン注入工程において、埋込み層５０を形成させない領域に設けるレジストマスクは、高いエネルギーでイオンが注入されてもシリコン基板４０まで透過させない程度の厚膜のレジストを使用する必要がある。しかしながら図６に示すように、このような膜厚のレジスト８０は、必然的にその端部にテーパが発生してしまう。そして、このレジスト８０の端部に形成されたテーパの影響を受けて、埋込み層５０は、その端部５０ａでは不純物プロファイルがなだらかに傾斜して形成される。その結果、埋込み層５０の形成深さが一定ではない領域、すなわち埋込み層５０の端部５０ａ上に形成されたトランジスタは、埋込み層５０の形成深さが一定ではないことによって、トランジスタの閾値がばらつくという影響を受けてしまう。本発明では、埋込み層５０の形成深さが一定ではない端部５０ａをダミーセル領域３００内に位置させることができる。そのため、少なくともメモリセル領域１００に形成される埋込み層５０の深さを一定にさせることができるので、メモリセル領域１００に形成されるトランジスタの閾値のばらつきを防ぎ、メモリセル領域１００において所望の閾値を有するトランジスタを形成することができる。
【００１８】
本発明では、埋込み層５０をダミーセル領域３００の全体にわたって形成しないことにより、ｐ型のシリコン基板４０とｐウェル４２とが接する領域を確保することができる。したがって、埋込み層５０の端部５０ａは、ｐ型のシリコン基板４０とｐウェル４２とが、所望の範囲で接することができるように、ダミーセル領域３００の周辺回路領域２００側の端部より後退して設定される。
【００１９】
次に、図１，図２および図５を参照して、メモリセル領域１００について説明する。図５は、メモリセルの各トランジスタの電気的接続およびα線により発生した電子正孔対を示す断面図である。
【００２０】
メモリセル領域１００においては、メモリセル１０がＸ方向およびＹ方向に格子状に配列されてメモリセルアレイを構成している。
【００２１】
メモリセル１０は、図２に示すように、４個のｎチャネル型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４と、２個のｐチャネル型ＭＯＳトランジスタＱ５，Ｑ６とを有する。トランジスタＱ１，Ｑ２は転送トランジスタであり、トランジスタＱ３、Ｑ４は駆動トランジスタであり、トランジスタＱ５、Ｑ６は負荷トランジスタである。そして、負荷トランジスタＱ５と駆動トランジスタＱ３とでインバータが構成され、負荷トランジスタＱ６と駆動トランジスタＱ４とでインバータが構成されている。これらのインバータによってフリップフロップが構成されている。
【００２２】
ｎウェル４４には、負荷トランジスタＱ５，Ｑ６が形成されている。負荷トランジスタＱ５，Ｑ６は、ｐチャネル型ＭＯＳトランジスタである。負荷トランジスタＱ５，Ｑ６は、図２および図５に示すように、それぞれ、ゲート電極１４、ｐ型のソース２ａおよびｐ型のドレイン４ａを備えている。ソース２ａは、電源線Ｖ_DDと接続されている。さらに、ｎウェル４４には、ｎ型のウェルコンタクト領域６ｎが形成されている。ウェルコンタクト領域６ｎには、ｎウェル４４の電位を固定するための配線が接続される。図示の例では、ウェルコンタクト領域６ｎは、電源線Ｖ_DDと接続されている。
【００２３】
ｐウェル４２には、駆動トランジスタＱ３，Ｑ４が形成されている。駆動トランジスタＱ３，Ｑ４は、ｎチャネル型ＭＯＳトランジスタである。駆動トランジスタＱ３，Ｑ４は、それぞれ、ゲート電極１４、ｎ型のソース２ｂおよびｎ型のドレイン４ｂを備えている。各ソース２ｂは、それぞれ接地線Ｖ_SSと接続されている。各ドレイン４ｂは、それぞれ負荷トランジスタＱ５，Ｑ６のドレイン４ａと接続されている。
【００２４】
ｐウェル４２には、転送トランジスタＱ１，Ｑ２が形成されている。転送トランジスタＱ１，Ｑ２はｎチャネル型ＭＯＳトランジスタである。転送トランジスタＱ１，Ｑ２は、それぞれ、ゲート電極（ワード線）１６、ソース２ｃおよびドレイン４ｃを備えている。転送トランジスタＱ１、Ｑ２のソース２ｃと、駆動トランジスタＱ３，Ｑ４のドレイン４ｂとは、同じ不純物領域からなる。各ドレイン４ｃは、それぞれビット線ＢＬと接続されている。
【００２５】
また、ｐウェル４２には、ｐ型のウェルコンタクト領域６ｐが形成されている。ウェルコンタクト領域６ｐには、ｐウェル４２の電位を固定するための配線が接続される。図示の例では、ウェルコンタクト領域６ｐは、接地線Ｖ_SSと接続されている。
【００２６】
負荷トランジスタＱ５，Ｑ６と駆動トランジスタＱ３，Ｑ４とで構成されるインバータと、転送トランジスタＱ１，Ｑ２とは、セルノード８により、電気的に接続されている。そして、ドレイン４ａ、ドレイン４ｂおよびソース２ｃは、セルノード８の一部である。
【００２７】
ダミーセル領域３００においては、図１，図３，図４に示すように、メモリセル領域１００のメモリセルアレイの最外周にダミーセル３０が配列されて構成されている。このようなダミーセル領域３００を設けることにより、この領域でパターニングにおける寸法変動を吸収することができる。ダミーセル３０は、回路動作上は余分なセルであり、動作しないように回路接続されている。また、ダミーセル３０では、図３、図４に示すように、ＭＯＳトランジスタのソースまたはドレインに相当する不純物層２，４と、ゲート電極に相当する導電層１４，１６とが、メモリセル１０と同じパターニング工程を経て形成されている。
【００２８】
つぎに、α線ソフトエラーに起因する保持データの破壊が防止される理由について述べる。
【００２９】
図５に示すように、セルノード８が３Ｖ（すなわち、駆動トランジスタＱ３のドレイン４ｂが電圧３Ｖ）のとき、α線がドレイン４ｂ、ｐウェル４２、埋め込み層５０およびシリコン基板４０を通過することにより、電子正孔対が発生したとする。なお、接地線Ｖ_SSは０Ｖ、電源線Ｖ_DDは３Ｖとする。
【００３０】
ウェルコンタクト領域６ｎには、電源線Ｖ_DDが接続されている。したがって、埋め込み層５０の電位は、正電位（電子がｐウェル４２に流れ込むのを防ぐ電位）である。したがって、図５に示すように、埋め込み層５０およびシリコン基板４０中の電子は、埋め込み層５０からｎウェル４４を通り、ウェルコンタクト領域６ｎに流れる。そのため、駆動トランジスタＱ３のドレイン４ｂに流れ込む電子は、ｐウェル４２中の電子のみとなる。
【００３１】
埋め込み層５０を有さない半導体装置では、α線の軌跡に発生した電子がすべてドレインに流れ込む。この軌跡の距離は、ｐウェルの深さとシリコン基板の深さとを加えた値である。これに対して、図５に示す半導体装置では、ｐウェル４２の深さ分だけである。このため、本実施の形態の半導体装置では、ドレイン電圧の降下が埋込み層５０を有さない半導体装置に比べて格段に小さく、この結果、保持データは破壊されない。なお、正孔は、シリコン基板４０に接続された接地線Ｖ_SSやウェルコンタクト領域６ｐに接続された接地線Ｖ_SS等に流れる。このように、本実施の形態では、埋め込み層５０を有することにより、α線がデータ保持機能に悪影響を与えることはない。
【００３２】
また、埋め込み層５０がｎウェル４４と接触することにより、埋め込み層５０の電位を、埋め込み層５０中の電子がｐウェル４２に流れ込むのを防ぐ電位に固定することができる。
【００３３】
本実施の形態の半導体装置では、シリコン基板４０はｐ型である。そのため、メモリセル領域１００のｐウェル４２どうしがシリコン基板４０を介してつながり、ｐウェル４２を基板電位とすることができる。その結果、ｐウェル４２の電位を安定にすることができ、また、ｐウェル４２の抵抗を低くできる。また、メモリセル領域１００のｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとのうち、相対的に基板電流の大きいｎチャネルＭＯＳトランジスタの形成領域の基板電位の上昇を低減できる。
【００３４】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、発明の要旨の範囲で適宜変更することができる。
【００３５】
たとえば、埋め込み層５０は、ｐウェル４２下のうち、ｎ型のドレイン３６が位置している領域下に形成されているだけでも、上記効果を達成することが可能である。また、埋め込み層５０をｎウェル４４と接触させないで、他のウェルと接触させることにより、埋め込み層５０を所定の電位にしてもよい。
【図面の簡単な説明】
【図１】本発明に係る実施の形態の半導体装置のレイアウトを模式的に示す平面図である。
【図２】メモリセルの要部のレイアウトを示す平面図である。
【図３】図１のＡ−Ａ線に沿った断面図である。
【図４】図１のＢ−Ｂ線に沿った断面図である。
【図５】α線ソフトエラーの発生が防止される理由を説明するための断面図である。
【図６】埋込み層とその形成方法を示す断面図である。
【符号の説明】
２ａ，２ｂ，２ｃソース
４ａ，４ｂ，４ｃドレイン
６ｎ，６ｐウェルコンタクト領域
１０メモリセル
１４，１６ゲート層
１８素子分離領域
２０周辺回路素子
３０ダミーセル
４０シリコン基板
４２第１ウェル
４４第２ウェル
４６第３ウェル
５０埋め込み層
１００メモリセル領域
２００周辺回路領域
３００ダミーセル領域
Ｑ１，Ｑ２転送トランジスタ
Ｑ３，Ｑ４駆動トランジスタ
Ｑ５，Ｑ６負荷トランジスタ

Claims

同一の半導体基板に、ＳＲＡＭを含むメモリセル領域と、該ＳＲＡＭの周辺回路を含む周辺回路領域と、該メモリセル領域と該周辺回路領域との間に位置するダミーセル領域と、を含み、
前記半導体基板は、第１導電型を有し、
前記メモリセル領域および前記ダミーセル領域は、
第１導電型の第１ウェルと、
第２導電型の第２ウェルと、
第２導電型の埋込み層と、を含み、
前記埋込み層は、少なくとも前記第１ウェルの下に位置し、該第１ウェルと接して形成され、かつ、前記埋め込み層の前記周辺回路領域側において、前記埋め込み層の不純物の濃度プロファイルが前記半導体基板の表面に対して傾斜している領域が、前記ダミーセル領域内に位置するように形成され、
前記メモリセル領域の前記第１ウェルは、前記ダミーセル領域に位置する前記第１ウェルを介して前記半導体基板に電気的に接続している、半導体装置。
請求項１において、
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、半導体装置。
請求項１または２において、
前記埋込み層は、前記メモリセル領域の全体にわたって形成された、半導体装置。