KR102149388B1 - 스택된 전계효과트랜지스터(fet)를 갖는 반도체 디바이스 - Google Patents

스택된 전계효과트랜지스터(fet)를 갖는 반도체 디바이스 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 반도체 디바이스는, 일면과 상기 일면의 반대측의 타면을 포함하는 기판; 상기 기판의 타면에 배치된 제1 FET(Field Effect Transistor) 파트; 및 상기 기판의 타면에 배치되고, 상기 제1 FET 파트에 스택구조로 접속된 제2 FET 파트; 를 포함하고, 상기 제1 FET 파트는, 상기 기판의 타면에 서로 이격 배치된 제1 게이트 전극영역 및 제1 소스 전극영역을 포함하고, 상기 제2 FET 파트는, 상기 기판의 타면에 서로 이격 배치된 제2 게이트 전극영역 및 제2 드레인 전극영역을 포함하고, 상기 제1 FET 파트 및 상기 제2 FET 파트는, 상기 기판의 타면에, 서로 이격되어 배치된 제1 공통 전극 및 제2 공통 전극을 포함하고, 상기 제1 공통 전극 및 상기 제2 공통 전극 각각은, 상기 제1 FET 파트의 제1 드레인 전극과 상기 제2 FET 파트의 제2 소스 전극을 포함하여, 일체로 형성된 하나의 도체 배선일 수 있다.

Description

스택된 전계효과트랜지스터(FET)를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE HAVING STACKED FIELD EFFECT TRANSISTORS}
본 발명은 스택구조의 전계효과트랜지스터(FETs)를 갖는 반도체 디바이스에 관한 것이다.
최근, 휴대전화에 탑재되는 서브밀리파를 이용한 캐스코드형 고주파 전력증폭기에서 고출력 및 고성능이 요구되고 있다.
또한, 28GHz 대역의 PA(Power Amplifier), LNA(Low Noise Amplifier), RF 스위치가 집적화 되는 RF FE(Front End) IC에는, PA의 고출력화를 위해 캐스코드타입의 구조가 채용될 수 있다.
종래 파워 증폭 회로는 캐스코드 타입으로 이루어지는 복수의 전계효과트랜지스터(FET)를 포함할 수 있는데, 이러한 복수의 전계효과트랜지스터(FET) 각각은, 별도로 독립된 배치구조로 형성된 이후에, 캐스코드로 접속될 해당 전계효과트랜지스터(FET)들은, 해당 드레인 전극과 소스 전극을 별도의 도체 패턴을 통해 접속하여 이루어질 수 있다.
이와 같은 종래의 배치구조로 이루어지는 스택구조의 전계효과트랜지스터(FET: Field Effect Transistor)를 갖는 파워 증폭 장치는, 28GHz의 고주파에서는 패턴 효과에서 성능(이득, 효율)이 저하되는 문제점이 있다.
(선행기술문헌)
(특허문헌 1) KR 공개특허 제2009-0131414호(2009.12.29)
본 발명의 일 실시 예는, 이득 및 효율을 개선할 수 있는 스택구조의 전계효과트랜지스터(FET)를 갖는 반도체 디바이스를 제공한다.
본 발명의 일 실시 예에 의해, 일면과 상기 일면의 반대측의 타면을 포함하는 기판; 상기 기판의 타면에 배치된 제1 FET 파트; 및 상기 기판의 타면에 배치되고, 상기 제1 FET 파트에 스택구조로 접속된 제2 FET 파트; 를 포함하고, 상기 제1 FET 파트는, 상기 기판의 타면에 서로 이격 배치된 제1 게이트 전극영역 및 제1 소스 전극영역을 포함하고, 상기 제2 FET 파트는, 상기 기판의 타면에 서로 이격 배치된 제2 게이트 전극영역 및 제2 드레인 전극영역을 포함하고, 상기 제1 FET 파트 및 상기 제2 FET 파트는, 상기 기판의 타면에, 서로 이격되어 배치된 제1 공통 전극 및 제2 공통 전극을 포함하고, 상기 제1 공통 전극 및 상기 제2 공통 전극 각각은, 상기 제1 FET 파트의 제1 드레인 전극과 상기 제2 FET 파트의 제2 소스 전극을 포함하여, 일체로 형성된 하나의 도체 배선인 반도체 디바이스가 제안된다.
상기 제1 공통 전극, 제2 공통 전극 각각은, 절곡없이 서로 나란히 배치되도록 이루어질 수 있다.
상기 제1 게이트 전극영역은, 상기 기판의 타면에 형성된 제1 도체층에 서로 이격되어 배치된 복수의 제1 게이트 전극핑거; 및 상기 제1 도체층에 배치되어, 상기 복수의 제1 게이트 전극핑거와 연결된 제1 게이트 전극패드; 를 포함할 수 있다.
상기 제1 소스 전극영역은, 상기 제1 도체층에 서로 이격되어 배치된 제1 소스 전극패드 페어; 및 상기 제1 도체층에 배치되고, 상기 제1 소스 전극패드 페어 사이에, 상기 제1 소스 전극패드 페어와 이격된 제1 소스 전극핑거; 를 포함할 수 있다.
상기 제2 게이트 전극영역은, 상기 제1 도체층에 서로 이격되어 배치된 복수의 제2 게이트 전극핑거; 및 상기 제1 도체층에 배치되어, 상기 복수의 제2 게이트 전극핑거에 연결된 제2 게이트 전극버스; 을 포함할 수 있다.
상기 제2 드레인 전극영역은, 상기 제1 도체층에 배치되어, 상기 제1 공통 전극 및 제2 공통 전극에 의해, 서로 이격된 복수의 제2 드레인 전극핑거; 및 상기 제1 도체층에 배치되어, 상기 복수의 제2 드레인 전극핑거와 이격된 제2 드레인 전극패드; 를 포함할 수 있다.
상기 제2 게이트 전극버스는, 상기 제1 공통 전극 및 제2 공통 전극과 상기 제2 드레인 전극패드 사이에, 상기 제1 공통 전극 및 제2 공통 전극과 상기 제2 드레인 전극패드 각각과 이격 배치되도록 이루어질 수 있다.
상기 제1 소스 전극영역은, 상기 제1 도체층에 적층된 제2 도체층에 배치되고, 상기 제1 소스 전극핑거 및 상기 제1 소스 전극패드 페어와 연결된 제1 소스 연결전극; 를 포함할 수 있다.
상기 제2 드레인 전극영역은, 상기 제2 도체층에 배치되고, 상기 복수의 제2 드레인 전극핑거와 상기 제2 드레인 전극패드에 연결된 제2 드레인 연결전극; 를 포함할 수 있다.
상기 제1 게이트 전극영역은, 상기 제2 도체층에 배치되고, 상기 제1 게이트 전극패드와 연결된 제1 게이트 연결전극; 을 더 포함할 수 있다.
상기 기판은, 상기 일면에 형성된 접지면을 포함하고, 상기 반도체 디바이스는, 상기 제1 소스 전극패드 페어를 상기 기판의 접지면에 연결하는 제1,제2 도체 비아; 를 더 포함할 수 있다.
상기 복수의 제1 게이트 전극핑거는, 상기 제1 소스 전극패드 페어, 제1 소스 전극핑거, 제1 공통 전극 및 제2 공통 전극 사이에 각각 배치되도록 이루어질 수 있다.
상기 제1 공통 전극은, 상기 제1 소스 전극패드 페어중 하나와 상기 제1 소스 전극핑거 사이에 배치되어, 상기 복수의 제2 드레인 전극핑거중 2개 사이까지 연장 배치되며, 하나의 도체 배선으로 일체로 형성되도록 이루어질 수 있다.
상기 제2 공통 전극은, 상기 제1 소스 전극패드 페어중 다른 하나와 상기 제1 소스 전극핑거 사이에 배치되어, 상기 복수의 제2 드레인 전극핑거중 다른 2개 사이까지 연장 배치되며, 하나의 도체 배선으로 일체로 형성되도록 이루어질 수 있다.
상기 반도체 디바이스는, 상기 제1 도체층과 상기 제2 도체층 사이에 적층된 중간 연결층에 배치되어, 상기 제1 게이트 전극패드와 제1 게이트 연결전극에 연결된 제1 게이트 연결패드; 상기 중간 연결층에 배치되어, 상기 제1 소스 전극핑거와 상기 제1 소스 연결전극에 연결된 제1 소스 연결핑거; 상기 중간 연결층에 배치되어, 상기 제1 소스 전극패드 페어와 상기 제1 소스 연결전극에 연결된 제1 소스 연결패드 페어; 상기 중간 연결층에 배치되어, 상기 복수의 제2 드레인 전극핑거와 상기 제2 드레인 연결전극에 연결되고, 서로 이격 배치된 복수의 제2 드레인 연결핑거; 및 상기 중간 연결층에 배치되어, 상기 제2 드레인 전극패드와 상기 제2 드레인 연결전극에 연결된 제2 드레인 연결패드; 를 더 포함할 수 있다.
또한, 상기 반도체 디바이스는, 상기 제1 도체층에 적층된 오믹층에 배치되고, 상기 제1 소스 전극패드 페어와 상기 기판 사이에 배치된 제1 소스 오믹패드 페어; 상기 오믹층에 배치되고, 상기 제1 소스 전극핑거와 상기 기판 사이에 배치된 제1 소스 오믹핑거; 상기 오믹층에 배치되고, 상기 제1 공통 전극 및 제2 공통 전극과 상기 기판 사이에 배치된 제1,제2 공통 오믹핑거; 및 상기 오믹층에 배치되고, 상기 복수의 제2 드레인 전극핑거와 상기 기판 사이에 배치되고, 서로 이격된 복수의 제2 드레인 오믹핑거; 를 더 포함할 수 있다.
본 발명의 일 실시 예에 의하면, 스택되는 적어도 두 전계효과트랜지스터(FET)의 배치구조에서, 하나의 전계효과트랜지스터(FET)의 복수의 드레인 전극핑거 각각과 다른 하나의 전계효과트랜지스터(FET)의 복수의 소스 전극핑거 각각을 하나의 도체배선으로 일체로 형성함으로써, 복수의 드레인 전극핑거와 복수의 소스 전극핑거를 접속하는 패드없는 구조이므로, 전극 배선의 길이를 줄일 수 있고, 사이즈를 줄일 수 있으며, 이에 따라 이득이 우수한 스택된 구조에서 효율을 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 디바이스의 배치 구조 예를 보이는 사시도이다.
도 2는 도 1의 반도체 디바이스의 배치 구조 예를 보이는 분배 사시도이다.
도 3은 도 2의 제1 도체층의 배치구조 예시도이다.
도 4는 도 2의 제2 도체층의 배치구조 예시도이다.
도 5는 도 2의 중간 연결층의 배치구조 예시도이다.
도 6은 도 2의 오믹층의 배치구조 예시도이다.
도 7은 도 2의 제1 및 제2 도체 바이의 예시도이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 디바이스의 평면 투시도이다.
도 9는 도 8의 Ⅰ-Ⅰ' 선단면도이다.
도 10은 도 8의 Ⅱ-Ⅱ' 선단면도이다.
도 11은 도 8의 Ⅲ-Ⅲ' 선단면도이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 디바이스의 제1 적용 예시도이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 디바이스의 제2 적용 예시도이다.
도 14는 본 발명의 일 실시 예에 따른 반도체 디바이스의 제3 적용 예시도이다.
도 15는 도 1의 반도체 디바이스의 배치 구조의 등가 회로 예시도이다.
도 16은 본 발명의 일 실시 예에 따른 반도체 디바이스의 성능을 보이는 그래프이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 디바이스의 배치 구조 예를 보이는 사시도이다.
도 1을 침조하면, 본 발명의 일 실시 예에 따른 반도체 디바이스는, 기판(10), 제1 FET 파트(FET1) 및 제2 FET 파트(FET2)를 포함할 수 있다. 상기 제1 FET 파트(FET1)는 제1 게이트 전극영역(G1) 및 제1 소스 전극영역(S1)을 포함할 수 있고, 상기 제2 FET 파트(FET2)는 제2 게이트 전극영역(G2) 및 제2 드레인 전극영역(D2)을 포함할 수 있다. 그리고, 상기 제1 FET 파트(FET1) 및 상기 제2 FET 파트(FET2)는 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2)을 포함할 수 있다.
상기 기판(10)은, 일면(A1)과 상기 일면(A1)의 반대측의 타면(A2)을 포함한다. 일 예로, 상기 기판(10)은 회로 패턴을 형성할 수 있는 베이스 다이(BASE DIE)가 될 수 있다.
상기 제1 FET 파트(FET1) 및 제2 FET 파트(FET2) 각각은, 상기 기판(10)의 타면(A2)에 배치되어, 서로 스택구조로 접속될 수 있다. 일 예로, 상기 스택(stack)구조는 제1 FET 파트(FET1)의 드레인 전극 각각과 상기 제2 FET 파트(FET2)의 소스 전극 각각이 서로 일대일로 접속되는 케스코드(Cascode) 구조일 수 있다.
상기 제1 FET 파트(FET1)의 제1 게이트 전극영역(G1) 및 제1 소스 전극영역(S1) 각각은, 상기 기판(10)의 타면(A2)에 서로 이격 배치될 수 있다.
상기 제2 FET 파트(FET2)의 제2 게이트 전극영역(G2) 및 제2 드레인 전극영역(D2) 각각은, 상기 기판(10)의 타면(A2)에 서로 이격 배치될 수 있다.
상기 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2)은, 상기 기판(10)의 타면에 서로 이격되어 배치될 수 있다.
상기 제1 공통 전극(D1S2-1), 제2 공통 전극(D1S2-2) 각각은, 상기 제1 FET 파트(FET1)의 제1 드레인 전극(D1)과 상기 제2 FET 파트(FET2)의 제2 소스 전극(S2)을 포함하여, 일체로 형성된 하나의 도체 배선으로 이루어질 수 있다.
일 예로, 상기 제1 공통 전극(D1S2-1), 제2 공통 전극(D1S2-2) 각각은, 절곡없이 서로 나란히 배치될 수 있다.
본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.
또한, 본 발명의 각 실시 예서는, 전극 패드는 전극 핑거보다는 넓은 면적을 갖고, 전극 핑거는 전극 패드보다는 좁은 면적을 가지며, 전극버스는 전극 핑거와 동일하거나 유사한 폭을 가질 수 있으며, 전극 패드보다는 접은 폭을 갖는다. 특히제1 게이트 핑거 및 제2 게이트 핑거는 다른 소스 핑거 또는 드레인 핑거보다 더 좁은 폭으로 형성될 수 있다.
본 실시 예에서, 상기 전계효과트랜지스터(FET)는, 일 예로, pHEMT(pseudomorphic HighElectronMobilityTransistor)가 될 수 있다.
본 발명의 각 도면에서는 좌측에서 우측으로, 제1 게이트 전극영역(G1), 제1 소스 영역(S1), 제1 공통 전극(D1S2-1), 제2 공통 전극(D1S2-2), 제2 게이트 전극영역(D2), 제2 드레인 영역(D2) 순으로 배치되어 있고, 그 반대일 수 있다.
도 2는 도 1의 반도체 디바이스의 배치 구조 예를 보이는 분배 사시도이고, 도 3은 도 2의 제1 도체층의 배치구조 예시도이고, 도 4는 도 2의 제2 도체층의 배치구조 예시도이고, 도 5는 도 2의 중간 연결층의 배치구조 예시도이고, 도 6은 도 2의 오믹층의 배치구조 예시도이다. 그리고, 도 7은 도 2의 제1 및 제2 도체 바이의 예시도이다.
도 2 및 도 3을 참조하여 제1 도체층에 배치되는 제1 FET 파트(FET1) 및 제2 FET 파트(FET2)의 전극 배치 및 전극 구조에 대해 설명한다.
도 3에서, 상기 제1 게이트 전극영역(G1)은, 복수의 제1 게이트 전극핑거(G1-F), 및 하나의 제1 게이트 전극패드(G1-P)를 포함한다.
상기 복수의 제1 게이트 전극핑거(G1-F)는, 상기 기판(10)의 타면(A2)에 형성된 제1 도체층(ML1)에 서로 이격되어 배치될 수 있다. 일 예로, 상기 복수의 제1 게이트 전극핑거(G1-F)(G1-F1,G1-F2,G1-F3,G1-F4)는 각각 서로 이격된 4개의 전극핑거로 이루어질 수 있다.
상기 제1 게이트 전극패드(G1-P)는, 상기 제1 도체층(ML1)에 배치되어, 상기 복수의 제1 게이트 전극핑거(G1-F) 각각과 연결될 수 있다.
상기 제1 소스 전극영역(S1)은, 제1 소스 전극패드 페어(S1-P1,S1-P2), 및 하나의 제1 소스 전극핑거(S1-F)를 포함할 수 있다.
상기 제1 소스 전극패드 페어(S1-P1,S1-P2)는, 상기 제1 도체층(ML1)에 서로 이격되어 배치된 2개의 전극패드(S1-P1,S1-P2)로 이루어질 수 있다.
상기 제1 소스 전극핑거(S1-F)는, 상기 제1 도체층(ML1)에 배치되고, 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)의 2개 전극패드(S1-P1,S1-P2) 사이에 배치되고, 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)와 이격될 수 있다.
일 예로, 상기 제1 공통 전극(D1S2-1), 제2 공통 전극(D1S2-2) 각각은, 상기 제1 소스 전극핑거(S1-F)의 길이 보다 긴 길이로 형성될 수 있다.
상기 제2 게이트 전극영역(G2)은, 복수의 제2 게이트 전극핑거(G2-F)(G2-F1~G2-F3) 및 하나의 제2 게이트 전극버스(G2-BUS)를 포함할 수 있다.
일 예로, 상기 복수의 제2 게이트 전극핑거(G2-F)(G2-F1,G2-F2,G2-F3,G2-F4)는, 상기 제1 도체층(ML1)에 배치되고, 상기 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2)에 의해, 서로 이격될 수 있다. 일 예로, 상기 복수의 제2 게이트 전극핑거(G2-F)(G2-F1~G2-F4)는 서로 이격된 4개의 전극핑거(G2-F1~G2-F4)로 이루어질 수 있다.
일 예로, 상기 제2 게이트 전극버스(G2-BUS)는, 상기 제1 도체층(ML1)에 배치되어, 상기 복수의 제2 게이트 전극핑거(G2-F) 각각에 연결될 수 있다.
상기 제2 드레인 전극영역(D2)은, 복수의 제2 드레인 전극핑거(D2-F), 및 하나의 제2 드레인 전극패드(D2-P)를 포함할 수 있다.
상기 복수의 제2 드레인 전극핑거(D2-F)는, 상기 제1 도체층(ML1)에 배치되어, 상기 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2)에 의해, 서로 이격될 수 있다. 일 예로, 복수의 제2 드레인 전극핑거(D2-F)는 서로 이격된 3개의 전극핑거(D2-F1~D2-F3)로 이루어질 수 있다.
상기 제2 드레인 전극패드(D2-P)는, 상기 제1 도체층(ML1)에 배치되어, 상기 복수의 제2 드레인 전극핑거(D2-F)(D2-F1~D2-F3) 각각과 이격될 수 있고, 제2 도체층(ML2)의 제2 드레인 연결전극(D2-CT)에 의해 연결될 수 있다.
일 예로, 상기 제1 공통 전극(D1S2-1), 제2 공통 전극(D1S2-2) 각각은, 각 제2 드레인 전극핑거(D2-F)(D2-F1~D2-F3)의 길이 보다 긴 길이로 형성될 수 있다.
일 예로, 상기 제1 공통 전극(D1S2-1), 제2 공통 전극(D1S2-2) 각각은, 각 제2 드레인 전극핑거(D2-F)(D2-F1~D2-F3)의 길이와 상기 제1 소스 전극핑거(S1-F)의 길이를 합친 길이 보다 긴 길이로 형성될 수 있다.
상기 제2 게이트 전극버스(G2-BUS)는, 상기 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2)과 상기 제2 드레인 전극패드(D2-P) 사이에, 상기 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2)과 상기 제2 드레인 전극패드(D2-P) 각각과 이격 배치될 수 있다.
일 예로, 제2 게이트 전극버스(G2-BUS)는, 상기 제2 드레인 전극패드(D2-P)보다 좁은 폭을 갖도록 형성되어, 별도의 제2 게이트 전극패드를 형성하지 않아도 되므로, 적은 차지 면적으로 소형 제작에 기여할 수 있다.
특히, 상기 제1 FET 파트(FET1)의 제1 드레인 전극(D1)과 상기 제2 FET 파트(FET2)의 제2 소스 전극(S2)을 포함하는 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2)을 형성하여, 본 발명의 각 실시 예에서는, 별도의 제1 드레인 전극패드 및 제2 소스 전극패드가 불필요하게 됨에 따라, 적은 차지 면적으로 소형 제작에 기여할 수 있다.
예를 들어, 상기 제1 소스 전극핑거(S1-F)는, 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)의 2개 전극패드(S1-P1,S1-P2) 사이에 배치될 수 있다. 상기 제1 공통 전극(D1S2-1)은, 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)의 2개 전극패드(S1-P1,S1-P2)중 하나(S1-P1)와 상기 제1 소스 전극핑거(S1-F) 사이에 배치될 수 있다. 상기 제2 공통 전극(D1S2-2)은 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)의 2개 전극패드(S1-P1,S1-P2)중 다른 하나(S1-P2)와 상기 제1 소스 전극핑거(S1-F) 사이에 배치될 수 있다.
일 예로, 상기 4개의 제1 게이트 전극핑거(G1-F)는, 상기 제1 소스 전극패드 페어(S1-P1,S1-P2), 제1 소스 전극핑거(S1-F), 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2) 각각의 사이에 배치될 수 있다.
예를 들어, 상기 3개의 제2 드레인 전극핑거(D2-F)(D2-F1~D2-F3) 사이에 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2)이 배치될 수 있고, 4개의 제2 게이트 전극핑거(G2-F)(G2-F1~G2-F4)는, 상기 3개의 제2 드레인 전극핑거(D2-F)(D2-F1~D2-F3) 및 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2) 각각의 사이에 배치될 수 있다.
도 2 및 도 4를 참조하여 제2 도체층(ML2)에 배치되는 제1 FET 파트(FET1) 및 제2 FET 파트(FET2)의 전극 배치 및 전극 구조에 대해 설명한다.
도 4에서, 상기 제1 소스 전극영역(S1)은, 제1 소스 연결전극(S1-CT)을 포함할 수 있고, 상기 제1 소스 연결전극(S1-CT)은, 상기 제1 도체층(ML1)에 적층된 제2 도체층(ML2)에 배치되고, 상기 제1 소스 전극핑거(S1-F) 및 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)와 연결될 수 있다. 일 예로, 상기 제1 소스 연결전극(S1-CT)은, 하나의 제1 소스 전극핑거(S1-F) 및 2개의 제1 소스 전극패드(S1-P1,S1-P2)와 연결하기 위해, 각각과 연결되도록 '王'자 형상으로 이루어질 수 있다.
상기 제2 드레인 전극영역(D2)은, 제2 드레인 연결전극(D2-CT)을 포함할 수 있고, 상기 제2 드레인 연결전극(D2-CT)은, 상기 제2 도체층(ML2)에 배치되고, 상기 제1 도체층(ML1)에 배치된 복수의 제2 드레인 전극핑거(D2-F)와 상기 제2 드레인 전극패드(D2-P)에 연결될 수 있다. 일 예로, 상기 제2 드레인 연결전극(D2-CT)은, 3개의 제2 드레인 전극핑거(D2-F)(D2-F1-D2-F3)와 하나의 제2 드레인 전극패드(D2-P)와 연결하기 위해, 각각과 연결되도록 '∃'자 형상으로 이루어질 수 있다.
상기 제1 게이트 전극영역(G1)은, 제1 게이트 연결전극(G1-CT)을 포함할 수 있고, 상기 제1 게이트 연결전극(G1-CT)은, 상기 제2 도체층(ML2)에 배치되고, 상기 제1 게이트 전극패드(G1-P)와 연결될 수 있다.
도 2 내지 도 4를 참조하면, 상기 복수의 제1 게이트 전극핑거(G1-F)는, 상기 제1 소스 전극패드 페어(S1-P1,S1-P2), 제1 소스 전극핑거(S1-F), 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2) 사이에 각각 배치될 수 있다.
다시 도 3을 참조하면, 상기 제1 공통 전극(D1S2-1)은, 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)중 하나(S1-P1)와 상기 제1 소스 전극핑거(S1-F) 사이에 배치되어, 상기 복수의 제2 드레인 전극핑거(D2-F)중 2개(D2-F1,D2-F2) 사이까지 연장 배치되며, 하나의 도체 배선으로 일체로 형성될 수 있다.
상기 제2 공통 전극(D1S2-2)은, 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)중 다른 하나(S1-P2)와 상기 제1 소스 전극핑거(S1-F) 사이에 배치되어, 상기 복수의 제2 드레인 전극핑거(D2-F)중 다른 2개(D2-F2,D2-F3) 사이까지 연장 배치되며, 하나의 도체 배선으로 일체로 형성될 수 있다.
도 2 및 도 5를 참조하여 중간 연결층(ML3)에 배치되는 제1 FET 파트(FET1) 및 제2 FET 파트(FET2)의 전극 배치 및 전극 구조에 대해 설명한다.
도 5에서, 상기 반도체 디바이스는, 제1 게이트 연결패드(G1-CP), 제1 소스 연결핑거(S1-CF), 제1 소스 연결패드 페어(S1-CP1,S1-CP2), 복수의 제2 드레인 연결핑거(D2-CF), 및 제2 드레인 연결패드(D2-CP)를 포함할 수 있다.
상기 제1 게이트 연결패드(G1-CP)는, 상기 제1 도체층(ML1)과 상기 제2 도체층(ML2) 사이에 적층된 중간 연결층(ML3)에 배치되어, 상기 제1 도체층(ML1)에 배치된 제1 게이트 전극패드(G1-P)와 상기 제2 도체층(ML2)에 배치된 제1 게이트 연결전극(G1-CT)에 연결될 수 있다.
상기 제1 소스 연결핑거(S1-CF)는, 상기 중간 연결층(ML3)에 배치되어, 상기 제1 도체층(ML1)에 배치된 제1 소스 전극핑거(S1-F)와 상기 제2 도체층(ML2)에 배치된 제1 소스 연결전극(S1-CT)에 연결될 수 있다.
상기 제1 소스 연결패드 페어(S1-CP1,S1-CP2)는, 중간 연결층(ML3)에 배치되어, 상기 제1 도체층(ML1)에 배치된 제1 소스 전극패드 페어(S1-P1,S1-P2)와 상기 제2 도체층(ML2)에 배치된 제1 소스 연결전극(S1-CT)에 연결될 수 있다.
일 예로, 상기 제1 소스 연결핑거(S1-CF)는 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)의 2개의 전극패드(S1-P1,S1-P2) 사이에 배치될 수 있다.
상기 복수의 제2 드레인 연결핑거(D2-CF)는, 상기 중간 연결층(ML3)에 배치되어, 상기 제1 도체층(ML1)에 배치된 복수의 제2 드레인 전극핑거(D2-F)와 상기 W제2 도체층(ML2)에 배치된 제2 드레인 연결전극(D2-CT)에 연결되고, 서로 이격 배치될 수 있다.
상기 제2 드레인 연결패드(D2-CP)는, 상기 중간 연결층(ML3)에 배치되어, 상기 제1 도체층(ML1)에 배치된 제2 드레인 전극패드(D2-P)와 상기 제2 도체층(ML2)에 배치된 제2 드레인 연결전극(D2-CT)에 연결될 수 있다.
한편, 본 발명의 각 실시 예에서, 제1 도체층, 제2 도체층 및 중간 연결층은 메탈층이 될 수 있으며, 여기서 메탈층은 도전성 재질을 포함하여 전기를 통하는 도체 전극 패턴을 포함한다는 의미로 정의될 수 있다.
도 2 및 도 6을 참조하여 오믹(OL1)에 배치되는 오믹패드 및 오픽핑거의 배치 및 구조에 대해 설명한다.
상기 반도체 디바이스는, 상기 제1 및 제2 FET 파트(FET1,FET2) 각각의 드레인 전극 및 소스 전극과 기판 사이의 오믹 컨택(Ohmic contact)을 형성하기 위해, 제1 소스 오믹패드 페어(S1-OP1,S1-OP2), 제1 소스 오믹핑거(S1-OF), 제1,제2 공통 오믹핑거(COM-OF1,COM-OF2), 및 복수의 제2 드레인 오믹핑거(D2-OF)를 포함할 수 있다.
상기 제1 소스 오믹패드 페어(S1-OP1,S1-OP2)는, 상기 제1 도체층(ML1)에 적층된 오믹층(OL1)에 배치되고, 상기 제1 도체층(ML1)에 배치된 제1 소스 전극패드 페어(S1-P1,S1-P2)와 상기 기판(10) 사이에 배치될 수 있다.
상기 제1 소스 오믹핑거(S1-OF)는, 상기 오믹층(OL1)에 배치되고, 상기 제1 도체층(ML1)에 배치된 제1 소스 전극핑거(S1-F)와 상기 기판(10) 사이에 배치될 수 있다.
상기 제1,제2 공통 오믹핑거(COM-OF1,COM-OF2)는, 상기 오믹층(OL1)에 배치되고, 상기 제1 도체층(ML1)에 배치된 제1 공통 전극(D1S2-1) 및 제2 공통 전극(D1S2-2)과 상기 기판(10) 사이에 배치될 수 있다.
상기 복수의 제2 드레인 오믹핑거(D2-OF)는, 상기 오믹층(OL1)에 배치되고, 상기 제1 도체층(ML1)에 배치된 복수의 제2 드레인 전극핑거(D2-F)와 상기 기판(10) 사이에 배치되고, 서로 이격될 수 있다.
도 2 및 도 7을 참조하면, 상기 기판(10)은 상기 일면에 형성된 접지면(GND)을 포함하고, 상기 반도체 디바이스는, 제1,제2 도체 비아(VA1,VA2)를 포함하고, 상기 제1,제2 도체 비아(VA1,VA2) 각각은, 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)를 상기 기판(10)의 접지면(GND)에 연결할 수 있다.
상기 제2 게이트 전극버스(G2-BUS)의 양단 각각은, 제1 및 제2 커패시터(C1,C2) 각각을 통해 상기 기판(10)의 접지면(GND)에 연결될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 디바이스의 평면 투시도이고, 도 9는 도 8의 Ⅰ-Ⅰ' 선단면도이고, 도 10은 도 8의 Ⅱ-Ⅱ' 선단면도이고, 도 11은 도 8의 Ⅲ-Ⅲ' 선단면도이다.
도 8 및 도 9에 도시된 반도체 디바이스의 Ⅰ-Ⅰ' 선단면을 참조하면, 상기 기판의 일면(A1)에 접지면(GND)이 형성되고, 기판의 타면(A2)에는 오믹층(OL1), 제1 도체층(ML1), 중간 연결층(ML3), 및 제2 도체층(ML2)이 순차적으로 적층되어 있다. 일 예로, 상기 기판(10)은 갈륨비소(GaAs)로 이루어질 수 있다.
상기 제1 소스 전극패드 페어(S1-P1,S1-P2)중 하나(S1-P1)는 제1 소스 오믹패드 페어(S1-OP1,S1-OP2)중 하나(S1-OP1)에 연결되고, 제1 소스 오믹패드 페어(S1-OP1,S1-OP2)중 하나(S1-OP1)는 제1 도체 비아(VA1)를 통해 접지면(GND)에 연결된다. 그리고, 상기 제1 소스 전극패드 페어(S1-P1,S1-P2)중 하나(S1-P1)는 제1 소스 연결패드 페어(S1-CP1,S1-CP2)중 하나(S1-CP1)를 통해 제1 소스 연결전극(S1-CT)에 연결된다.
일 예로, 상기 제1 소스 연결전극(S1-CT), 제1 소스 연결패드 페어(S1-CP1,S1-CP2), 제1 소스 전극패드 페어(S1-P1,S1-P2), 제1 소스 오믹패드 페어(S1-OP1,S1-OP2) 및 제1,제2 제1 도체 비아(VA1,VA2) 각각은 금(Au)으로 이루어질 수 있다. IL1은 질화규소(SiN) 또는 절연필름(PI) 등의 절연층이다.
도 8 및 도 10에 도시된 반도체 디바이스의 Ⅱ-Ⅱ' 선단면을 참조하면, 기판의 일면(A1)에 접지면(GND)이 형성되고, 상기 기판의 타면(A2)에는 오믹층(OL1), 제1 도체층(ML1), 중간 연결층(ML3), 및 제2 도체층(ML2)이 순차적으로 적층되어 있다.
상기 기판의 타면(A2)에는, 제2 드레인 전극패드(D2-P)는 제2 드레인 연결패드(D2-CP)를 통해 제2 드레인 연결전극(D2-CT)에 연결된다.
도 8 및 도 11에 도시된 반도체 디바이스의 Ⅲ-Ⅲ' 선단면을 참조하면, 기판의 일면(A1)에 접지면(GND)이 형성되고, 상기 기판의 타면(A2)에는 오믹층(OL1), 제1 도체층(ML1), 중간 연결층(ML3), 및 제2 도체층(ML2)이 순차적으로 적층되어 있다.
상기 기판의 타면(A2)에는, 제2 드레인 전극패드(D2-P)는 제2 드레인 연결패드(D2-CP)를 통해 제2 드레인 연결전극(D2-CT)에 연결된다.
또한, 제2 드레인 전극핑거(D2-F)는 제2 드레인 연결패드(D2-CP)를 통해 제2 드레인 연결전극(D2-CT)에 연결되고, 제2 드레인 오믹핑거(D2-OF)에 연결된다.
도 12는 본 발명의 일 실시 예에 따른 반도체 디바이스의 제1 적용 예시도이다. 도 13은 본 발명의 일 실시 예에 따른 반도체 디바이스의 제2 적용 예시도이다. 도 14는 본 발명의 일 실시 예에 따른 반도체 디바이스의 제3 적용 예시도이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 반도체 디바이스의 제1 적용 예는 도 1에 도시된 단위(Unit) 반도체 디바이스에 해당된 2개의 단위(Unit) 반도체 디바이스(100-1,100-2)가 병렬로 접속된 구조를 보이고 있다.
도 13을 참조하면, 본 발명의 일 실시 예에 따른 반도체 디바이스의 제1 적용 예는 도 1에 도시된 단위(Unit) 반도체 디바이스에 해당된 3개의 단위(Unit) 반도체 디바이스(100-1,100-2,100-3)가 병렬로 접속된 구조를 보이고 있다.
도 14를 참조하면, 본 발명의 일 실시 예에 따른 반도체 디바이스의 제1 적용 예는 도 1에 도시된 단위(Unit) 반도체 디바이스에 해당된 4개의 단위(Unit) 반도체 디바이스(100-1,100-2,100-3,100-4)가 병렬로 접속된 구조를 보이고 있다.
도 12 내지 도 14와 같이, 여러 개의 단위(Unit) 반도체 디바이스가 병렬로 접속되는 반도체 디바이스(100) 구조에서는, 단위(Unit) 반도체 디바이스 사이에 위치하는 도체 비아는 소형 제작을 위해 서로 공유할 수 있다.
도 15는 도 1의 반도체 디바이스의 배치 구조의 등가 회로 예시도이다.
도 15를 참조하면, 일 예로, 제1 FET 파트(FET1)는, 제1 FET_셀1(FET1_Cll), 제1 FET_셀2(FET1_Cl2), 제1 FET_셀3(FET1_Cl3) 및 제1 FET_셀4(FET1_Cl4)를 포함할 수 있다.
상기 제1 FET_셀1(FET1_Cll), 제1 FET_셀2(FET1_Cl2), 제1 FET_셀3(FET1_Cl3) 및 제1 FET_셀4(FET1_Cl4)의 게이트 각각은 복수의 제1 게이트 전극핑거(G1-F)(G1-F1,G1-F2,G1-F3,G1-F4) 각각을 통해 공통의 제1 게이트 전극 영역(G1)에 접속될 수 있다.
상기 제1 FET_셀1(FET1_Cll), 제1 FET_셀2(FET1_Cl2), 제1 FET_셀3(FET1_Cl3) 및 제1 FET_셀4(FET1_Cl4)의 소스는 제1 소스 전극패드 페어(S1-P1,S1-P2) 및 제1 소스 전극핑거(S1-F)를 통해 공통의 제1 소스 전극 영역(S1)에 공통으로 접속될 수 있다.
상기 제1 FET_셀1(FET1_Cll) 및 제1 FET_셀2(FET1_Cl2)의 드레인은 제1 공통 전극(D1S2-1)에 접속될 수 있고, 상기 제1 FET_셀3(FET1_Cl3) 및 제1 FET_셀4(FET1_Cl4)의 드레인은 제2 공통 전극(D1S2-2)에 접속될 수 있다.
그리고, 상기 제1 소스 전극 영역(S1)의 양단은 제1 및 제2 도체 비아(VA1,VA2)를 통해 접지에 접속될 수 있고, 상기 제1 및 제2 도체 비아(VA1,VA2) 각각은 저항 및 인덕터로 표현될 수 있다.
또한, 일예로, 제2 FET 파트(FET2)는, 제2 FET_셀1(FET2_C2l), 제2 FET_셀2(FET2_C22), 제2 FET_셀3(FET2_C23) 및 제2 FET_셀4(FET2_C24)를 포함할 수 있다.
상기 제2 FET_셀1(FET2_C2l), 제2 FET_셀2(FET2_C22), 제2 FET_셀3(FET2_C23) 및 제2 FET_셀4(FET2_C24)의 게이트 각각은 복수의 제2 게이트 전극핑거(G2-F)(G2-F1,G2-F2,G2-F3,G2-F4) 각각을 통해 공통의 제2 게이트 전극버스(G2-BUS)에 접속될 수 있다.
상기 제2 FET_셀1(FET2_C2l) 및 제2 FET_셀2(FET2_C22)의 소스는 제1 공통 전극(D1S2-1)에 접속될 수 있고, 상기 제2 FET_셀3(FET2_C23) 및 제2 FET_셀4(FET2_C24)의 소스는 제2 공통 전극(D1S2-2)에 접속될 수 있다.
상기 제2 FET_셀1(FET2_C2l)의 드레인은 복수의 제2 드레인 전극핑거(D2-F)중 제1 핑거(D2-F1)를 통해 공통의 제2 드레인 전극영역(D2)에 접속될 수 있고, 상기 제2 FET_셀2(FET2_C22) 및 제2 FET_셀3(FET2_C23)의 드레인은 복수의 제2 드레인 전극핑거(D2-F)중 제2 핑거(D2-F2)를 통해 공통의 제2 드레인 전극영역(D2)에 접속될 수 있고, 상기 제2 FET_셀4(FET2_C24)의 드레인은 복수의 제2 드레인 전극핑거(D2-F)중 제3 핑거(D2-F3)를 통해 공통의 제2 드레인 전극영역(D2)에 접속될 수 있다.
전술한 설명에서, 제1 FET 파트(FET1) 및 제2 FET 파트(FET2) 각각은 4개의 FET 셀을 포함하는 것을 예시로 보이고 있으나, 본 실시 예는, 이에 한정되지 않으며, 제1 FET 파트(FET1) 및 제2 FET 파트(FET2) 각각은 4개의 FET 셀을 포함할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 반도체 디바이스의 성능을 보이는 그래프이다. 도 16에서, G11은 기존 반도체 디바이스의 입력파워 대비 효율(Efficiency)을 보이는 그래프이고, G12는 본 발명의 일 실시 예에 따른 반도체 디바이스의 입력파워 대비 효율을 보이는 그래프이다. G21은 기존 반도체 디바이스의 입력파워 대비 출력파워를 보이는 그래프이고, G22는 본 발명의 일 실시 예에 따른 반도체 디바이스의 입력파워 대비 출력파워를 보이는 그래프이다
도 16의 G11 및 G12를 참조하면, 본 발명의 일 실시 예에 따른 반도체 디바이스의 효율이 기존 대비 대략 10% 이상 개선되었음을 알 수 있다.
도 16의 G21 및 G22를 참조하면, 본 발명의 일 실시 예에 따른 반도체 디바이스의 출력파워가 기존 대비 입력파워가 대략 5[dBM] 이상일 경우에는 개선됨을 알 수 있다.
전술한 바와 같은 본 실시 예에 따른 반도체 디바이스는, 28GHz의 파워증폭기에 적합하도록 구현되었으나, 이에 한정되는 것은 아니다.
이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
10: 기판
FET1: 제1 FET 파트
FET2: 제2 FET 파트
G1: 제1 게이트 전극영역
S1: 제1 소스 전극영역
G2; 제2 게이트 전극영역
D2: 제2 드레인 전극영역
D1S2-1, D1S2-2: 제1 및 제2 공통 전극
D1: 제1 드레인 전극
S2; 제2 소스 전극
G1-F: 복수의 제1 게이트 전극핑거
G1-P: 제1 게이트 전극패드
S1-P1,S1-P2: 제1 소스 전극패드 페어
S1-F: 제1 소스 전극핑거
G2-F: 복수의 제2 게이트 전극핑거
G2-BUS: 제2 게이트 전극버스
D2-F: 복수의 제2 드레인 전극핑거
D2-P: 제2 드레인 전극패드
S1-CT: 제1 소스 연결전극
D2-CT: 제2 드레인 연결전극
G1-CT: 제1 게이트 연결전극
GND: 접지면
VA1,VA2: 제1,제2 도체 비아
G1-CP: 제1 게이트 연결패드
S1-CF: 제1 소스 연결핑거
S1-CP1,S1-CP2: 제1 소스 연결패드 페어
D2-CF: 복수의 제2 드레인 연결핑거
D2-CP: 제2 드레인 연결패드
S1-OP1,S1-OP2: 제1 소스 오믹패드 페어
S1-OF: 제1 소스 오믹핑거
COM-OF1,COM-OF2: 제1,제2 공통 오믹핑거
D2-OF: 복수의 제2 드레인 오믹핑거

Claims (16)

  1. 일면과 상기 일면의 반대측의 타면을 포함하는 기판;
    상기 기판의 타면에 배치된 제1 FET(Field Effect Transistor) 파트; 및
    상기 기판의 타면에 배치되고, 상기 제1 FET 파트에 스택구조로 접속된 제2 FET 파트; 를 포함하고,
    상기 제1 FET 파트는, 상기 기판의 타면에 서로 이격 배치된 제1 게이트 전극영역 및 제1 소스 전극영역을 포함하고,
    상기 제2 FET 파트는, 상기 기판의 타면에 서로 이격 배치된 제2 게이트 전극영역 및 제2 드레인 전극영역을 포함하고,
    상기 제1 FET 파트 및 상기 제2 FET 파트는, 상기 기판의 타면에, 서로 이격되어 배치된 제1 공통 전극 및 제2 공통 전극을 포함하고,
    상기 제1 공통 전극 및 상기 제2 공통 전극 각각은,
    상기 제1 FET 파트의 제1 드레인 전극과 상기 제2 FET 파트의 제2 소스 전극을 포함하여, 일체로 형성된 하나의 도체 배선이고,
    상기 제1 게이트 전극영역은,
    상기 기판의 타면에 형성된 제1 도체층에 서로 이격되어 배치된 복수의 제1 게이트 전극핑거; 및
    상기 제1 도체층에 배치되어, 상기 복수의 제1 게이트 전극핑거와 연결된 제1 게이트 전극패드; 를 포함하고,
    상기 제1 소스 전극영역은,
    상기 제1 도체층에 서로 이격되어 배치된 제1 소스 전극패드 페어; 및
    상기 제1 도체층에 배치되고, 상기 제1 소스 전극패드 페어 사이에, 상기 제1 소스 전극패드 페어와 이격된 제1 소스 전극핑거; 를 포함하고,
    상기 제1 소스 전극영역은,
    상기 제1 도체층에 적층된 제2 도체층에 배치되고, 상기 제1 소스 전극핑거 및 상기 제1 소스 전극패드 페어와 연결된 제1 소스 연결전극; 를 포함하는
    반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 공통 전극, 제2 공통 전극 각각은,
    절곡없이 서로 나란히 배치된
    반도체 디바이스.
  3. 삭제
  4. 삭제
  5. 제2항에 있어서, 상기 제2 게이트 전극영역은,
    상기 제1 도체층에 서로 이격되어 배치된 복수의 제2 게이트 전극핑거; 및
    상기 제1 도체층에 배치되어, 상기 복수의 제2 게이트 전극핑거에 연결된 제2 게이트 전극버스;
    을 포함하는 반도체 디바이스.
  6. 제5항에 있어서, 상기 제2 드레인 전극영역은
    상기 제1 도체층에 배치되어, 상기 제1 공통 전극 및 제2 공통 전극에 의해, 서로 이격된 복수의 제2 드레인 전극핑거; 및
    상기 제1 도체층에 배치되어, 상기 복수의 제2 드레인 전극핑거와 이격된 제2 드레인 전극패드;
    를 포함하는 반도체 디바이스.
  7. 제6항에 있어서, 상기 제2 게이트 전극버스는
    상기 제1 공통 전극 및 제2 공통 전극과 상기 제2 드레인 전극패드 사이에, 상기 제1 공통 전극 및 제2 공통 전극과 상기 제2 드레인 전극패드 각각과 이격 배치되는
    반도체 디바이스.
  8. 삭제
  9. 제7항에 있어서, 상기 제2 드레인 전극영역은
    상기 제2 도체층에 배치되고, 상기 복수의 제2 드레인 전극핑거와 상기 제2 드레인 전극패드에 연결된 제2 드레인 연결전극;
    를 포함하는 반도체 디바이스.
  10. 제9항에 있어서, 상기 제1 게이트 전극영역은,
    상기 제2 도체층에 배치되고, 상기 제1 게이트 전극패드와 연결된 제1 게이트 연결전극;
    을 더 포함하는 반도체 디바이스.
  11. 제9항에 있어서, 상기 기판은
    상기 일면에 형성된 접지면을 포함하고,
    상기 반도체 디바이스는,
    상기 제1 소스 전극패드 페어를 상기 기판의 접지면에 연결하는 제1,제2 도체 비아;
    를 더 포함하는 반도체 디바이스.
  12. 제11항에 있어서, 상기 복수의 제1 게이트 전극핑거는,
    상기 제1 소스 전극패드 페어, 제1 소스 전극핑거, 제1 공통 전극 및 제2 공통 전극 사이에 각각 배치되는
    반도체 디바이스.
  13. 제12항에 있어서, 상기 제1 공통 전극은
    상기 제1 소스 전극패드 페어중 하나와 상기 제1 소스 전극핑거 사이에 배치되어, 상기 복수의 제2 드레인 전극핑거중 2개 사이까지 연장 배치되며, 하나의 도체 배선으로 일체로 형성된
    반도체 디바이스.
  14. 제13항에 있어서, 상기 제2 공통 전극은
    상기 제1 소스 전극패드 페어중 다른 하나와 상기 제1 소스 전극핑거 사이에 배치되어, 상기 복수의 제2 드레인 전극핑거중 다른 2개 사이까지 연장 배치되며, 하나의 도체 배선으로 일체로 형성된
    반도체 디바이스.
  15. 제14항에 있어서, 상기 반도체 디바이스는,
    상기 제1 도체층과 상기 제2 도체층 사이에 적층된 중간 연결층에 배치되어, 상기 제1 게이트 전극패드와 제1 게이트 연결전극에 연결된 제1 게이트 연결패드;
    상기 중간 연결층에 배치되어, 상기 제1 소스 전극핑거와 상기 제1 소스 연결전극에 연결된 제1 소스 연결핑거;
    상기 중간 연결층에 배치되어, 상기 제1 소스 전극패드 페어와 상기 제1 소스 연결전극에 연결된 제1 소스 연결패드 페어;
    상기 중간 연결층에 배치되어, 상기 복수의 제2 드레인 전극핑거와 상기 제2 드레인 연결전극에 연결되고, 서로 이격 배치된 복수의 제2 드레인 연결핑거; 및
    상기 중간 연결층에 배치되어, 상기 제2 드레인 전극패드와 상기 제2 드레인 연결전극에 연결된 제2 드레인 연결패드;
    를 더 포함하는 반도체 디바이스.
  16. 제14항에 있어서, 상기 반도체 디바이스는,
    상기 제1 도체층에 적층된 오믹층에 배치되고, 상기 제1 소스 전극패드 페어와 상기 기판 사이에 배치된 제1 소스 오믹패드 페어;
    상기 오믹층에 배치되고, 상기 제1 소스 전극핑거와 상기 기판 사이에 배치된 제1 소스 오믹핑거;
    상기 오믹층에 배치되고, 상기 제1 공통 전극 및 제2 공통 전극과 상기 기판 사이에 배치된 제1,제2 공통 오믹핑거; 및
    상기 오믹층에 배치되고, 상기 복수의 제2 드레인 전극핑거와 상기 기판 사이에 배치되고, 서로 이격된 복수의 제2 드레인 오믹핑거;
    를 더 포함하는 반도체 디바이스.






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