JP2004327919A - 半導体装置 - Google Patents
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Abstract
【課題】高周波特性の優れた高周波パワーＭＯＳＦＥＴの提供。
【解決手段】半導体基板と、この半導体基板の主面側に形成されるドレインオフセット層を含むドレイン領域及びソース領域と、前記ドレインオフセット層上のゲート電極を被う第１の絶縁膜上に形成されソース領域に電気的に接続されるフィールドプレートと、半導体基板の主面側に設けられ前記フィールドプレート等を被う第２の絶縁膜と、第２の絶縁膜上に引き回されるソース配線層，ドレイン配線層，ゲート配線層と、半導体基板の主面側に設けられソース配線層，ドレイン配線層，ゲート配線層を被う第３の絶縁膜と、半導体基板の裏面に設けられるソース裏面電極とを有し、ドレイン配線層の１端はドレイン電極に接続され、ソース配線層の１端はソース電極に接続され、前記ドレイン電極と前記ゲート配線層との間にグランド電位となるソース電極が位置している。
【選択図】 図１
【解決手段】半導体基板と、この半導体基板の主面側に形成されるドレインオフセット層を含むドレイン領域及びソース領域と、前記ドレインオフセット層上のゲート電極を被う第１の絶縁膜上に形成されソース領域に電気的に接続されるフィールドプレートと、半導体基板の主面側に設けられ前記フィールドプレート等を被う第２の絶縁膜と、第２の絶縁膜上に引き回されるソース配線層，ドレイン配線層，ゲート配線層と、半導体基板の主面側に設けられソース配線層，ドレイン配線層，ゲート配線層を被う第３の絶縁膜と、半導体基板の裏面に設けられるソース裏面電極とを有し、ドレイン配線層の１端はドレイン電極に接続され、ソース配線層の１端はソース電極に接続され、前記ドレイン電極と前記ゲート配線層との間にグランド電位となるソース電極が位置している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ・ＭＯＳ型等の高周波パワートランジスタ（半導体装置）に係わり、例えば、携帯電話基地局送信アンプに使用する高周波パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
セルラー通信等の無線通信システムにおいては、通話者の携帯電話機（携帯端末）の操作によって電話網の近接した基地局と繋がり、その後単一または複数の基地局に順次繋がり、最終的に通話対象者の携帯端末を呼び出し（発呼）、次いで通話対象者との通話が可能な状態になるシステムとなっている。この際、基地局では受信した信号を増幅して転送している。このような増幅は基地局用高周波電力増幅器（高周波パワーＭＯＳＦＥＴ）によって行われる。
【０００３】
基地局で使用されるシリコン高周波パワーＭＯＳＦＥＴは、携帯電話機に組み込まれる高周波パワーＭＯＳＦＥＴに比較して、使用電圧が高くかつドレイン耐圧が大きい。
【０００４】
このため、基地局用高周波パワーＭＯＳＦＥＴにおいては、ポリシリコンとタングステンシリサイドで構成されるゲート電極の抵抗を下げるために、アルミニウム電極（Ａｌ電極）をゲートフィンガーに平行に配置し、かつ４０〜５０μｍおきにＡｌ電極とゲート電極を接続させる構造が知られている。この構造によって、ゲート抵抗を下げ、入力容量とゲート抵抗による時定数を小さくし、１ＧＨｚを超える周波数での動作を可能にし、また高周波特性における電力利得や付加効率の改善を行っている（例えば、非特許文献１）。
【０００５】
【非特許文献１】
マイクロウエーブ ワークショップ ダイジエスト（ＭＷＥ′９９ Ｍｉｃｒｏｗａｖｅ Ｗｏｒｋｓｈｏｐ Ｄｉｇｅｓｔ（第２８３−２８８頁、図２、図３）
【０００６】
【発明が解決しようとする課題】
非特許文献１で紹介されている高周波パワーＭＯＳＦＥＴの改良型として、本出願人は、図１３及び図１４に示すような構造を検討している。本発明者は本発明に先立って図１３及び図１４に示すような半導体装置について検討した。この半導体装置を、以下、検討半導体装置と呼称する。図１３は検討半導体装置のＭＯＳＦＥＴの電極パターンを示す平面図、図１４は図１３の線分Ｃに沿う拡大断面図である。
【０００７】
ＭＯＳＦＥＴ８０の電極及びその電極に接続される配線層による配線パターンは、模式的に示せば図１３のようにソース（Ｓ），ドレイン（Ｄ），ゲート（Ｇ）の各電極と、この電極に繋がる配線層とからなっている。また、ＭＯＳＦＥＴ８０を構成する半導体チップの主面（上面）には、ワイヤが接続されるゲート用及びドレイン用の電極パッド（ボンディングパッド）が位置し、裏面全体がソース裏面電極になっている。図１３にはゲート用のボンディングパッド１０６ａと、ドレイン用のボンディングパッド１０７ａをそれぞれ１個示してある。実際には、ゲート用及びドレイン用のボンディングパッドは一列に複数配置される。
【０００８】
ゲート用のボンディングパッド１０６ａから延在するゲート配線層１０６はそれぞれ分岐して平行に４本となり、ドレイン用のボンディングパッド１０７ａに向かって延在している。ボンディングパッド１０６ａ及びゲート配線層１０６はＡｌ第２層によって形成されている。
【０００９】
ドレイン用のボンディングパッド１０７ａから延在するドレイン配線層１０７は分岐して３本となり、ゲート配線層１０６の４本の平行延在部間にそれぞれ延在するようになっている。ドレイン配線層１０７の３本の平行延在部の真下には、点線を施して示すように、平行延在部の幅よりも狭い幅のドレイン電極１０１が位置し、かつこのドレイン電極１０１に電気的に接続されている。ドレイン電極１０１はＡｌ第１層となり、ドレイン配線層１０７はＡｌ第２層となり、２層によって配線抵抗を低減させるようになっている。
【００１０】
ドレイン電極１０１に沿って平行にゲート電極９８が設けられている。このゲート電極９８とゲート配線の平行延在部はＡｌ第１層で形成されるゲート配線層１０６ｂによって電気的に接続されている。このゲート配線層１０６ｂはゲート配線の４本の平行延在部から所定の間隔でゲート電極９８に向かって延在している。ゲート配線層１０６ｂはゲート配線層１０６の下層になる。ゲート配線は１０６ｂと１０６の配線部分でＡｌ第１層，Ａｌ第２層による２層構造となるためゲート配線の抵抗低減が達成できる。
ゲート配線の各平行延在部の下方にはソース電極１０２が延在している。これにより、櫛形電極構造が形成される。
【００１１】
ＭＯＳＦＥＴのチャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）８５は、図１４に示すような構造になっている。即ち、高濃度のｐ＋シリコン基板（半導体基板）９０と、このｐ＋シリコン基板９０上に必要な耐圧を得るために形成された低濃度のｐ−エピタキシャル層９１を有している。ｐ−エピタキシャル層９１の表層部にはチャンネル形成用ｐ層９２と、このチャンネル形成用ｐ層９２から所定間隔離れた位置に形成された高濃度のドレインｎ＋層９３が設けられている。このドレインｎ＋層９３からチャンネル形成用ｐ層９２に至るｐ−エピタキシャル層９１の表層部分には低濃度のｎ−ドレインオフセット層９４が設けられている。
【００１２】
前記チャンネル形成用ｐ層９２は比較的深く形成され、その表層部の左側にはソース形成用高濃度ｎ＋層９５が設けられている。ソース形成用高濃度ｎ＋層９５の左端からチャンネル形成用ｐ層９２とｎ−ドレインオフセット層９４とによって形成されるｐｎ接合との間がチャンネル形成領域（チャネル形成部分）となる。
【００１３】
ソース形成用高濃度ｎ＋層９５の左端からチャンネル形成用ｐ層９２，ｐ−エピタキシャル層９１を通過してｐ＋シリコン基板９０の表層部に至る深さに亘って高濃度のｐ＋スルー拡散層９６が設けられている。このｐ＋スルー拡散層９６はｐ−エピタキシャル層９１の表層部分に設けられる浅いスルー拡散層９６ｂと、ｐ−エピタキシャル層９１の表層からｐ＋シリコン基板９０に到達する深いスルー拡散層９６ａとで形成されている。浅いスルー拡散層９６ｂは深いスルー層９６より高濃度のＰ型層でソース電極１０２とＳｉ基板のコンタクト抵抗を下げている。
【００１４】
ｐ−エピタキシャル層９１の表面はゲート絶縁膜９７が設けられている。そして゛このゲート絶縁膜９７上には選択的にゲート電極９８が形成されている。ゲート電極９８はチャンネル形成用ｐ層９２上に位置し、平面的に見て、ゲート電極９８の右端がチャンネル形成用ｐ層９２の右端とｎ−ドレインオフセット層９４の左端に一致し、ゲート電極９８の左端がソース形成用高濃度ｎ＋層９５の右端に一致している。ゲート絶縁膜９７及びゲート電極９８は層間絶縁膜９９によって被われている。ゲート絶縁膜９７及び層間絶縁膜９９は選択的に同時にエッチング除去されている。従って、ゲート絶縁膜９７及び層間絶縁膜９９は、ソース形成用高濃度ｎ＋層９５の途中からドレインｎ＋層９３の途中まで延在している。層間絶縁膜９９の中層には導体層からなるフィールドプレート１００が設けられている。このフィールドプレート１００は、図１３に示すように、ゲート電極９８に沿って細く延在している。
【００１５】
層間絶縁膜９９の右端側の露出するドレインｎ＋層９３上にはドレイン電極１０１が設けられている。このドレイン電極１０１も図１３に示すように、ゲート電極９８に沿って細く延在している。層間絶縁膜９９の左端側の露出するソース形成用高濃度ｎ＋層９５とｐ＋スルー拡散層９６上にはソース電極１０２が設けられている。このソース電極１０２も図１３に示すように、ゲート電極９８に沿って細く延在している。図１３に示すように、ソース電極１０２とフィールドプレート１００は内部配線層１０３によって電気的に接続されている。図１３では、ソース電極１０２とフィールドプレート１００が内部配線層１０３で電気的に接続されている状態を示すため、図の右上のパターンにおいて、ゲート配線層１０６及びゲート配線層１０６ｂを切り欠いた図面としてある。
【００１６】
層間絶縁膜９９，ソース電極１０２及びドレイン電極１０１は選択的に層間絶縁膜１０５によって被われている。層間絶縁膜１０５上にはゲート配線層１０６，ドレイン配線層１０７が図１３に示すように設けられている。電極・配線パターンは櫛形電極構造（フィンガーパターン）となっている。図１３においてドレイン配線層１０７は単一のワイヤを接続するボンディングパッド１０７ａになり、ゲート配線層１０６は単一のワイヤを接続するボンディングパッド１０６ａになっている。実際は各ボンディングパッドは一列に複数配置される。図１３において、各配線層部分に示す小さな四角部分は配線層と電極等を接続するコンタクト部分である。
【００１７】
ｐ＋シリコン基板９０の主面側は絶縁膜（パッシベーション膜）１１０で被われている。また、ｐ＋シリコン基板９０の裏面にはソース裏面電極１１１が設けられている。
【００１８】
このような高周波パワーＭＯＳＦＥＴでは、ポリシリコンとタングステンシリサイドで構成されるゲート電極９８の抵抗を下げるために、Ａｌで形成されるゲート配線層１０６をゲートフィンガーに平行に配置し、かつ４０〜５０μｍおきにＡｌ配線層とゲート電極を接続させる構造となるため、ゲート配線層１０６とドレイン配線層１０７及びドレイン電極１０１との間に容量１１５が形成されてしまう。この容量１１５は帰還容量Ｃｒｓｓとなり、高周波特性を悪化させることが判明した。なお、ゲート配線層１０６とドレイン配線層１０７との間隔は８μｍ程度である。
【００１９】
本発明の目的は、高周波特性の優れた高周波パワーＭＯＳＦＥＴを提供することにある。
本発明の他の目的は、ゲート配線抵抗の低減による高周波特性における電力利得及び付加効率の向上が図れる高周波パワーＭＯＳＦＥＴを提供することにある。
本発明の他の目的は、発振が起き難い高周波特性の優れた高周波パワーＭＯＳＦＥＴを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２１】
（１）本発明の半導体装置は、
主面側に第１導電型のエピタキシャル層を有する第１導電型からなる半導体基板と、
前記エピタキシャル層の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜を被う第１の絶縁膜と、
前記エピタキシャル層の表層部分に形成され、前記ゲート電極の真下に位置する第１導電型からなるチャンネル形成用第１導電型層及び該チャンネル形成用第１導電型層の１端に連なるソース領域並びに該チャンネル形成用第１導電型層の他端に連なるドレインオフセット層を含むドレイン領域と、
前記ドレインオフセット層の上の前記第１の絶縁膜上に形成され、前記ソース領域に電気的に接続されるフィールドプレートと、
前記ソース領域に隣接する状態で前記エピタキシャル層に形成され、前記半導体基板にまで到達する第１導電型からなるスルー拡散層と、
前記半導体基板の裏面に設けられるソース裏面電極と、
前記半導体基板の主面側に設けられ前記フィールドプレート前記第１の絶縁膜を被う第２の絶縁膜と、
前記第２の絶縁膜上をドレイン配線層として引き回され、前記第２の絶縁膜を貫通して前記ドレイン領域に電気的に接続されるドレイン電極と、
前記第２の絶縁膜上をソース配線層として引き回され、前記第２の絶縁膜を貫通して前記ソース領域及び前記スルー拡散層に電気的に接続されるソース電極と、
前記第２の絶縁膜上を引き回され、前記第２の絶縁膜及び前記第１の絶縁膜を貫通して前記ゲート電極に接続されるゲート配線層と、
前記第２の絶縁膜上に選択的に設けられ、前記ソース電極，ソース配線層，前記ドレイン電極，前記ドレイン配線層及び前記ゲート配線層を含む部分を被う第３の絶縁膜とを有し、
前記ドレイン電極と前記ゲート配線層との間に前記ソース電極が位置していることを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２３】
（実施形態１）
図１乃至図１０は本発明の一実施形態（実施形態１）である半導体装置（高周波パワーＭＯＳＦＥＴ）に係わる図である。図１乃至図３はＭＯＳＦＥＴの構造に係わる図であり、図４及び図５はＭＯＳＦＥＴチップの製造に係わる図である。図６乃至図９は高周波パワーＭＯＳＦＥＴ装置に関わる図であり、図１０は高周波パワーＭＯＳＦＥＴ装置の等価回路図である。
【００２４】
本実施形態１では、基地局用高周波電力増幅器（高周波パワーＭＯＳＦＥＴ装置：基地局用高周波電力増幅モジュール）１に本発明を適用した例について説明する。
【００２５】
本実施形態１の高周波パワーＭＯＳＦＥＴ装置１は、外観的には、図６及び図８に示す構造になっている。図６はキャップの一部を切り欠いた状態の高周波パワーＭＯＳＦＥＴ装置の模式的平面図、図８は側面図、図７は図６の一部を示す拡大平面図である。
【００２６】
高周波パワーＭＯＳＦＥＴ装置１は、図６乃至図９に示すように、長方形の基板２を基に製造されている。この基板２は半導体チップで発生する熱を実装基板等に速やかに伝達するように熱伝導性の良好な金属（例えば、ＣｕＭｏ板）で形成され、ヒートシンクともなっている。
【００２７】
基板（ヒートシンク）２上には、幅（短辺）がヒートシンク２の幅より僅かに小さくなり、長手方向（長辺）の長さがヒートシンク２の長辺よりも短い矩形状の枠体３が中央に接着固定（銀ロウ付け）されている。このヒートシンク２はソース電極となる。また、枠体３から外れたヒートシンク２の両端の中央にはそれぞれネジ留め用溝４が設けられている。
【００２８】
枠体３は、図９に示すように、枠状のベースセラミック５と、このベースセラミック５上に順次重ねられる枠状の２枚のセラミックスリーブ６とからなっている。また、上層のセラミックスリーブ６の表面には表面メタライズ層が設けられるとともに、このメタライズ層を利用してセラミック板からなるキャップ７が枠体３を塞ぐように気密的に取り付けられている。
【００２９】
セラミックスリーブ６は、ヒートシンク２の短辺側ではベースセラミック５と同じ幅となって内壁面と外壁面がそれぞれ一致するように重なっているが、ヒートシンク２の長辺側ではベースセラミック５よりも幅が狭く、セラミックスリーブ６の内側と外側にはベースセラミック５の表面が所定長さ露出する構造になっている。
【００３０】
また、セラミックスリーブ６の外側に露出するベースセラミック５部分には、長手方向に沿ってそれぞれ２箇所にメタライズ層８が設けられている。このメタライズ層８はセラミックスリーブ６の内外に亘って延在している。セラミックスリーブ６の外側のメタライズ層８の上には外部電極端子となる幅広の金属板の内端が電気的に接続されている。これら金属板は、図６に示すように、ドレインリード９及びゲートリード１０となっている。即ち、ヒートシンク２の長辺の一方には２枚のドレインリード９が取り付けられ、長辺の他方には２枚のゲートリード１０が並ぶようになっている。
【００３１】
一方、枠体３の内側のヒートシンク２の上面には、導電性金属からなる支持板１１が導電性の接着材（図示せず）を介して電気的に接続されている。支持板１１の上面において、中央にＭＯＳＦＥＴチップ１２が固定され、このＭＯＳＦＥＴチップ１２の両側にそれぞれ容量チップ１３，１４が配置固定されている。ＭＯＳＦＥＴチップ１２は、上面に２列にボンディングパッド２１ａ，２２ａを有している。一方の列はソース電極であり、他列はドレイン電極である。ＭＯＳＦＥＴチップ１２の下面にはソース裏面電極（図示せず）が設けられ、ヒートシンク２に電気的に接続されている。
【００３２】
容量チップ１３，１４はＭＯＳＦＥＴによって形成される容量、即ち、ＭＯＳ容量であり、シリコン基板によって形成されている。この、容量チップ１３，１４の上面には帯状の電極（第１の電極）１３ａ，１４ａが設けられ、下面には図示しない電極（第２の電極）が設けられている。下面はヒートシンク２に電気的に接続されている。
【００３３】
図６及び図７に示すように、ＭＯＳＦＥＴチップ１２のボンディングパッド２１ａと容量チップ１３の電極１３ａは導電性のワイヤ１５ａで接続されるとともに、前記電極１３ａと枠体３の内側のゲートリード１０に電気的に接続されているメタライズ層８部分は導電性のワイヤ１５ｂで接続されている。また、ＭＯＳＦＥＴチップ１２のボンディングパッド２２ａと容量チップ１４の電極１４ａは導電性のワイヤ１５ｃで接続されるとともに、前記電極１４ａと枠体３の内側のドレインリード９に電気的に接続されているメタライズ層８部分は導電性のワイヤ１５ｄで接続されている。
【００３４】
また、高周波パワーＭＯＳＦＥＴ装置１は、出力増大を図るため、図６に示すように、ＭＯＳＦＥＴチップ１２を支持板１１の中央線に沿って一列に４個配置するとともに、各ＭＯＳＦＥＴチップ１２の両側に容量チップ１３，１４を配置する構造になっている。図７にはその一部を拡大して示してある。
【００３５】
移動電話基地局の場合、周波数は約０．８〜約２．１ＧＨｚで、最終段の電力増幅用ＦＥＴの出力は６０〜２５０Ｗの大出力が要求される。出力用ＦＥＴにＳｉＭＯＳＦＥＴを用いる増幅器の電源電圧は２８Ｖ程度であるので、出力が１２５Ｗでドレイン効率が約５０％のＦＥＴの場合、平均電流は約９Ａで、ピーク電流は平均電流の約３倍の２７Ａに達する。
【００３６】
このような大電流を扱うため、ゲート幅が２０ｃｍ前後の大形ＦＥＴチップが必要になり、入力容量Ｃｉｓｓは１５０ＰＦ、出力容量Ｃｏｓｓは８０ＰＦ近くと大容量となり、ＡＣ的に非常に低インピーダンスなデバイスとなる。そのため、１．５ＧＨｚ帯以上では高周波損失が大きくなり、その対策としてＦＥＴチップとパッケージの電極リード間に内部整合回路を入れ、リード部のインピーダンスを上げる工夫が成されている。
【００３７】
図１０は入力側（Ｐｉｎ：ゲート側）と出力側（Ｐｏｕｔ：ドレイン側）に内部整合回路を設けた本実施形態１の高周波パワーＭＯＳＦＥＴ装置１の等価回路図である。ＳｉからなるＭＯＳＦＥＴチップ１２のゲート電極と入力端子Ｐｉｎとの間には、ワイヤ１５ａ，１５ｂによるインダクタンスＬ１，Ｌ２と、容量チップ１３による容量Ｃ１と、ＳｉＭＯＳＦＥＴチップ１２の入力容量Ｃｉｓｓとによって入力整合回路が形成されている。
【００３８】
また、ＳｉＭＯＳＦＥＴチップ１２のドレイン電極と出力端子Ｐｏｕｔとの間には、ワイヤ１５ｃ，１５ｄによるインダクタンスＬ３，Ｌ４と、容量チップ１４による容量Ｃ２と、ＳｉＭＯＳＦＥＴチップ１２の出力容量Ｃｏｓｓによって出力整合回路が形成されている。ソース電極及び各容量の一端子はそれぞれグランド（ＧＮＤ）に接地されている。
【００３９】
このような回路構成にすることによって、入力整合回路によって数十Ωのインピーダンスは１Ω以下の低インピーダンスに変換され、出力整合回路によって１Ω以下のインピーダンスは数Ωのインピーダンスに変換されるため、効率良く電力増幅を行うことができる。
【００４０】
ワイヤ１５ａ〜１５ｄは、目的とする周波数特性に対して、適切なインダクタンスとなり、内部整合回路が形成できるようにワイヤ長さ（ワイヤループ形状）の設計がなされている。
【００４１】
つぎに、ＭＯＳＦＥＴチップ１２における配線パターンや素子の断面構造について説明する。図２はＭＯＳＦＥＴチップ１２の電極パターン（配線パターン）を模式的に表したものであり、図３はその一部の拡大図である。また、図１はＦＥＴの一部の断面、即ち、チャネル形成部を含む部分の断面図である。この断面図は、例えば、図３のＡ−Ａ線に沿う断面図である。なお、ゲート電極とソース電極等との相関を明瞭にするため、図２及び図３においては、一部を切り欠いて示してある。
【００４２】
ＭＯＳＦＥＴチップ１２に形成されたＭＯＳＦＥＴ２０の電極及びその電極に接続される配線層による配線パターンは、模式的に示せば図２のようにソース，ドレイン，ゲートの各電極と、この電極に繋がる配線層とからなっている。また、ＭＯＳＦＥＴ２０を構成する半導体チップの主面（上面）には、ワイヤが接続されるゲート用及びドレイン用の電極パッド（ボンディングパッド）が位置する。ゲート用のボンディングパッド２１ａ及びドレイン用のボンディングパッド２２ａは、図７に示すように、実際は複数であるが図２では概念的に１個で示してある。
【００４３】
図２に示すように、ゲート用のボンディングパッド２１ａから延在するゲート配線層２１はそれぞれ分岐して平行に４本となり、ドレイン用のボンディングパッド２２ａに向かって延在している。ボンディングパッド２１ａ及びゲート配線層２１は共にＡｌ第１層によって形成されている。ドレイン用のボンディングパッド２２ａから延在するドレイン配線層２２は分岐して３本となり、ゲート配線層２１の４本の平行延在部間にそれぞれ延在するようになっている。ボンディングパッド２２ａとドレイン配線層２２はＡｌ第１層となる。
【００４４】
ドレイン配線層２２の平行延在部に沿ってソース電極４１が断続的に設けられるとともに、ドレイン配線層２２の平行延在部とソース電極４１との間にはゲート電極３４が設けられてＦＥＴ構造が形成されている。
【００４５】
ここでＭＯＳＦＥＴ２０の断面構成について図１を参照しながら説明する。なお、ｐ型導電型を第１導電型と呼称し、ｎ型導電型を第２導電型と呼称する。ＭＯＳＦＥＴのチャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）２５は、図１に示すように、高濃度のｐ＋シリコン基板（半導体基板）２６と、このｐ＋シリコン基板２６上に必要な耐圧を得るために形成された低濃度のｐ−エピタキシャル層２７を有している。ｐ−エピタキシャル層２７の表層部にはチャンネル形成用ｐ層（チャンネル形成用第１導電型層）２８と、このチャンネル形成用ｐ層２８から所定間隔離れた位置に形成された高濃度のドレインｎ＋層（ドレイン第２導電型）２９が設けられている。このドレインｎ＋層２９からチャンネル形成用ｐ層２８に至るｐ−エピタキシャル層２７の表層部分には低濃度のｎ−ドレインオフセット層３０が設けられている。
【００４６】
前記チャンネル形成用ｐ層２８は比較的深く形成され、その表層部の左側にはソース形成用高濃度ｎ＋層３１が設けられている。ソース形成用高濃度ｎ＋層３１の左端からチャンネル形成用ｐ層２８とｎ−ドレインオフセット層３０とによって形成されるｐｎ接合との間がチャンネル形成領域（チャネル形成部分）となる。ソース形成用高濃度ｎ＋層３１がソース領域となり、ドレインオフセット層３０とドレインｎ＋層２９がドレイン領域になる。
【００４７】
ソース形成用高濃度ｎ＋層３１の左端からチャンネル形成用ｐ層２８，ｐ−エピタキシャル層２７を通過してｐ＋シリコン基板２６の表層部に至る深さに亘って高濃度のｐ＋スルー拡散層３２が設けられている。このｐ＋スルー拡散層３２はｐ−エピタキシャル層２７の表層部分に設けられる浅いスルー拡散層３２ｂと、ｐ−エピタキシャル層２７の表層からｐ＋シリコン基板２６に到達する深いスルー拡散層３２ａとで形成されている。浅いスルー拡散層３２ｂは深いスルー層３２ａより高濃度のＰ型層でソース電極１０２とＳｉ基板のコンタクト抵抗を下げている。また浅いスルー拡散層３２ｂは配線としても使用され、所定の平面パターンを有するようになっている。即ち、電流通路としてソースｎ＋層３１，ソース電極４１，スルー拡散層３２ｂの順に形成しており、最後にスルー拡散層３２ｂから深いスルー層３２ａを介し基板Ｐ＋２６を通りＦＥＴ裏面をソース電極として使用する構造になる。
【００４８】
シリコン基板２６の主面にはゲート絶縁膜３３が設けられている。そして゛このゲート絶縁膜３３上には選択的にゲート電極３４が形成されている。ゲート電極３４はチャンネル形成用ｐ層２８上に位置し、平面的に見て、ゲート電極３４の右端がチャンネル形成用ｐ層２８の右端とｎ−ドレインオフセット層３０の左端に一致し、ゲート電極３４の左端がソース形成用高濃度ｎ＋層３１の右端に一致している。従って、ゲート電極３４の真下がチャンネル形成領域（チャネル形成部分）になる。
【００４９】
ゲート絶縁膜３３及びゲート電極３４は第１の絶縁膜（層間絶縁膜）３５によって被われている。ゲート絶縁膜３３及び層間絶縁膜３５は選択的に同時にエッチング除去されている。従って、ゲート絶縁膜３３及び層間絶縁膜３５は、ソース形成用高濃度ｎ＋層３１の途中からドレインｎ＋層２９の途中まで延在している。
【００５０】
ゲート電極３４から外れ、かつドレインオフセット層３０の上になる層間絶縁膜３５上には選択的に導体層からなるフィールドプレート３６が設けられている。このフィールドプレート３６は、図２及び図３に示すように、ゲート電極３４に沿って細く延在している。
【００５１】
層間絶縁膜３５及びフィールドプレート３６は第２の絶縁膜（層間絶縁膜）４０によって被われる。この層間絶縁膜４０はシリコン基板２６の主面側を被う。この層間絶縁膜４０は選択的にエッチング除去されている。除去部分はソース電極やドレイン電極が設けられる領域である。即ち、図１に示すように、ソース電極４１はソース形成用高濃度ｎ＋層３１の途中部分からスルー拡散層３２の途中部分にわたる領域に設けられ、ソース形成用高濃度ｎ＋層３１及びスルー拡散層３２と等電位になる。ドレイン電極４２はドレインｎ＋層２９上に形成される。
【００５２】
ソース電極４１及びドレイン電極４２は共に層間絶縁膜４０上を引き回される。ソース電極４１の引き回し部分の一部（内部配線層５０）は、図２及び図３に示すように、フィールドプレート３６に接続される。接続は層間絶縁膜４０に設けられたコンタクト孔内に導体を充填することによって行う。図ではコンタクト部分を小さな四角形で示してある。なお、図２及び図３では、ソース部分は見やすいように二点鎖線で示してある。
【００５３】
層間絶縁膜４０上にはゲート配線層２１が引き回され、このゲート配線層２１も層間絶縁膜４０に設けられたコンタクト孔内に充填されてゲート電極３４に電気的に接続される（図２，図３参照）。
【００５４】
また、接地電位（グランド電位）とされるソース電極４１が、図１に示すように、ドレイン電極４２とゲート配線層２１との間に位置するようになる。また、ソース電極４１，ドレイン電極４２及びゲート配線層２１はＡｌ第１層によって同時に形成されるため、ソース電極４１，ドレイン電極４２及びゲート配線層２１の最も背の高い部分は共に同じ高さとなる。そして、シリコン基板２６の主面側にはさらに第３の絶縁膜４５が形成されている。絶縁膜４５はファイナルパッシベーション膜となる。また、シリコン基板２６の下面（裏面）にはソース裏面電極４７が形成されている。
【００５５】
ゲート配線層２１とドレイン電極４２との間隔は、例えば、０．８μｍ程度であり、図１のチャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）２５の幅は、例えば、１．２μｍ程度である。
【００５６】
このような構造では、ドレイン電極４２とゲート配線層２１との間にグランド電位となるソース電極４１が位置し、さらにこれら各層の高い部分の高さも同じであることから、ドレイン電極とゲート電極間はソース電極４１によってシールドされることになり、ドレイン電極４２とゲート配線層２１間に誘電体である層間絶縁膜が存在しても帰還容量Ｃｒｓｓが小さくなる。この場合、各層の高い部分の高さも同じであることから、殆ど帰還容量Ｃｒｓｓはなくなる。
【００５７】
図２及び図３では、ソース電極４１とフィールドプレート３６が引き回し部分で電気的に接続されている状態を示すため、一部を切り欠いた図面としてある。その部分は、図２では右上部分であり、図３では中央部分である。
【００５８】
つぎに、図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）を参照しながら、チャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）２５の製造方法について説明する。
【００５９】
図４（ａ）に示すように、抵抗値が５〜１０Ω・ｃｍからなるシリコン基板２６を準備する。なお、製造においてはウエハと呼称される大面積のシリコン基板が用意される。このシリコン基板２６はその主面に抵抗値が２０〜３０Ω・ｃｍ（不純物濃度：１４〜１５ｃｍ−３）からなる厚さ１０μｍのエピタキシャル層２７が形成されている。
【００６０】
このようなシリコン基板２６に対して、常用のホトリソグラフィ技術とイオン注入技術（含むアニール技術、以下同様）によって、主面側から選択的に不純物（Ｂ：ボロン）を注入（不純物濃度１×１０１６ｃｍ−２）して深いスルー拡散層３２ａを形成する。この深いスルー拡散層３２ａはシリコン基板２６の表層部分、即ち、抵抗値が５〜５０Ω・ｃｍからなる部分にまで到達させる。これはソース領域（ソース形成用高濃度ｎ＋層３１）とソース裏面電極４７を電気的に接続させるためである。
【００６１】
つぎに、図４（ｂ）に示すように、シリコン基板２６の主面にＳｉＯ２膜からなる厚さ３０〜４０ｎｍのゲート絶縁膜３３を形成する。
【００６２】
つぎに、図４（ｂ）に示すように、ゲート長さが０．５μｍ程度となるゲート電極３４を形成する。このゲート電極３４の形成に際しては、シリコン基板２６の主面に、例えば、ポリシリコン層（下層）とタングステンシリサイド層（ＷＳｉ）の２層を厚さ０．５μｍ程度の厚さ形成する。その後、常用のホトリソグラフィ技術とエッチング技術によって、ゲート電極３４を形成する。このゲート電極３４のパターンは図２に示すようになっている。
【００６３】
つぎに、図４（ｃ）に示すように、常用のホトリソグラフィ技術とイオン注入技術によって、ゲート電極３４の右側に選択的にリンや砒素（Ａｓ）を２×１０１２ｃｍ−２程度注入してｎ−型のドレインオフセット層３０を形成する。この形成において、ゲート電極３４をイオン注入のマスクとして使用する。ドレインオフセット層３０は深さ０．５μｍ程度である。
【００６４】
また、図４（ｃ）に示すように、常用のホトリソグラフィ技術とイオン注入技術によって、ゲート電極３４の両側に選択的にリンを５×１０１５ｃｍ−２程度注入してソース形成用高濃度ｎ＋層３１及びドレインｎ＋層２９を形成する。ソース形成用高濃度ｎ＋層３１の深さは０．３μｍ程度であり、ドレインｎ＋層２９の深さは０．３μｍ程度である。ソース形成用高濃度ｎ＋層３１の形成においてはゲート電極３４をイオン注入のマスクとして使用する。また、ドレインｎ＋層２９はゲート電極３４から、例えば、３μｍオフセットする。
【００６５】
つぎに、図５（ａ）に示すように、常用のホトリソグラフィ技術とイオン注入技術によって、ゲート電極３４の真下から深いスルー拡散層３２ａまでの領域にボロンを注入してチャンネル形成用ｐ層２８を所定深さ形成する。また、深いスルー拡散層３２ａの表層部分に不純物濃度が高い浅いスルー拡散層３２ｂを形成する。これによってスルー拡散層３２が形成される。浅いスルー拡散層３２ｂは深さ０．５μｍ程度に形成される。この浅いスルー拡散層３２ｂは配線の引き回しに利用される。浅いスルー拡散層３２ｂは深いスルー層３２ａより高濃度のＰ型層でソース電極１０２とＳｉ基板のコンタクト抵抗を下げている。また浅いスルー拡散層３２ｂは配線としても使用され、所定の平面パターンを有するようになっている。即ち、電流通路としてソースｎ＋層３１，ソース電極４１，スルー拡散層３２ｂの順に形成しており、最後にスルー拡散層３２ｂから深いスルー層３２ａを介し基板Ｐ＋２６を通りＦＥＴ裏面をソース電極として使用する構造になる。
【００６６】
つぎに、図５（ｂ）に示すように、ゲート電極３４及びゲート絶縁膜３３を被うように層間絶縁膜３５を形成する。この層間絶縁膜３５は、例えば、厚さ０．２μｍのＣＶＤ−ＳｉＯ２膜からなっている。
【００６７】
つぎに、図５（ｂ）に示すように、常用のホトリソグラフィ技術とエッチング技術によって、ドレインオフセット層３０の上の層間絶縁膜３５上に幅０．７μｍ、厚さ０．２５μｍのフィールドプレート３６を形成する。このフィールドプレート３６は、例えばポリシリコンで形成される。そのパターンは図２及び図３に示すようになっている。即ち、ゲート電極３４と平行に配置されている。
【００６８】
つぎに、図５（ｂ）に示すように、常用のホトリソグラフィ技術とエッチング技術によって、シリコン基板２６の主面に選択的に層間絶縁膜４０を形成する。層間絶縁膜４０は、例えば厚さ０．６μｍのＰＳＧ（リンシリケートガラス）膜で形成される。ドレインｎ＋層２９の一部及び浅いスルー拡散層３２ｂの途中部分からソース形成用高濃度ｎ＋層３１の途中部分に掛けて、また図示しないがゲート電極３４及びフィールドプレート３６の一部の真上にも層間絶縁膜４０が設けられない。ゲート電極３４及びフィールドプレート３６の上の層間絶縁膜４０が設けられない部分は小さな四角形となり、コンタクト孔となる（図２及び図３参照）。また、シリコン基板２６の主面側が露出する部分には、図５（ｃ）に示すように、ドレイン電極４２及びソース電極４１が形成されることになる。
【００６９】
つぎに、図５（ｃ）に示すように、常用のホトリソグラフィ技術とエッチング技術によって、厚さ０．８μｍのＡｌ層（Ａｌ第１層）をシリコン基板２６の主面側に形成し、ソース電極４１，ドレイン電極４２，ゲート配線層２１等を形成する。図２に示すように、ソースに関してはソース電極４１と内部配線層５０がＡｌ第１層で形成され、ドレインに関してはボンディングパッド２２ａ，ドレイン配線層２２，ドレイン電極４２がＡｌ第１層で形成され、ゲートに関してはボンディングパッド２１ａ，ゲート配線層２１がＡｌ第１層で形成される。
【００７０】
ゲート配線の抵抗値を低減するため、Ａｌ第１層によるゲート配線層２１は細い部分は３μｍと、図１３に示す２μｍに比較して１．５倍になっている。また、ドレイン電極４２の幅も３μｍ程度と太いため二層構造とする必要もない。
【００７１】
つぎに、図５（ｃ）に示すように、常用のホトリソグラフィ技術とエッチング技術によって、所定パターンに絶縁膜４５を形成し、ゲート配線層２１，ソース電極４１，ドレイン電極４２等を被う。また、この絶縁膜４５はファイナルパッシベーション膜となる。
【００７２】
つぎに、図５（ｃ）に示すように、シリコン基板２６の裏面側を所定厚さ除去した後、裏面にソース裏面電極４７を形成する。その後、図示しないが、シリコン基板２６（ウエハ）を縦横に分断して、図７に示すようなＭＯＳＦＥＴチップ１２を製造する。
【００７３】
本実施形態１によれば以下の効果を有する。
【００７４】
（１）高周波パワーＭＯＳＦＥＴ装置１においては、Ａｌ第１層で形成するドレイン電極４２（ドレイン配線層２２）と、Ａｌ第１層で形成するゲート配線層２１との間に接地電位とされるＡｌ第１層で形成するソース電極４１を配置する構造になっていることから、ドレイン電極４２とゲート配線層２１との間に発生する帰還容量Ｃｒｓｓは極めて小さくなる。これは、ゲート配線層２１及びドレイン電極４２並びにソース電極４１が同じ層間絶縁膜４０上に延在し、かつドレイン電極４２及びソース電極４１はその一部がシリコン基板（半導体基板）２６の主面上に延在する構造となり、略同じ高さに位置するため、ゲート配線層２１及びドレイン電極４２並びにソース電極４１を被う他の絶縁膜４５が存在しても、ドレイン電極４２とゲート配線層２１との間に発生する帰還容量Ｃｒｓｓは殆どなくなることになる。
【００７５】
（２）高周波パワーＭＯＳＦＥＴ装置１は、帰還容量Ｃｒｓｓの発生を抑えることができるため、発振が発生しなくなり、１ギガビット（Ｇｂｐｓ）帯以上の高周波域の使用においても発振しなくなり、安定した動作が可能になる。
【００７６】
（３）高周波パワーＭＯＳＦＥＴ装置１においては、ドレイン電極４２（ドレイン配線層２２），ゲート配線層２１及びソース電極４１はいずれもＡｌ第１層で形成することから、高周波パワーＭＯＳＦＥＴチップの製造におけるウエハプロセスの工程が簡略され、製品コスト低減が可能になる。
【００７７】
（４）高周波パワーＭＯＳＦＥＴ装置１にあっては、その製造において、Ａｌ第１層は膜厚（配線厚さ）を厚くしたり、あるいは配線幅を太くすることにより、配線抵抗（ゲート配線抵抗，ドレイン配線抵抗）の低減が可能になる。また、配線層の断面積が増大することにより、ドレイン配線（アルミニウム配線）によるマイグレーションに起因する寿命の低下を防止することができる。
【００７８】
（実施形態２）
図１１は本発明の他の実施形態（実施形態２）である高周波パワーＭＯＳＦＥＴの電極パターンを示す模式的平面図、図１２図１１の線分Ｂに沿う模式的拡大断面図である。
【００７９】
本実施形態２の高周波パワーＭＯＳＦＥＴ装置は、そのＭＯＳＦＥＴ２０及びチャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）２５は図１１及び図１２に示すようになっている。
【００８０】
本実施形態２のＭＯＳＦＥＴ２０は、実施形態１のＭＯＳＦＥＴ２０において、ドレイン配線層２２の平行延在部の下にドレイン電極４２を配置した構造になっている。即ち、Ａｌ第１層でドレイン電極４２を形成し、Ａｌ第２層でボンディングパッド２２ａ，ドレイン配線層２２を形成する。ドレイン配線層２２の平行延在部の下にドレイン電極４２が位置し、両者は電気的に接続される構造になる。図１１において、ドレイン電極４２部分に点々を施して示してある。なお、本実施形態２では、ドレイン配線層２２を設けることから第４の絶縁膜４６がファイナルパッシベーション膜として形成される。
【００８１】
また、図１１に示すように、ボンディングパッド２１ａとこのボンディングパッド２１ａから延在するゲート配線層２１も平行延在部に到達するまでは、Ａｌ第１層の上にＡｌ第２層を設け、ゲート配線の抵抗の低減を図っている。Ａｌが２層になる部分にはハッチングを施してある。
【００８２】
本実施形態２においても、ドレイン電極４２及びドレイン配線層２２と、ゲート配線層２１との間にグランド電位となるソース電極４１が位置することから、ゲート配線層２１とドレイン電極４２及びドレイン配線層２２との間の帰還容量Ｃｒｓｓは殆ど発生しなくなる。
【００８３】
本実施形態２の高周波パワーＭＯＳＦＥＴ装置１においても、実施形態１の高周波パワーＭＯＳＦＥＴ装置１と同様にドレイン電極４２及びドレイン配線層２２とゲート配線層２１との間に発生する帰還容量Ｃｒｓｓは殆どなくなる。この結果、２ＧＨｚ帯以上の高周波域の使用においても発振しなくなり、安定した動作が可能になる。また、ドレイン配線及びゲート配線の低減も可能になる。
【００８４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００８６】
（１）高周波特性の優れた高周波パワーＭＯＳＦＥＴを提供することができる。
（２）ゲート配線抵抗の低減による高周波特性における電力利得及び付加効率の向上が図れる高周波パワーＭＯＳＦＥＴを提供することができる。
（３）発振が起き難い高周波特性の優れた高周波パワーＭＯＳＦＥＴを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である高周波パワーＭＯＳＦＥＴの一部であるチャネル形成部を示す模式的拡大断面図である。
【図２】前記高周波パワーＭＯＳＦＥＴの電極と電極に連なる配線（電極パターン）を示す模式的平面図である。
【図３】前記電極パターンの一部を示す模式的拡大平面図である。
【図４】前記チャネル形成部分の製造におけるエピタキシャル成長層形成工程からゲート絶縁膜形成工程に到る各工程での模式的断面図である。
【図５】前記チャネル形成部分の製造におけるソースコンタクト領域形成工程からソース裏面電極形成工程に到る各工程での模式的断面図である。
【図６】本実施形態１による高周波パワーＭＯＳＦＥＴ装置を示すキャップの一部を切り欠いた状態の模式的平面図である。
【図７】前記高周波パワーＭＯＳＦＥＴ装置のキャップを取り除いた状態での一部の模式的拡大平面図である。
【図８】前記高周波パワーＭＯＳＦＥＴ装置の模式的な側面図である。
【図９】前記高周波パワーＭＯＳＦＥＴ装置の模式的な断面図である。
【図１０】前記高周波パワーＭＯＳＦＥＴ装置の等価回路図である。
【図１１】本発明の他の実施形態（実施形態２）である高周波パワーＭＯＳＦＥＴの電極パターンを示す模式的平面図である。
【図１２】図１１の線分Ｂに沿う模式的拡大断面図である。
【図１３】本発明に先立って検討した検討高周波パワーＭＯＳＦＥＴの電極パターンを示す模式的平面図である。
【図１４】図１３の線分Ｃに沿う模式的拡大断面図である。
【符号の説明】
１…高周波パワーＭＯＳＦＥＴ装置、２…基板（ヒートシンク）、３…枠体、４…ネジ留め用溝、５…ベースセラミック、６…セラミックスリーブ、７…キャップ、８…メタライズ層、９…ドレインリード、１０…ゲートリード、１１…支持板、１２…ＭＯＳＦＥＴチップ、１３，１４…容量チップ、１３ａ，１４ａ…電極（第１の電極）、１５ａ〜１５ｄ…ワイヤ、２０…ＭＯＳＦＥＴ、２１…ゲート配線層、２１ａ…ボンディングパッド、２２…ドレイン配線層、２２ａ…ボンディングパッド、２５…チャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）、２６…シリコン基板、２７…エピタキシャル層、２８…チャンネル形成用ｐ層、２９…ドレインｎ＋層、３０…ドレインオフセット層、３１…ソース形成用高濃度ｎ＋層、３２…スルー拡散層、３２ａ…深いスルー拡散層、３２ｂ…浅いスルー拡散層、３３…ゲート絶縁膜、３４…ゲート電極、３５…層間絶縁膜、３６…フィールドプレート、４０…層間絶縁膜、４１…ソース電極、４２…ドレイン電極、４５，４６…絶縁膜、４７…ソース裏面電極、５０…内部配線層、８０…ＭＯＳＦＥＴ、８５…チャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）、９０…ｐ＋シリコン基板、９１…ｐ−エピタキシャル層、９２…チャンネル形成用ｐ層、９３…ドレインｎ＋層、９４…ｎ−ドレインオフセット層、９５…ソース形成用高濃度ｎ＋層、９６…ｐ＋スルー拡散層、９６ａ…深いスルー拡散層、９６ｂ…浅いスルー拡散層、９７…ゲート絶縁膜、９８…ゲート電極、９９…層間絶縁膜、１００…フィールドプレート、１０１…ドレイン電極、１０２…ソース電極、１０３…内部配線層、１０５…層間絶縁膜、１０６…ゲート配線層、１０６ａ…ボンディングパッド、１０６ｂ…ゲート配線層、１０７…ドレイン配線層、１０７ａ…ボンディングパッド、１００…フィールドプレート、１１１…ソース裏面電極、１１５…容量。
【発明の属する技術分野】
本発明は、ＭＩＳ・ＭＯＳ型等の高周波パワートランジスタ（半導体装置）に係わり、例えば、携帯電話基地局送信アンプに使用する高周波パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
セルラー通信等の無線通信システムにおいては、通話者の携帯電話機（携帯端末）の操作によって電話網の近接した基地局と繋がり、その後単一または複数の基地局に順次繋がり、最終的に通話対象者の携帯端末を呼び出し（発呼）、次いで通話対象者との通話が可能な状態になるシステムとなっている。この際、基地局では受信した信号を増幅して転送している。このような増幅は基地局用高周波電力増幅器（高周波パワーＭＯＳＦＥＴ）によって行われる。
【０００３】
基地局で使用されるシリコン高周波パワーＭＯＳＦＥＴは、携帯電話機に組み込まれる高周波パワーＭＯＳＦＥＴに比較して、使用電圧が高くかつドレイン耐圧が大きい。
【０００４】
このため、基地局用高周波パワーＭＯＳＦＥＴにおいては、ポリシリコンとタングステンシリサイドで構成されるゲート電極の抵抗を下げるために、アルミニウム電極（Ａｌ電極）をゲートフィンガーに平行に配置し、かつ４０〜５０μｍおきにＡｌ電極とゲート電極を接続させる構造が知られている。この構造によって、ゲート抵抗を下げ、入力容量とゲート抵抗による時定数を小さくし、１ＧＨｚを超える周波数での動作を可能にし、また高周波特性における電力利得や付加効率の改善を行っている（例えば、非特許文献１）。
【０００５】
【非特許文献１】
マイクロウエーブ ワークショップ ダイジエスト（ＭＷＥ′９９ Ｍｉｃｒｏｗａｖｅ Ｗｏｒｋｓｈｏｐ Ｄｉｇｅｓｔ（第２８３−２８８頁、図２、図３）
【０００６】
【発明が解決しようとする課題】
非特許文献１で紹介されている高周波パワーＭＯＳＦＥＴの改良型として、本出願人は、図１３及び図１４に示すような構造を検討している。本発明者は本発明に先立って図１３及び図１４に示すような半導体装置について検討した。この半導体装置を、以下、検討半導体装置と呼称する。図１３は検討半導体装置のＭＯＳＦＥＴの電極パターンを示す平面図、図１４は図１３の線分Ｃに沿う拡大断面図である。
【０００７】
ＭＯＳＦＥＴ８０の電極及びその電極に接続される配線層による配線パターンは、模式的に示せば図１３のようにソース（Ｓ），ドレイン（Ｄ），ゲート（Ｇ）の各電極と、この電極に繋がる配線層とからなっている。また、ＭＯＳＦＥＴ８０を構成する半導体チップの主面（上面）には、ワイヤが接続されるゲート用及びドレイン用の電極パッド（ボンディングパッド）が位置し、裏面全体がソース裏面電極になっている。図１３にはゲート用のボンディングパッド１０６ａと、ドレイン用のボンディングパッド１０７ａをそれぞれ１個示してある。実際には、ゲート用及びドレイン用のボンディングパッドは一列に複数配置される。
【０００８】
ゲート用のボンディングパッド１０６ａから延在するゲート配線層１０６はそれぞれ分岐して平行に４本となり、ドレイン用のボンディングパッド１０７ａに向かって延在している。ボンディングパッド１０６ａ及びゲート配線層１０６はＡｌ第２層によって形成されている。
【０００９】
ドレイン用のボンディングパッド１０７ａから延在するドレイン配線層１０７は分岐して３本となり、ゲート配線層１０６の４本の平行延在部間にそれぞれ延在するようになっている。ドレイン配線層１０７の３本の平行延在部の真下には、点線を施して示すように、平行延在部の幅よりも狭い幅のドレイン電極１０１が位置し、かつこのドレイン電極１０１に電気的に接続されている。ドレイン電極１０１はＡｌ第１層となり、ドレイン配線層１０７はＡｌ第２層となり、２層によって配線抵抗を低減させるようになっている。
【００１０】
ドレイン電極１０１に沿って平行にゲート電極９８が設けられている。このゲート電極９８とゲート配線の平行延在部はＡｌ第１層で形成されるゲート配線層１０６ｂによって電気的に接続されている。このゲート配線層１０６ｂはゲート配線の４本の平行延在部から所定の間隔でゲート電極９８に向かって延在している。ゲート配線層１０６ｂはゲート配線層１０６の下層になる。ゲート配線は１０６ｂと１０６の配線部分でＡｌ第１層，Ａｌ第２層による２層構造となるためゲート配線の抵抗低減が達成できる。
ゲート配線の各平行延在部の下方にはソース電極１０２が延在している。これにより、櫛形電極構造が形成される。
【００１１】
ＭＯＳＦＥＴのチャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）８５は、図１４に示すような構造になっている。即ち、高濃度のｐ＋シリコン基板（半導体基板）９０と、このｐ＋シリコン基板９０上に必要な耐圧を得るために形成された低濃度のｐ−エピタキシャル層９１を有している。ｐ−エピタキシャル層９１の表層部にはチャンネル形成用ｐ層９２と、このチャンネル形成用ｐ層９２から所定間隔離れた位置に形成された高濃度のドレインｎ＋層９３が設けられている。このドレインｎ＋層９３からチャンネル形成用ｐ層９２に至るｐ−エピタキシャル層９１の表層部分には低濃度のｎ−ドレインオフセット層９４が設けられている。
【００１２】
前記チャンネル形成用ｐ層９２は比較的深く形成され、その表層部の左側にはソース形成用高濃度ｎ＋層９５が設けられている。ソース形成用高濃度ｎ＋層９５の左端からチャンネル形成用ｐ層９２とｎ−ドレインオフセット層９４とによって形成されるｐｎ接合との間がチャンネル形成領域（チャネル形成部分）となる。
【００１３】
ソース形成用高濃度ｎ＋層９５の左端からチャンネル形成用ｐ層９２，ｐ−エピタキシャル層９１を通過してｐ＋シリコン基板９０の表層部に至る深さに亘って高濃度のｐ＋スルー拡散層９６が設けられている。このｐ＋スルー拡散層９６はｐ−エピタキシャル層９１の表層部分に設けられる浅いスルー拡散層９６ｂと、ｐ−エピタキシャル層９１の表層からｐ＋シリコン基板９０に到達する深いスルー拡散層９６ａとで形成されている。浅いスルー拡散層９６ｂは深いスルー層９６より高濃度のＰ型層でソース電極１０２とＳｉ基板のコンタクト抵抗を下げている。
【００１４】
ｐ−エピタキシャル層９１の表面はゲート絶縁膜９７が設けられている。そして゛このゲート絶縁膜９７上には選択的にゲート電極９８が形成されている。ゲート電極９８はチャンネル形成用ｐ層９２上に位置し、平面的に見て、ゲート電極９８の右端がチャンネル形成用ｐ層９２の右端とｎ−ドレインオフセット層９４の左端に一致し、ゲート電極９８の左端がソース形成用高濃度ｎ＋層９５の右端に一致している。ゲート絶縁膜９７及びゲート電極９８は層間絶縁膜９９によって被われている。ゲート絶縁膜９７及び層間絶縁膜９９は選択的に同時にエッチング除去されている。従って、ゲート絶縁膜９７及び層間絶縁膜９９は、ソース形成用高濃度ｎ＋層９５の途中からドレインｎ＋層９３の途中まで延在している。層間絶縁膜９９の中層には導体層からなるフィールドプレート１００が設けられている。このフィールドプレート１００は、図１３に示すように、ゲート電極９８に沿って細く延在している。
【００１５】
層間絶縁膜９９の右端側の露出するドレインｎ＋層９３上にはドレイン電極１０１が設けられている。このドレイン電極１０１も図１３に示すように、ゲート電極９８に沿って細く延在している。層間絶縁膜９９の左端側の露出するソース形成用高濃度ｎ＋層９５とｐ＋スルー拡散層９６上にはソース電極１０２が設けられている。このソース電極１０２も図１３に示すように、ゲート電極９８に沿って細く延在している。図１３に示すように、ソース電極１０２とフィールドプレート１００は内部配線層１０３によって電気的に接続されている。図１３では、ソース電極１０２とフィールドプレート１００が内部配線層１０３で電気的に接続されている状態を示すため、図の右上のパターンにおいて、ゲート配線層１０６及びゲート配線層１０６ｂを切り欠いた図面としてある。
【００１６】
層間絶縁膜９９，ソース電極１０２及びドレイン電極１０１は選択的に層間絶縁膜１０５によって被われている。層間絶縁膜１０５上にはゲート配線層１０６，ドレイン配線層１０７が図１３に示すように設けられている。電極・配線パターンは櫛形電極構造（フィンガーパターン）となっている。図１３においてドレイン配線層１０７は単一のワイヤを接続するボンディングパッド１０７ａになり、ゲート配線層１０６は単一のワイヤを接続するボンディングパッド１０６ａになっている。実際は各ボンディングパッドは一列に複数配置される。図１３において、各配線層部分に示す小さな四角部分は配線層と電極等を接続するコンタクト部分である。
【００１７】
ｐ＋シリコン基板９０の主面側は絶縁膜（パッシベーション膜）１１０で被われている。また、ｐ＋シリコン基板９０の裏面にはソース裏面電極１１１が設けられている。
【００１８】
このような高周波パワーＭＯＳＦＥＴでは、ポリシリコンとタングステンシリサイドで構成されるゲート電極９８の抵抗を下げるために、Ａｌで形成されるゲート配線層１０６をゲートフィンガーに平行に配置し、かつ４０〜５０μｍおきにＡｌ配線層とゲート電極を接続させる構造となるため、ゲート配線層１０６とドレイン配線層１０７及びドレイン電極１０１との間に容量１１５が形成されてしまう。この容量１１５は帰還容量Ｃｒｓｓとなり、高周波特性を悪化させることが判明した。なお、ゲート配線層１０６とドレイン配線層１０７との間隔は８μｍ程度である。
【００１９】
本発明の目的は、高周波特性の優れた高周波パワーＭＯＳＦＥＴを提供することにある。
本発明の他の目的は、ゲート配線抵抗の低減による高周波特性における電力利得及び付加効率の向上が図れる高周波パワーＭＯＳＦＥＴを提供することにある。
本発明の他の目的は、発振が起き難い高周波特性の優れた高周波パワーＭＯＳＦＥＴを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２１】
（１）本発明の半導体装置は、
主面側に第１導電型のエピタキシャル層を有する第１導電型からなる半導体基板と、
前記エピタキシャル層の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜を被う第１の絶縁膜と、
前記エピタキシャル層の表層部分に形成され、前記ゲート電極の真下に位置する第１導電型からなるチャンネル形成用第１導電型層及び該チャンネル形成用第１導電型層の１端に連なるソース領域並びに該チャンネル形成用第１導電型層の他端に連なるドレインオフセット層を含むドレイン領域と、
前記ドレインオフセット層の上の前記第１の絶縁膜上に形成され、前記ソース領域に電気的に接続されるフィールドプレートと、
前記ソース領域に隣接する状態で前記エピタキシャル層に形成され、前記半導体基板にまで到達する第１導電型からなるスルー拡散層と、
前記半導体基板の裏面に設けられるソース裏面電極と、
前記半導体基板の主面側に設けられ前記フィールドプレート前記第１の絶縁膜を被う第２の絶縁膜と、
前記第２の絶縁膜上をドレイン配線層として引き回され、前記第２の絶縁膜を貫通して前記ドレイン領域に電気的に接続されるドレイン電極と、
前記第２の絶縁膜上をソース配線層として引き回され、前記第２の絶縁膜を貫通して前記ソース領域及び前記スルー拡散層に電気的に接続されるソース電極と、
前記第２の絶縁膜上を引き回され、前記第２の絶縁膜及び前記第１の絶縁膜を貫通して前記ゲート電極に接続されるゲート配線層と、
前記第２の絶縁膜上に選択的に設けられ、前記ソース電極，ソース配線層，前記ドレイン電極，前記ドレイン配線層及び前記ゲート配線層を含む部分を被う第３の絶縁膜とを有し、
前記ドレイン電極と前記ゲート配線層との間に前記ソース電極が位置していることを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２３】
（実施形態１）
図１乃至図１０は本発明の一実施形態（実施形態１）である半導体装置（高周波パワーＭＯＳＦＥＴ）に係わる図である。図１乃至図３はＭＯＳＦＥＴの構造に係わる図であり、図４及び図５はＭＯＳＦＥＴチップの製造に係わる図である。図６乃至図９は高周波パワーＭＯＳＦＥＴ装置に関わる図であり、図１０は高周波パワーＭＯＳＦＥＴ装置の等価回路図である。
【００２４】
本実施形態１では、基地局用高周波電力増幅器（高周波パワーＭＯＳＦＥＴ装置：基地局用高周波電力増幅モジュール）１に本発明を適用した例について説明する。
【００２５】
本実施形態１の高周波パワーＭＯＳＦＥＴ装置１は、外観的には、図６及び図８に示す構造になっている。図６はキャップの一部を切り欠いた状態の高周波パワーＭＯＳＦＥＴ装置の模式的平面図、図８は側面図、図７は図６の一部を示す拡大平面図である。
【００２６】
高周波パワーＭＯＳＦＥＴ装置１は、図６乃至図９に示すように、長方形の基板２を基に製造されている。この基板２は半導体チップで発生する熱を実装基板等に速やかに伝達するように熱伝導性の良好な金属（例えば、ＣｕＭｏ板）で形成され、ヒートシンクともなっている。
【００２７】
基板（ヒートシンク）２上には、幅（短辺）がヒートシンク２の幅より僅かに小さくなり、長手方向（長辺）の長さがヒートシンク２の長辺よりも短い矩形状の枠体３が中央に接着固定（銀ロウ付け）されている。このヒートシンク２はソース電極となる。また、枠体３から外れたヒートシンク２の両端の中央にはそれぞれネジ留め用溝４が設けられている。
【００２８】
枠体３は、図９に示すように、枠状のベースセラミック５と、このベースセラミック５上に順次重ねられる枠状の２枚のセラミックスリーブ６とからなっている。また、上層のセラミックスリーブ６の表面には表面メタライズ層が設けられるとともに、このメタライズ層を利用してセラミック板からなるキャップ７が枠体３を塞ぐように気密的に取り付けられている。
【００２９】
セラミックスリーブ６は、ヒートシンク２の短辺側ではベースセラミック５と同じ幅となって内壁面と外壁面がそれぞれ一致するように重なっているが、ヒートシンク２の長辺側ではベースセラミック５よりも幅が狭く、セラミックスリーブ６の内側と外側にはベースセラミック５の表面が所定長さ露出する構造になっている。
【００３０】
また、セラミックスリーブ６の外側に露出するベースセラミック５部分には、長手方向に沿ってそれぞれ２箇所にメタライズ層８が設けられている。このメタライズ層８はセラミックスリーブ６の内外に亘って延在している。セラミックスリーブ６の外側のメタライズ層８の上には外部電極端子となる幅広の金属板の内端が電気的に接続されている。これら金属板は、図６に示すように、ドレインリード９及びゲートリード１０となっている。即ち、ヒートシンク２の長辺の一方には２枚のドレインリード９が取り付けられ、長辺の他方には２枚のゲートリード１０が並ぶようになっている。
【００３１】
一方、枠体３の内側のヒートシンク２の上面には、導電性金属からなる支持板１１が導電性の接着材（図示せず）を介して電気的に接続されている。支持板１１の上面において、中央にＭＯＳＦＥＴチップ１２が固定され、このＭＯＳＦＥＴチップ１２の両側にそれぞれ容量チップ１３，１４が配置固定されている。ＭＯＳＦＥＴチップ１２は、上面に２列にボンディングパッド２１ａ，２２ａを有している。一方の列はソース電極であり、他列はドレイン電極である。ＭＯＳＦＥＴチップ１２の下面にはソース裏面電極（図示せず）が設けられ、ヒートシンク２に電気的に接続されている。
【００３２】
容量チップ１３，１４はＭＯＳＦＥＴによって形成される容量、即ち、ＭＯＳ容量であり、シリコン基板によって形成されている。この、容量チップ１３，１４の上面には帯状の電極（第１の電極）１３ａ，１４ａが設けられ、下面には図示しない電極（第２の電極）が設けられている。下面はヒートシンク２に電気的に接続されている。
【００３３】
図６及び図７に示すように、ＭＯＳＦＥＴチップ１２のボンディングパッド２１ａと容量チップ１３の電極１３ａは導電性のワイヤ１５ａで接続されるとともに、前記電極１３ａと枠体３の内側のゲートリード１０に電気的に接続されているメタライズ層８部分は導電性のワイヤ１５ｂで接続されている。また、ＭＯＳＦＥＴチップ１２のボンディングパッド２２ａと容量チップ１４の電極１４ａは導電性のワイヤ１５ｃで接続されるとともに、前記電極１４ａと枠体３の内側のドレインリード９に電気的に接続されているメタライズ層８部分は導電性のワイヤ１５ｄで接続されている。
【００３４】
また、高周波パワーＭＯＳＦＥＴ装置１は、出力増大を図るため、図６に示すように、ＭＯＳＦＥＴチップ１２を支持板１１の中央線に沿って一列に４個配置するとともに、各ＭＯＳＦＥＴチップ１２の両側に容量チップ１３，１４を配置する構造になっている。図７にはその一部を拡大して示してある。
【００３５】
移動電話基地局の場合、周波数は約０．８〜約２．１ＧＨｚで、最終段の電力増幅用ＦＥＴの出力は６０〜２５０Ｗの大出力が要求される。出力用ＦＥＴにＳｉＭＯＳＦＥＴを用いる増幅器の電源電圧は２８Ｖ程度であるので、出力が１２５Ｗでドレイン効率が約５０％のＦＥＴの場合、平均電流は約９Ａで、ピーク電流は平均電流の約３倍の２７Ａに達する。
【００３６】
このような大電流を扱うため、ゲート幅が２０ｃｍ前後の大形ＦＥＴチップが必要になり、入力容量Ｃｉｓｓは１５０ＰＦ、出力容量Ｃｏｓｓは８０ＰＦ近くと大容量となり、ＡＣ的に非常に低インピーダンスなデバイスとなる。そのため、１．５ＧＨｚ帯以上では高周波損失が大きくなり、その対策としてＦＥＴチップとパッケージの電極リード間に内部整合回路を入れ、リード部のインピーダンスを上げる工夫が成されている。
【００３７】
図１０は入力側（Ｐｉｎ：ゲート側）と出力側（Ｐｏｕｔ：ドレイン側）に内部整合回路を設けた本実施形態１の高周波パワーＭＯＳＦＥＴ装置１の等価回路図である。ＳｉからなるＭＯＳＦＥＴチップ１２のゲート電極と入力端子Ｐｉｎとの間には、ワイヤ１５ａ，１５ｂによるインダクタンスＬ１，Ｌ２と、容量チップ１３による容量Ｃ１と、ＳｉＭＯＳＦＥＴチップ１２の入力容量Ｃｉｓｓとによって入力整合回路が形成されている。
【００３８】
また、ＳｉＭＯＳＦＥＴチップ１２のドレイン電極と出力端子Ｐｏｕｔとの間には、ワイヤ１５ｃ，１５ｄによるインダクタンスＬ３，Ｌ４と、容量チップ１４による容量Ｃ２と、ＳｉＭＯＳＦＥＴチップ１２の出力容量Ｃｏｓｓによって出力整合回路が形成されている。ソース電極及び各容量の一端子はそれぞれグランド（ＧＮＤ）に接地されている。
【００３９】
このような回路構成にすることによって、入力整合回路によって数十Ωのインピーダンスは１Ω以下の低インピーダンスに変換され、出力整合回路によって１Ω以下のインピーダンスは数Ωのインピーダンスに変換されるため、効率良く電力増幅を行うことができる。
【００４０】
ワイヤ１５ａ〜１５ｄは、目的とする周波数特性に対して、適切なインダクタンスとなり、内部整合回路が形成できるようにワイヤ長さ（ワイヤループ形状）の設計がなされている。
【００４１】
つぎに、ＭＯＳＦＥＴチップ１２における配線パターンや素子の断面構造について説明する。図２はＭＯＳＦＥＴチップ１２の電極パターン（配線パターン）を模式的に表したものであり、図３はその一部の拡大図である。また、図１はＦＥＴの一部の断面、即ち、チャネル形成部を含む部分の断面図である。この断面図は、例えば、図３のＡ−Ａ線に沿う断面図である。なお、ゲート電極とソース電極等との相関を明瞭にするため、図２及び図３においては、一部を切り欠いて示してある。
【００４２】
ＭＯＳＦＥＴチップ１２に形成されたＭＯＳＦＥＴ２０の電極及びその電極に接続される配線層による配線パターンは、模式的に示せば図２のようにソース，ドレイン，ゲートの各電極と、この電極に繋がる配線層とからなっている。また、ＭＯＳＦＥＴ２０を構成する半導体チップの主面（上面）には、ワイヤが接続されるゲート用及びドレイン用の電極パッド（ボンディングパッド）が位置する。ゲート用のボンディングパッド２１ａ及びドレイン用のボンディングパッド２２ａは、図７に示すように、実際は複数であるが図２では概念的に１個で示してある。
【００４３】
図２に示すように、ゲート用のボンディングパッド２１ａから延在するゲート配線層２１はそれぞれ分岐して平行に４本となり、ドレイン用のボンディングパッド２２ａに向かって延在している。ボンディングパッド２１ａ及びゲート配線層２１は共にＡｌ第１層によって形成されている。ドレイン用のボンディングパッド２２ａから延在するドレイン配線層２２は分岐して３本となり、ゲート配線層２１の４本の平行延在部間にそれぞれ延在するようになっている。ボンディングパッド２２ａとドレイン配線層２２はＡｌ第１層となる。
【００４４】
ドレイン配線層２２の平行延在部に沿ってソース電極４１が断続的に設けられるとともに、ドレイン配線層２２の平行延在部とソース電極４１との間にはゲート電極３４が設けられてＦＥＴ構造が形成されている。
【００４５】
ここでＭＯＳＦＥＴ２０の断面構成について図１を参照しながら説明する。なお、ｐ型導電型を第１導電型と呼称し、ｎ型導電型を第２導電型と呼称する。ＭＯＳＦＥＴのチャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）２５は、図１に示すように、高濃度のｐ＋シリコン基板（半導体基板）２６と、このｐ＋シリコン基板２６上に必要な耐圧を得るために形成された低濃度のｐ−エピタキシャル層２７を有している。ｐ−エピタキシャル層２７の表層部にはチャンネル形成用ｐ層（チャンネル形成用第１導電型層）２８と、このチャンネル形成用ｐ層２８から所定間隔離れた位置に形成された高濃度のドレインｎ＋層（ドレイン第２導電型）２９が設けられている。このドレインｎ＋層２９からチャンネル形成用ｐ層２８に至るｐ−エピタキシャル層２７の表層部分には低濃度のｎ−ドレインオフセット層３０が設けられている。
【００４６】
前記チャンネル形成用ｐ層２８は比較的深く形成され、その表層部の左側にはソース形成用高濃度ｎ＋層３１が設けられている。ソース形成用高濃度ｎ＋層３１の左端からチャンネル形成用ｐ層２８とｎ−ドレインオフセット層３０とによって形成されるｐｎ接合との間がチャンネル形成領域（チャネル形成部分）となる。ソース形成用高濃度ｎ＋層３１がソース領域となり、ドレインオフセット層３０とドレインｎ＋層２９がドレイン領域になる。
【００４７】
ソース形成用高濃度ｎ＋層３１の左端からチャンネル形成用ｐ層２８，ｐ−エピタキシャル層２７を通過してｐ＋シリコン基板２６の表層部に至る深さに亘って高濃度のｐ＋スルー拡散層３２が設けられている。このｐ＋スルー拡散層３２はｐ−エピタキシャル層２７の表層部分に設けられる浅いスルー拡散層３２ｂと、ｐ−エピタキシャル層２７の表層からｐ＋シリコン基板２６に到達する深いスルー拡散層３２ａとで形成されている。浅いスルー拡散層３２ｂは深いスルー層３２ａより高濃度のＰ型層でソース電極１０２とＳｉ基板のコンタクト抵抗を下げている。また浅いスルー拡散層３２ｂは配線としても使用され、所定の平面パターンを有するようになっている。即ち、電流通路としてソースｎ＋層３１，ソース電極４１，スルー拡散層３２ｂの順に形成しており、最後にスルー拡散層３２ｂから深いスルー層３２ａを介し基板Ｐ＋２６を通りＦＥＴ裏面をソース電極として使用する構造になる。
【００４８】
シリコン基板２６の主面にはゲート絶縁膜３３が設けられている。そして゛このゲート絶縁膜３３上には選択的にゲート電極３４が形成されている。ゲート電極３４はチャンネル形成用ｐ層２８上に位置し、平面的に見て、ゲート電極３４の右端がチャンネル形成用ｐ層２８の右端とｎ−ドレインオフセット層３０の左端に一致し、ゲート電極３４の左端がソース形成用高濃度ｎ＋層３１の右端に一致している。従って、ゲート電極３４の真下がチャンネル形成領域（チャネル形成部分）になる。
【００４９】
ゲート絶縁膜３３及びゲート電極３４は第１の絶縁膜（層間絶縁膜）３５によって被われている。ゲート絶縁膜３３及び層間絶縁膜３５は選択的に同時にエッチング除去されている。従って、ゲート絶縁膜３３及び層間絶縁膜３５は、ソース形成用高濃度ｎ＋層３１の途中からドレインｎ＋層２９の途中まで延在している。
【００５０】
ゲート電極３４から外れ、かつドレインオフセット層３０の上になる層間絶縁膜３５上には選択的に導体層からなるフィールドプレート３６が設けられている。このフィールドプレート３６は、図２及び図３に示すように、ゲート電極３４に沿って細く延在している。
【００５１】
層間絶縁膜３５及びフィールドプレート３６は第２の絶縁膜（層間絶縁膜）４０によって被われる。この層間絶縁膜４０はシリコン基板２６の主面側を被う。この層間絶縁膜４０は選択的にエッチング除去されている。除去部分はソース電極やドレイン電極が設けられる領域である。即ち、図１に示すように、ソース電極４１はソース形成用高濃度ｎ＋層３１の途中部分からスルー拡散層３２の途中部分にわたる領域に設けられ、ソース形成用高濃度ｎ＋層３１及びスルー拡散層３２と等電位になる。ドレイン電極４２はドレインｎ＋層２９上に形成される。
【００５２】
ソース電極４１及びドレイン電極４２は共に層間絶縁膜４０上を引き回される。ソース電極４１の引き回し部分の一部（内部配線層５０）は、図２及び図３に示すように、フィールドプレート３６に接続される。接続は層間絶縁膜４０に設けられたコンタクト孔内に導体を充填することによって行う。図ではコンタクト部分を小さな四角形で示してある。なお、図２及び図３では、ソース部分は見やすいように二点鎖線で示してある。
【００５３】
層間絶縁膜４０上にはゲート配線層２１が引き回され、このゲート配線層２１も層間絶縁膜４０に設けられたコンタクト孔内に充填されてゲート電極３４に電気的に接続される（図２，図３参照）。
【００５４】
また、接地電位（グランド電位）とされるソース電極４１が、図１に示すように、ドレイン電極４２とゲート配線層２１との間に位置するようになる。また、ソース電極４１，ドレイン電極４２及びゲート配線層２１はＡｌ第１層によって同時に形成されるため、ソース電極４１，ドレイン電極４２及びゲート配線層２１の最も背の高い部分は共に同じ高さとなる。そして、シリコン基板２６の主面側にはさらに第３の絶縁膜４５が形成されている。絶縁膜４５はファイナルパッシベーション膜となる。また、シリコン基板２６の下面（裏面）にはソース裏面電極４７が形成されている。
【００５５】
ゲート配線層２１とドレイン電極４２との間隔は、例えば、０．８μｍ程度であり、図１のチャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）２５の幅は、例えば、１．２μｍ程度である。
【００５６】
このような構造では、ドレイン電極４２とゲート配線層２１との間にグランド電位となるソース電極４１が位置し、さらにこれら各層の高い部分の高さも同じであることから、ドレイン電極とゲート電極間はソース電極４１によってシールドされることになり、ドレイン電極４２とゲート配線層２１間に誘電体である層間絶縁膜が存在しても帰還容量Ｃｒｓｓが小さくなる。この場合、各層の高い部分の高さも同じであることから、殆ど帰還容量Ｃｒｓｓはなくなる。
【００５７】
図２及び図３では、ソース電極４１とフィールドプレート３６が引き回し部分で電気的に接続されている状態を示すため、一部を切り欠いた図面としてある。その部分は、図２では右上部分であり、図３では中央部分である。
【００５８】
つぎに、図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）を参照しながら、チャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）２５の製造方法について説明する。
【００５９】
図４（ａ）に示すように、抵抗値が５〜１０Ω・ｃｍからなるシリコン基板２６を準備する。なお、製造においてはウエハと呼称される大面積のシリコン基板が用意される。このシリコン基板２６はその主面に抵抗値が２０〜３０Ω・ｃｍ（不純物濃度：１４〜１５ｃｍ−３）からなる厚さ１０μｍのエピタキシャル層２７が形成されている。
【００６０】
このようなシリコン基板２６に対して、常用のホトリソグラフィ技術とイオン注入技術（含むアニール技術、以下同様）によって、主面側から選択的に不純物（Ｂ：ボロン）を注入（不純物濃度１×１０１６ｃｍ−２）して深いスルー拡散層３２ａを形成する。この深いスルー拡散層３２ａはシリコン基板２６の表層部分、即ち、抵抗値が５〜５０Ω・ｃｍからなる部分にまで到達させる。これはソース領域（ソース形成用高濃度ｎ＋層３１）とソース裏面電極４７を電気的に接続させるためである。
【００６１】
つぎに、図４（ｂ）に示すように、シリコン基板２６の主面にＳｉＯ２膜からなる厚さ３０〜４０ｎｍのゲート絶縁膜３３を形成する。
【００６２】
つぎに、図４（ｂ）に示すように、ゲート長さが０．５μｍ程度となるゲート電極３４を形成する。このゲート電極３４の形成に際しては、シリコン基板２６の主面に、例えば、ポリシリコン層（下層）とタングステンシリサイド層（ＷＳｉ）の２層を厚さ０．５μｍ程度の厚さ形成する。その後、常用のホトリソグラフィ技術とエッチング技術によって、ゲート電極３４を形成する。このゲート電極３４のパターンは図２に示すようになっている。
【００６３】
つぎに、図４（ｃ）に示すように、常用のホトリソグラフィ技術とイオン注入技術によって、ゲート電極３４の右側に選択的にリンや砒素（Ａｓ）を２×１０１２ｃｍ−２程度注入してｎ−型のドレインオフセット層３０を形成する。この形成において、ゲート電極３４をイオン注入のマスクとして使用する。ドレインオフセット層３０は深さ０．５μｍ程度である。
【００６４】
また、図４（ｃ）に示すように、常用のホトリソグラフィ技術とイオン注入技術によって、ゲート電極３４の両側に選択的にリンを５×１０１５ｃｍ−２程度注入してソース形成用高濃度ｎ＋層３１及びドレインｎ＋層２９を形成する。ソース形成用高濃度ｎ＋層３１の深さは０．３μｍ程度であり、ドレインｎ＋層２９の深さは０．３μｍ程度である。ソース形成用高濃度ｎ＋層３１の形成においてはゲート電極３４をイオン注入のマスクとして使用する。また、ドレインｎ＋層２９はゲート電極３４から、例えば、３μｍオフセットする。
【００６５】
つぎに、図５（ａ）に示すように、常用のホトリソグラフィ技術とイオン注入技術によって、ゲート電極３４の真下から深いスルー拡散層３２ａまでの領域にボロンを注入してチャンネル形成用ｐ層２８を所定深さ形成する。また、深いスルー拡散層３２ａの表層部分に不純物濃度が高い浅いスルー拡散層３２ｂを形成する。これによってスルー拡散層３２が形成される。浅いスルー拡散層３２ｂは深さ０．５μｍ程度に形成される。この浅いスルー拡散層３２ｂは配線の引き回しに利用される。浅いスルー拡散層３２ｂは深いスルー層３２ａより高濃度のＰ型層でソース電極１０２とＳｉ基板のコンタクト抵抗を下げている。また浅いスルー拡散層３２ｂは配線としても使用され、所定の平面パターンを有するようになっている。即ち、電流通路としてソースｎ＋層３１，ソース電極４１，スルー拡散層３２ｂの順に形成しており、最後にスルー拡散層３２ｂから深いスルー層３２ａを介し基板Ｐ＋２６を通りＦＥＴ裏面をソース電極として使用する構造になる。
【００６６】
つぎに、図５（ｂ）に示すように、ゲート電極３４及びゲート絶縁膜３３を被うように層間絶縁膜３５を形成する。この層間絶縁膜３５は、例えば、厚さ０．２μｍのＣＶＤ−ＳｉＯ２膜からなっている。
【００６７】
つぎに、図５（ｂ）に示すように、常用のホトリソグラフィ技術とエッチング技術によって、ドレインオフセット層３０の上の層間絶縁膜３５上に幅０．７μｍ、厚さ０．２５μｍのフィールドプレート３６を形成する。このフィールドプレート３６は、例えばポリシリコンで形成される。そのパターンは図２及び図３に示すようになっている。即ち、ゲート電極３４と平行に配置されている。
【００６８】
つぎに、図５（ｂ）に示すように、常用のホトリソグラフィ技術とエッチング技術によって、シリコン基板２６の主面に選択的に層間絶縁膜４０を形成する。層間絶縁膜４０は、例えば厚さ０．６μｍのＰＳＧ（リンシリケートガラス）膜で形成される。ドレインｎ＋層２９の一部及び浅いスルー拡散層３２ｂの途中部分からソース形成用高濃度ｎ＋層３１の途中部分に掛けて、また図示しないがゲート電極３４及びフィールドプレート３６の一部の真上にも層間絶縁膜４０が設けられない。ゲート電極３４及びフィールドプレート３６の上の層間絶縁膜４０が設けられない部分は小さな四角形となり、コンタクト孔となる（図２及び図３参照）。また、シリコン基板２６の主面側が露出する部分には、図５（ｃ）に示すように、ドレイン電極４２及びソース電極４１が形成されることになる。
【００６９】
つぎに、図５（ｃ）に示すように、常用のホトリソグラフィ技術とエッチング技術によって、厚さ０．８μｍのＡｌ層（Ａｌ第１層）をシリコン基板２６の主面側に形成し、ソース電極４１，ドレイン電極４２，ゲート配線層２１等を形成する。図２に示すように、ソースに関してはソース電極４１と内部配線層５０がＡｌ第１層で形成され、ドレインに関してはボンディングパッド２２ａ，ドレイン配線層２２，ドレイン電極４２がＡｌ第１層で形成され、ゲートに関してはボンディングパッド２１ａ，ゲート配線層２１がＡｌ第１層で形成される。
【００７０】
ゲート配線の抵抗値を低減するため、Ａｌ第１層によるゲート配線層２１は細い部分は３μｍと、図１３に示す２μｍに比較して１．５倍になっている。また、ドレイン電極４２の幅も３μｍ程度と太いため二層構造とする必要もない。
【００７１】
つぎに、図５（ｃ）に示すように、常用のホトリソグラフィ技術とエッチング技術によって、所定パターンに絶縁膜４５を形成し、ゲート配線層２１，ソース電極４１，ドレイン電極４２等を被う。また、この絶縁膜４５はファイナルパッシベーション膜となる。
【００７２】
つぎに、図５（ｃ）に示すように、シリコン基板２６の裏面側を所定厚さ除去した後、裏面にソース裏面電極４７を形成する。その後、図示しないが、シリコン基板２６（ウエハ）を縦横に分断して、図７に示すようなＭＯＳＦＥＴチップ１２を製造する。
【００７３】
本実施形態１によれば以下の効果を有する。
【００７４】
（１）高周波パワーＭＯＳＦＥＴ装置１においては、Ａｌ第１層で形成するドレイン電極４２（ドレイン配線層２２）と、Ａｌ第１層で形成するゲート配線層２１との間に接地電位とされるＡｌ第１層で形成するソース電極４１を配置する構造になっていることから、ドレイン電極４２とゲート配線層２１との間に発生する帰還容量Ｃｒｓｓは極めて小さくなる。これは、ゲート配線層２１及びドレイン電極４２並びにソース電極４１が同じ層間絶縁膜４０上に延在し、かつドレイン電極４２及びソース電極４１はその一部がシリコン基板（半導体基板）２６の主面上に延在する構造となり、略同じ高さに位置するため、ゲート配線層２１及びドレイン電極４２並びにソース電極４１を被う他の絶縁膜４５が存在しても、ドレイン電極４２とゲート配線層２１との間に発生する帰還容量Ｃｒｓｓは殆どなくなることになる。
【００７５】
（２）高周波パワーＭＯＳＦＥＴ装置１は、帰還容量Ｃｒｓｓの発生を抑えることができるため、発振が発生しなくなり、１ギガビット（Ｇｂｐｓ）帯以上の高周波域の使用においても発振しなくなり、安定した動作が可能になる。
【００７６】
（３）高周波パワーＭＯＳＦＥＴ装置１においては、ドレイン電極４２（ドレイン配線層２２），ゲート配線層２１及びソース電極４１はいずれもＡｌ第１層で形成することから、高周波パワーＭＯＳＦＥＴチップの製造におけるウエハプロセスの工程が簡略され、製品コスト低減が可能になる。
【００７７】
（４）高周波パワーＭＯＳＦＥＴ装置１にあっては、その製造において、Ａｌ第１層は膜厚（配線厚さ）を厚くしたり、あるいは配線幅を太くすることにより、配線抵抗（ゲート配線抵抗，ドレイン配線抵抗）の低減が可能になる。また、配線層の断面積が増大することにより、ドレイン配線（アルミニウム配線）によるマイグレーションに起因する寿命の低下を防止することができる。
【００７８】
（実施形態２）
図１１は本発明の他の実施形態（実施形態２）である高周波パワーＭＯＳＦＥＴの電極パターンを示す模式的平面図、図１２図１１の線分Ｂに沿う模式的拡大断面図である。
【００７９】
本実施形態２の高周波パワーＭＯＳＦＥＴ装置は、そのＭＯＳＦＥＴ２０及びチャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）２５は図１１及び図１２に示すようになっている。
【００８０】
本実施形態２のＭＯＳＦＥＴ２０は、実施形態１のＭＯＳＦＥＴ２０において、ドレイン配線層２２の平行延在部の下にドレイン電極４２を配置した構造になっている。即ち、Ａｌ第１層でドレイン電極４２を形成し、Ａｌ第２層でボンディングパッド２２ａ，ドレイン配線層２２を形成する。ドレイン配線層２２の平行延在部の下にドレイン電極４２が位置し、両者は電気的に接続される構造になる。図１１において、ドレイン電極４２部分に点々を施して示してある。なお、本実施形態２では、ドレイン配線層２２を設けることから第４の絶縁膜４６がファイナルパッシベーション膜として形成される。
【００８１】
また、図１１に示すように、ボンディングパッド２１ａとこのボンディングパッド２１ａから延在するゲート配線層２１も平行延在部に到達するまでは、Ａｌ第１層の上にＡｌ第２層を設け、ゲート配線の抵抗の低減を図っている。Ａｌが２層になる部分にはハッチングを施してある。
【００８２】
本実施形態２においても、ドレイン電極４２及びドレイン配線層２２と、ゲート配線層２１との間にグランド電位となるソース電極４１が位置することから、ゲート配線層２１とドレイン電極４２及びドレイン配線層２２との間の帰還容量Ｃｒｓｓは殆ど発生しなくなる。
【００８３】
本実施形態２の高周波パワーＭＯＳＦＥＴ装置１においても、実施形態１の高周波パワーＭＯＳＦＥＴ装置１と同様にドレイン電極４２及びドレイン配線層２２とゲート配線層２１との間に発生する帰還容量Ｃｒｓｓは殆どなくなる。この結果、２ＧＨｚ帯以上の高周波域の使用においても発振しなくなり、安定した動作が可能になる。また、ドレイン配線及びゲート配線の低減も可能になる。
【００８４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００８６】
（１）高周波特性の優れた高周波パワーＭＯＳＦＥＴを提供することができる。
（２）ゲート配線抵抗の低減による高周波特性における電力利得及び付加効率の向上が図れる高周波パワーＭＯＳＦＥＴを提供することができる。
（３）発振が起き難い高周波特性の優れた高周波パワーＭＯＳＦＥＴを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である高周波パワーＭＯＳＦＥＴの一部であるチャネル形成部を示す模式的拡大断面図である。
【図２】前記高周波パワーＭＯＳＦＥＴの電極と電極に連なる配線（電極パターン）を示す模式的平面図である。
【図３】前記電極パターンの一部を示す模式的拡大平面図である。
【図４】前記チャネル形成部分の製造におけるエピタキシャル成長層形成工程からゲート絶縁膜形成工程に到る各工程での模式的断面図である。
【図５】前記チャネル形成部分の製造におけるソースコンタクト領域形成工程からソース裏面電極形成工程に到る各工程での模式的断面図である。
【図６】本実施形態１による高周波パワーＭＯＳＦＥＴ装置を示すキャップの一部を切り欠いた状態の模式的平面図である。
【図７】前記高周波パワーＭＯＳＦＥＴ装置のキャップを取り除いた状態での一部の模式的拡大平面図である。
【図８】前記高周波パワーＭＯＳＦＥＴ装置の模式的な側面図である。
【図９】前記高周波パワーＭＯＳＦＥＴ装置の模式的な断面図である。
【図１０】前記高周波パワーＭＯＳＦＥＴ装置の等価回路図である。
【図１１】本発明の他の実施形態（実施形態２）である高周波パワーＭＯＳＦＥＴの電極パターンを示す模式的平面図である。
【図１２】図１１の線分Ｂに沿う模式的拡大断面図である。
【図１３】本発明に先立って検討した検討高周波パワーＭＯＳＦＥＴの電極パターンを示す模式的平面図である。
【図１４】図１３の線分Ｃに沿う模式的拡大断面図である。
【符号の説明】
１…高周波パワーＭＯＳＦＥＴ装置、２…基板（ヒートシンク）、３…枠体、４…ネジ留め用溝、５…ベースセラミック、６…セラミックスリーブ、７…キャップ、８…メタライズ層、９…ドレインリード、１０…ゲートリード、１１…支持板、１２…ＭＯＳＦＥＴチップ、１３，１４…容量チップ、１３ａ，１４ａ…電極（第１の電極）、１５ａ〜１５ｄ…ワイヤ、２０…ＭＯＳＦＥＴ、２１…ゲート配線層、２１ａ…ボンディングパッド、２２…ドレイン配線層、２２ａ…ボンディングパッド、２５…チャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）、２６…シリコン基板、２７…エピタキシャル層、２８…チャンネル形成用ｐ層、２９…ドレインｎ＋層、３０…ドレインオフセット層、３１…ソース形成用高濃度ｎ＋層、３２…スルー拡散層、３２ａ…深いスルー拡散層、３２ｂ…浅いスルー拡散層、３３…ゲート絶縁膜、３４…ゲート電極、３５…層間絶縁膜、３６…フィールドプレート、４０…層間絶縁膜、４１…ソース電極、４２…ドレイン電極、４５，４６…絶縁膜、４７…ソース裏面電極、５０…内部配線層、８０…ＭＯＳＦＥＴ、８５…チャネル形成部分（横型ＳｉＭＯＳＦＥＴ部分）、９０…ｐ＋シリコン基板、９１…ｐ−エピタキシャル層、９２…チャンネル形成用ｐ層、９３…ドレインｎ＋層、９４…ｎ−ドレインオフセット層、９５…ソース形成用高濃度ｎ＋層、９６…ｐ＋スルー拡散層、９６ａ…深いスルー拡散層、９６ｂ…浅いスルー拡散層、９７…ゲート絶縁膜、９８…ゲート電極、９９…層間絶縁膜、１００…フィールドプレート、１０１…ドレイン電極、１０２…ソース電極、１０３…内部配線層、１０５…層間絶縁膜、１０６…ゲート配線層、１０６ａ…ボンディングパッド、１０６ｂ…ゲート配線層、１０７…ドレイン配線層、１０７ａ…ボンディングパッド、１００…フィールドプレート、１１１…ソース裏面電極、１１５…容量。
Claims (5)
- 主面側に第１導電型のエピタキシャル層を有する第１導電型からなる半導体基板と、
前記エピタキシャル層の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜を被う第１の絶縁膜と、
前記エピタキシャル層の表層部分に形成され、前記ゲート電極の真下に位置する第１導電型からなるチャンネル形成用第１導電型層及び該チャンネル形成用第１導電型層の１端に連なるソース領域並びに該チャンネル形成用第１導電型層の他端に連なるドレインオフセット層を含むドレイン領域と、
前記ドレインオフセット層の上の前記第１の絶縁膜上に形成され、前記ソース領域に電気的に接続されるフィールドプレートと、
前記ソース領域に隣接する状態で前記エピタキシャル層に形成され、前記半導体基板にまで到達する第１導電型からなるスルー拡散層と、
前記半導体基板の裏面に設けられるソース裏面電極と、
前記半導体基板の主面側に設けられ前記フィールドプレート前記第１の絶縁膜を被う第２の絶縁膜と、
前記第２の絶縁膜上をドレイン配線層として引き回され、前記第２の絶縁膜を貫通して前記ドレイン領域に電気的に接続されるドレイン電極と、
前記第２の絶縁膜上をソース配線層として引き回され、前記第２の絶縁膜を貫通して前記ソース領域及び前記スルー拡散層に電気的に接続されるソース電極と、
前記第２の絶縁膜上を引き回され、前記第２の絶縁膜及び前記第１の絶縁膜を貫通して前記ゲート電極に接続されるゲート配線層と、
前記第２の絶縁膜上に選択的に設けられ、前記ソース電極，ソース配線層，前記ドレイン電極，前記ドレイン配線層及び前記ゲート配線層を含む部分を被う第３の絶縁膜とを有し、
前記ドレイン電極と前記ゲート配線層との間に前記ソース電極が位置していることを特徴とする半導体装置。 - 前記スルー拡散層は前記エピタキシャル層の表層部分から前記半導体基板に到達する深いスルー拡散層と、前記エピタキシャル層の表層部分に設けられる浅いスルー拡散層とで構成されていることを特徴とする請求項１に記載の半導体装置。
- 前記半導体基板はシリコン基板からなり、ソース及びドレイン並びにゲートが対座するフィンガー部分では前記ゲート配線層は１層のアルミニウム配線からなっていることを特徴とする請求項１に記載の半導体装置。
- 前記ドレイン電極上にはドレイン配線層が重ねて設けられていることを特徴とする請求項１に記載の半導体装置。
- 前記ドレイン領域は、前記チャンネル形成用第１導電型層に隣接する前記ドレインオフセット層と、前記ドレインオフセット層の表層部分に形成され前記ゲート電極から遠い位置に有する前記ドレインオフセット層よりも不純物濃度が高いドレイン第２導電型層とからなっていることを特徴とする請求項１に記載の半導体装置。
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